JPS6153736B2 - - Google Patents
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- JPS6153736B2 JPS6153736B2 JP53139275A JP13927578A JPS6153736B2 JP S6153736 B2 JPS6153736 B2 JP S6153736B2 JP 53139275 A JP53139275 A JP 53139275A JP 13927578 A JP13927578 A JP 13927578A JP S6153736 B2 JPS6153736 B2 JP S6153736B2
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- JP
- Japan
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- circuit
- signal
- clock signal
- ram
- output
- Prior art date
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 25
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 6
- 230000010355 oscillation Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 1
- 101150046378 RAM1 gene Proteins 0.000 description 1
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 1
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- Digital Computer Display Output (AREA)
Description
【発明の詳細な説明】
本発明は２系統のRAMを有する演算処理回
路、たとえば文字表示装置等に関するものであ
る。
路、たとえば文字表示装置等に関するものであ
る。
第１図は従来技術によるクロツク信号発生回路
を用いた文字表示装置の一例であり、システムの
動作手順（プログラム）を記憶する記憶回路２
（以下ROMと称する）と、システム動作時に一時
データを記憶する記憶回路６（以下RAMと称す
る）と、表示器に文字を表示するための信号を発
生する文字表示駆動回路７と、これらを制御し処
理する中央演算処理回路１（以下CPUと略記す
る）と、発振回路３からの基本クロツク信号を用
いて、CPU１に供給するクロツク信号を発生す
るクロツク信号発生回路４と、文字表示のタイミ
ング信号を発生するタイミング信号発生回路８
と、該タイミング信号発生回路８からのタイミン
グ信号と、CPU１からのアドレス信号を交互に
切り換えてRAM６に供給するスイツチ回路５と
からなる。また、９はデータバス、１０はアドレ
スバス、１１はタイミング信号路、１２は出力端
子である。
を用いた文字表示装置の一例であり、システムの
動作手順（プログラム）を記憶する記憶回路２
（以下ROMと称する）と、システム動作時に一時
データを記憶する記憶回路６（以下RAMと称す
る）と、表示器に文字を表示するための信号を発
生する文字表示駆動回路７と、これらを制御し処
理する中央演算処理回路１（以下CPUと略記す
る）と、発振回路３からの基本クロツク信号を用
いて、CPU１に供給するクロツク信号を発生す
るクロツク信号発生回路４と、文字表示のタイミ
ング信号を発生するタイミング信号発生回路８
と、該タイミング信号発生回路８からのタイミン
グ信号と、CPU１からのアドレス信号を交互に
切り換えてRAM６に供給するスイツチ回路５と
からなる。また、９はデータバス、１０はアドレ
スバス、１１はタイミング信号路、１２は出力端
子である。
第１図は表示器上に常に文字を表示することが
可能なφ２サイクルスチール表示方式と仮称する
表示方式を利用した例である。φ２サイクルスチ
ール表示方式とは、第２図に示すように、CPU
１の動作がφ１クロツク信号（第２図ａ）の立ち
上がりからT1時間遅れてアドレス信号（第２図
ｃ）を出力し、φ２クロツク信号（第２図ｂ）の
立ち上がりでデータ信号（第２図ｄ）をやりとり
するという事を有効に利用した方式であり、φ２
クロツク信号ｂが発生していない期間――すなわ
ち、T2期間にRAM６をCPU１のアドレスバス１
０から切り離し、タイミング信号発生回路８から
のタイミング信号１１を用いて上記RAM６から
データを取り出し文字を表示する方式である。
可能なφ２サイクルスチール表示方式と仮称する
表示方式を利用した例である。φ２サイクルスチ
ール表示方式とは、第２図に示すように、CPU
１の動作がφ１クロツク信号（第２図ａ）の立ち
上がりからT1時間遅れてアドレス信号（第２図
ｃ）を出力し、φ２クロツク信号（第２図ｂ）の
立ち上がりでデータ信号（第２図ｄ）をやりとり
するという事を有効に利用した方式であり、φ２
クロツク信号ｂが発生していない期間――すなわ
ち、T2期間にRAM６をCPU１のアドレスバス１
０から切り離し、タイミング信号発生回路８から
のタイミング信号１１を用いて上記RAM６から
データを取り出し文字を表示する方式である。
次に第１図の概略動作をROM２に記憶された
プログラムに従つて文字を表示する場合について
説明する。
プログラムに従つて文字を表示する場合について
説明する。
CPU１はアドレス信号を用いてROM２より表
示する文字データ信号をCPU１の内部に取り入
れ、その後、文字を表示する位置に対応したアド
レス信号と、先に取り入れた文字データ信号を出
力する。スイツチ回路５はφ２クロツク信号ｂに
よつて切り換えられ、第２図に示すようにT3期
間にCPU１とRAM６が接続される。したがつて
CPU１によつてT3期間に、上記文字データ信号
がRAM６に書き込まれる。このようにして次々
とT3期間に文字データ信号がRAM６に書き込ま
れていく。
示する文字データ信号をCPU１の内部に取り入
れ、その後、文字を表示する位置に対応したアド
レス信号と、先に取り入れた文字データ信号を出
力する。スイツチ回路５はφ２クロツク信号ｂに
よつて切り換えられ、第２図に示すようにT3期
間にCPU１とRAM６が接続される。したがつて
CPU１によつてT3期間に、上記文字データ信号
がRAM６に書き込まれる。このようにして次々
とT3期間に文字データ信号がRAM６に書き込ま
れていく。
スイツチ回路５は、第２図に示すようにT2期
間に、第１図の状態とは逆の位置に切り換えら
れ、タイミング信号発生回路８とRAM６とが接
続される。したがつて、RAM６に記憶された文
字データ信号は、次々とT2期間にタイミング信
号によつて読み出され、文字表示駆動回路６を介
して文字表示信号として出力端子１２より出力さ
れ、映像管（以下CRTと略記する）等の表示器
に表示される。
間に、第１図の状態とは逆の位置に切り換えら
れ、タイミング信号発生回路８とRAM６とが接
続される。したがつて、RAM６に記憶された文
字データ信号は、次々とT2期間にタイミング信
号によつて読み出され、文字表示駆動回路６を介
して文字表示信号として出力端子１２より出力さ
れ、映像管（以下CRTと略記する）等の表示器
に表示される。
このように、スイツチ回路５をφ２クロツク信
号ｂによつて切り換え、第２図ｅで示す１文字表
示期間T4内でCPU１からRAM６への書き込み、
およびタイミング信号によるデータの読み出しを
行なうφ２サイクルスチール方式を採用すること
でCRT画面等に常に文字を表示することができ
る。
号ｂによつて切り換え、第２図ｅで示す１文字表
示期間T4内でCPU１からRAM６への書き込み、
およびタイミング信号によるデータの読み出しを
行なうφ２サイクルスチール方式を採用すること
でCRT画面等に常に文字を表示することができ
る。
しかし、今CRT画面に120文字を表示しようと
すると、CRTの水平くり返し周期が約64μｓな
ので上記１文字表示期間T4は次式となる。
すると、CRTの水平くり返し周期が約64μｓな
ので上記１文字表示期間T4は次式となる。
T4＝６４×１０−６／１２０≒530×10-9（秒）
＝530（ns）
したがつてRAM６はT4／２時間すなわち
265nsで読み出しができなければならない。また
CPU１もT4時間で動作可能、すなわち約2MHzで
動作可能でなければならない。ところが、現在普
通に市販されているMOS LSIのRAMの読み出し
時間は300〜400nsであり、これ以上高速なもの
は非常に高価で特殊なものである。また同様に現
在市販されているMOS LSIのCPUの動作周波数
は1MHzであり、2MHzで動作可能なCPUは高価で
特殊なものである。このように従来技術のクロツ
ク信号を用いた文字表示装置では高価で特殊な高
速RAM、高速CPUが必要になるという欠点を持
つていた。
265nsで読み出しができなければならない。また
CPU１もT4時間で動作可能、すなわち約2MHzで
動作可能でなければならない。ところが、現在普
通に市販されているMOS LSIのRAMの読み出し
時間は300〜400nsであり、これ以上高速なもの
は非常に高価で特殊なものである。また同様に現
在市販されているMOS LSIのCPUの動作周波数
は1MHzであり、2MHzで動作可能なCPUは高価で
特殊なものである。このように従来技術のクロツ
ク信号を用いた文字表示装置では高価で特殊な高
速RAM、高速CPUが必要になるという欠点を持
つていた。
第３図にこの欠点を改善した従来技術のクロツ
ク信号発生回路を用いたもう１つの文字表示装置
を示す。
ク信号発生回路を用いたもう１つの文字表示装置
を示す。
スイツチ回路として２つのアドレススイツチ回
路１３，１４を、RAMとして第１、第2RAM１
５，１６を追加し、さらにデータスイツチ回路１
７，１８を追加する。上記アドレススイツチ回路
１３，１４、データスイツチ回路１７，１８はク
ロツク信号発生回路４からのRAM切り換え信号
ｆにより切り換えられる。第４図は上記クロツク
信号発生回路４の１回路例である。該クロツク信
号発生回路４は、第５図に示すように発振回路３
からの基本クロツク信号ｇによつてCPU１に供
給するφ１クロツク信号ａおよびφ２クロツク信
号ｂを発生し、さらにφ１，φ２クロツク信号の
２倍の周期のRAM切り換え信号ｆを発生する。
路１３，１４を、RAMとして第１、第2RAM１
５，１６を追加し、さらにデータスイツチ回路１
７，１８を追加する。上記アドレススイツチ回路
１３，１４、データスイツチ回路１７，１８はク
ロツク信号発生回路４からのRAM切り換え信号
ｆにより切り換えられる。第４図は上記クロツク
信号発生回路４の１回路例である。該クロツク信
号発生回路４は、第５図に示すように発振回路３
からの基本クロツク信号ｇによつてCPU１に供
給するφ１クロツク信号ａおよびφ２クロツク信
号ｂを発生し、さらにφ１，φ２クロツク信号の
２倍の周期のRAM切り換え信号ｆを発生する。
アドレススイツチ回路１３，１４およびデータ
スイツチ回路１７，１８は、上記RAM切り換え
信号ｆが入力されている期間、第３図に示す位置
に切り換えられる。よつて、第1RAM１５はCPU
１と接続されてCPU１からの読み書きが可能と
なり、第2RAM１６はタイミング信号発生回路
８、文字表示駆動回路７と接続され、第2RAMに
記憶されている文字データ信号が読み出される。
また反対に、RAM切り換え信号ｆが入力されて
いない期間には、アドレススイツチ１３，１４お
よびデータスイツチ回路１７，１８が第３図の位
置とは逆の位置に切り換えられる。よつて第
2RAMはCPU１と接続され、CPU１からの読み
書きが可能となり、第1RAMはタイミング信号発
生回路８、文字表示駆動回路７と接続され、第
1RAMに記憶されている文字データ信号が読み出
される。すなわち、第５図ｈ，ｉに示すように、
第1RAMがCPU１と接続している期間中は第
2RAMより文字表示信号が得られ、第2RAMが
CPU１と接続している期間中は第1RAMより文字
表示信号が得られる。
スイツチ回路１７，１８は、上記RAM切り換え
信号ｆが入力されている期間、第３図に示す位置
に切り換えられる。よつて、第1RAM１５はCPU
１と接続されてCPU１からの読み書きが可能と
なり、第2RAM１６はタイミング信号発生回路
８、文字表示駆動回路７と接続され、第2RAMに
記憶されている文字データ信号が読み出される。
また反対に、RAM切り換え信号ｆが入力されて
いない期間には、アドレススイツチ１３，１４お
よびデータスイツチ回路１７，１８が第３図の位
置とは逆の位置に切り換えられる。よつて第
2RAMはCPU１と接続され、CPU１からの読み
書きが可能となり、第1RAMはタイミング信号発
生回路８、文字表示駆動回路７と接続され、第
1RAMに記憶されている文字データ信号が読み出
される。すなわち、第５図ｈ，ｉに示すように、
第1RAMがCPU１と接続している期間中は第
2RAMより文字表示信号が得られ、第2RAMが
CPU１と接続している期間中は第1RAMより文字
表示信号が得られる。
したがつて、この例の場合には１文字表示期間
T4内で第1RAM、第2RAMよりデータの読み出し
ができればよい。前述の例で示した様に、120文
字をCRT画面上に表示するとすれば、１文字表
示期間T4は530nsである。したがつて第1RAM１
５、第2RAM１６は現在市販されている読み出し
時間が300〜400nsの低価格なRAMを使用するこ
とができる。
T4内で第1RAM、第2RAMよりデータの読み出し
ができればよい。前述の例で示した様に、120文
字をCRT画面上に表示するとすれば、１文字表
示期間T4は530nsである。したがつて第1RAM１
５、第2RAM１６は現在市販されている読み出し
時間が300〜400nsの低価格なRAMを使用するこ
とができる。
しかしながら、第４図に示すクロツク信号発生
回路４ではφ１，φ２クロツク信号ａ，ｂはT4
周期である。したがつてCPU１として前述の例
で示した様に現在市販されている1MHzで動作す
るCPUを使用することができず、2MHzで動作可
能な高価で特殊なCPUを使用しなければならな
いという欠点を持つていた。
回路４ではφ１，φ２クロツク信号ａ，ｂはT4
周期である。したがつてCPU１として前述の例
で示した様に現在市販されている1MHzで動作す
るCPUを使用することができず、2MHzで動作可
能な高価で特殊なCPUを使用しなければならな
いという欠点を持つていた。
また、第３図で示されるように、第1RAM１５
がCPU１と接続されている時、CPU１は第
2RAM１６への読み書きを行なうことができず、
同様に第2RAM１６がCPU１と接続されている
時、CPU１は第1RAM１５への読み書きを行なう
ことができない。したがつて、プログラムはあら
かじめこのようなことが起こらないよう配慮して
作る必要があり、プログラム作成が困難であると
いう欠点も持つていた。
がCPU１と接続されている時、CPU１は第
2RAM１６への読み書きを行なうことができず、
同様に第2RAM１６がCPU１と接続されている
時、CPU１は第1RAM１５への読み書きを行なう
ことができない。したがつて、プログラムはあら
かじめこのようなことが起こらないよう配慮して
作る必要があり、プログラム作成が困難であると
いう欠点も持つていた。
すなわち、第３図の例ではφ１，φ２クロツク
信号ａ，ｂとRAM切り換え信号ｆとの関係が一
義的に定まつているために、CPU１から２系統
のRAMを自由にアクセスすることができないと
いう欠点があつた。
信号ａ，ｂとRAM切り換え信号ｆとの関係が一
義的に定まつているために、CPU１から２系統
のRAMを自由にアクセスすることができないと
いう欠点があつた。
本発明の目的は、上記した従来技術の欠点をな
くし、前述した現在市販されている汎用のRAM
やCPUを使用することができ、かつ、前述のよ
うなプログラム作成上の制約を受けることなし
に、２系統のRAMを自由にアクセス可能とする
クロツク信号発生回路を備えた演算処理装置を提
供することにある。
くし、前述した現在市販されている汎用のRAM
やCPUを使用することができ、かつ、前述のよ
うなプログラム作成上の制約を受けることなし
に、２系統のRAMを自由にアクセス可能とする
クロツク信号発生回路を備えた演算処理装置を提
供することにある。
前記目的を達成するために、本発明においては
第１、第２のRAMを一定周期で交互に切り換
え、かつ、RAM切り換え信号とRAMへ供給され
るアドレス信号の最下位アドレス信号とを比較
し、アクセスするRAMに応じCPUへ供給するφ
１クロツクを引き伸ばす回路構成としている。
第１、第２のRAMを一定周期で交互に切り換
え、かつ、RAM切り換え信号とRAMへ供給され
るアドレス信号の最下位アドレス信号とを比較
し、アクセスするRAMに応じCPUへ供給するφ
１クロツクを引き伸ばす回路構成としている。
第６図は本発明の１実施例を示すクロツク信号
発生回路図である。第３図、第６図および第７図
を用いて構成および動作を説明する。
発生回路図である。第３図、第６図および第７図
を用いて構成および動作を説明する。
２１は発振回路３からの基本クロツク信号ｇを
供給されてRAM切り換え信号ｆを発生するフリ
ツプフロツプ回路、２３は第１、第2RAM１５，
１６に供給されるアドレス信号の最下位アドレス
信号ｊと上記RAM切り換え信号ｆとの比較を行
なう排他的論理和回路、２４はφ１クロツク信号
ａと、基本クロツク信号ｇと、上記排他的論理和
回路２３の出力との論理積を行なう３入力論理積
回路、２５はφ２クロツク信号ｂと基本クロツク
信号ｇとの論理積を行う２入力論理積回路、２６
は３入力論理積回路２４の出力ｋと、２入力論理
積回路２５の出力１との論理和を行う論理和回路
である。論理和回路２６の出力信号ｍはφ１，φ
２クロツク信号ａ，ｂを発生するフリツプフロツ
プ回路２２へ入力される。また、第1RAM１５は
奇数アドレス信号（最下位アドレス信号ｊが１）
でアクセスされ、第2RAM１６は偶数アドレス信
号（最下位アドレス信号ｊが０）でアクセスされ
るものとする。
供給されてRAM切り換え信号ｆを発生するフリ
ツプフロツプ回路、２３は第１、第2RAM１５，
１６に供給されるアドレス信号の最下位アドレス
信号ｊと上記RAM切り換え信号ｆとの比較を行
なう排他的論理和回路、２４はφ１クロツク信号
ａと、基本クロツク信号ｇと、上記排他的論理和
回路２３の出力との論理積を行なう３入力論理積
回路、２５はφ２クロツク信号ｂと基本クロツク
信号ｇとの論理積を行う２入力論理積回路、２６
は３入力論理積回路２４の出力ｋと、２入力論理
積回路２５の出力１との論理和を行う論理和回路
である。論理和回路２６の出力信号ｍはφ１，φ
２クロツク信号ａ，ｂを発生するフリツプフロツ
プ回路２２へ入力される。また、第1RAM１５は
奇数アドレス信号（最下位アドレス信号ｊが１）
でアクセスされ、第2RAM１６は偶数アドレス信
号（最下位アドレス信号ｊが０）でアクセスされ
るものとする。
本発明によるクロツク信号発生回路４を用いた
文字表示回路は前に述べたφ２サイクルスチール
表示方式で文字を表示する。すなわち、CPU１
から第１、第2RAM１５，１６への読み書きはφ
２クロツク信号ｂの入力された期間にのみ行なわ
れる。アドレススイツチ回路１３，１４およびデ
ータスイツチ回路１７，１８は、RAM切り換え
信号ｆが入力されている期間中は、第３図に示す
位置に切り換えられる。第1RAM１５はCPU１と
接続されるがφ１クロツク信号期間であるため、
CPU１からの読み書きが不可能である。一方、
第2RAM１６はタイミング信号発生回路８、文字
表示駆動回路７と接続されるので、第2RAMに記
憶されている文字データが読み出される。また、
RAM切り換え信号ｆが入力されていない期間、
アドレススイツチ１３，１４およびデータスイツ
チ回路１７，１８は第３図の位置とは逆の位置に
切り換えられる。これにより、第2RAM１６は
CPU１と接続され、かつφ２クロツク信号ｂが
入力されているのでCPU１からの読み書きが可
能となる。一方第1RAM１５はタイミング信号発
生回路８、文字表示駆動回路７と接続され、第
1RAMに記憶されている文字データ信号が読み出
される。これをくり返えすかぎり、φ２クロツク
信号ｂが入力された時CPU１と接続されるのは
第2RAMであり、第1RAMはCPU１より読み書き
ができない。
文字表示回路は前に述べたφ２サイクルスチール
表示方式で文字を表示する。すなわち、CPU１
から第１、第2RAM１５，１６への読み書きはφ
２クロツク信号ｂの入力された期間にのみ行なわ
れる。アドレススイツチ回路１３，１４およびデ
ータスイツチ回路１７，１８は、RAM切り換え
信号ｆが入力されている期間中は、第３図に示す
位置に切り換えられる。第1RAM１５はCPU１と
接続されるがφ１クロツク信号期間であるため、
CPU１からの読み書きが不可能である。一方、
第2RAM１６はタイミング信号発生回路８、文字
表示駆動回路７と接続されるので、第2RAMに記
憶されている文字データが読み出される。また、
RAM切り換え信号ｆが入力されていない期間、
アドレススイツチ１３，１４およびデータスイツ
チ回路１７，１８は第３図の位置とは逆の位置に
切り換えられる。これにより、第2RAM１６は
CPU１と接続され、かつφ２クロツク信号ｂが
入力されているのでCPU１からの読み書きが可
能となる。一方第1RAM１５はタイミング信号発
生回路８、文字表示駆動回路７と接続され、第
1RAMに記憶されている文字データ信号が読み出
される。これをくり返えすかぎり、φ２クロツク
信号ｂが入力された時CPU１と接続されるのは
第2RAMであり、第1RAMはCPU１より読み書き
ができない。
今、RAM切り換え信号ｆが入力され、第
1RAM１５がCPU１と接続された時、CPU１が
第1RAMをアクセスした場合、すなわち最下位ア
ドレス信号ｊが１になつた場合（第７図のt0時
点）について説明する。RAM切り換え信号ｆが
入力された時、第７図に示すようにCPU１にφ
１クロツク信号ａが入力され、かつ、最下位アド
レス信号ｊが１となる。
1RAM１５がCPU１と接続された時、CPU１が
第1RAMをアクセスした場合、すなわち最下位ア
ドレス信号ｊが１になつた場合（第７図のt0時
点）について説明する。RAM切り換え信号ｆが
入力された時、第７図に示すようにCPU１にφ
１クロツク信号ａが入力され、かつ、最下位アド
レス信号ｊが１となる。
すると、CPU１は第1RAMをアクセスすること
になるが、従来例では第７図b′に示すように、第
1RAMがCPU期間にあるときはφ２クロツク信号
b′は常にローレベルであり、CPUは第1RAMをア
クセスすることができない。
になるが、従来例では第７図b′に示すように、第
1RAMがCPU期間にあるときはφ２クロツク信号
b′は常にローレベルであり、CPUは第1RAMをア
クセスすることができない。
そこで本発明では、φ２クロツク信号ｂを第７
図ｂのように引き延ばして、第1RAMのCPU期間
にφ２クロツク信号が出力されるようにしてい
る。
図ｂのように引き延ばして、第1RAMのCPU期間
にφ２クロツク信号が出力されるようにしてい
る。
第６図に示すクロツク信号発生回路４の排他的
論理和回路２３の一方の入力信号ｊが１となるの
で、前記排他的論理和回路２３によつてRAM切
り換え信号ｆが入力されている期間、３入力論理
積回路２４よりは出力信号ｋが出力されず、
RAM切り換え信号ｆが入力されなくなつてから
３入力論理積回路２４より出力信号ｋが出力され
る。この出力信号によつてφ１クロツク信号ａは
なくなり、φ２クロツク信号ｂが出力される。こ
のφ２クロツク信号ｂが出力された時、RAM切
り換え信号ｆは再び入力されているため、第
1RAM１５はCPU１と接続され、CPU１により
読み書きが可能となる。このようにφ１クロツク
信号ａが入力されている時にCPU１と接続され
ているRAMをアクセスする場合、φ１クロツク
信号を引き伸ばし、その後、再びアクセスしよう
とするRAMとCPU１が接続された時にφ２クロ
ツク信号を出力することにより、CPUより読み
書きが可能となる。
論理和回路２３の一方の入力信号ｊが１となるの
で、前記排他的論理和回路２３によつてRAM切
り換え信号ｆが入力されている期間、３入力論理
積回路２４よりは出力信号ｋが出力されず、
RAM切り換え信号ｆが入力されなくなつてから
３入力論理積回路２４より出力信号ｋが出力され
る。この出力信号によつてφ１クロツク信号ａは
なくなり、φ２クロツク信号ｂが出力される。こ
のφ２クロツク信号ｂが出力された時、RAM切
り換え信号ｆは再び入力されているため、第
1RAM１５はCPU１と接続され、CPU１により
読み書きが可能となる。このようにφ１クロツク
信号ａが入力されている時にCPU１と接続され
ているRAMをアクセスする場合、φ１クロツク
信号を引き伸ばし、その後、再びアクセスしよう
とするRAMとCPU１が接続された時にφ２クロ
ツク信号を出力することにより、CPUより読み
書きが可能となる。
また、第７図よりわかるように、CPU１へ供
給されるφ１，φ２クロツク信号の周期は一文字
表示期間T4の２倍である。前述の例で示した様
に、CRT画面上に120文字を表示する場合１文字
表示期間T4は約530nsであるので、CPU１は約
1MHzで動作すればよく、現在市販されている安
価なCPUを使用することができる。またRAMの
読み書きもT4期間で動作するものでよく、やは
り現在市販されている読み書き時間300〜400ns
の汎用のRAMを使用することができる。
給されるφ１，φ２クロツク信号の周期は一文字
表示期間T4の２倍である。前述の例で示した様
に、CRT画面上に120文字を表示する場合１文字
表示期間T4は約530nsであるので、CPU１は約
1MHzで動作すればよく、現在市販されている安
価なCPUを使用することができる。またRAMの
読み書きもT4期間で動作するものでよく、やは
り現在市販されている読み書き時間300〜400ns
の汎用のRAMを使用することができる。
本発明によれば、非常に高速で動作する高価で
特殊なCPUやRAMを用いる必要がなく、かつプ
ログラム作成上の制約もなく２系統のRAMを自
由にアクセスすることができる演算処理装置を構
成することができる。すなわち、CRT画面上に
120文字を表示する場合において、従来技術のク
ロツク信号を用いた場合、2MHzで動作するCPU
や260nsで動作するRAMが必要となり、現在市販
されている1MHzで動作するCPUや読み出し時間
300〜400nsのRAMを使用することができず、非
常に高価な装置となつていた。しかし本発明によ
ればCPUは1MHzで動作可能であればよく、また
RAMも読み出し時間530ns以内のRAMであれば
よい。したがつて現在市販されている汎用の
CPU，RAMを使用した安価な装置を提供するこ
とができる。
特殊なCPUやRAMを用いる必要がなく、かつプ
ログラム作成上の制約もなく２系統のRAMを自
由にアクセスすることができる演算処理装置を構
成することができる。すなわち、CRT画面上に
120文字を表示する場合において、従来技術のク
ロツク信号を用いた場合、2MHzで動作するCPU
や260nsで動作するRAMが必要となり、現在市販
されている1MHzで動作するCPUや読み出し時間
300〜400nsのRAMを使用することができず、非
常に高価な装置となつていた。しかし本発明によ
ればCPUは1MHzで動作可能であればよく、また
RAMも読み出し時間530ns以内のRAMであれば
よい。したがつて現在市販されている汎用の
CPU，RAMを使用した安価な装置を提供するこ
とができる。
第１図はクロツク信号発生回路を用いた従来の
文字表示装置のブロツク図、第２図はCPUのク
ロツク信号とアドレス信号データ信号との関係を
示す図、第３図は２系列のRAMを用いた従来の
文字表示装置のブロツク図、第４図は従来のクロ
ツク信号発生回路のブロツク図、第５図はRAM
切り換え信号、CPUクロツク信号および第１、
第2RAMの接続状態の関係を示す図、第６図は本
発明によるクロツク信号発生回路の一実施例のブ
ロツク図、第７図は本発明のクロツク信号発生回
路を用いた場合のRAM切り換え信号、CPUクロ
ツク信号および第１、第2RAMの接続状態の関係
を示す図である。 １…CPU、４…クロツク信号発生回路、８…
タイミング信号発生回路、１３，１４…アドレス
スイツチ回路、１５，１６…RAM、１７，１８
…データスイツチ回路、２１，２２…フリツプフ
ロツプ回路。
文字表示装置のブロツク図、第２図はCPUのク
ロツク信号とアドレス信号データ信号との関係を
示す図、第３図は２系列のRAMを用いた従来の
文字表示装置のブロツク図、第４図は従来のクロ
ツク信号発生回路のブロツク図、第５図はRAM
切り換え信号、CPUクロツク信号および第１、
第2RAMの接続状態の関係を示す図、第６図は本
発明によるクロツク信号発生回路の一実施例のブ
ロツク図、第７図は本発明のクロツク信号発生回
路を用いた場合のRAM切り換え信号、CPUクロ
ツク信号および第１、第2RAMの接続状態の関係
を示す図である。 １…CPU、４…クロツク信号発生回路、８…
タイミング信号発生回路、１３，１４…アドレス
スイツチ回路、１５，１６…RAM、１７，１８
…データスイツチ回路、２１，２２…フリツプフ
ロツプ回路。
Claims (1)
- 【特許請求の範囲】 １ データを記憶する第１、第２記憶回路と、第
１、第２記憶回路を最下位アドレス信号にしたが
つて交互に中央演算処理回路に接続する記憶回路
切り換え回路と、該記憶回路切り換え回路の動作
を制御する記憶回路切り換え信号および中央演算
処理回路に供給される第１、第２クロツク信号を
発生するクロツク信号発生回路とを備えた演算処
理装置であつて、クロツク信号発生回路が一定周
期で反転する記憶回路切り換え信号を発生する切
り換え信号発生回路と、第１、第２記憶回路に供
給するアドレス信号の最下位アドレス信号と上記
記憶回路切り換え信号とを比較する比較回路と、
該比較回路の出力に応じて中央演算処理回路に供
給する第１、第２クロツク信号のくり返えし周期
を変更するクロツク信号変更回路とで構成され、
記憶回路切り換え回路によつて選択された記憶回
路と、中央演算処理回路がアクセスする記憶回路
とが合致しないときはクロツク信号の周期を引延
ばすようにしたことを特徴とする演算処理装置。 ２ 切り換え信号発生回路が、一定周期の第３ク
ロツク信号により交互に反転して記憶回路切り換
え信号を発生する第１フリツプフロツプ回路であ
り、比較回路が第１、第２記憶回路に供給するア
ドレス信号の最下位アドレス信号と上記記憶回路
切り換え信号とを比較する排他的論理和回路であ
り、クロツク信号変更回路が、互に逆位相の第
１、第２クロツク信号を発生する第２フリツプフ
ロツプ回路と、排他的論理和回路の出力信号、第
３クロツク信号および第２フリツプフロツプ回路
の１方の出力である第１クロツク信号を入力とす
る第１論理積回路と、第３クロツク信号および第
２フリツプフロツプ回路の前記出力とは逆位相の
出力である第２クロツク信号を入力とする第２論
理積回路と、第１および第２論理積回路の各出力
信号を入力とし、その出力を第２フリツプフロツ
プ回路に供給する論理和回路とで構成されたこと
を特徴とする前記特許請求の範囲第１項記載の演
算処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13927578A JPS5566023A (en) | 1978-11-11 | 1978-11-11 | Operation processing unit |
| US06/044,379 US4298931A (en) | 1978-06-02 | 1979-06-01 | Character pattern display system |
| DE2922540A DE2922540C2 (de) | 1978-06-02 | 1979-06-01 | Datenverarbeitungsanlage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13927578A JPS5566023A (en) | 1978-11-11 | 1978-11-11 | Operation processing unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5566023A JPS5566023A (en) | 1980-05-19 |
| JPS6153736B2 true JPS6153736B2 (ja) | 1986-11-19 |
Family
ID=15241482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13927578A Granted JPS5566023A (en) | 1978-06-02 | 1978-11-11 | Operation processing unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5566023A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5960477A (ja) * | 1982-09-30 | 1984-04-06 | 富士通株式会社 | ビツトマツプメモリ制御方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5128440A (ja) * | 1974-09-03 | 1976-03-10 | Matsushita Electric Ind Co Ltd | Deisupureisochi |
-
1978
- 1978-11-11 JP JP13927578A patent/JPS5566023A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5128440A (ja) * | 1974-09-03 | 1976-03-10 | Matsushita Electric Ind Co Ltd | Deisupureisochi |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5566023A (en) | 1980-05-19 |
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