JPS6135633B2 - - Google Patents
Info
- Publication number
- JPS6135633B2 JPS6135633B2 JP52005764A JP576477A JPS6135633B2 JP S6135633 B2 JPS6135633 B2 JP S6135633B2 JP 52005764 A JP52005764 A JP 52005764A JP 576477 A JP576477 A JP 576477A JP S6135633 B2 JPS6135633 B2 JP S6135633B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- read
- memory
- random access
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Shift Register Type Memory (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明はデイジタル回路の基本要素である遅延
器に関するものであり、容易に希望する遅延量が
得られる小形のデイジタル遅延器に関するもので
ある。
器に関するものであり、容易に希望する遅延量が
得られる小形のデイジタル遅延器に関するもので
ある。
まず従来技術について説明する。第１図第２図
は従来技術によりランダムアクセスメモリ（以下
メモリと称する）を用いて４クロツク分の遅延量
を得る遅延器の例である。
は従来技術によりランダムアクセスメモリ（以下
メモリと称する）を用いて４クロツク分の遅延量
を得る遅延器の例である。
第１図はその構成を、第２図は信号のタイムチ
ヤートを示したものである。第１図および第２図
において、入力信号発生回路１はクロツクパルス
発生回路２から発生するクロツクパルス３を受領
し、このクロツクに同期して入力信号４を発生す
る。メモリ５はデイジタル遅延器の入力端子ａか
ら入力信号４を受領し、その値を記憶する。レジ
スタ６はメモリ出力信号７を受領し、クロツクパ
ルス３を受領することによつて、メモリ出力信号
７と同じ値の出力信号８を出力端子ｂに出力す
る。アドレ発生回路９は遅延素子１０および４進
計数回路１１とから成り、クロツクパルス３を受
領し、遅延素子１０によつて一定時間（td）遅延
させたのち、４進計数回路１１にて計数し、その
計数値をアドレス信号１２としてメモリ５に印加
する。ここで、４進計数回路１１は、計数値０か
ら計数を開始し、クロツクを４個計数すると計数
値を再び０に戻す動作をする。計数値は２進数で
表わされ、（00）2，（01）2，（10）2，（11）2の４種
の
値を繰り返す。したがつて、アドレス信号１２は
２本必要である。ただし（11）2は２進数表示で10
進数の３を示す。読み書き制御信号発生回路１３
はクロツクパルス３を受領し、その立下り時点か
ら一定時間（tp）の負極性パルスの読み書き制御
信号１４を発生し、メモリ５に印加する。ここ
で、読み書き制御信号１４がハイレベルにあると
きメモリ５は読出し状態となり、アドレス信号１
２が印加されるとメモリ５に固有のアクセス時間
（tac）経過後、指定されたアドレスに記憶された
値をメモリ出力信号７として出力し、読み書き制
御信号１４がロウレベルのときメモリ５は書込み
状態となり、アドレス信号１２で示されたアドレ
スに入力信号４の値を記憶する。ただし、メモリ
出力信号７はアクセス時間中にはアドレス信号１
２が印加される以前の値を保持するものとする。
ヤートを示したものである。第１図および第２図
において、入力信号発生回路１はクロツクパルス
発生回路２から発生するクロツクパルス３を受領
し、このクロツクに同期して入力信号４を発生す
る。メモリ５はデイジタル遅延器の入力端子ａか
ら入力信号４を受領し、その値を記憶する。レジ
スタ６はメモリ出力信号７を受領し、クロツクパ
ルス３を受領することによつて、メモリ出力信号
７と同じ値の出力信号８を出力端子ｂに出力す
る。アドレ発生回路９は遅延素子１０および４進
計数回路１１とから成り、クロツクパルス３を受
領し、遅延素子１０によつて一定時間（td）遅延
させたのち、４進計数回路１１にて計数し、その
計数値をアドレス信号１２としてメモリ５に印加
する。ここで、４進計数回路１１は、計数値０か
ら計数を開始し、クロツクを４個計数すると計数
値を再び０に戻す動作をする。計数値は２進数で
表わされ、（00）2，（01）2，（10）2，（11）2の４種
の
値を繰り返す。したがつて、アドレス信号１２は
２本必要である。ただし（11）2は２進数表示で10
進数の３を示す。読み書き制御信号発生回路１３
はクロツクパルス３を受領し、その立下り時点か
ら一定時間（tp）の負極性パルスの読み書き制御
信号１４を発生し、メモリ５に印加する。ここ
で、読み書き制御信号１４がハイレベルにあると
きメモリ５は読出し状態となり、アドレス信号１
２が印加されるとメモリ５に固有のアクセス時間
（tac）経過後、指定されたアドレスに記憶された
値をメモリ出力信号７として出力し、読み書き制
御信号１４がロウレベルのときメモリ５は書込み
状態となり、アドレス信号１２で示されたアドレ
スに入力信号４の値を記憶する。ただし、メモリ
出力信号７はアクセス時間中にはアドレス信号１
２が印加される以前の値を保持するものとする。
つぎに動作を説明する。いま、アドレス信号１
２の値が、（00）2であるとする。ここでクロツク
発生回路２よりクロツクパルス３のクロツク１個
がレジスタ６、アドレス発生回路９、および読み
書き制御信号発生回路１３に印加されると、読み
書き制御信号１４はいまだハイレベルであり、メ
モリ５は読出し状態にあるからレジスタ６はメモ
リ出力信号７、すなわちアドレス（00）2に記憶さ
れていた値を受領し、出力信号８として出力端子
ｂに出力する。出力信号８はつぎのクロツクが印
加されるまで保持される。つぎに読み書き制御信
号発生回路１３より負極性パルスの読み書き制御
信号１４がメモリ５に印加されるとメモリ５は書
込み状態となり、入力信号４の値をアドレス
（00）2に記憶する。つぎに遅延素子１０により遅
延されたクロツクを４進計数回路１１で計数し、
計数値、すなわちアドレス信号１２の値を（01）2
とする。この時点では、すでに読み書き制御信号
１４はハイレベルとなり、メモリ５は読出し状態
となつている。したがつて、アドレス信号１２の
値が変化してからアクセス時間（tac ）経過
後、メモリ出力信号７はアドレス（01）2に記憶さ
れている値となる同様の動作を繰り返し、４進計
数回路１１がクロツクを４個受領すると、アドレ
ス信号１２の値は再び（00）2となり、ここでクロ
ツクがレジスタ６に印加されれば、メモリ５のア
ドレス（00）2に記憶されていた値、すなわち、そ
の時点より４クロツク分だけ前に入力端子ａに印
加された入力信号４の値が出力信号８として出力
端子ｂに出力される。このようにして４クロツク
分の遅延量をもつデイジタル遅延器は実現され
る。
２の値が、（00）2であるとする。ここでクロツク
発生回路２よりクロツクパルス３のクロツク１個
がレジスタ６、アドレス発生回路９、および読み
書き制御信号発生回路１３に印加されると、読み
書き制御信号１４はいまだハイレベルであり、メ
モリ５は読出し状態にあるからレジスタ６はメモ
リ出力信号７、すなわちアドレス（00）2に記憶さ
れていた値を受領し、出力信号８として出力端子
ｂに出力する。出力信号８はつぎのクロツクが印
加されるまで保持される。つぎに読み書き制御信
号発生回路１３より負極性パルスの読み書き制御
信号１４がメモリ５に印加されるとメモリ５は書
込み状態となり、入力信号４の値をアドレス
（00）2に記憶する。つぎに遅延素子１０により遅
延されたクロツクを４進計数回路１１で計数し、
計数値、すなわちアドレス信号１２の値を（01）2
とする。この時点では、すでに読み書き制御信号
１４はハイレベルとなり、メモリ５は読出し状態
となつている。したがつて、アドレス信号１２の
値が変化してからアクセス時間（tac ）経過
後、メモリ出力信号７はアドレス（01）2に記憶さ
れている値となる同様の動作を繰り返し、４進計
数回路１１がクロツクを４個受領すると、アドレ
ス信号１２の値は再び（00）2となり、ここでクロ
ツクがレジスタ６に印加されれば、メモリ５のア
ドレス（00）2に記憶されていた値、すなわち、そ
の時点より４クロツク分だけ前に入力端子ａに印
加された入力信号４の値が出力信号８として出力
端子ｂに出力される。このようにして４クロツク
分の遅延量をもつデイジタル遅延器は実現され
る。
以上説明したようにランダムアクセスメモリを
用いた遅延器では、特定のアドレスに記憶されて
いた値が読み出された後、遅延すべき値が同一ア
ドレスに書き込まれる。このため、遅延器の動作
速度、すなわちクロツクパルス３の繰り返し周期
はメモリのアクセス時間tac、と読み書き制御信
号の負性パルス幅tpの合計値（tac＋tp）以下に
縮めることができなかつた。
用いた遅延器では、特定のアドレスに記憶されて
いた値が読み出された後、遅延すべき値が同一ア
ドレスに書き込まれる。このため、遅延器の動作
速度、すなわちクロツクパルス３の繰り返し周期
はメモリのアクセス時間tac、と読み書き制御信
号の負性パルス幅tpの合計値（tac＋tp）以下に
縮めることができなかつた。
本発明はこの欠点を除去し、高速で動作するラ
ンダムアクセスメモリ方式の遅延器を提供するも
のである。
ンダムアクセスメモリ方式の遅延器を提供するも
のである。
本発明は、複数個のランダムアクセスメモリを
並列に接続し、１つのメモリが読み出し状態であ
る時に、他方のメモリが書き込み状態であるよう
にメモリの状態とアドレス信号を制御することに
より、クロツクパルスの周期を短縮したことを特
徴とするものである。
並列に接続し、１つのメモリが読み出し状態であ
る時に、他方のメモリが書き込み状態であるよう
にメモリの状態とアドレス信号を制御することに
より、クロツクパルスの周期を短縮したことを特
徴とするものである。
つぎに本発明の実施例を第３図、第４図によつ
て説明する。本実施例も４クロツク分の遅延量を
得るデイジタル遅延器である。入力信号発生回路
１５はクロツクパルス発生回路１６から発生する
クロツクパルス１７を受領し、このクロツクに同
期して入力信号１８を発生する。ランダムアクセ
スメモリ（以下メモリと称する）１９，２０は入
力端子ｃに印加された入力信号１８を記憶する。
レジスタ２１はメモリ出力信号２２を受領し、ク
ロツクパルス１７を受領すると、メモリ出力信号
２２と同じ値の出力信号２３を出力端子ｄに出力
し、つぎのクロツクが印加されるまで保持する。
アドレス発生回路２４は1/2分周器２５、２進計
数回路２６、遅延素子２７から成り、クロツクパ
ルス発生回路１６から印加されたクロツクパルス
１７を1/2分周器２５にて分周し、クロツク２個
につき１個のパルスを発生させ、このパルスを２
進計数回路２６にて計数する。２進計数回路２６
の計数値はアドレス信号２８としてメモリ１９に
印加され、さらにその計数値が遅延素子２７によ
り１クロツク分遅れてアドレス信号２９としてメ
モリ２０に印加される。また、２進計数回路２６
は計数値（０）２から計数を開始し、パルスを２
個計数すると再び（０）２に戻るように動作す
る。つまりアドレス信号２８，２９は共に（０）
２と（１）２の２つの値を交互に繰り返し、それ
ぞれクロツクが２個印加されるまで保持される。
したがつて、クロツクが４個印加されるとアドレ
ス信号２８，２９はもとの値に戻る。さらにアド
レス信号２９はつねにアドレス信号２８より１ク
ロツク分遅れた値を取る。読み書き制御信号発生
回路３０はクロツクパルス１７を受領し、その立
下りから、つぎの立下りまでハイレベル、その時
点からさらに、そのつぎのクロツクの立下りまで
ロカレベルであるような読み書き制御信号３１、
および読み書き制御信号３１とは極性が全く逆
の、即ち、１クロツクパルス分遅れた読み書き制
御信号３２を発生し、それぞれメモリ１９，２０
に印加する。読み書き制御信号３１，３２の意味
は第１実施例と同様で、ハイレベルのとき読出し
状態、ロウレベルのとき書込み状態である。ここ
でアドレス信号２８，２９，および読み書き制御
信号３１，３２の関係はつぎのようである。メモ
リ１９に印加されているアドレス信号２８の値が
変化すると同時に読み書き制御信号３１はハイレ
ベルとなり、つぎのクロツクが立下ることにより
読み書き制御信号３１はロウレベルとなり、さら
につぎのクロツクが立下ると、アドレス信号２８
の値が変化し、読み書き制御信号３１はハイレベ
ルとなる。メモリ２０におけるアドレス信号２９
と読み書き制御信号３２の関係もこれと同様であ
るが、つねにアドレス信号２８、読み書き制御信
号３１よりも１クロツク分遅れた値を取る。すな
わち、メモリ１９，２０はつねに互に逆の関係と
なり、片方が読出し状態であれば、もう一方は書
込み状態である。また、アドレスの値はつねにメ
モリ１９が１クロツク分だけ先行している。
て説明する。本実施例も４クロツク分の遅延量を
得るデイジタル遅延器である。入力信号発生回路
１５はクロツクパルス発生回路１６から発生する
クロツクパルス１７を受領し、このクロツクに同
期して入力信号１８を発生する。ランダムアクセ
スメモリ（以下メモリと称する）１９，２０は入
力端子ｃに印加された入力信号１８を記憶する。
レジスタ２１はメモリ出力信号２２を受領し、ク
ロツクパルス１７を受領すると、メモリ出力信号
２２と同じ値の出力信号２３を出力端子ｄに出力
し、つぎのクロツクが印加されるまで保持する。
アドレス発生回路２４は1/2分周器２５、２進計
数回路２６、遅延素子２７から成り、クロツクパ
ルス発生回路１６から印加されたクロツクパルス
１７を1/2分周器２５にて分周し、クロツク２個
につき１個のパルスを発生させ、このパルスを２
進計数回路２６にて計数する。２進計数回路２６
の計数値はアドレス信号２８としてメモリ１９に
印加され、さらにその計数値が遅延素子２７によ
り１クロツク分遅れてアドレス信号２９としてメ
モリ２０に印加される。また、２進計数回路２６
は計数値（０）２から計数を開始し、パルスを２
個計数すると再び（０）２に戻るように動作す
る。つまりアドレス信号２８，２９は共に（０）
２と（１）２の２つの値を交互に繰り返し、それ
ぞれクロツクが２個印加されるまで保持される。
したがつて、クロツクが４個印加されるとアドレ
ス信号２８，２９はもとの値に戻る。さらにアド
レス信号２９はつねにアドレス信号２８より１ク
ロツク分遅れた値を取る。読み書き制御信号発生
回路３０はクロツクパルス１７を受領し、その立
下りから、つぎの立下りまでハイレベル、その時
点からさらに、そのつぎのクロツクの立下りまで
ロカレベルであるような読み書き制御信号３１、
および読み書き制御信号３１とは極性が全く逆
の、即ち、１クロツクパルス分遅れた読み書き制
御信号３２を発生し、それぞれメモリ１９，２０
に印加する。読み書き制御信号３１，３２の意味
は第１実施例と同様で、ハイレベルのとき読出し
状態、ロウレベルのとき書込み状態である。ここ
でアドレス信号２８，２９，および読み書き制御
信号３１，３２の関係はつぎのようである。メモ
リ１９に印加されているアドレス信号２８の値が
変化すると同時に読み書き制御信号３１はハイレ
ベルとなり、つぎのクロツクが立下ることにより
読み書き制御信号３１はロウレベルとなり、さら
につぎのクロツクが立下ると、アドレス信号２８
の値が変化し、読み書き制御信号３１はハイレベ
ルとなる。メモリ２０におけるアドレス信号２９
と読み書き制御信号３２の関係もこれと同様であ
るが、つねにアドレス信号２８、読み書き制御信
号３１よりも１クロツク分遅れた値を取る。すな
わち、メモリ１９，２０はつねに互に逆の関係と
なり、片方が読出し状態であれば、もう一方は書
込み状態である。また、アドレスの値はつねにメ
モリ１９が１クロツク分だけ先行している。
つぎに動作を説明する。いま読み書き制御信号
３１がハイレベル、つまりメモリ１９が読出し状
態で、アドレス信号２８の値が（０）２であり、
したがつて、メモリ出力信号２２はメモリ１９の
アドレス（０）２に記憶されている値であるとす
る。ここでクロツクパルス発生回路１６からクロ
ツクパルス１７のクロツク１個がレジスタ２１、
アドレス信号発生回路２４、および読み書き制御
信号発生回路３０に印加されると、メモリ出力信
号２２の値、つまりメモリ１９のアドレス（０）
２に記憶された値がレジスタ２１に保持され、出
力信号２３として出力端子ｄに出力される。ここ
でクロツクが立下ると、読み書き制御信号３１は
ロウレベルとなり、メモリ１９のアドレス（０）
２に入力信号１８の値を記憶する。これと同時
に、読み書き制御信号３２はハイレベルとなり、
アドレス信号２９の値が（０）２に変化するか
ら、メモリ２０のアクセス時間経過後、メモリ出
力信号２２はメモリ２０のアドレス（０）２に記
憶された値となる。つぎのクロツクが印加されれ
ば、このときはメモリ２０のアドレス（０）２の
値が出力信号２３として出力端子ｄに出力され
る。さらにクロツクが立下るとメモリ２０のアド
レス（０）２に入力信号１８の値が記憶され、メ
モリ出力信号２２はメモリ１９のアドレス（１）
２に記憶された値となる。以下メモリ１９，２０
は交互に読出し、書込みの動作を繰り返す。そし
て、クロツクパルス１７の４番目の立下りが印加
されると、アドレス信号２８の値は再び（０）２
に戻り、メモリ１９は読出し状態、メモリ２０は
書込み状態となり、メモリ出力信号２２はメモリ
１９のアドレス（０）２の値、つまり４クロツク
前に入力端子ａに印加された入力信号１８の値と
なり、つぎのクロツクがレジスタ２１に印加され
ることにより出力信号２３として出力端子ｄに出
力される。このようにして４クロツク分の遅延量
を持つデイジタル遅延器は実現される。
３１がハイレベル、つまりメモリ１９が読出し状
態で、アドレス信号２８の値が（０）２であり、
したがつて、メモリ出力信号２２はメモリ１９の
アドレス（０）２に記憶されている値であるとす
る。ここでクロツクパルス発生回路１６からクロ
ツクパルス１７のクロツク１個がレジスタ２１、
アドレス信号発生回路２４、および読み書き制御
信号発生回路３０に印加されると、メモリ出力信
号２２の値、つまりメモリ１９のアドレス（０）
２に記憶された値がレジスタ２１に保持され、出
力信号２３として出力端子ｄに出力される。ここ
でクロツクが立下ると、読み書き制御信号３１は
ロウレベルとなり、メモリ１９のアドレス（０）
２に入力信号１８の値を記憶する。これと同時
に、読み書き制御信号３２はハイレベルとなり、
アドレス信号２９の値が（０）２に変化するか
ら、メモリ２０のアクセス時間経過後、メモリ出
力信号２２はメモリ２０のアドレス（０）２に記
憶された値となる。つぎのクロツクが印加されれ
ば、このときはメモリ２０のアドレス（０）２の
値が出力信号２３として出力端子ｄに出力され
る。さらにクロツクが立下るとメモリ２０のアド
レス（０）２に入力信号１８の値が記憶され、メ
モリ出力信号２２はメモリ１９のアドレス（１）
２に記憶された値となる。以下メモリ１９，２０
は交互に読出し、書込みの動作を繰り返す。そし
て、クロツクパルス１７の４番目の立下りが印加
されると、アドレス信号２８の値は再び（０）２
に戻り、メモリ１９は読出し状態、メモリ２０は
書込み状態となり、メモリ出力信号２２はメモリ
１９のアドレス（０）２の値、つまり４クロツク
前に入力端子ａに印加された入力信号１８の値と
なり、つぎのクロツクがレジスタ２１に印加され
ることにより出力信号２３として出力端子ｄに出
力される。このようにして４クロツク分の遅延量
を持つデイジタル遅延器は実現される。
このように本実施例ではメモリ２個を用い、交
互に読出し、書込み動作を行なわせるから、クロ
ツクの立下りからつぎのクロツクまでの時間は少
なくともメモリ固有のアクセス時間だけあればよ
く、従来技術に比べクロツク周波数を高速化する
ことができる。また、メモリを２個用いているか
ら従来例の２倍の遅延量を得ることができる。
互に読出し、書込み動作を行なわせるから、クロ
ツクの立下りからつぎのクロツクまでの時間は少
なくともメモリ固有のアクセス時間だけあればよ
く、従来技術に比べクロツク周波数を高速化する
ことができる。また、メモリを２個用いているか
ら従来例の２倍の遅延量を得ることができる。
また、本実施例では２個のメモリを並列に接続
したが、読み書き制御信号の負性パルス幅tpがア
クセス時間tacに比べ短かければ、たとえば1/3程
度であれば、３個のメモリを並列に接続し、順次
書き込み状態にすることにより、一層クロツクパ
ルスの周波数を高速にすることができる。
したが、読み書き制御信号の負性パルス幅tpがア
クセス時間tacに比べ短かければ、たとえば1/3程
度であれば、３個のメモリを並列に接続し、順次
書き込み状態にすることにより、一層クロツクパ
ルスの周波数を高速にすることができる。
第１図は従来のデイジタル遅延器の構成図、第
２図は従来技術のタイムチヤート、第３図は本発
明の構成図、第４図は本発明のタイムチヤートで
ある。 １，１５：入力信号発生回路、２，１６：クロ
ツクパルス発生回路、３，１７：クロツクパル
ス、４，１８：入力信号、５，１９，２０：ラン
ダムアクセスメモリ、６，２１：レジスタ、７，
２２：メモリ出力信号、８，２３：出力信号、
９，２４：アドレス信号発生回路、１０，２７：
遅延素子、１１：４進計数回路、２５：1/2分周
器、２６：２進計数回路、１２，２８，２９：ア
ドレス信号、１３，３０：読み書き制御信号発生
回路、１４，３１，３２：読み書き制御信号、
ａ，ｃ：入力端子、ｂ，ｄ：出力端子。
２図は従来技術のタイムチヤート、第３図は本発
明の構成図、第４図は本発明のタイムチヤートで
ある。 １，１５：入力信号発生回路、２，１６：クロ
ツクパルス発生回路、３，１７：クロツクパル
ス、４，１８：入力信号、５，１９，２０：ラン
ダムアクセスメモリ、６，２１：レジスタ、７，
２２：メモリ出力信号、８，２３：出力信号、
９，２４：アドレス信号発生回路、１０，２７：
遅延素子、１１：４進計数回路、２５：1/2分周
器、２６：２進計数回路、１２，２８，２９：ア
ドレス信号、１３，３０：読み書き制御信号発生
回路、１４，３１，３２：読み書き制御信号、
ａ，ｃ：入力端子、ｂ，ｄ：出力端子。
Claims (1)
- 【特許請求の範囲】 １ 入力端子に印加されるデイジタル入力信号を
一定時間ランダムアクセスメモリに記憶したのち
出力端子に出力することにより信号を遅延させる
デイジタル遅延器において、 該入力端子に前記入力信号を順次印加するため
のクロツクパルスを発生するクロツクパルス発生
回路と、 前記入力端子に並列に接続され、それぞれが複
数(k)のアドレスを持つｎ個のランダムアクセスメ
モリと、 該ランダムアクセスメモリの書きみ及び読み出
しを指令する読み書き指令信号発生回路と、 前記クロツクパルスを受領するたびごとに入力
信号を前記第１番目のランダムアクセスメモリか
ら第ｎ番目のランダムアクセスメモリまでの第１
番目の所定アドレス（ｋ＝１）に順次書き込み、
さらに第２番目の所定アドレス（ｋ＝２）に順次
書き込むという動作を、第ｋ番目まで行つた後、
第１番目のランダムアクセスメモリの第１番目の
アドレスに戻つて同じ動作を繰り返すとともに、
第ｎ番目のランダムアクセスメモリの第ｋ番目の
アドレスに入力信号を書き込むタイミングパルス
以降のタイミングパルスによつて、上記書き込み
の順序に従つて、先に書き込まれた第１番目のラ
ンダムアクセスメモリの第１番目のアドレスに記
憶された入力信号から順次読み出す動作を繰り返
すための１／ｎ分周回路を備えたアドレス信号発
生回路と、 前記ｎ個のランダムアクセスメモリの読み出し
た入力信号を所定時間保持するレジスタとを具備
し、 もつて、入力信号をクロツクパルス間隔の（ｎ
×ｋ−１）個倍だけ遅延させたことを特徴とする
デイジタル遅延器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP576477A JPS5391540A (en) | 1977-01-24 | 1977-01-24 | Digital delay unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP576477A JPS5391540A (en) | 1977-01-24 | 1977-01-24 | Digital delay unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5391540A JPS5391540A (en) | 1978-08-11 |
| JPS6135633B2 true JPS6135633B2 (ja) | 1986-08-14 |
Family
ID=11620183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP576477A Granted JPS5391540A (en) | 1977-01-24 | 1977-01-24 | Digital delay unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5391540A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5694589A (en) * | 1979-12-27 | 1981-07-31 | Nec Corp | Memory device |
| JPS57103196A (en) * | 1980-12-17 | 1982-06-26 | Fujitsu Ltd | Shift register |
| JPS59176837A (ja) * | 1983-03-28 | 1984-10-06 | Nec Corp | 情報転送回路 |
-
1977
- 1977-01-24 JP JP576477A patent/JPS5391540A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5391540A (en) | 1978-08-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7843743B2 (en) | Data output circuit for semiconductor memory apparatus | |
| US5416746A (en) | Memory circuit for alternately accessing data within a period of address data | |
| JPS6135633B2 (ja) | ||
| US4293931A (en) | Memory refresh control system | |
| KR0179166B1 (ko) | 디지탈 영상신호처리용 메모리장치 | |
| JPS6323581B2 (ja) | ||
| KR910009296B1 (ko) | 순차접근 기억장치 | |
| RU2108659C1 (ru) | Цифровая регулируемая линия задержки | |
| JP2850671B2 (ja) | 可変遅延回路 | |
| SU824191A1 (ru) | Устройство дл задержки сигналов | |
| JPS60205896A (ja) | タイミング調整回路 | |
| JP2615004B2 (ja) | 集積化順次アクセスメモリ回路 | |
| JP2502857B2 (ja) | 信号処理装置 | |
| SU1714609A1 (ru) | Устройство дл формировани теста блока оперативной пам ти | |
| RU1827713C (ru) | Устройство задержки | |
| JPH0587619U (ja) | クロック信号生成回路 | |
| JPS63310298A (ja) | タイムスロット入替え装置 | |
| SU1193789A1 (ru) | Программируема лини задержки | |
| SU1190499A1 (ru) | Цифрова лини задержки | |
| JP2000011637A (ja) | Ｆｉｆｏ型記憶装置 | |
| JPS61230515A (ja) | デ−タ可変遅延装置 | |
| SU1705823A1 (ru) | Статистический анализатор | |
| SU1264239A1 (ru) | Буферное запоминающее устройство | |
| JPH0556597B2 (ja) | ||
| JPS6237464B2 (ja) |