SU1705823A1 - Статистический анализатор - Google Patents
Статистический анализатор Download PDFInfo
- Publication number
- SU1705823A1 SU1705823A1 SU894706234A SU4706234A SU1705823A1 SU 1705823 A1 SU1705823 A1 SU 1705823A1 SU 894706234 A SU894706234 A SU 894706234A SU 4706234 A SU4706234 A SU 4706234A SU 1705823 A1 SU1705823 A1 SU 1705823A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- delay element
- register
- memory block
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано дл оценивани характеристик случайных процессов . Цель изобретени - расширение области применени путем обеспечени определени двумерных характеристик случайных процессов. Анализатор содержит генератор 1 тактовых импульсов, элементы 2 и 3 задержки, регистры 4 и 5 пам ти, блок 6 пам ти и сумматор 7. 1 ил.
Description
Н
VI
О
ел оо ю со
Изобретение относитс вычислительной технике и может быть использовано дл оценивани характеристик случайных процессов .
Цель изобретени - расширение обла- сти применени за счет обеспечени возможности определени двумерных характеристик случайных процессов, в частности , матрицы переходных веро тностей марковских процессов.
На чертеже изображена схема предлагаемого анализатора.
Анализатор содержит генератор 1 тактовых импульсов, элементы 2 и 3 задержки , регистры 4 и 5,блок 6. пам ти и сумматор 7. На информационный вход регистра 5 подаетс реализаци случайного процесса - стационарной цепи Маркова (последовательность целых чисел от 1 до п). После последнего числа реализации на вход повторно подаетс первое число реализации и нуль.
Анализатор работает следующим образом .
В исходном состо нии в блоке б пам - ти и регистрах 4 и 5 записаны нули. Тактовый импульс от генератора 1 поступает на вход элемента 2 задержки и на вход синхронизации регистра 4. С выхода элемента 2 задержки импульс поступает на вход эле- мента 3 задержки и на вход синхронизации регистра 5, обеспечива запись числа из входной последовательности в регистр 5. С выхода элемента 3 задержки импульс поступает на вход управлени записью блока 6 пам ти. Так как в регистре 4 записан нуль, считывание значени из блока 8 пам ти и последующей записи туда нового значени не происходит. Следующий тактовый импульс от генератора 1 поступает на вход элемента 2 задержки и на вход синхронизации регистра 4. Число из регистра 5 переписываетс в регистр 4. Импульс с выхода элемента 2 задержки поступает на вход элемента 3 задержки и на вход синхронизации регистра 5, обеспечива запись следующего числа входной последовательности в регистр 5. Число из блока 6 пам ти,адрес которого установлен соответственно в регистрах 4 (старшие разр ды) и 5 (младшие разр ды) поступает на первый вход сумматора 7 и суммируетСоставитель Г.Ф Редактор Л.Пчолинска Техред М.Морг
с в нем с посто нным коэффициентом, поступающим на его второй вход. Значение посто нного коэффициента 2 n/N, где п2 - размерность блока 6 пам ти; п - максимальное число входной последовательности; N-длина входной последовательности, N
должно быть кратно п. С выхода элемента 3 задержки импульс поступает на вход управлени записью блока 6 пам ти, обеспечива запись числа, полученного в сумматоре 7, в чейку с адресами, установленными в регистрах 4 и 5. Схема работает так до тех пор, пока во входной последовательности не по витс нуль. Когда в регистр 5 поступает нуль, значени из блока б пам ти извлекатьс не могут, цикл работы устройства заканчиваетс . В блоке 6 пам ти оказываетс записанной оценка стохастической матрицы стационарной цепи Маркова, поступившей на вход устройства.
Claims (1)
- Формула изобретени Статистический анализатор, содержащий генератор тактовых импульсов, первый элемент задержки, блок пам ти и сумматор, выход которого подключен к информационному входу блока пам ти, а первый вход - к информационному выходу блока пам ти, выход генератора тактовых импульсов соединен с входом первого элемента задержки, отличающийс тем, что, с целью расширени области применени путем обеспечени определени двумерных характеристик случайных процессов, в него введены два регистра и второй элемент задержки , причем выход первого элемента за- держки соединен с входом второго элемента задержки и входом синхронизации первого регистра, информационный вход которого вл етс информационным входом анализатора, разр дные выходы первого регистра соединены с младшими разр дами адресного входа блока пам ти и с информационным входом второго регистра , вход синхронизации которого соединен с выходом генератора тактовых импульсов, а разр дные выходы - со старшими разр дами адресного входа блока пам ти, вход управлени записью которого соединен с выходом второго элемента задержки, второй вход сумматора вл етс входом задани посто нного коэффициента.Корректор Т. Палий
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894706234A SU1705823A1 (ru) | 1989-04-15 | 1989-04-15 | Статистический анализатор |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894706234A SU1705823A1 (ru) | 1989-04-15 | 1989-04-15 | Статистический анализатор |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1705823A1 true SU1705823A1 (ru) | 1992-01-15 |
Family
ID=21454664
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU894706234A SU1705823A1 (ru) | 1989-04-15 | 1989-04-15 | Статистический анализатор |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1705823A1 (ru) |
-
1989
- 1989-04-15 SU SU894706234A patent/SU1705823A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 337785, кл. G 06 F 15/36. 1970. Авторское свидетельство СССР Мг 830399. кл. G 06 F 15/36, 1989. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4953128A (en) | Variable delay circuit for delaying input data | |
US4553090A (en) | Method and apparatus for testing a logic circuit using parallel to serial and serial to parallel conversion | |
EP0147500A3 (en) | Semiconductor memory device | |
US4901264A (en) | Pseudo random pattern generating device | |
JPH02257494A (ja) | ユーザが決定した開始アドレスを有する直列メモリの逐次的読取アクセス | |
US4095283A (en) | First in-first out memory array containing special bits for replacement addressing | |
KR930020459A (ko) | 간단화된 제어하에서 필요한 데이터를 융통성좋게 출력할 수 있는 반도체 메모리장치 및 동작방법 | |
KR920020308A (ko) | 표시 제어기 | |
SU1705823A1 (ru) | Статистический анализатор | |
GB1363707A (en) | Synchronous buffer unit | |
US4293931A (en) | Memory refresh control system | |
KR930004178B1 (ko) | 반도체 기억장치의 테스트회로 | |
RU1835543C (ru) | Устройство дл сортировки чисел | |
SU1714609A1 (ru) | Устройство дл формировани теста блока оперативной пам ти | |
SU1513521A1 (ru) | Буферное запоминающее устройство | |
SU1319077A1 (ru) | Запоминающее устройство | |
SU1269128A1 (ru) | Устройство дл случайного перебора перестановок | |
SU1196897A1 (ru) | Устройство дл формировани пор дковых статистик | |
SU750568A1 (ru) | Буферное запоминающее устройство | |
RU1826128C (ru) | Генератор псевдослучайных последовательностей | |
SU1196838A1 (ru) | Устройство дл формировани кодовых последовательностей | |
SU1376087A1 (ru) | Устройство дл тестового контрол и диагностики цифровых модулей | |
SU374586A1 (ru) | Генератор рекуррентной последовательности с самоконтролем | |
SU1660004A1 (ru) | Устройство для контроля микропроцессора | |
SU1365075A1 (ru) | Устройство дл сортировки информации |