SU1513521A1

SU1513521A1 - Буферное запоминающее устройство

Info

Publication number: SU1513521A1
Application number: SU874183092A
Authority: SU
Inventors: Валерий Семенович Чернышев
Original assignee: Предприятие П/Я А-7418
Priority date: 1987-01-14
Filing date: 1987-01-14
Publication date: 1989-10-07

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в буферных запоминающих устройствах в аппаратуре обмена дискретной информацией. Цель изобретени - повышение быстродействи устройства. Устройство содержит входной регистр 1, N регистров 2, N+2 триггеров 3, N+1 элементов И 4, N+1 элементов НЕ 5, N+2 -й 6 и N+3 -й 7 элементы НЕ, блок 8 элементов И, вход записи 9, вход чтени 10, первый 11 и второй 12 выходы готовности устройства. 1 ил.

Description

(О

ел

со

ел

ю

Изобретение относитс к вычислительной технике и может быть использовано в буферных запоминающих устройствах в аппаратуре обмена дискрет- ной информацией.

Цель изобретени - повьшение быстродействи устройства.

На чертеже представлена блок-схема буферного запоминающего устрой- ства.

Устройство содержит входной регистр 1, п регистров 2, (п+2) триггеров 3, (п+1) элементов И 4, (п+1) элементов НЕ 5, .(п+2)-и элемент НЕ 6, (п+3)-й э лемент НЕ 7, блок элементов-И 8j вход 9 записи, вход 10 чтени , первьй 11 и второй 12 выходы готовности устройства.

Устройство работает следующим образом.

Перед началом работы на шину сброса (не показано) (п+2) триггеров поступает импульс сброса и устанавлива- ет их в нулевое состо ние. Дл запи- си информации на вход 9 поступает импульс записи, по которому первое слово записьшаетс во входной регистр 1 о Высокий потенциал открывает по. первому входу элемент И 4, на выходе которого по вл етс положительный импульс длительностью о 5 ,+С,, т.е. длительностью5 определ емой задержкой срабатьшани элемента И 4, и триггера 3 . Если длительность импульса записи o v С , происходит уста- нов триггера 3 в единичное состо ние , что приводит,к блокировке элемента И 4|5 если с С4| , то триггер 3 , будет в нулевом состо нии вви :ду того, что на его рулевом входе установитс единичный потенциал с выхода элемента НЕ 6.

Положительный импульс с вьгхода элемента И 4 поступает (кроме еди- ничного входа триггера 3) на вход синхронизации регистра 2, и единичный вход триггера З, Происходит перепись слова с входного регистра 1 в регистр 2 и установ триггера 3 в единичное состо ние. По окончании действи импульса с выхода элемента И 4 на первом входе элемента И Ag с выход элемента НЕ 5 по вл етс разрешающий потенциал, срабатьшает элемент И 4

на его выходе по вл етс положитель , л. , л- ньш импульс длительностью т (42 э

который поступает на вход синхронизации регистра 2, вход элемента НЕ

5j, нулевой вход триггера Ъ и единичный вход триггера 3„, . Происходит перепись слова из регистра 2, в регистр 2, установ триггера 3, в нулевое состо ние, а триггера 3„., в единичное состо ние. Дальнейшее продвижение информации из регистра в регистр осуществл етс аналогично. Обратна св зь между элементами И 4 И 4,

и НЕ 54 - НЕ 5

и ijii - liij fi4-i компенсирует временной разброс параметров цепей записи регистров 2;( - 2)i и временную последовательность сигналов записи с выходов элементов И 4 - И 4(.1 , обеспечива надежную перезапись информации из регистра в регистр .

Очевидно, что продвижение информации осуществл етс до тех пор, пока поступивша информаци не расположитс в последнем п-м регистре 2 (во врем продвижени информации может заноситьс в регистр 2, 2 новое слово). При записи слова в последний п-й регистр 2 п происходит следующее: триггер 3f,, устанавливаетс в единичное состо ние, а триггер 3, - в нулевое состо ние. Таким образом, низким потенциалом с нулевого выхода

триггера 3

п+1

блокируетс по третьему входу элемент И 4 и по вл етс разрешающий потенциал на втором входе элемента И 4 , по окончании действи импульса с выхода элемента И 4 на первом входе элемента И 4 „, по вл етс также разрешающий потенциал с выхода элемента НЕ 5. При считывании информации на вход 10 подаетс импульс чтени , который поступает на вход элемента НЕ 7 и четвертый вход элемента И 4, ,на выходе элемента И 4j,| по вл етс импульс длительностью t ,+ t;3, , поступающий на входы второй группы блока элементов И 8, вход элемента НЕ 5, , единичный, вход триггера З. и нулевой вход триггера 3,, и по окончании действи импульса с выхода эле- WeHTa И 4п4 по вл етс с выхода НЕ

П4

разрешающий-потенциал, на четвертом входе элемента И 4„, происходит перепись последнего слова из регистра 2 ,, в регистр 2J,.

Далее произойдет продвижение информации из предыдущих регистров в последующие до. тех пор, пока последнее слово из регистра 2 перепишетс в регистр 22.. Если длительность сиг515

нала Чтение , . то происходит установ триггера .3 j в единичное состо ние, что приведет к блокировке элемента И 4,,, , если t oO-n+i + t- п, , то триггер 3,,,бу- дет в нулевом состо нии ввиду того, что на его нулевом входе установитс единичный потенциал с выхода элемента НЕ 7.

Claims

Формула изобретени

Буферное запоминающее устройство, содержащее п регистров (п - информационна емкость, п 2,4,6. .,) , входной регистр, (п+1) триггеров, (п/2+1) основных элементов НЕ, (п+1) элементов И, блок элементов И, причем одноименные разр ды регистров соединены последовательно, выходы п-го регистра соединены с входами первой группы блока элементов И, входы синхронизации регистров соединены с выходами соответствующих элементов И, информационные входы входного регистра вл ютс информационными входами устройства, выходы блока элементов И вл ютс информационными вько- дами устройства, выход i-ro элемента И (1 2,3...п+1) подключен к входу установки в О i-ro триггера и входу установки в 1 (1+1)-го тригге- ра, выход (п+1)-го элемента И соединен с входами второй группы блока элементов И, пр мЬй выход i-ro триггера подключен к второму входу соот- ветствующег о элемента И, инверсный выход i-ro триггера подключен к тре35216

тьему входу (i+1)-ro элемента И, вход синхронизации входного регистра вл етс входом записи устройства,

- четвертый вход (п+1)-го элемента И вл етс входом чтени устройства, отличающеес тем, что, с целью повьшени быстродействи устройства , в него введены (п+2)-й

д триггер, (п/2+2) дополнительных элементов НЕ, входы элементов НЕ соеди- . нены с соответствук цими выходами элементов И, выход первого элемента И соединен с входом установки в 1

5 первого триггера, инверсный выход которого соединен с вторым входом первого элемента И и вл етс первым выходом готовности устройства, выход i-ro элемента НЕ подключен к четвертому входу (i+1)-ro элемента И и первому входу (i-1)-ro элемента И, выход первого элемента НЕ подключен к первому входу второго элемента И, выход (п+.1)-го элемента НЕ соединен с

5 четвертым входом п-го элемента И, выход (п+1)-го элемента И соединен с входом установки в 1 (п+2)-го триггера, инверсный выход которого соединен с третьим входом (п+1)-го

30 элемента И и вл етс вторым выходом готовности устройства, вход записи устройс тва соединен с первым входом первого элемента И и входом (п+2)-го элемента НЕ, выход которого соединен с входом установки в О первого триггера , вход чтени устройства соединен с входом (п+3)-го элемента НЕ выход которого соединен с входом установки в О (п+2)-го триггера.

0

35