SU401999A1 - Устройство сопряжения - Google Patents

Description

1

Изобретение относитс  к вычислительной технике.

Устройство может найти применение в системах централизованного контрол  и передачи информации.

Известно устройство сопр жени , содержащее оперативное запоминающее устройство на сдвигающих регистрах, группы вентилей по числу регистров, реверсивный тактовый распределитель, формирователь импульсов сдвига, триггер и элемент задержки.

Информаци  с накопител  сначала должна заполнить все  чейки запоминающего устройства . Только после этого вс  информаци  считываетс  в аппаратуру передачи данных и весь цикл повтор етс . Поэтому пока запоминающее устройство заполн етс  информацией , аппаратура передачи данных простаивает , а при считывании информации из запоминающего устройства необходимо прерывать ввод информации с накопител , что возможно в случае применени  сложных стартстопных накопителей с реверсом.

Цель изобретени  - исключение времени ожидани  аппаратуры передачи данных и времени ожидани  накопител .

Предлагаемое устройство отличаетс  тем, что первые входы т вентилей всех / сдвигающих регистров соединены с /-тым разр дом входпой шины, выходы т вентилей соединены

с одноименными триггерами /-того сдвигающего регистра, вторые входы вентилей одноименных разр дов всех т сдвигающих регистров подключены к выходным щинам реверсивного тактового распределител , первый вход которого соединен с выходом триггера и входом формировател  импульсов сдвига, выход которого соединен с шиной сдвига всех сдвигающих регистров; шина «синхронизаци  ввода соединена со вторым входом реверсивного тактового распределител  и первым входом схемы задержки, второй вход которой соединен с шиной «синхронизаци , а выход - с первым входом триггера, второй

вход которого соединен с шиной «синхронизаци  вывода ; выходна  шина соединена с первыми разр дами т сдвигающих регистров . Такое выполнение позвол ет заносить поступающую с накопител  информацию в свободные разр ды регистров, разрешенные тактовым распределителем, и считывать накопленную информацию, независимо от того, насколько уже заполнено информацией запоминающее устройство. При этом исключаетс  врем  ожидани  аппаратуры передачи данных и накопител , что позвол ет более эффективно использовать канал св зи и примен ть накопители нестартстопного типа (например, накопител  на магнитной ленте).

На чертеже представлена схема предлагаемого устройства.

Устройство содержит запоминающее устройство 1 на сдвигающих регистрах 2, вентили 3 на входе каждой  чейки пам ти, реверсивный тактовый распределитель 4, формирователь импульсов сдвига 5, св занный со всеми сдигающими регистрами, элемент задержки 6 и триггер 7.

В исходном состо нии все регистры 2 очищены , и разрещающий потенциал находитс  на первой щине Ш1 тактового распределител  4. Поступивщий на вход устройства «-разр дный параллельный код заноситс  в первый сдвигающий регистр 2. Одновременно по сигналу «синхронизаци  ввода разрещающий потенциал переходит на вторую щину Шг распределител  4, и к приему следующего кода готовитс  второй разр д регистров. Следующий код с накопител  заноситс  в эти разр ды , потенциал распределител  4 переходит па следующую слева шииу Шз и т. д. После каждого заиесенн  кода в регистры 2 происходит опрос состо ни  триггера 7 и, если он находитс  в «нулевом состо нии, это состо ние подтверждаетс .

По сигналу «синхронизаци  вывода, приход щему в произвольный момент из аппаратуры передачи данных, выходной код снимаетс  с выходов крайних правых разр дов регистров 2 и одновременно триггер 7 устанавливаетс  в единицу. Так как частота синхроимпульсов ввода выще частоты синхроимпульсов вывода, то до поступлени  очередного синхроимпульса вывода импульс опроса перебрасывает триггер 7 в нулевое состо ние и на его нулевом выходе по вл етс  сигнал, перемещающий разрещающий потенциал распределител  4 на одну щину вправо. Этот же сигнал через формирователь 5 вырабатывает импульс сдвига вправо содержимого регистров 2.

Импульсы «синхронизаци  ввода совпадают по времени с импульсами «синхронизаци 

и стробируют только заносимые в регистры слова; импульсы «синхронизаци  вывода не совпадают по времени с импульсами «синхронизаци .

Таким образом, неравномерно поступающие с накопител  коды занос тс  всегда в крайние справа свободные разр ды регистров, а считываютс  они с правых регистров независимо от числа заполненных информацией разр дов.

Средн   скорость занесени  кодов из накопител  должна быть равна скорости считывани  их в аппаратуру передачи данных, а количество разр дов сдвигающих регистров лдолжно быть таким, чтобы при занесении

группы кодов из накопител  не происходило переполнени  регистров.

Предмет изобретени 

Устройство сопр жени , содержащее оперативное заноминающее устройство на сдвигающих регистрах, группы вентилей по числу регистров, реверсивный тактовый распределитель , формирователь импульсов сдвига, триггер , элемент задержки, отличающеес  тем, что, с целью расширени  функциональных возможностей, первые входы /-той группы вентилей соединены с /-тым разр дом входной

щины, выходы вентилей соединены с одноименными разр дами /-того сдвигающего регистра , вторые входы вентилей одноименных разр дов всех групп подключены к соответствующим выходам реверсивного тактового распределител , первый вход которого соединен с выходом триггера и входом формировател  импульсов сдвига, выход которого соединен с щиной сдвига, второй вход реверсивного тактового распределител  соединен с щиной «синхронизаци  ввода и с нервым входом элемента задержки, второй вход которого соединен с щиной «синхронизаци , а выход - с первым входом триггера, второй вход которого соединен с щиной «синхронизаци  вывода.

Син).р etuSoda.