JPS6036592B2 - 文字図形表示装置 - Google Patents
文字図形表示装置Info
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- JPS6036592B2 JPS6036592B2 JP54073558A JP7355879A JPS6036592B2 JP S6036592 B2 JPS6036592 B2 JP S6036592B2 JP 54073558 A JP54073558 A JP 54073558A JP 7355879 A JP7355879 A JP 7355879A JP S6036592 B2 JPS6036592 B2 JP S6036592B2
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- address
- signal
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- Expired
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-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/001—Arbitration of resources in a display system, e.g. control of access to frame buffer by video controller and/or main processor
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
Description
【発明の詳細な説明】
この発明は、コンピュータ用の文字図形表示装置に関す
るものである。
るものである。
近年、半導体技術の発展と共に、マイクロコンピュータ
と呼ばれるプログラマブルな演算処理はｉを内蔵した個
人用あるいは４・規模な事務処理用の超小型コンピュー
タが市販され、比較的安価に入手可能となってきた。
と呼ばれるプログラマブルな演算処理はｉを内蔵した個
人用あるいは４・規模な事務処理用の超小型コンピュー
タが市販され、比較的安価に入手可能となってきた。
これらのコンピュータは通常キーボードを入力装置、陰
極線管表示装置を出力装置として持っている。そして低
価格を実現するために、特に高価となりがちな記憶回路
や出力装置としての文字図形表示装置に工夫をこらして
いる例が多い。第１図は、かかる従来の文字図形表示装
置の回路構成の一例を示すブロック図であり、コンピュ
ータ・システムの動作手順（プログラム）を記憶する記
憶回路２（以下ＲＯＭと称する）と、システム動作時に
一時データを記憶する記憶回路６（以下ＲＡＭと称する
）と、図示せざる表示装置に文字を表示するための信号
を発生する文字図形表示駆動回路７と、これらを制御す
ると共に、デー夕を演算処理する中央演算処理回路１（
以下ＣＰＵと略記する）と、発振回路３からの基本クロ
ック信号を用いて、ＣＰＵＩに供給するクロツク信号を
発生するクロック信号発生回路４と、文字図形表示のタ
イミング信号を発生するタイミング信号発生回路８と、
該タイミング信号発生回路８からのタイミング信号と、
ＣＰＵＩからのＲＡＭ６に対するデ−タ授受のためのア
ドレス信号を交互に切り換えて該ＲＡＭ６に供給する切
換回路５とからなっている。
極線管表示装置を出力装置として持っている。そして低
価格を実現するために、特に高価となりがちな記憶回路
や出力装置としての文字図形表示装置に工夫をこらして
いる例が多い。第１図は、かかる従来の文字図形表示装
置の回路構成の一例を示すブロック図であり、コンピュ
ータ・システムの動作手順（プログラム）を記憶する記
憶回路２（以下ＲＯＭと称する）と、システム動作時に
一時データを記憶する記憶回路６（以下ＲＡＭと称する
）と、図示せざる表示装置に文字を表示するための信号
を発生する文字図形表示駆動回路７と、これらを制御す
ると共に、デー夕を演算処理する中央演算処理回路１（
以下ＣＰＵと略記する）と、発振回路３からの基本クロ
ック信号を用いて、ＣＰＵＩに供給するクロツク信号を
発生するクロック信号発生回路４と、文字図形表示のタ
イミング信号を発生するタイミング信号発生回路８と、
該タイミング信号発生回路８からのタイミング信号と、
ＣＰＵＩからのＲＡＭ６に対するデ−タ授受のためのア
ドレス信号を交互に切り換えて該ＲＡＭ６に供給する切
換回路５とからなっている。
また、９はデータバス、１０はアドレスバス、１１はタ
イミング信号路、１２は図示せざる表示装置へ至る出力
端子である。第１図に示すものは、め２サイクルスチー
ル表示方式と仮称する表示方式を利用した文字図形表示
装置である。◇２サイクルスチール表示方式とは表示装
置の１文字表示時間を２分割して示すように、ＣＰＵＩ
の動作が、？，クロツク信号（第２図ａ）の立ち上がり
エッジからＴ，時間遅れてアドレス信号（第２図ｃ）を
出力し、ぐ２クロック信号（第２図ｂ）の立ち下がりエ
ッジでデータ信号（第２図ｄ）をやりとりするという事
を有効に利用し、？２クロック信号ｂが発生していない
期間−すなわち、Ｔ２期間に、ＲＡＭ６をＣＰＵＩのア
ドレスバス１０から切り離し、タイミング信号発生回路
８からのタイミング信号路１１を用いて表示用アドレス
信号を送ることにより、上記ＲＡＭ６からデータを取り
出し文字や図形を表示することができる。次に第１図の
回路の概略動作を、ＲＯＭ２に記憶された所定のプログ
ラムに従って図示せざる表示装置に文字を表示する場合
について説明する。ＣＰＵＩは、アドレス信号を用いて
ＲＯＭ２に記憶された処理手順により表示せんとする文
字データ信号をＣＰＵＩの内部レジスタに取り入れ、そ
の後、表示装置における文字表示位置に対応したＲＡＭ
６の表示領域のアドレス信号と、先に取り入れた文字デ
ータ信号を出力する。切換回路５は、？２クロック信号
ｂによって切り換えられ、第２図に示すようにＪ２クロ
ック信号の日３期間に、ＣＰＵＩとＲＡＭ６が接続され
るようになっている。したがってＣＰＵＩによって公期
間に、上記文字データ信号がＲＡＭ６に書き込まれる。
このようにして次々とＴ３期間に文字データ信号がＲＡ
Ｍ６に書き込まれていく。切換回路５は、第２図に示す
ように？２クロック信号のＴ３期間に、第１図に示す接
続位置とは逆の位置に切り換え接続され、タイミング信
号発生回路８とＲＡＭ６とが信号路１１を介して接続さ
れる。したがって、ＲＡＭ６に記憶された文字デ−タ信
号は、次々とＬ期間にタイミング信号発生回路８よりの
表示用アドレス信号によって読み出され、文字表示駆動
回路７を介して文字表示信号として出力端子１２より出
力され、図示せざる陰極線管の如き表示装置に表示され
る。このようにして切換回路５を■２クロック信号ｂに
よって切り換え、第２図ｅに示すように、１文字表示期
間Ｔ４内で、ＣＰＵＩからＲＡＭ６への文字データ書込
みとタイミング信号発生回路８よりの表示用アドレス信
号によるＲＡＭ６からの文字データの読み出しとを行な
うことができる。かかる０２サイクルスチ−ル方式の採
用には次のような長所がある。‘１’陰極線管の画面等
に常に文字を表示することができ、かつＣＰＵは表示用
データを記憶するＲＡＭ（以下表示用ＲＡＭと略すこと
がある）を常に読み書きできる。
イミング信号路、１２は図示せざる表示装置へ至る出力
端子である。第１図に示すものは、め２サイクルスチー
ル表示方式と仮称する表示方式を利用した文字図形表示
装置である。◇２サイクルスチール表示方式とは表示装
置の１文字表示時間を２分割して示すように、ＣＰＵＩ
の動作が、？，クロツク信号（第２図ａ）の立ち上がり
エッジからＴ，時間遅れてアドレス信号（第２図ｃ）を
出力し、ぐ２クロック信号（第２図ｂ）の立ち下がりエ
ッジでデータ信号（第２図ｄ）をやりとりするという事
を有効に利用し、？２クロック信号ｂが発生していない
期間−すなわち、Ｔ２期間に、ＲＡＭ６をＣＰＵＩのア
ドレスバス１０から切り離し、タイミング信号発生回路
８からのタイミング信号路１１を用いて表示用アドレス
信号を送ることにより、上記ＲＡＭ６からデータを取り
出し文字や図形を表示することができる。次に第１図の
回路の概略動作を、ＲＯＭ２に記憶された所定のプログ
ラムに従って図示せざる表示装置に文字を表示する場合
について説明する。ＣＰＵＩは、アドレス信号を用いて
ＲＯＭ２に記憶された処理手順により表示せんとする文
字データ信号をＣＰＵＩの内部レジスタに取り入れ、そ
の後、表示装置における文字表示位置に対応したＲＡＭ
６の表示領域のアドレス信号と、先に取り入れた文字デ
ータ信号を出力する。切換回路５は、？２クロック信号
ｂによって切り換えられ、第２図に示すようにＪ２クロ
ック信号の日３期間に、ＣＰＵＩとＲＡＭ６が接続され
るようになっている。したがってＣＰＵＩによって公期
間に、上記文字データ信号がＲＡＭ６に書き込まれる。
このようにして次々とＴ３期間に文字データ信号がＲＡ
Ｍ６に書き込まれていく。切換回路５は、第２図に示す
ように？２クロック信号のＴ３期間に、第１図に示す接
続位置とは逆の位置に切り換え接続され、タイミング信
号発生回路８とＲＡＭ６とが信号路１１を介して接続さ
れる。したがって、ＲＡＭ６に記憶された文字デ−タ信
号は、次々とＬ期間にタイミング信号発生回路８よりの
表示用アドレス信号によって読み出され、文字表示駆動
回路７を介して文字表示信号として出力端子１２より出
力され、図示せざる陰極線管の如き表示装置に表示され
る。このようにして切換回路５を■２クロック信号ｂに
よって切り換え、第２図ｅに示すように、１文字表示期
間Ｔ４内で、ＣＰＵＩからＲＡＭ６への文字データ書込
みとタイミング信号発生回路８よりの表示用アドレス信
号によるＲＡＭ６からの文字データの読み出しとを行な
うことができる。かかる０２サイクルスチ−ル方式の採
用には次のような長所がある。‘１’陰極線管の画面等
に常に文字を表示することができ、かつＣＰＵは表示用
データを記憶するＲＡＭ（以下表示用ＲＡＭと略すこと
がある）を常に読み書きできる。
｛２｝文字表示のタイミング信号発生回路からの表示用
アドレス信号によって第２図の？２クロック信号のＴ２
期間に絶えず表示用ＲＡＭを読出しているので、スタテ
ィックＲＡＭよりはるかに安価なダイナミックＲＡＭを
新たにリフレッシュカウンタを設けることなく使用でき
る。
アドレス信号によって第２図の？２クロック信号のＴ２
期間に絶えず表示用ＲＡＭを読出しているので、スタテ
ィックＲＡＭよりはるかに安価なダイナミックＲＡＭを
新たにリフレッシュカウンタを設けることなく使用でき
る。
しかし、本方式は、第２図の０２クロック信号のＴ２期
間に議出した１文字データを、１文字表示期間Ｌ（第２
図ｅ）、即ちＩＣＰＵクロック周期の間、表示している
ため、通常のＣＰＵの動作速度の上限であるＩＭＨｚの
クロック信号で動作させた場合でも水平方向に表示可能
な文字数Ｎは、陰極線管の１水平走査周期を６４仏ｓと
すると、Ｎ；６４ムｓ／Ｔ４＝弘文字となる。
間に議出した１文字データを、１文字表示期間Ｌ（第２
図ｅ）、即ちＩＣＰＵクロック周期の間、表示している
ため、通常のＣＰＵの動作速度の上限であるＩＭＨｚの
クロック信号で動作させた場合でも水平方向に表示可能
な文字数Ｎは、陰極線管の１水平走査周期を６４仏ｓと
すると、Ｎ；６４ムｓ／Ｔ４＝弘文字となる。
しかし、これは、プランキング期間も含めた１水平走査
周期における表示可能な文字数なので、実際に表示可能
な期間をその約７０％とすると、実際に画面に出せる文
字数は、最大でもＮ＝６４×０．７≠４５（字）程度と
なり、これでは高度な演算による多数桁の表示や、業務
用として多数項目の表を作成表示するなどの場合には不
充分であった。そこで陰極線管面の水平方向１ライン分
の表示文字数をさらに増加させるには、ＣＰＵの動作ク
ロック周波数を増加させる方法が考えられるが、そうす
ると通常の動作速度のＣＰＵが使用不可能となり、高価
な高速タイプのＣＰＵが必要となる。さらに、ＲＡＭ６
も謙出し時間が短い高価で特殊なものが必要となり、大
きな問題であった。例えば水平方向１ライン表示文字数
Ｎを１２正字にするには、１文字表示期間Ｔ４はＴ４＝
６４（山ｓ）／１２０（字）ニ５３０（船）となる。従
ってＲＡＭ６からの講出しに要する期間Ｔ２は、約Ｌ／
２なのでＴ２＝５３０／２＝２６５（ｎｓ）となる。
周期における表示可能な文字数なので、実際に表示可能
な期間をその約７０％とすると、実際に画面に出せる文
字数は、最大でもＮ＝６４×０．７≠４５（字）程度と
なり、これでは高度な演算による多数桁の表示や、業務
用として多数項目の表を作成表示するなどの場合には不
充分であった。そこで陰極線管面の水平方向１ライン分
の表示文字数をさらに増加させるには、ＣＰＵの動作ク
ロック周波数を増加させる方法が考えられるが、そうす
ると通常の動作速度のＣＰＵが使用不可能となり、高価
な高速タイプのＣＰＵが必要となる。さらに、ＲＡＭ６
も謙出し時間が短い高価で特殊なものが必要となり、大
きな問題であった。例えば水平方向１ライン表示文字数
Ｎを１２正字にするには、１文字表示期間Ｔ４はＴ４＝
６４（山ｓ）／１２０（字）ニ５３０（船）となる。従
ってＲＡＭ６からの講出しに要する期間Ｔ２は、約Ｌ／
２なのでＴ２＝５３０／２＝２６５（ｎｓ）となる。
通常のダイナミックＲＡＭの読出いこ必要な時間（サイ
クルタイム）は３２仇ｓ〜３７則ｓなので上記の読出し
時間を満足せず、従って通常のダイナミックＲＡＭは使
用できない。また、Ｔ４＝５３０（ｎｓ）としたときの
ＣＰＵのクロツク周波数ｆではｆぐ＝１／Ｔ４≠１．８
８（ＭＨｚ）となってしまい、２Ｍ世のクロック信号で
動作可能な高速タイプのＣＰＵが必要となる。この発明
は、上述の如き従来の技術的事情を背景としてなされた
ものであり、従ってこの発明の目的は、高価で特殊なＣ
ＰＵやメモリを使用することなく、陰極線管面等の表示
面において水平方向１ライン分の表示文字数を増加する
ことのできる文字図形表示装置を提供することにある。
クルタイム）は３２仇ｓ〜３７則ｓなので上記の読出し
時間を満足せず、従って通常のダイナミックＲＡＭは使
用できない。また、Ｔ４＝５３０（ｎｓ）としたときの
ＣＰＵのクロツク周波数ｆではｆぐ＝１／Ｔ４≠１．８
８（ＭＨｚ）となってしまい、２Ｍ世のクロック信号で
動作可能な高速タイプのＣＰＵが必要となる。この発明
は、上述の如き従来の技術的事情を背景としてなされた
ものであり、従ってこの発明の目的は、高価で特殊なＣ
ＰＵやメモリを使用することなく、陰極線管面等の表示
面において水平方向１ライン分の表示文字数を増加する
ことのできる文字図形表示装置を提供することにある。
この発明の構成の要点は、従来の？２サイクルスチール
方式において、ＲＡＭ６からの論出しに要する期礎歌２
を広げると共に、期間Ｌをその分だけ短縮し、全体の期
間Ｌとしては従来と変わらないようにしたクロツク信号
Ｊ２′を作り、ＣＰＵＩやＲＯＭ２や外部回路へは、従
来通りのクロツク信号を与え、切換回路５の切換制御に
上記ぐ２′？２クロック信号を用いることにより、ＣＰ
Ｕ自体のクロック周波数や他の回路動作には影響を与え
ることなしに、ＲＡＭ６からの表示用データの論出し期
間を長くし、その期間にタイミング信号発生回路８から
ＲＡＭ６へ複数の表示用アドレス信号を入力し、かくし
てＲＡＭ６から出力された複数のデータを順次レジスタ
に取り込み、必要なタイミングで読出すことにより、Ｉ
ＣＰＵクロツク周期に複数個の文字を表示可能にした点
にある。次に図を参照してこの発明の一実施例を詳細に
説明する。
方式において、ＲＡＭ６からの論出しに要する期礎歌２
を広げると共に、期間Ｌをその分だけ短縮し、全体の期
間Ｌとしては従来と変わらないようにしたクロツク信号
Ｊ２′を作り、ＣＰＵＩやＲＯＭ２や外部回路へは、従
来通りのクロツク信号を与え、切換回路５の切換制御に
上記ぐ２′？２クロック信号を用いることにより、ＣＰ
Ｕ自体のクロック周波数や他の回路動作には影響を与え
ることなしに、ＲＡＭ６からの表示用データの論出し期
間を長くし、その期間にタイミング信号発生回路８から
ＲＡＭ６へ複数の表示用アドレス信号を入力し、かくし
てＲＡＭ６から出力された複数のデータを順次レジスタ
に取り込み、必要なタイミングで読出すことにより、Ｉ
ＣＰＵクロツク周期に複数個の文字を表示可能にした点
にある。次に図を参照してこの発明の一実施例を詳細に
説明する。
第３図は、この発明の一実施例を示すブロック図である
。
。
同図において、１３と１４はそれぞれラッチ、１５は切
換回路であり、他の番号は第１図の同一番号の回路を示
す。第４図は、第３図に示す実施例の動作を説明するた
めの各部信号のタイミング図である。
換回路であり、他の番号は第１図の同一番号の回路を示
す。第４図は、第３図に示す実施例の動作を説明するた
めの各部信号のタイミング図である。
第３図および第４図を用いてこの発明の一実施例の動作
を次に説明する。
を次に説明する。
発振回路３で作られた源発振パルスをもとに、クロック
信号発生回路４でＣＰＵＩの駆動◇，（第４図ａ）およ
びぐ２（第４図ｂ）を発生する。これと同時に、タイミ
ング信号発生回路８では、上記クロツク信号で２と周波
数および立ち下がりエッジは一致するが、パルス幅（／
・ィレベル期間）の短いクロック信号◇２′（第４図ｃ
）を作る。切換回路５では前述したように、ＣＰＵＩか
らのデータ授受のためのアドレス信号とタイミング信号
発生回路８からの表示用アドレス信号を切り換えてＲＡ
Ｍ６へ入力しているが、その切換を制御する信号として
前記クロック信号◇２′を用いる。即ちタイミング信号
発生回路８からの表示用アドレス信号は、クロック信号
Ｊ２′がローの期間に、ＲＡＭ６へ入力され、ぐ２′が
ハイの期間にはＣＰＵ１からのアドレス信号がＲＡＭ６
へ入力される。従って０２′のパルス幅（ハイレベル期
間）は、ＣＰＵ１からＲＡＭ６ヘアクセス可能な最低の
時間幅だけあれば良く、それ以外はすべてＪ２′のロー
期間として、この期間を出来る限り長くとる。そして該
ロー期間の前半と後半において、タイミング信号発生回
路８からの表示用アドレス信号の最下位ビットを最初０
であったとすると１に切り換えてＲＡＭ６へ入力するよ
うにする。即ち、Ｊ２′の一つのロー期間に、連続した
二つの表示用アドレス信号（前半が奇数アドレスで後半
が偶数アドレス）が、第４図ｄに示す如く、ＲＡＭ６へ
入力される。つまり第４図ｄにおいて、ぐ２′の最初の
ロー期間には表示用アドレス信号として奇数アドレスＡ
，と偶数アドレスＡ２が、また次のロー期間には奇数ア
ドレスＢ，と偶数アドレスＢ２が、さらにまた次のｏ−
期間には奇数アドレスＣ，と偶数アドレスＣ２が、とい
う具合に入力される。またぐ２′の／・ィ期間には、Ｃ
ＰＵＩからのデータ授受用のアドレス信号がＲＡＭ６へ
入力されるわけで、第４図ｄにおいては、最初の／・ィ
期間に、データ授受用アドレス信号（ＣＰＵａ）が、ま
た次のハイ期間には同アドレス信号（ＣＰ肌）が入力さ
れるものとして示されている。これらアドレス信号の入
力に対して、ＲＡＭ６からは、第４図ｅに示す如く、デ
−夕が出力される。すなわち、Ｊ２′の最初のロー期間
における二つの表示用アドレス信号Ａ，，Ａ２に対して
は、表示用データＡ，，Ａ２を出力し、最初の／・ィ期
間におけるＣＰＵＩからのデータ授受用アドレス信号（
ＣＰＵａ）に対しては、データａの出力（または書込み
）を行なう。以下同様である。そしてＲＡＭ６の奇数ア
ドレスから読出された表示用データＡ，はラッチ１３へ
、また偶数アドレスから読出された表示用データＡ２は
ラッチ１４へそれぞれ、ＩＣＰＵクロック周期の間、保
持される。かかるラッチの出力状況を示したのが第４図
のｆとｇであり、第４図ｆでは、ラッチ１３が、最初の
ＩＣＰＵクロック周期の間はデータＡ，を、次の周期で
はデータＢ，を、という具合に出力していることが判る
。また第４図ｇでは、ラッチ１４が、同様に、最初のＩ
ＣＰＵクロック周期の間はデータＡ２を、次の周期では
データＢ２を、という具合に出力する。ラツチ１３と１
４の出力を切換回路１５に入力し、両出力の間で切換回
路１５を例えばで，′クロック信号（第４図ａ）を用い
て切り換える。すなわち、０，クロツク信号において、
信号がローレベルにある期間はラツチ１３の出力側へ、
また／・ィレベルにある期間はラッチ１４の出力側へ切
り換えるようにすると、第４図ｆ，ｇにおいて斜線で示
す領域が、ｆとｇで交互に文字表示駆動回路７へ出力さ
れる。文字表示駆動回路７へのかかる出力状況を示した
のが第４図ｈであり、Ｚ２，Ａ，，ん，Ｂ，Ｂ…の順で
各デー夕が文字表示駆動回路７へ入力されるのが理解で
きるであろう。文字表示駆動回路７からは、タイミング
信号発生回路８の制御のもとに、一定の時間的遅れをも
ってデータが図示せざる陰極線管等の表示装置に送られ
て文字として表示される。各文字の表示期間は第４図ｉ
に示す如くなる。以上で、この発明の実施例の動作の態
様は明らかになったと思われる。次に、第３図において
ＲＡＭ６からＩＣＰＵク。
信号発生回路４でＣＰＵＩの駆動◇，（第４図ａ）およ
びぐ２（第４図ｂ）を発生する。これと同時に、タイミ
ング信号発生回路８では、上記クロツク信号で２と周波
数および立ち下がりエッジは一致するが、パルス幅（／
・ィレベル期間）の短いクロック信号◇２′（第４図ｃ
）を作る。切換回路５では前述したように、ＣＰＵＩか
らのデータ授受のためのアドレス信号とタイミング信号
発生回路８からの表示用アドレス信号を切り換えてＲＡ
Ｍ６へ入力しているが、その切換を制御する信号として
前記クロック信号◇２′を用いる。即ちタイミング信号
発生回路８からの表示用アドレス信号は、クロック信号
Ｊ２′がローの期間に、ＲＡＭ６へ入力され、ぐ２′が
ハイの期間にはＣＰＵ１からのアドレス信号がＲＡＭ６
へ入力される。従って０２′のパルス幅（ハイレベル期
間）は、ＣＰＵ１からＲＡＭ６ヘアクセス可能な最低の
時間幅だけあれば良く、それ以外はすべてＪ２′のロー
期間として、この期間を出来る限り長くとる。そして該
ロー期間の前半と後半において、タイミング信号発生回
路８からの表示用アドレス信号の最下位ビットを最初０
であったとすると１に切り換えてＲＡＭ６へ入力するよ
うにする。即ち、Ｊ２′の一つのロー期間に、連続した
二つの表示用アドレス信号（前半が奇数アドレスで後半
が偶数アドレス）が、第４図ｄに示す如く、ＲＡＭ６へ
入力される。つまり第４図ｄにおいて、ぐ２′の最初の
ロー期間には表示用アドレス信号として奇数アドレスＡ
，と偶数アドレスＡ２が、また次のロー期間には奇数ア
ドレスＢ，と偶数アドレスＢ２が、さらにまた次のｏ−
期間には奇数アドレスＣ，と偶数アドレスＣ２が、とい
う具合に入力される。またぐ２′の／・ィ期間には、Ｃ
ＰＵＩからのデータ授受用のアドレス信号がＲＡＭ６へ
入力されるわけで、第４図ｄにおいては、最初の／・ィ
期間に、データ授受用アドレス信号（ＣＰＵａ）が、ま
た次のハイ期間には同アドレス信号（ＣＰ肌）が入力さ
れるものとして示されている。これらアドレス信号の入
力に対して、ＲＡＭ６からは、第４図ｅに示す如く、デ
−夕が出力される。すなわち、Ｊ２′の最初のロー期間
における二つの表示用アドレス信号Ａ，，Ａ２に対して
は、表示用データＡ，，Ａ２を出力し、最初の／・ィ期
間におけるＣＰＵＩからのデータ授受用アドレス信号（
ＣＰＵａ）に対しては、データａの出力（または書込み
）を行なう。以下同様である。そしてＲＡＭ６の奇数ア
ドレスから読出された表示用データＡ，はラッチ１３へ
、また偶数アドレスから読出された表示用データＡ２は
ラッチ１４へそれぞれ、ＩＣＰＵクロック周期の間、保
持される。かかるラッチの出力状況を示したのが第４図
のｆとｇであり、第４図ｆでは、ラッチ１３が、最初の
ＩＣＰＵクロック周期の間はデータＡ，を、次の周期で
はデータＢ，を、という具合に出力していることが判る
。また第４図ｇでは、ラッチ１４が、同様に、最初のＩ
ＣＰＵクロック周期の間はデータＡ２を、次の周期では
データＢ２を、という具合に出力する。ラツチ１３と１
４の出力を切換回路１５に入力し、両出力の間で切換回
路１５を例えばで，′クロック信号（第４図ａ）を用い
て切り換える。すなわち、０，クロツク信号において、
信号がローレベルにある期間はラツチ１３の出力側へ、
また／・ィレベルにある期間はラッチ１４の出力側へ切
り換えるようにすると、第４図ｆ，ｇにおいて斜線で示
す領域が、ｆとｇで交互に文字表示駆動回路７へ出力さ
れる。文字表示駆動回路７へのかかる出力状況を示した
のが第４図ｈであり、Ｚ２，Ａ，，ん，Ｂ，Ｂ…の順で
各デー夕が文字表示駆動回路７へ入力されるのが理解で
きるであろう。文字表示駆動回路７からは、タイミング
信号発生回路８の制御のもとに、一定の時間的遅れをも
ってデータが図示せざる陰極線管等の表示装置に送られ
て文字として表示される。各文字の表示期間は第４図ｉ
に示す如くなる。以上で、この発明の実施例の動作の態
様は明らかになったと思われる。次に、第３図において
ＲＡＭ６からＩＣＰＵク。
ック周期に２個の表示用データを読出す方法を具体的に
説明する。ＲＡＭとしては、行と列から成るマトリクス
状にメモリ素子が配列され、行系アドレス信号と列系ア
ドレス信号の二つを別々に入力することによりアドレス
操作の行なわれる最も一般的なダイナミックＲＡＭを使
用するものとして、以下第５図を参照して説明する。第
５図は、ＲＡＭ６からの表示用データの読出しを説明す
るのに必要な諸信号のタイミング図である。
説明する。ＲＡＭとしては、行と列から成るマトリクス
状にメモリ素子が配列され、行系アドレス信号と列系ア
ドレス信号の二つを別々に入力することによりアドレス
操作の行なわれる最も一般的なダイナミックＲＡＭを使
用するものとして、以下第５図を参照して説明する。第
５図は、ＲＡＭ６からの表示用データの読出しを説明す
るのに必要な諸信号のタイミング図である。
同図において、ａ乃至ｃは第４図におけるａ乃至ｃと同
じ信号である。第５図ｄに示した信号は、上記のダイナ
ミックＲＡＭの列系アドレス信号を取り込むための信号
で、以下ＲＡＳ（ＲｏｗＡｄｄｒｅｓｓＳｔｒｏｂｅ）
信号と云う。また第５図ｅに示した信号は、行系アドレ
ス信号を取り込むための信号で、以下ＣＡＳ（ＣｏＭｍ
ｎ ＡｄｄｒｅｓｓＳｔｒｏ戊）信号と云う。それらの
何れも、その立ち下がりエッジで、ＲＡＭへのアドレス
入力信号（第５図ｆ）のそのときの状態信号をラッチし
、列系アドレス信号に続いて行系アドレス信号を取り込
んでから一定時間後にＲＡＭ６からデータを出力する。
通常、ダイナミックＲＡＭは、列系アドレス信号と行系
アドレス信号の一対で一つのアドレスが指定されるわけ
であるが、本発明では一般に、ページモードと呼ばれる
アドレス指定の方法を用いる。これは列系アドレスが同
じで行系アドレスのみが異なる複数個のデータを連続し
て読出すか或いは連続して書込む場合に使用可能なアド
レス指定方法である。すなわち列系アドレスが同一であ
るから、最初だけ列系アドレス信号を入力すれば、ＲＡ
Ｓ信号（第５図ｄ）がローの期間中は該列系アドレス信
号が保持されていることを利用し、行系アドレスが変化
しても、その度に改めて列系アドレス信号を取り込むこ
とを要せず、行系アドレス信号のみを取り込むことによ
り順次アドレス指定を行なうことができ、列系アドレス
信号と行系アドレス信号を常に一対として取り込むこと
によりアドレス指定を行なう通常の方法に比し、２回目
以降の列系アドレス信号の取り込み時間が不要な分だけ
、ＲＡＭからのデータ読出し時間を短縮できるという利
点がある。第５図で説明すると、ｆにおいて先ず列系ア
ドレス信号の状態がＡであったとすると、ＲＡＳ信号（
第５図ｄ）の立ち下りエッジ■でそれを取り込み、次に
行系アドレス信号の状態がＡ，（第５図ｆ）であると、
ＣＡＳ信号の立ち下りエッジ＠でそれを取り込む。かく
して一つのアドレス指定が終了し、データＡ，がＲＡＭ
から出力される（第５図ｇ）。次に行系アドレス信号の
状態がＡ２に変わったとすると、ＲＡＳ信号が立ち下が
りエッジ■に引き続きローである期間に、ＣＡＳ信号の
第２回目の立ち下りエッジ公にて行系アドレス信号の状
態Ａ２を取り込めば、列系アドレス信号の状態Ａは改め
て取り込まなくても既に保持されているので、これで第
２回目のアドレス指定が終了し、データんがＲＡＭ６か
ら出力される（第５図ｇ）。次に、マ２′クロック信号
がハイの期間では、ＣＰＵＩからのデータ授受用アドレ
ス信号がＲＡＭへ与えられるので、その列系アドレス信
号の状態ａを、ＲＡＳ信号の立ち下りエッジ＠で取り込
み、次に行系アドレス信号の状態ａをＣＡＳ信号の立ち
下りエッジ＠で取り込むと、一定時間後にＣＰＵＩとＲ
ＡＭ６の間でデータａの授受がなされる。以下同様であ
る。なお表示用アドレス信号について、例えばその行系
アドレス信号Ａ，をＡ２へ、或いはＢ，をＢ２へ変える
ことは、第５図ｈに示した如く、その行系アドレス信号
の最下位ビットを、ＣＡＳ信号の二つの立ち下りエッジ
（例えば＠とＱ）の中間で０から１へ切り換えるよう、
タイミング信号発生回路８でタイミングをとることによ
り実現できる。以上、説明したように、ＲＡＭ６をペー
ジモードで動作させることにより、Ｊ２′クロック信号
の一つのロー期間において、複数のデータ（実施例では
２個）を無理なくＲＡＭから謙出すことができる。以上
説明した通りであるから、この発明によれば、コンピュ
ータ用の文字図形表示装置において、高速動作可能なＣ
ＰＵやＲＡＭを姿せずして、また付加する回路規模も小
さく、高価で特殊な部品は全く必要とせず、普通の安価
なＲＡＭを使用し、水平方向１ライン分の表示文字数を
少なくも従来の２倍以上に増大できるという利点がある
。
じ信号である。第５図ｄに示した信号は、上記のダイナ
ミックＲＡＭの列系アドレス信号を取り込むための信号
で、以下ＲＡＳ（ＲｏｗＡｄｄｒｅｓｓＳｔｒｏｂｅ）
信号と云う。また第５図ｅに示した信号は、行系アドレ
ス信号を取り込むための信号で、以下ＣＡＳ（ＣｏＭｍ
ｎ ＡｄｄｒｅｓｓＳｔｒｏ戊）信号と云う。それらの
何れも、その立ち下がりエッジで、ＲＡＭへのアドレス
入力信号（第５図ｆ）のそのときの状態信号をラッチし
、列系アドレス信号に続いて行系アドレス信号を取り込
んでから一定時間後にＲＡＭ６からデータを出力する。
通常、ダイナミックＲＡＭは、列系アドレス信号と行系
アドレス信号の一対で一つのアドレスが指定されるわけ
であるが、本発明では一般に、ページモードと呼ばれる
アドレス指定の方法を用いる。これは列系アドレスが同
じで行系アドレスのみが異なる複数個のデータを連続し
て読出すか或いは連続して書込む場合に使用可能なアド
レス指定方法である。すなわち列系アドレスが同一であ
るから、最初だけ列系アドレス信号を入力すれば、ＲＡ
Ｓ信号（第５図ｄ）がローの期間中は該列系アドレス信
号が保持されていることを利用し、行系アドレスが変化
しても、その度に改めて列系アドレス信号を取り込むこ
とを要せず、行系アドレス信号のみを取り込むことによ
り順次アドレス指定を行なうことができ、列系アドレス
信号と行系アドレス信号を常に一対として取り込むこと
によりアドレス指定を行なう通常の方法に比し、２回目
以降の列系アドレス信号の取り込み時間が不要な分だけ
、ＲＡＭからのデータ読出し時間を短縮できるという利
点がある。第５図で説明すると、ｆにおいて先ず列系ア
ドレス信号の状態がＡであったとすると、ＲＡＳ信号（
第５図ｄ）の立ち下りエッジ■でそれを取り込み、次に
行系アドレス信号の状態がＡ，（第５図ｆ）であると、
ＣＡＳ信号の立ち下りエッジ＠でそれを取り込む。かく
して一つのアドレス指定が終了し、データＡ，がＲＡＭ
から出力される（第５図ｇ）。次に行系アドレス信号の
状態がＡ２に変わったとすると、ＲＡＳ信号が立ち下が
りエッジ■に引き続きローである期間に、ＣＡＳ信号の
第２回目の立ち下りエッジ公にて行系アドレス信号の状
態Ａ２を取り込めば、列系アドレス信号の状態Ａは改め
て取り込まなくても既に保持されているので、これで第
２回目のアドレス指定が終了し、データんがＲＡＭ６か
ら出力される（第５図ｇ）。次に、マ２′クロック信号
がハイの期間では、ＣＰＵＩからのデータ授受用アドレ
ス信号がＲＡＭへ与えられるので、その列系アドレス信
号の状態ａを、ＲＡＳ信号の立ち下りエッジ＠で取り込
み、次に行系アドレス信号の状態ａをＣＡＳ信号の立ち
下りエッジ＠で取り込むと、一定時間後にＣＰＵＩとＲ
ＡＭ６の間でデータａの授受がなされる。以下同様であ
る。なお表示用アドレス信号について、例えばその行系
アドレス信号Ａ，をＡ２へ、或いはＢ，をＢ２へ変える
ことは、第５図ｈに示した如く、その行系アドレス信号
の最下位ビットを、ＣＡＳ信号の二つの立ち下りエッジ
（例えば＠とＱ）の中間で０から１へ切り換えるよう、
タイミング信号発生回路８でタイミングをとることによ
り実現できる。以上、説明したように、ＲＡＭ６をペー
ジモードで動作させることにより、Ｊ２′クロック信号
の一つのロー期間において、複数のデータ（実施例では
２個）を無理なくＲＡＭから謙出すことができる。以上
説明した通りであるから、この発明によれば、コンピュ
ータ用の文字図形表示装置において、高速動作可能なＣ
ＰＵやＲＡＭを姿せずして、また付加する回路規模も小
さく、高価で特殊な部品は全く必要とせず、普通の安価
なＲＡＭを使用し、水平方向１ライン分の表示文字数を
少なくも従来の２倍以上に増大できるという利点がある
。
なお図形を表示した場合には、画素（ドット）の横幅寸
法が１／２以下になるので、それだけ表示する図形の量
を増大することができる。
法が１／２以下になるので、それだけ表示する図形の量
を増大することができる。
第１図は、従来の文字図形表示装置の回路構成を示すブ
ロック図、第２図は第１図に示す表示装置の動作を説明
するための各部信号のタイミング図、第３図はこの発明
の一実施例を示すブロック図、第４図は第３図に示す実
施例の動作を説明するための各部信号のタイミング図、
第５図は第３図におけるＲＡＭ６からの表示用データの
議出しを説明するのに必要な諸信号のタイミング図であ
る。 図において、１は中央演算処理装置（ＣＰＵ）、２はプ
ログラム記憶回路（ＲＯＭ）、３は発振回路、４はクロ
ック信号発生回路、５は切襖回路、６はデータ記憶回路
（ＲＡＭ）、７は文字図形文字表示駆動回路、８はタイ
ミング信号発生回路、９はデータバス、１０はアドレス
バス、１１はタイミング信号路、１２は出力端子、１３
と１４はそれぞれラッチ、１５は切換回路、を示す。 第１図 第２図 第３図 第４図 第５図
ロック図、第２図は第１図に示す表示装置の動作を説明
するための各部信号のタイミング図、第３図はこの発明
の一実施例を示すブロック図、第４図は第３図に示す実
施例の動作を説明するための各部信号のタイミング図、
第５図は第３図におけるＲＡＭ６からの表示用データの
議出しを説明するのに必要な諸信号のタイミング図であ
る。 図において、１は中央演算処理装置（ＣＰＵ）、２はプ
ログラム記憶回路（ＲＯＭ）、３は発振回路、４はクロ
ック信号発生回路、５は切襖回路、６はデータ記憶回路
（ＲＡＭ）、７は文字図形文字表示駆動回路、８はタイ
ミング信号発生回路、９はデータバス、１０はアドレス
バス、１１はタイミング信号路、１２は出力端子、１３
と１４はそれぞれラッチ、１５は切換回路、を示す。 第１図 第２図 第３図 第４図 第５図
Claims (1)
- 【特許請求の範囲】 １ デジタルデータに応じた表示を行なう表示装置と組
合せて使用される文字図形表示装置において、第１の系
列アドレスと第２の系列アドレスの組合せでアドレス指
定が定まる形のＲＡＭから成る文字図形データ表示用メ
モリと、該メモリとデータ授受を行うためのアドレス信
号を発生するデータ授受アドレス信号発生手段と、前記
メモリから文字図形データを表示用に読出すための表示
用アドレス信号の表示用アドレス発生手段と、前記デー
タ授受アドレス信号発生手段から送出されるデータ授受
用アドレス信号と前記表示用アドレス信号発生手段から
表示用に送出される表示用アドレス信号を切り換えて前
記メモリに供給するアドレス切換回路と、前記アドレス
切換回路がデータ授受アドレス信号発生手段へ切り換え
られているデータ授受期間とアドレス切換回路が表示用
アドレス信号発生手段へ切り換えられている表示期間と
が交互に繰り返されるように前記アドレス切換回路を制
御する手段と、アドレス切換回路が表示用アドレス信号
発生手段へ切り換わつている１回の表示期間では１個の
第１の系列アドレス指定信号と複数個の第２の系列アド
レス指定信号を前記表示用メモリへ与えるアドレス指定
信号付与手段と、アドレス指定信号付与により前記表示
用メモリから表示期間１回につき複数個読出されたデー
タを前記表示装置に供給するデータ送出手段とを具備し
て成ることを特徴とする文字図形表示装置。 ２ 特許請求の範囲第１項記載の文字図形表示装置にお
いて、前記系列アドレス指定信号はアドレス信号とスト
ローブ信号から成ることを特徴とする文字図形表示装置
。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54073558A JPS6036592B2 (ja) | 1979-06-13 | 1979-06-13 | 文字図形表示装置 |
| US06/158,263 US4388621A (en) | 1979-06-13 | 1980-06-10 | Drive circuit for character and graphic display device |
| DE3022118A DE3022118C2 (de) | 1979-06-13 | 1980-06-12 | Ansteuerschaltung für ein Zeichen/Graphik-Anzeigegerät |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54073558A JPS6036592B2 (ja) | 1979-06-13 | 1979-06-13 | 文字図形表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55166682A JPS55166682A (en) | 1980-12-25 |
| JPS6036592B2 true JPS6036592B2 (ja) | 1985-08-21 |
Family
ID=13521693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54073558A Expired JPS6036592B2 (ja) | 1979-06-13 | 1979-06-13 | 文字図形表示装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4388621A (ja) |
| JP (1) | JPS6036592B2 (ja) |
| DE (1) | DE3022118C2 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS602669B2 (ja) * | 1980-12-24 | 1985-01-23 | 松下電器産業株式会社 | 画面表示装置 |
| JPS57165891A (en) * | 1981-04-06 | 1982-10-13 | Matsushita Electric Ind Co Ltd | Screen display unit |
| JPS57207970A (en) * | 1981-06-16 | 1982-12-20 | Sony Corp | Microcomputer |
| FR2520527B1 (fr) * | 1982-01-22 | 1987-06-05 | Thomson Csf Mat Tel | Dispositif de lecture et d'ecriture de la memoire de page d'un terminal a ecran cathodique |
| JPS593470A (ja) * | 1982-06-30 | 1984-01-10 | 富士通株式会社 | 画像記憶制御回路 |
| JPS5954095A (ja) * | 1982-09-20 | 1984-03-28 | Toshiba Corp | ビデオｒａｍリフレッシュ方式 |
| JPS5960480A (ja) * | 1982-09-29 | 1984-04-06 | フアナツク株式会社 | デイスプレイ装置 |
| JPS5984289A (ja) * | 1982-11-06 | 1984-05-15 | ブラザー工業株式会社 | 画像信号出力装置 |
| JPS60175293A (ja) * | 1984-02-21 | 1985-09-09 | Toshiba Corp | 半導体メモリ |
| JPS60225887A (ja) * | 1984-04-19 | 1985-11-11 | エヌ・シー・アール・コーポレーション | Ｃｒｔデイスプレイ装置 |
| JPS6125184A (ja) * | 1984-07-13 | 1986-02-04 | 株式会社 アスキ− | 表示制御装置 |
| US4679041A (en) * | 1985-06-13 | 1987-07-07 | Sun Microsystems, Inc. | High speed Z-buffer with dynamic random access memory |
| GB8702358D0 (en) * | 1987-02-03 | 1987-03-11 | Int Computers Ltd | Video display apparatus |
| US4958304A (en) * | 1987-03-02 | 1990-09-18 | Apple Computer, Inc. | Computer with interface for fast and slow memory circuits |
| US4958302A (en) * | 1987-08-18 | 1990-09-18 | Hewlett-Packard Company | Graphics frame buffer with pixel serializing group rotator |
| JP2557077B2 (ja) * | 1987-12-21 | 1996-11-27 | エイ・ティ・アンド・ティ グローバル インフォメーション ソルーションズ インターナショナル インコーポレイテッド | 同期アクセス方式のキヤラクタ表示システム |
| US5412403A (en) * | 1990-05-17 | 1995-05-02 | Nec Corporation | Video display control circuit |
| US5233331A (en) * | 1991-01-17 | 1993-08-03 | International Business Machines Corporation | Inking buffer for flat-panel display controllers |
| US5463739A (en) * | 1992-12-22 | 1995-10-31 | International Business Machines Corporation | Apparatus for vetoing reallocation requests during a data transfer based on data bus latency and the number of received reallocation requests below a threshold |
| JPH0772832A (ja) * | 1993-06-30 | 1995-03-17 | Fujitsu Ltd | γ補正回路，液晶駆動装置，画像表示方法及び液晶表示装置 |
| KR100234395B1 (ko) * | 1996-11-13 | 1999-12-15 | 윤종용 | 다양한 온 스크린 디스플레이 기능들을 수행하는장치 및 방법 |
| US6995779B1 (en) * | 1998-01-29 | 2006-02-07 | Rohm Co., Ltd. | Driving device for a display |
| KR20030065332A (ko) * | 2002-01-31 | 2003-08-06 | 톰슨 라이센싱 소시에떼 아노님 | 비디오 시스템에서 보조 정보를 처리하기 위한 방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3585677A (en) * | 1969-06-04 | 1971-06-22 | Sandall Precision Co Ltd | Apparatus for molding pellets |
| DE2144935C3 (de) * | 1970-09-09 | 1975-10-02 | Hitachi, Ltd., Tokio | Farbsichtanzeigegerät |
-
1979
- 1979-06-13 JP JP54073558A patent/JPS6036592B2/ja not_active Expired
-
1980
- 1980-06-10 US US06/158,263 patent/US4388621A/en not_active Expired - Lifetime
- 1980-06-12 DE DE3022118A patent/DE3022118C2/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| US4388621A (en) | 1983-06-14 |
| JPS55166682A (en) | 1980-12-25 |
| DE3022118C2 (de) | 1982-05-13 |
| DE3022118A1 (de) | 1981-01-08 |
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