JP2854867B2 - イメージ処理システム及び画素データ転送法 - Google Patents

イメージ処理システム及び画素データ転送法

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JP2854867B2 JP63220607A JP22060788A JP2854867B2 JP 2854867 B2 JP2854867 B2 JP 2854867B2 JP 63220607 A JP63220607 A JP 63220607A JP 22060788 A JP22060788 A JP 22060788A JP 2854867 B2 JP2854867 B2 JP 2854867B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、一般にイメージ処理の方法及び装置、こと
にイメージデータの並列処理を使う高速イメージ計算シ
ステムに関する。
〔発明の背景〕
ビデオイメージ又はその他の感覚的イメージを捕捉す
ることを含みイメージを観察者に送る前にこのイメージ
を種種の方法で修飾することのできるイメージ処理は、
比較的新規な分野である。固形修飾は、イメージの寸法
を規準化し、イメージを軸線のまわりに回転し、イメー
ジのカラー特性を修正し等のような若干のよく知られて
いる方法で実施することができる。イメージピクチヤー
又はその他の感覚情報はイメージ処理システムのメモリ
に記憶するデイジタルフオーマツトに変換するのが普通
である。次いでデータは、所望の可視効果を生ずるよう
にイメージを修正するために普通のアルゴリズムに従つ
て演算することができる。
従来はイメージの処理は、光、音、Ｘ線又はその他の
感覚情報をデイジタル値に変換し、これ等のデイジタル
値をコンピユータメモリに記憶することよつて開始す
る。各デイジタル値、又は語を構成する値の群はピクチ
ヤエレメントすなわち画素を表わす。これ等の語構成値
は、イメージ配列又は画素マツプとして知られているイ
メージスペースを覆う格子状に配置される。フレームバ
ツフアに記憶されたイメージは次いで１連の演算が行わ
れその向上したバージヨンがビテオスクリーンに送られ
又は紙媒体にプリントされる。
普通のイメージ処理法には幾つかの欠点がある。第１
に観察者に提示されるイメージのサイズは、コンピユー
タメモリにより適応できる寸法に制限される。4kビツト
×4kビツトのサイズのメモリがピクチヤに十分な解像度
を与えるのに最適であると若干の人に認められている。
その他の応用例では512×512の画素配列が最適である。
一層大きいメモリは一層大きいイメージに対しこれに
対応して一層大きい画素記憶領域に適応することができ
るが、これ等の画素で演算しその向上したイメージをデ
イスプレイスクリーンに表示するには、一層長い処理時
間が必要である。従つて全システムレスポンスは処理す
るのに付加的なデータが必要なので遅くなる。
線、円、多角形及びその他の一層複雑な図形のような
幾何学的表示を生成するのにコンピユータグラフイツク
スが適宜に開発されている。このような表示は、特定の
数学式で生成され、キーボード又は類似物及びコンピユ
ータとの対話により変更することができる。向上した又
は修正した幾何学的形状が得られるようにするのに一般
に或るレパートリの数学式がこれ等の式を変更する技法
と共に得られる。又イメージの図形表示は、イメージコ
ンピユータメモリの画素配列にデイジタル形に記憶され
る。このコンピユータは、ビデオフレームバツフア内の
画素データで演算して、スクリーンに向上した図形イメ
ージを表示しなおし又は表示し、或はこの図形イメージ
を紙媒体にプリントするようにする。既存のイメージを
捕捉しその表示をデータベースに記憶するイメージ処理
とは異なつて、図形イメージはコンピユータ自体内に生
成しデータベースに記憶する。
前記した所から明らかなようにイメージ向上及び機能
抽出の能力を生ずる高速イメージ処理システムが必要に
なる。前記の能力のいずれもシステムレスポンスにも又
イメージの解像度又は品質にも妥協しない。又観察のた
めに又はさらに処理するためにイメージを向上させるよ
うに一層大きい動的範囲にわたるようにコントラスト又
は拡大度を増すための新規なイメージ向上法を提供する
ことも必要である。さらにイメージの機能を抽出し前回
の機能を評価してこれを他の記憶したパラメータ又はデ
ータと比較するイメージ計算システムも必要である。
〔発明の要約〕
本発明によればイメージコンピユータの前記した方法
及び装置は、対応する従来の方法及び装置に伴う欠点や
欠陥を実質的に減らし又はなくす。本発明によれば、デ
イスプレイスクリーンの可視領域より大きいイメージメ
モリバツフア領域を生成し又これに関してデータ及びア
ドレス情報を並列処理した高速イメージ処理能力を高め
るように構成した高速イメージコンピユータが得られ
る。
本発明のイメージコンピユータは、それぞれ青色、緑
色及び赤色と協働する各別のメモリプレーンと共に付加
的なオーバレイプレーンを備えている。高速処理能力
は、配列の各メモリセルをアクセスする第１の両方向ラ
ンダムアクセスポートと、高速出力直列イメージデータ
を生ずるように制御されたシフトレジスタである第２の
独立の直列ビデオポートとを持つビテオダイナミツクラ
ンダムアクセスメモリ（VRAM）を利用することにより達
成できる。
複合の並列イメージプロセツサセツトを備えた若干の
並列イメージプロセツサは、互いに並列にかつ無関係に
機能し、イメージメモリの協働する各プレーンに接続し
てある。64ビツト並列バスは、各イメージメモリプレー
ン及び各並列イメージプロセツサの間に接続されこれ等
の間に画素データの多大の互換作用を生じシステムのレ
スポンス時間を向上する。この構造により、各イメージ
メモリバツフアの寸法は、CRTスクリーンにより適応で
きるイメージよりも大きいイメージを表わす画素配列を
記憶するように大きくすることができる。
このイメージコンピユータのイメージ処理能力をさら
に高めるように、並列イメージプロセツサのデータ処理
機能は、イメージアルゴリズムプロセツサにより果たさ
れるアドレス及びアルゴリズムの処理機能とは異なつた
状態に保持する。イメージ及び図形の計算のほぼ全部が
並列イメージプロセツサと協働するイメージアルゴリズ
ムプロセツサの制御のもとにある。イメージアルゴリズ
ムプロセツサは、これがイメージメモリに対するアドレ
スを計算し各並列イメージプロセツサにそのデータ処理
タスクを指令する限りはこのイメージコンピユータのマ
スタ制御部である。イメージアルゴリズムプロセツサに
より生成したアドレスはたとえば、イメージを１個所の
スクリーン場所から別の場所に移すのに使われ、又はイ
メージを入れるのに使い、或はイメージの線、円、弧又
はゆがみを生ずるのに使うことができる。内部バスは、
イメージアルゴリズムプロセツサを並列イメージプロセ
ツサに接続しこれ等の並列プロセツサにデータ及び制御
信号を伝送しイメージデータを処理するのに使う。さら
にイメージアルゴリズムプロセツサはシーケンサ及びア
ドレス計算ロジツクを持つマイクロプログラムドプロセ
ツサである。書込み可能制御記憶装置は、イメージアル
ゴリズムプロセツサ、並列イメージプロセツサ及び内部
バス制御回路にその独立の演算を制御するようにマイク
ロコード語を供給する。
マスク及びフラグのバス及び回路は、各並列イメージ
プロセツサを相互に又イメージアルゴリズムプロセツサ
に接続しこれ等の間のフラグ及び書込みマスクの情報の
伝送及び処理が容易になるようにする。メモリアドレス
生成回路及び画素データ処理回路の独立演算が向上す
る。マスク／フラグバスは、オープン状態のドレイン構
造又はコレクタ構造として構成されワイヤードOR算術演
算ができるようにする。このようなバス構造により余分
なプロセツササイクルを必要としないで付加的な算術演
算ができる。
イメージメモリ制御器はイメージアルゴリズムプロセ
ツサにより動作してメモリのアドレス指定を制御しマス
タタイミングを生じイメージメモリに対し全部の必要な
制御信号を生ずる。ビデオブランキング及び同期信号の
ようなビデオ信号も又、イメージメモリ制御器によつて
生ずる。イメージメモリ制御器を設けたリフレツシユ制
御器はビデオDRAMのリフレツシユ操作を行うための信号
を発生する。又イージアルゴリズムプロセツサから受け
る線形アドレスはイメージメモリ制御器により適当な行
及び列の物理アドレスに操作されイメージメモリのビデ
オDRAMをアドレス指定する。さらにこのイメージメモリ
制御器にはスクリーンリフレツシユ制御器が含まれVRAM
直列シフトレジスタのローデイング及びシフトを制御し
一定の供給量の画素データがラスタ走査デイスプレイデ
バイスに確実に伝送されるようにする。VRAMシフトレジ
スタに水平ラスタ走査の間に高速ローデイングを行いイ
メージメモリが一層有効に構成されるようにする。
このイメージコンピユータのデータ処理能力は、それ
ぞれ64−ビツトバスにより協働するイメージメモリプレ
ーンに接続した複数個のビデオプロセツサを設けること
によりさらに向上する。各ビデオプロセツサは、64−ビ
ツト並列イメージメモリデータを８−ビツトの高速画素
データに変換する。イメージメモリに記憶されたイメー
ジデータはイメージのカラーレベルを構成する。さらに
各ビデオプロセツサには各マルチページカラー探索テー
ブル及びオーバレイ探索テーブルを協働させてある。こ
の場合８ビツトの直列データが1,600万の出力明暗度の
１つに翻訳され又は写像される。オーバレイ探索テーブ
ルには又これと共に利用しようとするオーバレイメモリ
プレーンを協働させスクリーンのイメージに可視物を転
置できるようにしてある。
本発明によるイメージ計算システムはさらにイメージ
メモリ管理単位を備えている。この管理単位はイメージ
メモリページの高速のスワツピングを必要に応じて制御
し、特殊なプログラミング予防法又は手段を取らないで
大きいイメージを処理することができるようにする。本
発明の付加的な特長は、イメージメモリにその信頼性を
高めるように協働して使う誤り検出補正単位である。こ
の誤り検出補正単位は、イメージメモリに書込まれ又は
イメージメモリから読取られ、画素データ、イメージ処
理係数、中間処理結果等を含む全部のデータの正確さを
監視する。
〔実施例〕
実施例について図面を参照して説明する。
概論 第１図には本発明による基本的機能及びイメージ処理
能力を示してある。感覚的情報を捕捉しこれを本発明に
より利用できる形に変換するのに或る種のイメージトラ
ンスデユーサ10を利用する。この例ではトランスデユー
サ10は、背景14に対し自動車12を含む光景に差向けたビ
デオカメラである。普通のビデオカメラ処理法によれば
そのケーブル16による出力は、ビデオイメージトランス
デユーサ10により捕捉した光景のアナログ表示である。
デイジタイザデータ記憶システム18は、ビデオイメージ
トランスデユーサケーブル16を介して又はその他のイン
タフエース手段により光景のアナログ入力を受ける。デ
イジタイザデータ記憶システム18は光景のアナログ情報
に記憶のために本発明により処理を容易にするためにデ
イジタルフオーマツトに変換するようにしてある。多く
の変型の１つとしてデイジタイザデータ記憶システム18
はローカルエリアネツトワーク20から入力を受ける。
このイメージプロセツサはさらに、両方向バス24によ
りデイジタイザデータ記憶システム18に接続したイメー
ジコンピユータ22を備えている。イメージコンピユータ
22は、記憶システム18内のイメージデータを検索し、こ
のイメージデータを種種の技法及びアルゴリズムに従つ
て処理しイメージに所望の効果を生ずるようにしてあ
る。オペレータキーボード制御器26はイメージコンピユ
ータ22に結合されポペレータ及びイメージコンピユータ
22の間に対話式通信を生じて、イメージデータで演算す
る１つ又は複数のアルゴリズムを選定する。又イメージ
コンピユータ22にモニタ28を結合しオペレータ及び選定
したアルゴリズムにより修正したイメージの可視表示を
生ずる。
イメージコンピユータ22に従つて実施される多くの演
算の１つに、モニタ28に示されるイメージ光景のスケー
リングがある。又見られたイメージは背景14を除き主体
すなわち自動車12だけを提示するように修正する。自動
車12の大きさは所望の寸法に定められる。付加的なイメ
ージ修正には、ズーミング、回動、ゆがみ生成、コンボ
リユーシヨン（たたみ込み）、縁部検出及び明瞭化、イ
メージヒストグラム生成及びマスク生成、カラー変換及
び修正、偽信号防止の線及び数字並びに偽信号防止テキ
ストを含む。
図形のインテグレーシヨン及びイメージ計算を含む本
発明の付加的な所期の応用には宣伝物用のデイスプレイ
の生成がある。この応用例では予備的結果を構成するの
に切り張りの手順を行わないで、本発明のイメージ処理
システムでは全部の所要のイメージをデイジタイザ大容
量データ記憶システム18に記憶するためのデイジタルフ
オーマツトに変換するようにビデオカメラを利用する。
或るレパートリのイメージ及び固形アルゴリズムではキ
ーボード制御器26を使うオペレータは、イメージ及びテ
キストを操作しどの組合せ及び効果が最も望ましいかを
定めるように試験することができる。モニタ28はカラー
式のものでオペレータが又所望の効果の得られる種種の
カラー組合せで試験することができるようにする。図示
してないが、プロツタ又はその他の形式のハードコピー
装置をビデオイメージコンピユータ22に接続しオペレー
タの選定した種種のイメージをレコードの形で保持する
ようにしてもよい。
第２図は本発明イメージ処理システムの主要部品をブ
ロツク図で示す。本発明の好適とする実施例では、普通
のホストバス34により相互に接続したホストコンピユー
タ30、イメージコンピユータ22及びデイスク制御装置32
を設けてある。ホストコンピユータ30に協働して、黒白
モニタ36とキーボード及びポインテイングデバイス38と
イーサネツト40に接続するようなネツトワークインタフ
エース結線とが動作する。前記したようにカラーモニタ
28は、イメージコンピユータ22により処理したイメージ
及び図形の結果を表示するのに利用する。デイスク制御
装置32はホストコンピユータ30によりホストバス34を介
して制御され磁気テープ媒体42又はデイスク媒体44によ
りイメージデータを本システムに入力することができ
る。図示してないがテープ媒体42又はデイスク媒体44に
記録されたイメージデータは、ビデオカメラ又はその他
の検出トランスデユーサによるイメージのデイジタル化
の結果である。本発明の好適とする例ではホストコンピ
ユータ30はサン（SON）社製のものでSUN3/160型でよ
い。一般にビデオイメージコンピユータ22は、パーソナ
ルコンピユータを持つ又は前記したようなホストコンピ
ユータを持つ単体形ワークステーシヨンとして、或は多
くの任意の形式の汎用ホスト又はホストバスを持つ端末
サブシステムとしても機能することができる。ホストバ
ス構造によつて、このイメージ計算システムのアーキテ
クチヤは他のデバイスにより拡大できる。
イメージコンピユータ 本発明のイメージ計算システムは第３図に詳しく例示
してある。イメージシステム制御装置50はイメージ計算
システムの制御装置として機能する。制御装置50は、ビ
デオイメージコンピユータ22の種種のバスと通信するイ
ンタフエース52を備えている。インタフエース52はモト
ローラ（Motorola）社製のMC68020型集積回路でよい。
インタフエース52には内部バス54により、イメージシス
テム制御装置50内のメモリを制御し管理するメモリ管理
単位56を接続してある。浮動小数点処理装置58は、イメ
ージ計算システムの演算に必要な数学的計算及び機能を
生ずる。ダイナミツクランダムアクセスメモリ単位（DR
AM）60及びプログラマブルROM（PROM）62は情報を一時
的に又は永久的に記憶するようにメモリ管理単位56の制
御のもとにある。DRAM 60はデイスプレイリスト又はそ
の他のイメージ関連データ或は処理データを記憶するの
に使う。PROM 62は、ホストバス34からのデイスプレイ
制御装置プログラムの初期設定、メモリテスト及びロー
デイングに有効である。前記したようにホストバス34は
又ホストコンピユータ30に接続してある。ホストコンピ
ユータ30は、開発用の計算基盤として又一層高位の終端
システム用のホストとして機能する。さらにDRAM 60
は、モニタ28のスクリーンに表示しようとするデイスプ
レイリスト、プログラム及びその他の形のデータの仮想
の記憶に利用する。デイスク記憶単位すなわちデイスク
媒体44とDRAM 60との間でメモリ管理単位56により、高
度に使用されるセグメントが高速メモリ内に残留できる
ように、デイスプレイリストのあまり使用されないセグ
メントをデイスクに記憶することができる。このイメー
ジシステム制御装置50は単に一般的な形で示してある
が、イメージコンピユータ22に所要の外部制御及びデー
タを与えるのにその他の装置、技法及び機能を利用して
もよい。
ホストインタフエース64は、イメージコンピユータ22
及びその外部システムの間の付加的なデータ及びアドレ
スの通信制御を行う。ホストバス34に関して普通のプロ
トコル及び制御を使い、イメージコンピユータ22とイメ
ージシステム制御装置50又はホストコンピユータ30との
間に順序正しい情報の流れが生ずるようにする。
本発明の重要な特徴によればイメージコンピユータ22
は相互に接続した若干の回路を備え高速高密度のデータ
処理システムを形式るようにしてある。とくにイメージ
コンピユータ22は、イメージメモリ制御器68に接続した
イメージアルゴリズムプロセツサ66を備えている。イメ
ージアルゴリズムプロセツサ66は内部データバス70によ
りプロセツサセツト72として示した若干個の並列イメー
ジプロセツサに接続してある。とくに各別の並列イメー
ジプロセツサ74,76,78,80はそれぞれ内部データバス70
によりイメージアルゴリズムプロセツサ66に接続してあ
る。さらに各並列イメージプロセツサ74〜80は64−ビツ
トイメージデータバスによりイメージメモリ82に接続し
てある。イメージメモリ82は４つのイメージメモリプレ
ーン84,86,88,90から成つている。イメージメモリ制御
器68はイメージメモリ82に、イメージメモリ82をアクセ
スするのに必要な行列のアドレス及びその他の信号を搬
送するメモリアドレスバス92により接続してある。書込
み可能制御記憶装置94には、専用命令データバス96及び
アドレスバス98によりイメージアルゴリズムプロセツサ
66を協働させてある。アドレスバス98は又、それぞれ並
列イメージプロセツサ74〜80を協働させた他の書込み可
能制御記憶装置100に延びている。アドレスバス98は
又、内部バス通信制御単位103と協働して動作する書込
み可能制御記憶装置101に延びている。専用命令データ
バス102は各書込み可能制御記憶装置100及び並列イメー
ジプロセツサ74〜80の間に接続してある。
イメージアルゴリズムプロセツサ66及びイメージメモ
リ制御器68はアドレスバス104により相互に接続してあ
る。アドレスバス104は又トランシーバ107を介してビデ
オプロセツサ106に接続してある。ビデオプロセツサ106
は、それぞれイメージメモリ82の各プレーンに64−ビツ
ト入力データバスにより接続した若干の各別のプロセツ
サ110,112,114,116を備えている。各ビデオプロセツサ1
10〜116はカラー探索テーブル108に接続した各出力118
を備えている。又ビデオプロセツサ106の入力には、ト
ランシーバ回路109を介して内部データバス70を接続し
てある。イメージコンピユータ22の出力は、処理したイ
メージの赤、緑及び青の明暗度情報を持つアナログビデ
オラスタの信号出力120を備えている。
イメージアルゴリズムプロセツサ66は、ホストインタ
フエース64及びホストバス34を介してホストコンピユー
タ30と通信する。たとえばホストコンピユータ30により
イメージアルゴリズムプロセツサ66に、イメージがイメ
ージコンピユータ22に送られるという信号を送ることが
できるように、通信が行われる。又イメージアルゴリズ
ムプロセツサ66はインタフエース64を監視しデータが利
用できるかどうかを定め、利用可能であればインタフエ
ース64から並列イメージプロセツサセツト72へのこのデ
ータの転送を準備する。ホストコンピユータバス34から
のイメージデータの転送のために、イメージアルゴリズ
ムプロセツサ66は、内部データバス70を介して並列イメ
ージプロセツサセツト72にイメージデータをふたたび差
向ける。これと同時にイメージアルゴリズムプロセツサ
66により、イメージメモリ82に書込もうとするデータの
記憶場所に関してアドレスを生ずる。イメージのデータ
特性は、イメージアルゴリズムプロセツサ66の制御のも
とにホストインタフエース64から１度に１語を転送す
る。ことに先ず赤色特性のイメージデータは、赤イメー
ジメモリプレーン84と協働する並列イメージプロセツサ
74に転送する。引続いて緑及び青の各イメージのイメー
ジデータ特性は協働する並列イメージプロセツサ76,78
に緑及び青のイメージメモリプレーン86,88に記憶する
ように転送する。最後に内部データバス70により、イメ
ージメモリ82のオーバレイプレーン90に引続いて記憶す
るようにオーバレイイメージプロセツサ80にオーバレイ
情報を転送する。
データ転送と同時にイメージアルゴリズムプロセツサ
66は、イメージメモリ82をアドレス指定するようにイメ
ージメモリ制御器68により行及び列のアドレスに変換す
る線形イメージメモリ（IMEM）アドレスを生ずる。すな
わち行及び列のアドレスバス92を介してイメージメモリ
82に加えられる適正な行及び列のアドレスによつて、
赤、緑、青及びオーバレイのデータが適正なイメージメ
モリプレーンにその所望のランダムアクセス記憶と場所
で書込まれる。イメージメモリ82にロードする際に利用
されるこのようなアドレス及びデータの配置により、イ
メージアルゴリズムプロセツサ66によつてアドレス指定
するのと同様に、並列イメージプロセツサセツト72を経
てイメージメモリ82にデータをパイプライン方式で送る
ことができる。
イメージアルゴリズムプロセツサ66は、データをイメ
ージコンピユータ22に送るようにイメージ及び図形アド
レス計算のほぼ全部を実施する32−ビツトマイクロプロ
セツサである。このようにしてイメージアルゴリズムプ
ロセツサ66は、イメージコンピユータ22のマスタ制御装
置であり、データ処理タスクを実施する際にイメージメ
モリ82にアドレスを送り従つて並列イメージプロセツサ
セツト72にデータを送る。アドレスは前記したようにイ
メージアルゴリズムプロセツサ66で生じ、そして別の例
としてイメージを１つのスクリーン記憶場所から別の記
憶場所に移動させるプロセツサで又はイメージのコンボ
リユーシヨン処理の際にアドレスを計算する。別の例と
してイメージアルゴリズムプロセツサ66は、線、円、
弧、だ円、コンボリユーシヨン及びねじりの処理のため
にアドレスを生ずるようにプログラムすることができ
る。
イメージメモリ制御器68は、モスタタイミング信号を
生じイメージメモリ82に全部の所要の制御信号を送るこ
とにより、イメージメモリ82を管理し制御する回路を備
えている。タイミング信号及び制御信号は、イメージデ
ータをイメージメモリ82に書込むように前記した所要の
クロツク信号と行及び列のアドレスとを含む。さらにイ
メージメモリ制御器68は、ビデオブランキングに必要な
信号とラスタ形デイスプレイモニタ28のイメージの表示
に必要な同期信号とを生ずる。ビデオ信号はNTSO/RS170
ビデオフオーマツトに従つて生ずることができる。この
ようにしてイメージコンピユータ22の出力をビデオモニ
タ28に送出し又はビデオテープに入れ又はCATVネツトワ
ークで同報通信することができる。
イメージメモリ制御装置68は、種種のビデオ同期ブラ
ンキング信号を行及び列のアドレスに対して時間的に整
合してイメージメモリに送り画素データの一定の出力を
生じビデオモニタ28のスクリーンをリフレツシユする。
イメージメモリ制御器68の付加的機能は、イメージアル
ゴリズムプロセツサ66から入力データとして線形アドレ
スを受け、又これ等の線形アドレスを適当な行及び列の
アドレスに翻訳してイメージメモリ82をアクセスするよ
うにする。
イメージアルゴリズムプロセツサ66は、バス98の出力
にアドレスを生ずるシーケンサアドレス計算論理回路を
持つマイクロプログラムドプロセツサである。イメージ
アルゴリズムプロセツサ書込み可能制御記憶装置94及び
並列イメージプロセツサ書込み可能制御記憶装置100と
内部バス通信制御装置103（IBCC）の書込み可能制御記
憶装置101とはイメージアルゴリズムプロセツサ66から
同じ命令アドレスを受ける。各書込み可能制御記憶装置
94,100,101はそれぞれ、命令を記憶するようにバス98で
アドレスによりアドレス指定できるメモリを備えてい
る。前記の命令は、読取られ各命令データバス96,102で
転送されそれぞれイメージアルゴリズムプロセツサ66及
び並列イメージプロセツサセツト72に戻る。同様にIBCC
制御記憶装置101に記憶した命令は内部バス通信制御装
置103に転送される。IBCC103はこのようにしてイメージ
コンピユータ22の種種のバスの整合した制御作用を生ず
る。イメージアルゴリズムプロセツサ書込み可能制御記
憶装置94に記憶された命令は、ｘポインタの増分、ｙポ
インタの増分、アドレスの変換等のようなイメージアル
ゴリズムプロセツサ演算に係わる。
イメージアルゴリズムプロセツサ書込み可能制御記憶
装置94がイメージアルゴリズムプロセツサ66の基本的プ
ログラマブル演算に必要なのは明らかである。イメージ
アルゴリズムプロセツサ66はその命令を48−ビツトマイ
クロコード語等でイメージアルゴリズムプロセツサ書込
み可能制御記憶装置94から受ける。
イメージアルゴリズムプロセツサ66により生ずる同じ
命令アドレスは、並列イメージプロセツサ書込み可能制
御記憶装置100内で、バス102により並列イメージプロセ
ツサ74〜80の各１つに差向けられる異なる命令に変換さ
れる。並列イメージプロセツサセツト72はさらに、イメ
ージメモリ82内のデータに関してデータ演算を実施する
ように命令を処理する。以上述べた所から、イメージア
ルゴリズムプロセツサ66により生ずる単一の命令アドレ
スは各書込み可能制御記憶装置94,100内で翻訳され各別
の演算を行い、すなわちイメージアルゴリズムプロセツ
サ66に対する命令によりアドレス関連機能を果たし又各
並列イメージプロセツサ72に差向けられる命令によりデ
ータ関連機能を果たす。重要なこととして、各書込み可
能制御記憶装置100内に記憶されるデータにより各並列
イメージプロセツサ74〜80に差向けられる互いに異なる
命令が生ずる。このようにして各並列イメージプロセツ
サ74〜80は赤、緑、青又はオーバレイのデータの互いに
異なる処理を行う能力を持つ。これによりアドレス発生
機能及びデータ処理機能は、イメージメモリ82のアドレ
ス及びデータの所要の管理作用を生じて高速演算ができ
るように、イメージコンピユータ22により互いに無関係
に実施される。
並列イメージプロセツサセツト72は、イメージコンピ
ユータ22のデータ処理装置を構成する。前記したように
並列イメージプロセツサセツト72は、イメージの各領域
のカラー値情報を表わすデータを処理する。特定の領域
は、所定数のデータビツトとして定めるピクチヤ要素す
なわち画素として規定する。たとえば８ビツトのデータ
は或る特定の画素に対するカラー値情報を表わす。さら
に赤、緑及び青の各カラーに対応するイメージカラー値
情報は、各並列イメージプロセツサ74,76,78により処理
される。オーバレイプロセツサ80は、各カラープロセツ
サ74〜78により生じたスクリーンイメージに重ね合わせ
るデータを処理する。
並列イメージプロセツサセツト72の各プロセツサ74〜
80は各64−ビツトメモリデータバス83により各イメージ
メモリプレーン84〜90に接続してある。イメージメモリ
82へのイメージカラーデータの書込みのほかに、各並列
イメージプロセツサ74〜80は、メモリ82からイメージデ
ータを受けこれを処理してたとえば画素を複製し各画素
にALU機能を及ぼし、補間し、コンボリユーシヨンを行
い又はその他のイメージ処理計算を行うようにすること
ができる。イメージメモリ82内にカラーデータとして記
憶したイメージのコンボリユーシヨンを行う際に、この
ようなメモリ82は又イメージメモリ82内のスクリーン外
記憶場所にコンボリユーシヨン係数を記憶する。各並列
イメージプロセツサ74〜78は次いで、このような係数を
イメージプロセツサセツト72に戻してイメージカラーデ
ータと一緒にこれ等の係数でデータのコンボリユーシヨ
ンを行うことができる。この結果は次いでイメージメモ
リ82の動スクリーン区域に戻して記憶することができ
る。並列イメージプロセツサセツト72によりイメージ処
理が行われている間にイメージメモリ制御器68はイメー
ジメモリ82をアクセスし続けてビデオプロセツサ106に
出力を送りインタレースを行つたフオーマツト又はイン
タレースを行わないフオーマツトでビデオモニタ28をリ
フレツシユして駆動する。リフレツシユデータの一定の
ラスタ流れをビデオモニタ28に送る際に、イメージメモ
リ制御器68は、イメージメモリアドレスバス92を駆動す
るアドレスを計算する。これ等のアドレスはイメージメ
モリ82に差向けられイメージメモリ制御器68によりイメ
ージメモリ82をアクセスすることができるようにする。
次いでイメージメモリ制御器68は、内部アービタ（arbi
ter）（図示してない）内にサイクルを通知し、イメー
ジアルゴリズムプロセツサ66がイメージメモリ82をアク
セスしようとしていることを指示する。一層高い優先順
位を持つ他の事象が実施される必要のない場合には、次
の演算サイクルでイメージメモリ制御器68はメモリ82を
アクセスして出力をビデオプロセツサ106に送り又カラ
ー探索テーブル108を経てビデオモニタ28に送る。
イメージメモリ82は多数の高速ビデオダイナミツクラ
ンダムアクセスメモリ（VRAM又はビデオ DRAM）を備え
ている。前記したようにイメージメモリ82は、赤い線及
び青の各カラーに対応するカラーデータ情報並びにオー
バレイ情報を記憶するランダムアクセス記憶領域を持つ
各別のプレーン84〜90により構成してある。本発明の好
適とする例では各イメージメモリプレーン84〜90は、イ
メージのカラーデータ情報を記憶する4k×4kの記憶領域
を備えている。すなわちイメージメモリ82は、アドレス
及びデータの各プロセツサすなわちイメージアルゴリズ
ムプロセツサ66及び並列イメージプロセツサセツト72に
緊密に結合したイメージコンピユータ22のマスタイメー
ジデータメモリである。従来のイメージ処理システムと
は異なつて、イメージメモリ82は、このようにして考慮
を必要とする多くの他のシステム回路と調停（arbitrat
ion）を監視する回路とに共用の汎用バスを経てアクセ
スすることがない。従つて本発明のイメージメモリ配置
によりイメージデータの高速高レートのデータ処理がで
きる。
イメージメモリ82の処理力は伝送帯域幅によつて、使
用デユアルポートVRAMにより高められる。このようなメ
モリでは、その一方のポートは両方向ランダムアクセス
ポートであるが、ビデオポートと称する第２のポートに
は直列データ出力を高いデータ速度で生ずるシフトレジ
スタを協働させてある。第１及び第２のポートは相互に
無関係である。このことは、VRAMがその中でイメージデ
ータを読取り又書込むのにランダムアクセスができる
が、シフトレジスタは同時に駆動されその中に前回にロ
ードされた直列イメージデータをイメージメモリ82のラ
ンダムアクセスセクシヨンからシフトアウトできること
を意味する。
さらに並列イメージプロセツサセツト72は外部マスク
／フラグバス85によりイメージアルゴリズムプロセツサ
66に接続してある。マスク／フラグバス85による通信の
主要な目的は、イメージデータに実施される処理により
特殊の範囲内にある他のデータを生ずるか又はこの特殊
範囲外にある他のデータを生ずるかを判定することであ
り、従つて通常イメージ領域内に位置するこのようなデ
ータはビデオモニタ28では見ることができなくなる。並
列イメージプロセツサセツト72は、イメージメモリデー
タにデータテストを行い又これを指示するコードをマス
タ／フラグバス85に出力する回路を備えている。イメー
ジアルゴリズムプロセツサ66により計算されるマスク及
び整合の情報も又マスク／フラグバス85を介して並列イ
メージプロセツサセツト72に転送される。このようにし
て並列イメージプロセツサセツト72に情報が送られ多重
画素語の各別の画素を操作する。
このシステムの信頼性はイメージメモリデータの誤り
検出補正を行うことによりさらに高められる。そのため
に誤り検出補正回路105を各64−ビツトイメージメモリ
データバス83に結合し、イメージメモリ82から読出され
たデータが障害を含むか含まないかも監視するようにし
てある。なお詳しくは後述するように誤り検出補正回路
105は、イメージメモリ82に書込まれた各64−ビツトメ
モリ語に対し若干の検査ビツトを生ずる。これ等の検査
ビツトは、回路105の一部を構成するメモリ内の対応す
るアドレスに記憶する。イメージメモリ82を読出すとき
に誤り検出補正回路105は、このようにして読出された6
4−ビツトメモリ語を監視しふたたび対応する検査ビツ
トを生ずる。イメージメモリ82の読出し操作で生じた検
査ビツトは、書込み操作中に検査ビツトメモリ内に記憶
された検査ビツトと比較する。この比較の肯定指示によ
り、イメージメモリ82から読出された64−ビツトデータ
は並列イメージプロセツサセツト72に転送される。この
場合２つの可能な種類の否定の比較がある。「単一ビツ
ト」又は「補正できる」誤りと称する第１の誤りでは、
誤り検出補正回路105に検査ビツトを使い64−ビツトデ
ータを並列イメージプロセツサセツト72に転送するのに
先だつて誤りのビツトを識別しこれを補正することがで
きる。「二重ビツト」又は「補正できない」誤りと称す
る第２の種類の誤りは誤り検出補正回路105によつては
補正することができない。この種の誤りは、イメージメ
モリ82の第２の読出しを実行するか又はホストシステム
によりイメージデータをふたたび生じてイメージメモリ
82にふたたび書込むことによつて処理することができ
る。
ビデオプロセツサ106及びカラー探索テーブル108はイ
メージコンピユータ22のビデオ出力セクシヨンを構成す
る。本発明のビデオ出力セクシヨンは、イメージメモリ
82からデイジタルフレームデータを受け対応するアナロ
グビデオ信号を生じカラーデイスプレイモニタ28を駆動
する。各ビデオプロセツサ110,112,114,116は各イメー
ジメモリプレーン84〜90から64−ビツトの並列カラーデ
ータ情報を受ける。各ビデオプロセツサ110〜116は、64
−ビツトの並列カラーデータ情報を受けてこれを８つの
並列ビツトの高速デイジタルビデオ出力データに変換す
る。ビデオプロセツサ106からのデータ出力の速度は、
ビデオプロセツサ106への並列カラーデータ入力より８
倍早い。各ビデオプロセツサ110〜116は64−ビツトシフ
トレジスタを使い64−ビツト並列データの高速８−ビツ
ト並列データへの変換を行う。
ビデオプロセツサ106からの高速データ出力はカラー
探索テーブル108に加えて出力明暗度データ情報に翻訳
する。たとえば赤のカラー情報を持つイメージメモリデ
ータの処理に専用のビデオプロセツサ110はカラー探索
テーブル108のセクシヨンに８−ビツトとして加えられ
る。８−ビツトの赤カラー情報は256明暗度レベルに対
応する。なお詳しく後述するようにカラー探索テーブル
108は、各ビデオプロセツサ110〜116から８−ビツトデ
ータを受けこのデータを可能な1,600万の明暗度の１つ
に変換する。この結果は、デイジタルアナログ変換器
（図示してない）により変換されアナログビデオ信号と
してカラーモニタ28に出力する。
イメージアルゴリズムプロセツサ 第４図は本発明のイメージアルゴリズムプロセツサ66
（IAP）の主な機能素子を示す。イメージアルゴリズム
プロセツサ66の制御と共にイメージコンピユータ22の一
般的全制御を行うシーケンサ条件付き論理回路130を示
してある。シーケンサ条件付き論理回路130はデータバ
ス96を介する入力としてIAP書込み可能制御記憶装置94
からマイクロコード命令を受ける。前記したようにシー
ケンサ条件付き論理回路130はアドレスバス96を介してI
AP書込み可能制御記憶装置94からアドレス信号を受け
る。シーケンサ回路130の主要な機能回路は条件付きプ
ロセツサ134に接続したシーケンサ制御装置132を含む。
シーケンサ制御装置132はその入力をパイプラインラツ
チ130に接続してある。ラツチ136は、イメージアルゴリ
ズムプロセツサ書込み可能制御記憶装置94からマイクロ
コード命令を受ける。シーケンサ制御装置132の出力は
制御記憶装置アドレスマルチプレクサ138を制御するの
に利用する。マルチプレクサ138の出力はアドレス用のI
AP書込み可能制御記憶装置94に差向ける。又プログラム
スタツクカウンタ140はマルチプレクサ138にアドレスを
転送するように入力を生ずる。次のアドレスインクリメ
ンタ142は、IAP書込み可能制御記憶装置94にジヤンプ形
アドレスを送るように駆動される割込み入力を受ける。
インクリメンタ142はプログラムスタツクカウンタ140か
らアドレス情報を受ける。
イメージアルゴリズムプロセツサ66はさらに、４−ポ
ートレジスタフアイル144、Ｙ−アドレスALU 146、Ｘ−
アドレスALU 148、マルチプライヤ及びALU 150、ウイン
ドウクリツプ制御回路152及び仮想イメージメモリ管理
単位154から成るアドレス計算回路を備えている。この
ような各回路については詳しく後述する。
イメージコンピユータ22の一般的全制御を行う場合
に、シーケンサ130は、制御記憶装置アドレスバス98に
より３つの書込み可能制御記憶装置群に伝送されるアド
レスを生じ制御する回路を備える。又シーケンサ130は
ホストバス34を介する指令に応答してイメージコンピユ
ータ22及びホストシステム50の間にハンドシエーク機能
を生ずる。イメージアルゴリズムプロセツサ66のイメー
ジメモリアドレス計算器セクシヨンからの種種の命令条
件付き機能はシーケンサ130により扱う。さらにシーケ
ンサ130は、サブルーチンのスタツク管理用のレジスタ
と共に即時アドレスデータ入力に応答する回路を備え
る。本発明の好適とする例では、シーケンサ制御装置13
2はテキサス・インスツルメンツ（Texas Instruments）
社製のSN 74 AS 890型の集積回路である。シーケンサ制
御装置132の構造及び作用の詳細を知るには当業者はこ
の制御装置に関連するデータシートを参照すればよい。
なお詳しく後述するようにイメージアルゴリズムプロセ
ツサ66に集積したときに、シーケンサ制御装置132は、
サブルーチン呼出し、条件付き及び無条件の絶対ジヤン
プ及び入力割込みの各信号を支えることができる。シー
ケンサ制御装置132の条件付きセクシヨンは、イメージ
アルゴリズムプロセツサ66及びホストイツタフエース単
位64のアドレス計算器セクシヨンからフラグを受ける。
条件付きプロセツサ134は、次のサイクルで分岐に対す
る判断を実行できるようにフラグの群で論理機能を果た
す。このようにして、高速ホストハンドシエーク機能、
ループ演算、データ依存アドレス指定等のために多量分
岐をシーケンサ制御装置132により支えることができ
る。IAP書込み可能制御記憶装置94からの即値データは
パイプラインラツチ136からシーケンス制御装置132に入
力する。この場合ラツチ136からのデータ出力は即値分
岐アドレスとして利用する。
シーケンサ130は又、イメージアルゴリズムプロセツ
サ66の他の回路に差向けた内部多量導線バスに結合して
ある。とくにシーケンサ130はバツフア（図示してな
い）を経て内部のＡバス、Ｂバス及びＣバスに接続して
ある。イメージアルゴリズムプロセツサ66のアドレス計
算機能は、イメージメモリ82をアドレス指定するのに最
終的に使われるアドレスの計算中にデータを一時的に記
憶するように作用する４−ポートレジスタフアイル144
を備えている。レジスタフアイル144は２つの読出しポ
ートと２つの書込みポートとを持つ。本発明に使うのに
適当なレジスタフアイルはアドバンスド・マイクロ・デ
バイシズ（Advanced Micro Devices）製の集積回路AM 2
9334型である。Ａバス及びＢバスは、レジスタフアイル
144の読出しポートに接続されイメージアルゴリズムプ
ロセツサ66の他の回路にＹ及びＸのアドレスデータを転
送する作用をする32−ビツトバスである。Ｃバス及びＤ
バスも又、イメージアルゴリズムプロセツサ66のアドレ
ス計算回路の出力とレジスタフアイル144の書込みポー
トとの間の結線を形成する32−ビツトバスである。アド
レスデータを計算し或は発生した後、このようなデータ
はＣバス及びＤバスで戻してさらに処理するためにレジ
スタフアイル144に書込むようにする。内部データバス7
0とイメージアルゴリズムプロセツサ66との間の通信は
双方向バツフア装置171を経て行われる。
Ｙ算術演算装置146は、Ａバス及びＢバスに接続した
入力とＤバスに接続されると共にバツフアを経て内部論
理アドレスバス156に分岐する出力とを持つ32−ビツト
回路である。なおとくにＹ−算術演算装置146はＡバス
に接続したＹ−ステツプラツチ158を備えている。マル
チプレクサ160は、それぞれＹ−ステツプラツチ158の出
力とＡバスとに接続した２つの入力を持つ。マルチプレ
クサ160の出力はALU（算術論理演算装置）162の一方の
入力に接続してある。ALU 162の他方の入力はＢバスに
接続してある。ALU 162の出力はバツフア164を経て論理
アドレスバス156に接続してある。さらにALU 162はパイ
プラインラツチ136の出力により制御される。なお詳し
く後述するように論理アドレスバス156は仮想イメージ
管理単位を経てシステムアドレスバス104に接続してあ
る。
Ｙ−算術演算装置146は、外部メモリポインタ計算と
イメージメモリアドレス生成とに使われるＹ形アドレス
を主として計算する。Ｙ−算術演算装置146は、Ｄバス
によりレジスタフアイルに結合されその中に記憶される
「Ｙ＋Ｙステツプ」出力値を生ずる。さらにこの値はＢ
バスでレバスタフアイルからふたたび出力することがで
きる。この場合Ｙ−算術演算装置146はＡバス及びＢバ
ス入力情報を受けることができる。このようにして一時
記憶されたＹ−ステツプ又はＡバスの情報はＢバスの値
に加算することができる。すなわちＹ−算術演算装置14
6はＢバス情報を加算、減算し又はパスすることができ
る。Ｙ−算術演算装置146の出力は論理アドレスバス156
又はレジスタフアイルのポートＤに差向ける。
Ｙ−算術演算装置146と協働してＸ−算術演算装置148
が演算する。Ｘ−算術演算装置148は主としてＸアドレ
スを計算し汎用論理／算術演算を行うように作用する。
Ｘ−算術演算装置148も又32−ビツト回路である。この
回路により、Ｂスプライン、二次曲面等のような種種の
イメージ算術演算の加算又は相乗積の際に高い精度を保
つことができる。Ｙ−算術演算装置146と全く同様に、
Ｘ−算術演算装置148は、レジスタ166にその入力で一時
的に保持されるＸ−ステツプアドレスデータを生ずるこ
とができバイパスマルチプレクサ168を備えている。さ
らにＸ−算術演算装置148は、アドレスビツトを変換す
るビツト変換回路170とフーリエ変換計算を支援するバ
レルシフト回路172とを備えている。Ａバス及びＢバス
のデータを処理することにより、高速フーリエ変換機能
を利用して空間データを周波数分域データに変換するこ
とができる。バレルシフト回路はテキサス・インスツル
メンツ・インコーポレイテツド（Texas Instruments In
corporated）製の集積回路74 AS 8838型から成つてい
る。最後にALU 174は浮動小数点演算を行う。ALU 174の
出力はバツフア176,178を駆動しＣバスと共に内部論理
アドレスバス156にアドレス情報を送る。
Ａバス及びＢバスには16−ビツト×16−ビツト乗算器
／加算器150を接続してある。乗算器／加算器150は二次
及び三次の曲面変換と対線形アドレスＸ−Ｙ計算とに利
用する。このようにして（X+Y*SISE）のようなアドレス
計算を行うことができる。このようなアドレス計算は、
２次元変換、Ｂスプライン及び汎用多項式アドレス計算
に利用される。乗算器／加算器150は、Ａバスからのデ
ータを一時的に保持するＸ・サイズラツチ180により構
成してある。バイパスマルチプレクサ182は、Ａバスの
上下の各半部分と共にＸ−サイズラツチ180の出力に接
続してある。乗算器184は、マルチプレクサ182の出力を
受けALU 186への入力を生ずる。ALU ALU 186への他の入
力は、Ｂバスの半部に各入力を接続した第２のマルチプ
レクサ188により生ずる。ALU 186はパイプラインラツチ
136の出力により制御される。各ALU 162,174,186はフエ
アチヤイルド・セミコンダクタ（Fairchild Semiconduc
tor）製の集積回路74 F 381型でよい。ALU 186はその出
力を各バツフア189,190を経てＣバス及び内部論理アド
レスバス156に接続してある。
又ウインドウクリツプ回路152にＡバス及びＢバスに
接続した種種の入力を設けてある。一般にウインドウク
リツプ回路152は、イメージアルゴリズムプロセツサ66
により生成されるイメージメモリアドレスを監視しこの
ようなアドレスが前もつて定めたウインドウ区域内にあ
るかどうかを判定する。ウインドウ区域は、イメージメ
モリ82内の画素の所望の区域として定義される。イメー
ジアルゴリズムプロセツサ66が前記したアドレス計算器
回路により処理することによつて新らたなアドレスを生
成し、又このようなアドレスが所定のウインドウ内にあ
る場合には、このアドレスはイメージメモリ制御器68に
送られる。しかしウンドウクリツプ回路152によりイメ
ージメモリアドレスが所定のウインドウの外側にあるこ
とを判定すると、イメージメモリ制御器68はもはやこの
ようなアドレスを処理しないようにされる。従つてイメ
ージメモリ82は限界外アドレスによつてはアドレス指定
されない。
ウインドウクリツプ回路152は、Ａバス及びＢバスへ
の種種の配置の接続線を持つ６個の２−入力マルチプレ
クサ192を備えている。各マルチプレクサ192の出力は協
働するラツチ194に接続してある。６個のラツチ194は種
種の配置により４個のデイジタル比較器196に接続して
ある。各ラツチ194の出力は又ＣバスとIAPマスク／フラ
グプロセツサ198とに接続してある。IAPマスク／フラグ
プロセツサ198は比較器196及びラツチ194を監視し各ア
ドレスが画素ウインドウ区域にあるかないかを確認す
る。画素ウインドウ区域は変ることができるから、IAP
マスク／フラグプロセツサ198は現時点の画素ウインド
ウ区域境界を利用できるようにダイナミツクプログラミ
ングを可能にしてある。IAPマスク／フラグプロセツサ1
98はマスク／フラグバス85に接続してある。
第５図は、特定の機能を実施するようにIAP書込み可
能制御記憶装置94からイメージアルゴリズムプロセツサ
66に転送されるマイクロコード命令のフオーマツトを示
す。４種類の汎用形のマイクロコード命令を示してあ
る。後述の付表の第Ｉ表はマイクロコード命令語のビツ
トのフオーマツトとデコード機能とを示す。４つの各基
本形命令語は、45−ビツトマイクロコード命令語の初め
の２つのビツトにより定まる。とくに計算＃１の命令語
200及び計算＃２の命令語202は、即値命令語204及び飛
越し／移動命令語と共に定義される。命令語の２−ビツ
トのフイールドはたとえば命令語200内の基準文字208と
称する。サブモードビツト210,212は、２種類の即値命
令及び飛越し／移動命令をさらに定義するように即値命
令語204及び飛越し／移動命令語を協働させる。
計算＃１の命令語200は、並列式を実施するようにイ
メージアルゴリズムプロセツサ66の装置を制御する付加
的なビツトを含む。計算＃２の命令後202は、イメージ
メモリアドレスを処理するようにＸ−算術演算装置148
及び乗算器回路150を制御するのに利用する。即値型の
マイクロコード命令語204は、イメージアルゴリズムプ
ロセツサ66でイメージアドレスデータを処理する際に一
定の値で使うようにIAP書込み可能制御記憶装置94から
即値を転送する機構である。最後に飛越し／移動マイク
ロコード命令語206により、イメージアルゴリズムプロ
セツサ66内で各命令の順序づけと１つの記憶場所へのイ
メージアドレスの移動とができる。
各マイクロコード命令語の残りのフイールドは、付表
の第Ｉ表ないし第Ｖ表に記載された付加的なデータフイ
ールドを含む。４−ポートレジスタフアイル144はこの
ような各ポートに協働させた６−ビツト語により制御さ
れる。しかしポートB,Dが命令語の同じビツト構成でア
ドレス指定されるから３つの６−ビツト語が必要なだけ
である。イメージアルゴリズムプロセツサ66のシーケン
サ130は、第Ｉ表で定義される機能を持つ６−ビツトフ
イールドにより制御される。シーケンサのフイールド
は、問題の特定のマイクロコード命令語モードに従つて
サイズが変る。たとえば計算＃１のモードは２−ビツト
シーケンサ制御フイールドだけしか含んでいないが計算
＃２のモードは４−ビツトシーケンサ制御フイールドに
より特定される。飛越し／移動＃２モードは５−ビツト
制御フイールドを特徴とするが、飛越し／移動＃１モー
ドは全６−ビツトシーケンサ制御フイールドを特徴とす
る。シーケンサ命令は、打切りの制御フイールドが第Ｉ
表に示した対応する上位ビツト位置になるように配置す
る。
第II表は、イメージアルゴリズムプロセツサ66の演算
回路を制御するマイクロコード命令を示す。Ｙ−算術演
算装置146は、Ｂバスにデータを通し、Ａバスデータ及
びＢバスデータを加算し、Ｂバスデータを増分し又はＢ
バスデータを減分することに対応する４つの状態を規定
する２−ビツトフイールドにより制御する。
Ｘ−算術演算装置148は、Ｙ−算術演算装置146より多
い機能を生じ、すなわち一層多くの機能を特定する。一
層大きいフイールドを特徴とする。Ｘ−算術演算装置14
8は第II表に示した４−ビツトフイールドにより制御さ
れる。Ｘ−算術演算装置148の４−ビツトフイールドに
より特定される16の機能はこの表に示してある。即値＃
２モードではＸ−算術演算装置148は第IIC表に示した２
−ビツトフイールドだけにより制御される。前記したよ
うにＸ−算術演算装置148はバレルシフト回路172及びビ
ツト変換回路170を備えている。回路170は第II表に示し
たように３−ビツトフイールドにより制御される。図示
してないがバレルシフト計数はマイクロコード命令フイ
ールドの５−ビツトを占める。
前記したようにイメージアルゴリズムプロセツサ66
は、内部データバス（IDB）70に対するインタフエース1
71を備えている。インタフエース171は第IV表に定めら
れた１−ビツトフイールドにより制御される。付加的な
イメージアルゴリズムプロセツサバスはアドレスバス15
6及びマスク／フラグバス85を含む。アドレスバス156の
制御は第IV（Ｂ）表及び第IV（Ｃ）表に示してある。第
IV（Ｃ）表は、モードの１つが単一のマイクロコード命
令語ビツトだけしか必要としないアドレスフイールドに
関連する。
マスク／フラグバス85はイメージアルゴリズムプロセ
ツサ66の外部で作用する。マイクロコード命令語の単一
ビツトは、マスク／フラグバス85はこのバスで出力を作
用可能にするかしないかを定める。マスク／フラグバス
85は、このようなバスへのデータ値出力が制御信号をマ
イクロコードで出した後／サイクルを生ずるパイプライ
ン型である。
イメージアルゴリズムプロセツサ66のＣバスは性質が
複雑であり従つて５−ビツトフイールドを必要とする。
マイクロコード命令語内の他のフイールドの場合と同様
に、Ｃ−バスフイールドは命令モードに依存する。即時
の＃１モード及び飛越し／移動＃２モードでは５つの制
御ビツトを利用する。計算＃１モード及び計算＃２モー
ドでは３つの制御ビツトを使う。第IV表は５−ビツトＣ
バスフイールドの機能を示す。第IV表B,C及びＤは、前
記したモードで利用されるＣ−バスのそれぞれ3,2及び
１のビツトフイールドを示す。
IAP書込み可能制御記憶装置94からイメージアルゴリ
ズムプロセツサ66へのマイクロコード命令語入力におけ
る種種の他のビツトは、イメージアルゴリズムプロセツ
サ66の他の回路に対し制御を行うように機能する。とく
に第Ｖ表（Ａ）は、Ａバス及びＢバスによる入力は各算
術演算装置に配分されるような性質を定める４−ビツト
入力選択フイールドを示す。入力選択フイールドの使用
により、Ｙ−算術演算装置146及びＸ−算術演算装置148
は、Ａバス及びＢバスのビツトを使い制御することがで
きる。同様に種種のラツチを第Ｖ表（Ｂ）に示した４−
ビツトマイクロコード命令フイールドにより制御するこ
とができる。Ｘ−Ｙレジスタラツチフイールドであるこ
のフイールドは、イメージアルゴリズムプロセツサ66の
Ａバス及びＢバスからロードされるＸ−Ｙレジスタに対
するラツチ選択を定義する。ウインドウクリツプ制御装
置152に含まれるレジスタのうちの６個をｘ−min、ｘ−
max、ｘ−アドレス、ｙ−min、ｙ−max、ｙ−アドレス
と称する。その他の制御されるレジスタは、それぞれｙ
−加算器、ｘ−alu及び乗算器／加算器150の一部として
ｙ−ステツプ、ｘ−ステツプ及びｘ−サイズを含む。
第Ｖ表（Ｃ）は、１ビツトだけのレジスタラツチ制御
を行うこれ等のモードに利用できるＸ−Ｙレジスタラツ
チ機能を指示する。
第Ｖ表（Ｄ）は、Ａバスのデータが即値＃２モードの
即値データフイールドから生ずるのか又はイメージアル
ゴリズムプロセツサ66のアドレス生成器状態レジスタか
ら生ずるのかを判定する状態／即値選択制御ビツトを示
す。状態レジスタのほかに、又定数レジスタもＡバスで
送る。第Ｖ表（Ｄ）は又Ａバスで送る状態レジスタ及び
定数レジスタのビツト位置を示す。零のビツト値は即値
データフイールドを選択する作用をするが、１つの値は
状態／定数レジスタを選択する。又状態／選択制御ビツ
トは、Ａバスで送られるデータがレジスタフアイル144
のＡポートから生ずるか又は状態／定数レジスタから生
ずるかを判定する。零のビツト値はＡポートを選択する
作用をするが、１の値は状態／定数レジスタを選択す
る。この制御ビツトは飛越し／移動＃２モード命令に利
用する。又割込み肯定応答制御ビツトをマイクロコード
命令語内に設け、フイールドが１つの値を持つ場合に未
決定の割込みフラグをクリアするようにする。この制御
フイールドは飛越し／移動＃１モード命令内にある。
イメージアルゴリズムプロセツサ66の構造を述べた
が、次にその詳細な動作を述べる。マイクロコード命令
語によりイメージアルゴリズムプロセツサ66に対する通
信パイプラインラツチ136を経て行われる。パイプライ
ンラツチ136は、イメージアルゴリズムプロセツサ66の
回路を制御するように種種の語フイールドに対応する若
干の出力を持つ。イメージアルゴリズムプロセツサ66の
種種の回路には、各命令語のモードビツト及びフイール
ドビツトを復号し実施しようとする機能を判定するよう
にするデコーダ（図示してない）を設けてある。パイプ
ラインラツチ136は、イメージアルゴリズムプロセツサ6
6の各回路にクロツクパルスに応答して電流命令を送る
ように命令語を記憶するレジスタを備えている。シーケ
ンサ130の一部を構成するシーケンサ制御装置132は又、
IAP書込み可能制御記憶装置94から命令を受ける。シー
ケンサ制御装置132は、プログラムスタツクレジスタ14
0、次のアドレスインクリメンタ142、制御記憶装置アド
レスマルチプレクサ138及び条件付きプロセツサ134と協
働して動作する。プログラムスタツクレジスタ140は、
サブルーチン呼出し命令を実行したときに復帰アドレス
を記憶する作用をする。制御記憶装置アドレスマルチプ
レクサ138は、プログラムスタツクレジスタ140により記
憶されたアドレスがIAP書込み可能制御記憶装置94への
出力であるかどうか、又は次のアドレスインクリメンタ
142がIAP書込み可能制御記憶装置94にアドレスを出力す
るかどうかを制御する。シーケンサ制御装置132には条
件付きプロセツサ134から信号ビツト入力を送られ、条
件が真でない場合に次の順次アドレスによりIAP書込み
可能制御記憶装置94を読出し、又このような条件が真で
ある場合には飛越しアドレスを実行するようにする。条
件付きプロセツサ134には、このような入力を符号化し
単一の出力フラグをシーケンサ制御装置132に送る多量
入力を設けてある。
前記したように４−ポートレジスタフアイル144は２
つの読出しポート及び２つの書込みポートを持つ。Ａポ
ート及びＢポートは読出しポートであるがＣポート及び
Ｄポートは書込みポートである。このような各ポート
は、レジスタフアイルポートと同じアルフアベツトによ
り示した32−ビツトバスに接続してある。すなわちレジ
スタフアイル144は、３つのアドレスを同時に受けてＣ
ポート及びＤポートによるデータ書込み動作とＡポート
及びＢポートによるデータ読出し動作を同時に実行する
ように作用する。重要なこととして単一のクロツクサイ
クルで、Ａポート又はＢポートから読出されたデータ
は、イメージアルゴリズムプロセツサ66により処理さ
れ、Ｃポート又はＤポートを介しレジスタフアイル144
に書込むことができる。データの書込みはこのようなサ
イクル中に同じレジスタフアイル記憶場所に行われる。
レジスタフアイル144、Ｙ−算術演算装置146及びＸ−
算術演算装置148は一緒に機能してイメージメモリアド
レスを生成しイメージメモリ82をアドレス指定する。ベ
クタアドレスは、レジスタフアイル144からＡバスにＸ
−ベクタアドレスを又ＢバスにＹ−ベクタアドレスをそ
れぞれ出力することによりラスタアドレスに変換する。
すなわちこの動作ではXSTEP及びYSTEPの各パラメータを
初期設定する。各マルチプレクサ160,168のXSTEP及びYS
TEPの各出力はそれぞれＸ−算術論理演算装置162及びＹ
−算術論理演算装置174への入力になる。Ｙ−算術論理
演算装置162の出力はＹ＝Ｙ＋（YSTEP）を構成する32−
ビツト語である。Ｘ−算術論理演算装置の出力はベクタ
アドレスＸ＋（XSTEP）を定める。すなわちＸ−ベクタ
及びＹ−ベクタはレジスタフアイル144から出力される
から、同じヘクタアドレスがそれぞれXSTFP及びYSTEPに
より増分され前記のベクタアドレスを生ずる。各ベクタ
アドレスは又Ａバス及びＢバスでウインドウクリツプ回
路152に利用できる。実際上このアドレスは、このよう
なアドレスが所定のウインドウの外側にあり従つてイメ
ージメモリ82のアドレス指定に使つてはならないことを
ウインドウクリツプ回路152が認めたときにクリツプさ
れる。ウインドウクリツプ回路152は、スクリーンから
はずされる所望のイメージ寸法の部分に関与するアドレ
スを規定するのに必要である。
本発明によればイメージメモリ82の物理的寸法は、イ
メージメモリ82の表示できる部分よりはるかに大きく
て、生成されるアドレスは、観察しようとするイメージ
の所望の部分を仕切るウインドウに対応しなければなら
ない。可視区域のウインドウは、ウインドウクリツプ回
路152のプログラマブルパラメータを変えることにより
動かすことができるのはもちろんである。
イメージアルゴリズムプロセツサ66の乗算器／加算器
回路150はＡバス及びＢバスに接続され次の式、すなわ
ち論理アドレス＝（Ｘ＋（Y*Ｘサイズ））に従つてアド
レスを生成する。乗算器／加算器回路150は、１本のラ
スタ線のサイズを一時的に保持するＸ−サイズラツチ18
0を備えている。マルチプレクサ182はそれぞれＡバスに
接続した２つの入力を持つ。このようにしてＡバスの上
位16−ビツトを32−ビツトＡバスの下位16ビツトとは別
個に処理することができる。マルチプレクサ182の出力
は、計算Y*Ｘサイズを行う16−ビツト乗算器184に接続
してある。乗算器／加算器回路150は又、上位及び下位
の16−ビツト語を処理するようにＢバスに接続した１対
の入力を持つ第２のマルチプレクサ188を備えている。
乗算器184及びマルチプレクサ188の出力は32−ビツト算
術論理演算装置186の各入力に結合する。32−ビツト算
術論理演算装置186の出力は内部アドレスバス156に結合
しイメージメモリ18に物理アドレスを加える。
なお詳しく後述するように論理アドレスは、先ず仮想
イメージメモリ管理単位154により処理しイメージメモ
リ82に対し物理メモリアドレス指定を行うようにする。
内部アドレスバス156と仮想イメージメモリ管理単位154
の出力とはマルチプレクサ195に結合する。マイクロコ
ード制御によりマルチプレクサ入力のうちいずれがラツ
チ197に又各バツフアを経てシステムアドレスバス104に
出力するかを選択する。マルチプレクサ195によりイメ
ージアルゴリズムプロセツサ66は、メモリ管理を必要と
しないたとえばオンスクリーンメモリ管理単位154によ
り管理しない例では仮想イメージメモリ管理単位154を
バイパスすることができる。従つて内部アドレスバス15
6はマルチプレクサ195を介してシステムアドレスバス10
4に結合する。
ウインドウクリツプ回路152は、Ａバス又はＢバスか
ら協働するラツチ194に16−ビツト語を差向けるように
若干の16−ビツトマルチプレクサ192を備えている。６
個のラツチは、ウインドウ自体を仕切る２つのＸ座標及
び２つのＹ座標と問題の画素を定めるＸ及びＹとに対応
する。
第６図は本発明のイメージメモリ82の物理的寸法を示
す。境界214により示した典型的イメージメモリ82の物
理的寸法は4K画素×4K画素である。対応する画素に減小
したイメージはイメージメモリ82の物理的寸法の主要部
分を占めることができる。しかし現用のデイスプレイス
クリーンの寸法によつて全部の画素をデイスプレイ28に
単一のイメージとして表示することはできない。むし
ろ、デイスプレイ28で見るには画素のウインドウ216だ
けしか選定されない。普通のデイスプレイスクリーンに
適合するには、最小のデイスプレイ寸法すなわちウイン
ドウ216は256画素×256画素である。高い解像度のデイ
スプレイウインドウは1280水平画素×1024垂直画素から
成る。その他の画素デイスプレイ形状のものを使つても
よいのはもちろんである。ウインドウ216は、たとえば
パン操作又はスクローリング操作の間に物理的デイスプ
レイ区域214内で動かすことができる。
ウインドウ216内の画素をビデオデイスプレイ28に表
示しようとすれば、このようなウインドウはイメージア
ルゴリズムプロセツサ66により、座標X0，Y0を持つ上部
左すみ部及び座標X1，Y1により定まる下部右すみ部とし
て定めることができる。このウインドウ内の問題の画素
はX,Yとして表わされる。ウインドウクリツプ回路152
は、ウインドウ216内に生成アドレスを保持しIAPマスク
／フラグプロセツサ198によりフラグを生じてイメージ
メモリアドレスがウインドウ216の外側にあるかないか
を示すようにする。IAPマスク／フラグプロセツサ198は
比較器196及びラツチ194に応答して問題の画素がイメー
ジメモリ82の非能動上部部分218、非能動右部分220、下
部部分222又は左部分224のいずれにあるかを定める。ウ
インドウ外側の指示を与える。見ることのできないイメ
ージメモリ82の部分はセクシヨン226として示してあ
る。係数、即値結果又は命令のようなイメージ処理デー
タはメモリセクシヨン226に記憶することができる。
X0，Y0及びX1，Y1のパラメータを変えることにより、
ウインドウ216を物理的イメージメモリ区域214で動かし
全イメージの種種の部分を表示することができる。要す
るにウインドウ216は、全物理的メモリ214のまわりでそ
の中に記憶された全イメージを見るようにパンすること
ができる。３対のX,Y座標はウインドウクリツプ回路152
の16−ビツトラツチ194に対応する。各ラツチ194の出力
は若干の比較器196に接続され問題の画素（X,Y）が座標
X0，Y0及び座標X1，Y1により定めた境界内にあるかどう
かを比較するようにする。第１及び第２の比較器はそれ
ぞれＸをX0に対し又ＸをX1に対し比較する。第２の組の
比較器はＹをY0に対し又ＹをY1に対し比較する。X0がＸ
より小さく又X1がＸより大きい場合には問題の画素は所
定のウインドウ216内で横方向の位置決めが行われる。
又Y0がＹより小さくY1がＹより大きい場合には問題の画
素はウインドウ216内で垂直方向の位置決めが行われ
る。
要するにイメージアルゴリズムプロセツサ66はX,Yア
ドレスを線形アドレスに変換する。この場合線形アドレ
スはウインドウクリツプ回路152により試験され、新ら
たに生成したアドレスが所定のウインドウ216の区域内
にあるかどうかを確認することができる。次いで線形ア
ドレスは物理アドレスに変換されイメージメモリ82をア
ドレス指定する。重要なこととして前記の３つの活動は
すべてイメージアルゴリズムプロセツサ66の１サイクル
で生ずる。線形アドレスを物理アドレスに変換する方法
は仮想イメージメモリ管理単位154についてなお詳しく
後述する。
イメージメモリ制御器 前記したようにイメージメモリ制御器68はイメージメ
モリ82のビデオDRAMのアドレス指定を管理し制御する。
第７図、第８図、第９図、第10図、第11図、第12図、第
13図及び第14図はイメージメモリ制御器68の主要機能を
ブロツク図で示す。イメージメモリ82のビデオDRAMに必
要なマスタタイミング信号、ビデオ信号及び全部のリフ
レツシユ信号は、イメージメモリ制御器68により生成す
る。さらにイメージメモリ制御器68は、イメージアルゴ
リズムプロセツサ66から線形アドレスを受け、このよう
なアドレスをイメージメモリ82のビデオDRAM用の適当な
行及び列の物理アドレスに翻訳する。イメージメモリ制
御器68は若干のプログラマプルパラメータを持ち、独立
の２ポートビデオDRAMデバイスにより多数の画素に高速
で出力することができるように高度の融通性を生ずる。
本発明の重要な特長によればイメージメモリ制御器68は
イメージメモリ82のビデオDRAMを制御するように構成さ
れ、その直列シフトレジスタのローデイングに、普通の
フレーム記憶装置の場合とは異なつて水平ビデオフレー
ミングインタバルに一致する必要がないようにしてあ
る。すなわちイメージメモリ制御器68はたとえば出力へ
の画素の直列シフト中に各ビデオDRAMの256−ビツトシ
フトレジスタに高速でふたたびロードすることができ
る。このことは、ビデオデイスプレイ28に生ずる可視表
示の異常を伴わないで、水平ビデオ走査の任意の部分中
にできる。
第７図に例示したようにイメージメモリ制御器68は、
ビデオ状態マシン228により制御されるスクリーンフレ
ツシユ制御器230とビデオDRAMチツプリフレツシユ制御
器232とイメージアルゴリズムプロセツサアドレスイン
タフエースポート234とを備えている。スクリーンリフ
レツシユ制御器230及びビデオDRAMリフレツシユ制御器2
32と共にIAPアドレスポート234は、イメージメモリ82に
アドレスを転送するのにどの回路が能動であるかを選択
するマルチプレクサ236に接続してある。又各制御器23
0,232及びIAPアドレスインタフエースポート234からの
メモリアクセスリクエストを優先させるアービタ（arbi
ter）回路238を示してある。
スクリーンリフレツシユ機能は、イメージメモリ82を
持つ各ビデオDRAM集積回路の直列シフトレジスタ部分の
ローデイングを制御するようにしてある。DRAMリフレツ
シユ機能は各ビデオDRAMのランダムアクセスメモリ部分
のダイナミツクメモリセルをリフレツシユするようにし
てある。イメージアルゴリズムプロセツサアドレスイン
タフエースポート234によりアドレス情報をイメージア
ルゴリズムプロセツサ66及びイメージメモリ82の間に送
り、並列イメージプロセツサ72により供給されるデータ
を使いメモリ82の読出し書込みのためにイメージメモリ
アクセスを協働させる。
とくにビデオDRAMリフレツシユ制御器232はリフレツ
シユサイクルによりイメージメモリ82のビデオDRAMのリ
フレツシユ演算を実施するようにアドレス及びリクエス
トを生成する。又サイズ、線幅、水平線の開始アドレ
ス、水平オフセツト値等のようなイメージメモリの多く
のパラメータに対応するスクリーンリフレツシユ制御器
230を設けて、ビデオDRAMの直列シフトレジスタを調時
状態で逐次にロードしシフトしてモニタ28にラスタ走査
画素データを送るようにする。又スクリーンリフレツシ
ユ制御器230はこのようなパラメータを監視して、ビデ
オDRAMの直列シフトレジスタが水平走査中の任意のとき
に高速でロードされることができるようにしてある。イ
メージアルゴリズムプロセツサアドレスインタフエース
ポート234はイメージアルゴリズムプロセツサ66及びイ
メージメモリ制御器68の間にインタフエースを形成しこ
れ等の間にアドレス情報を通す。
ビデオ状態マシン228はスクリーンリフレツシユ制御
器230のスクリーンリフレツシユ動作に必要なタイミン
グ信号を生ずる。本発明の好適とする例では、ビデオ状
態マシン228はRS−170 Aビデオタイミング仕様と互換性
のあるタイミング信号を生ずる。マルチプレクサ236及
びイメージメモリタイミング制御器238は、スクリーン
フレツシユ制御器230、ビデオDRAMリフレツシユ制御器2
32及びイメージアルゴリズムアドレスインタフエースポ
ート234からのアドレス情報を協働させ従つてイメージ
メモリ82を駆動するようにする。イメージメモリタイミ
ング制御器238は、スクリーンリフレツシユ制御器230、
ビデオリフレツシユ制御器232及びイメージアルゴリズ
ムプロセツサアドレスインタフエース234からのリクエ
ストを調停してイメージメモリ82に対しアクセスする。
イメージメモリタイミング制御器238は互いに異なる種
類及び構成のビデオDRAMデバイスと互いに異なる構成の
イメージメモリ82とを支援するようにプログラマブルに
してある。
ビデオDRAMリフレツシユ制御器232は第８図に詳細に
示してある。ビデオDRAMリフレツシユ制御器232は、制
御器238の種種のタイミング制約及び動作を規定するよ
うに若干のプログラマブルレジスタを持つバスインタフ
エース240を備えている。又リフレツシユインタバルタ
イマ242、リフレツシユリクエスト制御器244、バンクア
ドレスカウンタ246及び行アドレスカウンタ248を設けて
ある。
バスインタフエース240は、ビデオDRAMのリフレツシ
ユパラメータを制御するようにプログラムを定めること
のできる若干のレジスタを備えている。バスインタフエ
ース240には、どのレジスタにデータを書込むか又はど
のレジスタからデータを読出すかを選択するようにREGA
D（Ｏ）を設けてある。20−ビツト入力IMCDB（19:0）双
方向バスは、バスインタフエースレジスタに書込もうと
する又はこれ等のレジスタから読出そうとするデータビ
ツトを搬送するように設けてある。又バスインタフエー
ス240への入力としてDRAMリフレツシユ制御器チツプ選
択（DRCCS）信号を送り、DRAMリフレツシユ制御器232の
プログラマブルレジスタに又はこれ等のレジスタからデ
ータ転送ができるようにしてある。プログラマブルレジ
スタを読出すか又は書込むかどうかは信号IMCWEにより
制御する。
DRAMリフレツシユ制御器232内でプログラム可能な各
パラメータは、イメージメモリ82内に構成したイメージ
メモリバンクの数と各ビデオDRAMデバイス内でリフレツ
シユしようとする行の数とを含む、各リフレツシユサイ
クルの間のPCLK（プロセツサクロツク）クロツクサイク
ルの数と256で割つたビデオDRAM行当たりのビツトの数
とも又プログラム可能である。最後に述べたパラメータ
は、リフレツシユリクエストアドレス指定に有効になる
最下位アドレスビツトを定めるのに有効である。１の値
は、リフレツシユを必要とする各ビデオDRAM内に256ビ
ツトのあることを指示する。リフレツシユアドレスの８
つの最下位ビツトは、列アドレスであり、DRAMリフレツ
シユ制御器232によりメモリ82のビデオDRAMに転送され
ない。
バスインタフエース240は、バンクアドレスカウンタ2
46に出力３−ビツト信号を送りどのバンクのビデオDRAM
をリフレツシユするかを指示し又行アドレスカウンタ24
8に差向ける10−ビツト行計数信号を送りリフレツシユ
しようとするビデオDRAM行のアドレスを特定するように
する。リフレツシユインタバル信号は又バスインタフエ
ース240によりリフレツシユインタバルタイマ242に出力
されリフレツシユしようとする選定した行及びメモリバ
ンクのタイミングを制御するようにする。基本リフレツ
シユタイミング（PCLK）信号はビデオ出力セクシヨン10
6によりDRAMリフレツシユ制御器232に供給される。デイ
バイド−バイ−２回路250は基本の74.4＋1 secのクロツ
クパルス（DRCCLK）をDRAMリフレツシユ制御器232の種
種の回路に送る。ビデオDRAMタイミング制御器238から
供給される。DRAMリフレツシユ肯定応答信号（DRRFAC
K）は、要求されたビデオDRAMリフレツシユサイクルの
進行中であることを知らせる。
スクリーンリフレツシユ制御器230、DRAMリフレツシ
ユ制御器232及びイメージアルゴリズムプロセツサアド
レスインタフエースポート234が非同期的に動作してこ
のような各回路がイメージメモリ82のアクセスを要求す
るようにすることが大切である。すなわち種種のリクエ
ストの優先順位を定め所定の優先順位に従つてこのよう
なリクエストにサービスするようにアービタ回路を設け
てある。本発明によればビデオDRAMシフトレジスタのス
クリーンリフレツシユ機能は最高優先性を与えられ、こ
れに次いでダイナミツクランダムアクセスメモリセルの
リフレツシユを行い次いでイメージアルゴリズムプロセ
ツサからアドレスリクエストを受ける。アービタすなわ
ち優先順位エンコーダはビデオタミング制御器について
後述する。
どの場合にもビデオDRAMリフレツシユ制御器232は、
バスインタフエース240内のリフレツシユインタバルレ
ジスタによりプログラムされるように、DRAMリフレツシ
ユメモリサイクルを周期的に要求するようにプログラム
する。プログラマブル入力パラメータにより定めたよう
にDRAMリフレツシユ制御器232は特定の構成を持つイメ
ージメモリ82中に存在する全部のアドレス及びバンクを
順序付けする。プログラムドリフレツシユインタバル
は、全部のバンク内の全部のDRAM行が使用される特定の
ビデオDRAMチツプの製造業者により指定されるリフレツ
シユインタバル内でアクセスされリフレツシユされるよ
うに選定しなければならない。通常各ビデオDRAMチツプ
の各行は約4 msecごとにリフレツシユしなければならな
い。
なお詳しく述べるとリフレツシユインタバルタイマ24
2は、DRAMリフレツシユサイクルに対し基本のタイミン
グ周期を生成するタイミング手段を備えている。12−ビ
ツトダウンカウンタは、若干の減少計数後にこのカウン
タが終端計数に達するリフレツシユインタバルパラメー
タでプログラム可能である。リフレツシユインタバルタ
イマ242によりDRAMされる終端計数（TC）はリフレツシ
ユリクエスト制御器244に入力されビデオ出力リフレツ
シユサイクルを開始する。終端計数に応答し又内部のプ
ログラムされた行−サイズパラメータに従つてDRAMリフ
レツシユサイクル（DRRFREQ）に対しビデオタイミング
制御器にリクエストを出力する。行−サイズパラメータ
に基づいてリフレツシユリクエスト制御器244は、使用
される特定のビデオDRAMデバイス内でリフレツシユしな
ければならない行数に基づいてアドレス要求変化に対応
しなければならない。バンクアドレスカウンタ246及び
行アドレスカウンタ248は、クロツク信号と共にリフレ
ツシユ制御器244及びバスインタフエース240から出力を
受けて３−ビツトバンクアドレスリフレツシユ信号及び
10−ビツト行アドレス信号を生成し選定したビデオDRAM
をリフレツシユする。
イメージメモリ制御器68のスクリーンリフレツシユ機
能を第９図の回路により示してある。スクリーンリフレ
ツシユ制御器230は、デイスプレイの上部左すみ部X0，Y
0（第６図）と協働するイメージメモリ82内の開始アド
レス記憶場所、ビデオDRAMサイズ、イメージメモリアド
レス端X1，Y1、イメージメモリ幅及び水平オフセツト値
のようなパラメータを記憶する若干のプログラマブルレ
ジスタを備えている。これ等のパラメータの若干は、可
視の又は物理イメージメモリに対する能動イメージメモ
リを示す第６図に例示してある。前記したように可視の
イメージメモリは、スクリーン寸法に対応する一層小さ
い能動イメージメモリ216では4K×4Kの画素の大きさで
ある。又種種の画素の変換及び処理に必要な係数及びそ
の他のデータを記憶するイメージメモリ226の不可視部
分も示してある。可視のイメージメモリでは画素X0，Y0
はベース点すなわち開始点を表わすが、画素X1，Y1はイ
メージメモリ端を示す。
第９図のスクリーンリフレツシユ制御器230は、24−
ビツト入力バスIMCDBを介してプログラムすることので
きる若干のプログラマブルレジスタ群254を示す。レジ
スタ群254は、表示開始レジスタ256、VRAMサイズレジス
タ258イメージメモリ終端レジスタ260、イメージメモリ
幅レジスタ262及び水平オフセツトレジスタ264から成つ
ている。各レジスタ256〜264は出力をマルチプレクサ26
6に接続してある。第２のプログラマブルレジスタ群268
は、アキユムレータ＃１レジスタ270、アキユムレータ
＃２レジスタ272、最終開始アドレス（LSA）レジスタ27
4及び予備レジスタ276から成つている。このレジスタ群
268の出力は第２のマルチプレクサ278の各入力に結合し
てある。
各マルチプレクサ266,278はそれぞれ、算術論理演算
装置（ALU）280の入力に接続した24−ビツトバスを持
つ。ALU 280の入力ポートＡはレジスタ群268と協働する
が、ALU 280の入力ポートＢは群254の各レジスタに接続
してある。ALU 280の出力は、スクリーンリフレツシユ
アドレスレジスタ284と共にVRAM空レジスタ282に接続し
てある。スクリーンリフレツシユアドレスレジスタ284
はVRAM制御器に23−ビツト出力信号（SCRA）送る。VRAM
空レジスタ282の内容はVRAM空カウンタ286にロードする
ことができる。
早期リクエスト計数（ERC）レジスタ288はIMCDBバス
からロードすることができる。早期リクエスト計数レジ
スタ288の内容は協働するERCカウンタ290にロードする
ことができる。水平計数レジスタ292は行終り（EOLN）
入力バスを介してロードされる。水平計数レジスタ292
からの14のビツトは比較器294の入力Ａにロードするこ
とができる。比較器294の入力Ｂにはレジスタ296が協働
している。レジスタ296はイメージメモリ82の幅を識別
するパラメータを保持する。オフスクリーン（OFFSCREE
N）出力は比較器294からイメージコンピユータ22のビデ
オ出力セクシヨンに送られる。制御シーケンサ300は第
９図に示した各回路を制御する。論理ORゲート302はそ
の入力を制御シーケンサ300及びVRAM空カウンタ286に接
続してVRAM制御器にスクリーンリフレツシユリクエスト
信号（SCRRFREQ）を送る。スクリーンリフレツシユ制御
器230に各カウンタ及び各レジスタ用に供給される基本
タイミング信号はSCLKである。
イメージメモリ82の能動部分は、表示しようとする所
望のイメージを表わす画素領域を含む。X0，Y0により識
別した画素は、表示開始レジスタ256に記憶される表示
開始パラメータを規定する。このパラメータは、ビデオ
デイスプレイに表示しようとする第１ラスタ走査線の画
素の行内の第１の画素を規定する。この例では2k画素で
あるイメージメモリ幅は又、レジスタ262に記憶される
パラメータを規定する。水平オフセツトは、可視のイメ
ージメモリの左縁に対する能動イメージメモリの左縁の
水平変位を規定する。このオフセツトパラメータは第９
図にレジスタ264に記憶されるものとして示してある。V
RAMサイズ又はシフトレジスタ長さは、使用ビデオDRAM
の種類を規定するがこの例では、メモリシフトレジスタ
デバイスの長さより１だけ少ないことを表わす数字255
でプログラムしてある。後述のようなビデオDRAMは、25
6ビツトのイメージデータを記憶シフトする256個の直列
シフトレジスタセルを持つ。画素場所X1，Y1は、レジス
タ260に記憶されるイメージメモリ終端場所を規定す
る。
レジスタ群254内に互いに異なる値又はパラメータの
プログラミングを行うことにより、能動イメージ領域を
動かして、全イメージのうちイメージメモリ82の4k×4k
の可視部分214内にあるほぼ任意のイメージ部分を可視
にすることができる。とくに協働するレジスタ256,264
内の表示開始及び水平オフセツトのパラメータはスクロ
ーリング又はパンの機能に対応する。
前記したように５個のプログラマブルレジスタの群25
4はイメージメモリ制御器データバスIMCDBを介して読出
し又は書込むことができる。レジスタ群254の各プログ
ラマブルレジスタのマルチ−ビツト出力はマルチプレク
サ266に入力する。マルチプレクサ266の出力は加算器又
は算術論理演算装置280の24−ビツト入力として送られ
る。算術論理演算装置280への他の入力は、レジスタ群2
68から誘導される入力を持つマルチプレクサ278の出力
から成る24−ビツト入力である。マルチプレクサ266,27
8はシーケンサ300の制御を受ける。
前記したように水平カウンタ292は、ビデオ状態マシ
ンにより供給される行終り入力を受け早期リクエストカ
ウンタ290を始動するのに利用する。水平カウンタ292の
出力は比較器294に結合してあるが、メモリ幅パラメー
タは比較器294への別の入力として保持され送られる。
比較器294はイメージメモリ幅パラメータをビデオ表示
線を構成する画素線の長さと比較し、能動イメージメモ
リ境界に出会うと出力を生ずる。画素線幅がイメージメ
モリ幅より大きいときはオフスクリーンの指示を生じ、
これにより対応する境界外線形アドレスがイメージメモ
リに結合されないでビデオデイスプレイにより黒色縁を
表示する。この状態はたとえば、能動イメージメモリの
スクローリング又はパンニングがイメージメモリ82の可
視部分214の4k×4kの境界を越えて延びるときに生ず
る。
早期リクエスト計数レジスタ288は、早期リクエスト
カウンタ290により機能して、優先事象たとえばビデオD
RAMシフトレジスタのローデイングが迫つていることを
イメージメモリ制御器アービタ（図示してない）に先回
り指示を行うようにプログラム可能である。ERCカウン
タ290は入力として水平同期信号を受けるが、早期リク
エスト計数レジスタ288はイメージメモリ制御器データ
バスIMCDBからロードすることができる。ERCカウンタ29
0の出力はビデオVRAM空カウンタ286に結合してある。ビ
デオVRAM空カウンタ286はレジスタ282からプリセツトす
ることができる。レジスタ282は算術論理演算装置280の
出力からロードされる。ビデオVRAM空カウンタ286は、
ビデオDRAMチツプの直列シフトレジスタが空であるとき
すなわち最後のビツトを256−ビツト直列シフトレジス
タからシフトしたときを指示する。ビデオVRAM空カウン
タ286の出力は、論理OR機能により制御シーケンサ300の
次の水平ラインシフトレジスタリクエスト出力（NEXT H
LN SRREQ）と論理的に組合せる。従つてビデオDRAM制
御器にスクリーンリフレツシユリクエスト出力が送られ
スクリーンリフレツシユサイクルを要求する。算術論理
演算回路280の出力は、スクリーンリフレツシユアドレ
スを規定する23−ビツト出力を生ずるスクリーンリフレ
ツシユアドレスレジスタ284内に保持される。このアド
レスはビデオDRAM制御器への出力でありスクリーンリフ
レツシユサイクルに対しアドレス指定する。要するにス
クリーンリフレツシユアドレスにより、イメージコンピ
ユータ22が８ビツト／画素のモードで演算しているとき
に8k×8kのメモリスペースのアドレス指定をすることが
できる。
制御シーケンサ300はスクリーンリフレツシユ制御器2
30の回路の全部の演算を制御する。制御シーケンサ300
は、レジスタ、プログラマブルROM及びテスト条件マル
チプレクサ（図示してない）を備えている。このマルチ
プレクサは、制御シーケンサ300への入力を含む若干の
入力を持つ。このマルチプレクサの出力は、レジスタに
データ出力を送るROMに接続してある。このレジスタは
３群の出力を持つ。これ等の出力群のうちの２群はそれ
ぞれマルチプレクサを制御するように結合され又ROMの
入力に結合されシーケンサ状態情報を生ずる。このレジ
スタの残りの出力群はシーケンサ300の出力を生ずる。
重要なこととして制御シーケンサ300はアドレスの生成
を制御するように機能しビデオデイスプレイ28に飛越し
及び非飛越しのラスタ走査データを送るようにする。制
御シーケンサ300には入力として、インタレースイネー
ブル信号とスクリーンリフレツシユイネーブル信号とビ
デオ状態マシンからの寄数フイールド能動フラグとビデ
オ状態マシンからの垂直及び水平の帰線消去信号とALU
からの符号ビツト出力とビデオスクリーンリフレツシユ
サイクル肯定応答とビデオVRAM空カウンタ286からのビ
デオ空リクエストとを受ける。
一般的にしか示してないが制御シーケンサ300の出力
は、実施しようとするALU280の機能を選定する５−ビツ
ト信号とレジスタフアイル268を選択する２−ビツト信
号とALU280へのＡ及びＢの入力を選定する他の２つの信
号とレジスタフアイル268に書込む信号とビデオDRAM空
カウンタロード及びビデオDRAM空レジスタロードとビデ
オDRAMスクリーンリフレツシユリクエストをセツトする
信号とスクリーンリフレツシユアドレスレジスタ284に
ロードする信号とを含む。スクリーンリフレツシユ制御
シーケンサ300の前記の入力及び出力の機能により、シ
ーケンサ300の動作は第11A図及び第11B図の流れ図から
明らかである。
スクリーンリフレツシユ制御器230はビデオ状態マシ
ンに２種類のスクリーンリフレツシユリクエスト信号を
送るようにしてある、NEXT−Ｈ−LN−SRとして示した第
１スクリーンリフレツシユリクエスト信号は各水平ライ
ンスクリーンリフレツシユの開始時に生ずる「VRAM−空
−sr」として示した第２スクリーンリフレツシユリクエ
スト信号は、イメージメモリ82のビデオDRAMの直列シフ
トレジスタが空のときに生ずる。ネキスト−ｈ−ライン
リフレツシユリクエスト信号は各水平ラインを表示する
前に生ずる。とくにネキスト−ｈ−ラインリフレツシユ
リクエストは水平帰線消去周期中に実行される。この場
合ビデオDRAMの直列シフトレジスタは次の水平走査の開
始のために画素データをロードされる。新らたなスクリ
ーンリフレツシユサイクルアドレスの計算は、水平帰線
消去信号をビデオ状態マシンから受けると始まる。
本発明はイメージを表示するのに必要な領域よりはる
かに大きいメモリ記憶領域を備えるから、又各ビデオDR
AMのシフトレジスタ長さがデイスプレイラインの長さに
対応しないから、ビデオDRAMシフトレジスタの高速の再
ローデイングを幾分制御するようにしてある。このこと
は、種種のビデオDRAMがデイスプレイラインの走査中に
最後の画素をシフトしたことを意味する。この場合この
ようなレジスタは、次のシフトレジスタクロツクサイク
ルに先だつて新らたな画素データを再ロードすることが
必要である。最後の画素をシフトするときと新らたな画
素データをロードするときとの間でビデオDRAMシフトレ
ジスタのローテイングを同期させるには２つの点におけ
る調整が必要である。
第１にビデオDRAMシフトレジスタクロツク（SCLK）は
約74.4t1 sec（n sec）の周期を持ち、従つて２つのク
ロツクサイクルの間に再ローデイングが生ずるようにす
る必要がある。前記したように１つのクロツクサイクル
の立上がり縁では最後の画素ビツトは出力ビデオセクシ
ヨンにシフトされ、又次のクロツクサイクルの立上がり
縁では第１の新らたな画素ビツトをシフトする必要があ
る。従つてビデオDRAMシフトレジスタの再ローデイング
は、ビデオデイスプレイの走査ラインが中断しないで継
続することが使用者には明らかである。ビデオDRAMシフ
トレジスタに再ロードする際の第２の考慮点は、ビデオ
DRAMメモリサイクルがシフトレジスタクロツクサイクル
よりはるかに長い時間を必要として、このような再ロー
デイングが所定のクロツクサイクルで正確に生ずるよう
にシフトレジスタ再ロードの先回りの調整を必要とする
ことである。ビデオDRAMは又ランダムアクセス部分のリ
フレツシユと共にその普通の読出し及び書込みを受ける
ことができるから、このような種類のサイクルはビデオ
DRAMシフトレジスタロードサイクル中に抑制しなければ
ならない。種種のビデオDRAMサイクル形式の間の優先準
位を優先させる方式はビデオDRAMタイミング制御器につ
いて後述する。
ビデオDRAMを高速ロードする本発明の特長は第10図に
線図で示してある。イメージメモリ82について後述する
ようにビデオDRAMデバイスの内部直列シフトレジスタは
それぞれ256ビツトを保持し、４個のこのようなチツプ
が約2Kの画素ビツトを保持する。この容量は一般にビデ
オ水平走査トレースに適合する必要以上である。しかし
ビデオDRAMの直列シフトレジスタは各水平トレースの初
めにロードする必要がないが、このようなローデイング
はイメージメモリ82の有効利用ができるように行われ
る。各水平ライン走査の初めにおけるVRAMシフトレジス
タのローデイングを行い高速ローデイングを行うと、イ
メージメモリ82は4K×4Kのイメジメモリ82内に任意の構
成できる可視領域を最高に利用できるように構成するこ
とができる。たとえばメモリの4Kの幅以下の画素の可視
のウインドウ又は領域により、このウインドウの右側の
これ等の画素は通常は利用することがむずかしい。しか
し前記した所によりイメージメモリ82は、そのアドレス
指定ができるように隣接する構成にしてウインドウの右
側の未使用の画素領域をこのようなウインドウの下側に
位置させることにより複雑なアドレス指定機構又は回路
によらないで格別の画素領域に容易にアクセスするよう
にできる。
所定のSCLKクロツクサイクルにおけるシフトレジスタ
ローデイングのタイミングを達成するには、スクリーン
リフレツシユリクエスト信号を前もつて生じなければな
らない。又他のメモリサイクルは、このような他のメモ
リサイクルがVRAMシフトレジスタの再ローデイングに干
渉することができないようにロツクアウトしなければな
らない。第９図及び第10図では水平戻り周期と画素をVR
AMシフトレジスタからシフトし処理してモニタ28に転送
する能動周期とを例示してある。ERCカウンタ290は、特
定のデイスプレイフオーマツトに固定した計数をロード
される。ERC計数は、シフトレジスタローデイングが生
ずる時間からスクリーンリフレツシユサイクルを生ずる
のに必要なオーバヘッド時間を差引いた時間に関連す
る。ERCカウンタはHSYNCの立上がり縁でトリガされる。
そして初めにプリセツトしたカウント数の計数後にERC
カウンタ290はVRAM空カウンタ286をトリガする。VRAM空
カウンタ286は、水平戻り周期の初めにVRAMシフトレジ
スタ内に留まる画素語の数（８画素／語）を指示する計
数で制御シーケンサ300によりプリセツトする。この値
は水平戻りサイクルごとに変化するから、制御シーケン
サ300は、このような値を定め各水平戻り周期又は各帰
線消去周期中にVRAM空カウンタ286に適当な計数をロー
ドする。VRAM空カウンタ286がその計数を終えた後ORゲ
ート302を経て出力を生じスクリーンリフレツシユリク
エスト（SCRRFREQ）信号を生ずる。
第10図に示すように又メモリサイクル調停回路につい
てなお詳しく後述するようにSCRRFREQ信号は遅延304を
開始する。これに次いでリクエスト遅延を生ずる。リク
エスト遅延の後でスクリーンリフレツシユサイクルを開
始する。この場合VRAMデータ出力イネーブル（DTOE）信
号が生ずる。DTOE信号はその立上がり縁が所望の各SCLK
サイクルの間のほぼ中間点で生ずるように調時してあ
る。とくにDTOEの立上がり線は、最後の画素語をシフト
アウトするのに有効であつたSCLK信号306の後に、そし
て新らたにロードされる直列の画素ストリングの第１の
画素語をシフトアウトする次のSCLK信号308の前に生じ
させる。DTOE信号の立上り縁はSCLK信号306の立下り縁
で生ずるのがよい。この例で明らかなように画素データ
310は、新らたな画素語312をロードするのに先だつてVR
AMシフトレジスタ内の最後の語を表わす。画素データ31
0,312の直列シフトの間には時間経過又は不連続がない
のは明らかである。従つてVRAM直列シフトレジスタの高
速ローデイングは本発明のイメージコンピユータ22の使
用者には明らかである。
第11A図及び第11B図は、ビデオDRAMシフトレジスタロ
ーデイングが高速で生ずることができるように調時状態
でスクリーンリフレツシユ機能を実行する際のスクリー
ンリフレツシユ制御シーケンサ300の演算を例示したも
のである。スクリーンリフレツシユ制御器流れ図に関し
て、シーケンス300は、Ｂポートレジスタ256内にプログ
ラムした表示開始パラメータをALU280のＢポートにロー
ドする。この状態はビデオ表示の垂直プランキング周期
中に生ずる。表示開始アドレスは、イメージメモリ82の
表示領域の上部左部分の画素記憶場所アドレスに関連す
る。垂直ブランキング周期中に、表示開示パラメータは
ALU280を経てＡポートレジスタ群268のアクキユムレー
タレジスタの一方に書込まれる。次の制御シーケンスサ
イクルの間に表示開始アドレスは、ふたたび読出され、
ALU280のＢポートを通過しスクリーンリフレツシユアド
レスレジスタ284に書込むようにする。この同じサイク
ル中に最後の開始アドレスレジスタ274がロードされ
る。これはSCRA出力による第１のアドレス出力である。
同じサイクルでアキユムレータレジスタフアイル280の
ポートＡアキユムレータが読出される。そしてシーケン
サ300は、このシステムがインタレース型であるか非イ
ンタレース型であるかを判定するように進行する。前記
の順序はプログラム流れブロツク314,316,318,320,322
に例示してある。
遂次非インタレース走査システムではシーケンサ300
は判断ブロツク336からプロツク332に差向けられる。又
相互の奇偶線を垂直走査中に走査するインタレースシス
テムでは、シーケンサ300はALU280のＢポートレジスタ2
54を読出しレジスタ262からイメージメモリ幅を識別す
る。プログラム流れブロツク328はプログラムのこのス
テツプを示す。次いでテストを行い走査しようとする線
が偶数線か奇数線かを定める。奇数線に対しては選定ア
ドレスは表示領域の上部左すみ部でなくて下側の次の線
である。奇数のフイールドに対してはこの場合シーケン
サ300はALU280のＡ＋Ｂポートを加算する。これ等のポ
ートは最後の開始アドレス及びイメージメモリ幅を含
む。従つてALU280は、下側の次の線の開始点である出力
アドレスをビデオデイスプレイに送る。この同じ計算し
たアドレスは又最後の開始アドレスレジスタ274でＡポ
ートレジスタ群268に書込む。前記の演算によりスクリ
ーンの左上部部分のアドレスが生成され次の水平走査で
使う準備ができる。
流れ図のブロツク332,334,336,338により継続する
と、制御シーケンサ300は次に、新らたに生成するアド
レスが可視領域内にあるかどうかを判定する。すなわち
新らたに生成するアドレスは左方、右方、上方又は下方
にスクリーンを外れているかも知れない。線が表示でき
るかを判定するのに、最後の開始アドレスをイメージメ
モリ端から差引く。次いで符号ビツトをブロツク334で
テストする。そして表示できない線を意味するその肯定
指示で制御シーケンサ300は第11B図に分岐する。しかし
ブロツク334のテストの結果が表示できる線を指示する
正であることが分ると、制御シーケンサ300により最後
の開始アドレス及びビデオDRAMサイズパラメータをALU2
80にロードする。次の２つの流れ図ブロツクでは制御シ
ーケンサ300は付加的テストによりアドレスが表示でき
る線を表わすかどうかを判定する。
次に又プログラム流れブロツク342,344に示したよう
に線上に残る画素の数を定める演算を表示してある。こ
れは、アドレスを利用しその最小桁のビツトを除きビデ
オDRAMシフトレジスタで識別されたアドレスを誘導する
ことによつて誘導される。シフトレジスタ長さは256の
サイズに対してプログラムされていることは分つてい
る。すなわち256以上はすべて切捨てて256の最小桁ビツ
トだけを残す。このシフトレジスタ内のアドレスはこの
ようにして得られる。アドレスは次いで反転してこのシ
フトレジスタ内に残る画素の数を定める。この結果はブ
ロツク344に示したようにVRAM空レジスタ28にロードす
る。同様にこの場合カウンタ286をVRAM空白数でセツト
する。転送が実際上起るときは数256がVRAM空レジスタ2
82にロードされるのはもちろんである。
ブロツク348の制御シーケンサ演算に関しては水平ブ
ランキング信号を検出するまでループを実行する。この
ようなブランキング周期を検出すると、制御シーケンサ
300は、ビデオDRAMシフトレジスタにロードする要求を
指示するデータ転送リクエスとをセツトする。ビデオDR
AMシフトレジスタは、前回に計算したアドレスと協働す
るビツトをロードされる。重要なこととして又ビデオDR
AMサイズ及び最終開始アドレスに基づいて、スクリーン
リフレツシユリクエスト信号は、進行中の他のサイクル
を完了することができるように十分に前もつて送ること
ができる。又シフトレジスタロードサイクルは、最後の
画素ビツトをシフトし終つた後又新らたにロードされた
画素データの第１のビツトのシフトを行う次のシフトク
ロツク信号（SCLK）に先だつて実行することができる。
制御シーケンサ300がVRAMタイミング制御から肯定応
答352を受けた後シーケンサ300内でこのような肯定応答
を受けるレジスタはブロツク354でクリアされる。従つ
てビデオDRAMシフトレジスタはこの場合ロードされ、ス
クリーンリフレツシユアドレスはスクリーンリフレツシ
ユアドレスレジスタ284で変更することができる。とく
にスクリーンリフレツシユアドレスレジスタ284は高速
の再ロードができるようにアドレスをロードされる。こ
れは、356のビデオDRAMサイズをレジスタ258からALU280
に加えることによつて計算される。アドレスの補数を求
めてVRAM空レジスタ282にロードする。又Ａポートフア
イル268のアキユムレータ＃２レジスタ272を読出す。こ
の読出しには前回のシフトレジスタの開始アドレスに係
わる情報を含み画素線境界の生ずる場所を判定するよう
にする。次いでビデオDRAMサイズパラメータをアキユム
レータ＃２レジスタ272内のパラメータに加える。流れ
図のブロツク356,358で前記したようにALU280のＡポー
ト及びＢポートが加算される。
ビデオ制御器がデータ転送要求に肯定応答すると、制
御シーケンサ300は、このような肯定応答をクリアし、
Ｂポートレジスタ254にVRAMサイズをロードする。ブロ
ツク358で前記したようにスクリーンリフレツシユアド
レスレジスタ284のアドレスは、Ａレジスタ群268及びＢ
レジスタ群254に単位『１』を加え、その結果をレジス
タ群268に書込み、次いでスクリーンリフレツシユアド
レスレジスタ284に新らたなアドレスをロードすること
によつて変更する。重要なこととして、スクリーンリフ
レツシユアドレスレジスタ284は、これにロードされた
前回のアドレスの使われていることが分るまでは更新さ
れない。スクリーンリフレツシユアドレスレジスタ284
にロードされるアドレスは、高速転送に関して利用され
るVRAMのアドレスを含む。ブロツク356で前記したよう
にレジスタ群254はVRAMサイズを表示するデータを含
む。レジスタＡは先行のシフトレジスタの開始アドレス
を含む。すなわちVRAMサイズは開始アドレスに加えら
れ、正しいアドレスがスクリーンリフレツシユアドレス
ジレスタに前もつて確実にロードされるようにする。従
つて若干の（SCLK）サイクルの後にVRAMシフトレジスタ
は空状態になる。このことは前記した高速転送に関して
利用する。
ブロツク350,352,354,356,358で述べたシーケンサ動
作はラスタ走査中に起る。水平及び垂直のブランキング
周期はブロツク360,362に従つて制御シーケンサ300によ
り検出する。ビデオモニタ28の走査線の終端を検出した
場合に全手順を繰返す。又メモリページの終端を検出し
た場合には、開始アドレスをふたたび計算しなければな
らない。さもなければ次の水平走査線のアドレスを生ず
るにはイメージメモリ幅を単に加えるだけである。
VRAM空白リクエスト信号を検出した場合には、VRAMラ
ンダムアクセスセルからVRAMシフトレジスタへの画素デ
ータの高速転送を指示する。このような場合には次のVR
AM空白サイクルの開始アドレスを計算する。このことは
第11B図の流れ図のブロツク364,366,368に記載してあ
る。
ブロツク368に示すようにVRAM空カウンタ286からスク
リーンリフレツシユの要求を指示する出力があれば、Ａ
ポート及びＢポートはふたたび１の値と共に相互に加え
られ、その結果はレジスタ群268にロードされる。次い
でスクリーンリフレツシユリクエストアドレスジレスタ
284にこの結果をロードする。次にブロツク368に示すよ
うにこのリクエストをクリアする。そしてレジスタ群26
8がイメージメモリ端パラメータであるから、レジスタ
群268の最終開始アドレスを読出す。水平ブランキング
判断ブロツク364に戻すと、水平ブランキング周期が進
行中であればブロツク370に制御指令を差向ける。ブロ
ツク370,372では最終アドレス及びイメージメモリ幅の
各パラメータをALU280のＡポート及びＢポートから読出
して相互に加算し〔ブロツク372〕、その結果を最終開
始アドレスレジスタ274に書込む。スクリーンリフレツ
シユ制御器の演算モードがインタレースモードになけれ
ば、制御はブロツク374に分岐する。ブロツク374ではイ
メージメモリ端アドレスをレジスタ360からALU280にロ
ードする。垂直ブランキング周期が進行中であれば、制
御シーケンサ300はプログラム流れ図の開始に戻りこの
流れ図をふたたび進める。ブランキング周期が進行して
いなければ、制御は流れ図の入口点1/Bに戻る。
インタレースモードでは、イメージメモリ幅を現用線
の開始アドレスにふたたび加算し１つの線をスキツプし
て交互の線番号の開始アドレスを生ずる。このことはブ
ロツク376,378でできる。次いで制御は、垂直ブランギ
ング周期が進行中であるかどうかに従つてプログラム流
れの入口点1/A又は入口点1/Bに戻る。
以上により、イメージメモリVRAMのシフトレジスタセ
クションの演算を制御し画素データがビデオデイスプレ
イモニタ28への書込みにつねに確実に利用できるように
するイメージメモリ制御器68のスクリーンリフレツシユ
部分の詳細な演算について述べた。スクリーンリフレツ
シユ制御器230の重要な特長は、VRAMデバイスの直列シ
フトレジスタが空状態でありその動的再ローデイングを
必要とするときに、前もつて定める必要のある種種のア
ドレスパラメータを制御器230が保持することである。
重要なこととして前記の方法ではビデオDRAMシフトレジ
スタはビデオブランキングインタバル中にはロードする
必要がなくて、デイスプレイへの画素伝送に中断のギヤ
ツプを残さないで水平線走査中には高速でロードするこ
とができる。この方法の利点は、ビデオDRAMシフトレジ
スタ内のシフトレジスタセルの数がビデオシステムの水
平線内の画素の数に無関係にできることである。すなわ
ち一層長い水平走査線を持つビデオシステムは、対応す
る一層長いシフトレジスタを持つビデオDRAMを必要とし
ないで支援することができる。又本発明のこの特長によ
り、大きいイメージメモリをメモリの接近したブロツク
又はページとして構成することができる。
イメージメモリ制御器68は又第12図に示すようなビデ
オ状態マシン228を備えている。ビデオ状態マシン228
は、スクリーンリフレツシユ制御器230に必要なタイミ
ング信号を生ずるように機能する。本発明のビデオ状態
マシン228はRS−170−Ａ、RS−330及びRS−343の各フオ
ーマツトのような若干のビデオタイミング仕様を支援す
るようにプログラム可能である。ビデオ状態マシン228
のプログラマブル性によつてかなりの融通性が得られ、
多くの他のビデオタイミング仕様に適応することができ
る。
イメージメモリ制御器68のビデオ状態マシン228は、
垂直パラメータフアイル382に３−導線により接続した
垂直シーケンサ380を備えている。垂直パラメータフア
イル382の出力は、カウンタ384の入力に接続した11−導
線バスである。カウンタ384は垂直シーケンス380に出力
を送りこのようなシーケンサ380の周期的演算を制御す
る。ゲンロツク（genlook）同期回路386は垂直シーケン
サ380に接続され所望によりビデオ状態マシン228を同期
させ、従つてイメージコンピユータ22の各ビデオ回路を
外部ビデオ装置と同期させる。
ビデオ状態マシン228は又、ビデオ状態マシン228の同
様な名称の垂直回路と同様に相互に接続した水平シーケ
ンサ388、水平パラメータフアイル390及びカウンタ392
を備えている。水平及び垂直の各シーケンサ388,380は
相互に接続されその間に信号を送り、前記したヒデオタ
イミング仕様に一致する出力ビデオ同期出力及びブラン
キング出力を生ずる。
さらに第12図に示すようにビデオ状態マシンは、それ
ぞれ垂直シーケンサとして機能する独立の状態マシン
と、水平シーケンサとして機能する別の状態マシンとを
必要な要素として備えている。垂直及び水平の各状態マ
シンは互いに協働して種種の水平ビデオ線形式を持つ与
えられた時間周期の出力ビデオフオーマツトを生ずる。
さらに各線形式は、ビデオ状態マシン228の種種のレジ
スタ内に記憶されるビデオタイミングパラメータの水平
サプセツトにより定まるような周期にわたつて能動状態
になる或る順序の出力信号組合せを含む。16線形式のよ
うな若干の線形式は、垂直シーケンサ380から水平シー
ケンサ388に供給される４−ビツト符号化信号により支
援され選定される。水平シーケンサ388の出力は、ビデ
オモニタ28を駆動するようにビデオ出力セクシヨンに差
向けるRS−170複合同期信号を生ずるＣ−SYNC信号を含
む。Ｈ−SYNC信号も又出力であり、この信号はモニタ同
期信号の水平成分である。Ｈ−SYNC信号は水平線走査ご
とに１回生ずる。垂直同期信号（Ｖ−SYNC）も又、ビデ
オフレームの各フイールドの始めに生ずるモニタ同期信
号の水平成分の信号になる出力である。水平シーケンサ
388は、水平及び垂直の戻り周期中にビデオ出力を抑止
するように本発明のビデオ出力セクシヨンにより利用さ
れるＣ−BLANK信号を含む若干の出力ブランキング信号
を生ずる。垂直ブランク（Ｖ−BLANK）信号は、垂直戻
りインタバルを識別し、垂直戻りインタバル中にビデオ
出力セクシヨンの探索テーブルに対し読出し又は書込む
ようにトリガ信号を生ずる。水平シーケンサ388から出
力する水平ブランク（Ｈ−BLANK）信号は水平戻りイン
タバルを識別する。タイミング信号SCLKENは水平シーケ
ンサにより出力されクロツク信号（SCLK）をビデオDRAM
に使用可能にしビデオDRAM直列シフトレジスタに対しシ
フトクロツク信号を送る。
前記したように所望のビデオフオーマツトの各水平線
の種種の機能はビデオ状態マシン228のレジスタフアイ
ルに記憶してある。レジスタフアイルに記憶された種種
の機能又は線形式には、垂直後部ポーチ（back porc
h）、活動線周期、等化インタバル、垂直同期インタバ
ル、奇数フイールドの終り、偶数フイールドの開始、垂
直同期開始、垂直同期終り、最終等化、前部ポーチを持
たない奇数フイールドの終り、余分の前部ポーチを持つ
奇数フイールドの終り、余分の垂直前部ポーチ、等化を
行わない垂直同期開始及び等化を行わない垂直同期終り
を含む。このようなレジスタフアイルは垂直シーケンサ
380内に位置させる。垂直シーケンサ380は、同様にレジ
スタフアイル内に記憶されるビデオタイミングパラメー
タの垂直サブセツトに基づいて所定のパターンで水平線
形式を経て実行する。垂直シーケンサ380は水平シーケ
ンサ388に応答して各線を完了し次で遂次に次の線に移
る。各シーケンサに関して11−ビツトカウンタを利用し
各インタバルの長さを制御する。各カウンタには協働す
るシーケンサの制御のもとに協働するレジスタフアイル
から値をロードされる。このような各カウンタが終端計
数（TC）に達するときは、協働するシーケンサはトリガ
され次の状態に進む。
垂直シーケンサ380は、互いに異なるビデオフオーマ
ツト仕様に関して選定され実行されるプログラム又はル
ーチンを記憶するプログラマブルROMを備えている。垂
直シーケンサ380のアーキテクチヤは、シーケンサ380が
選定したビデオフオーマツトに従つて水平線構成を生じ
次いでビデオフオーマツトが変る場合に別の線フオーマ
ツトを誘導するように別のルーチンに差向けられる点で
線指向である。実質的にシーケンサ380は各水平線形式
に対する４−ビツト線形式信号を水平シーケンサ388に
供給する。このフイールドは、各線インタバルの終りに
水平シーケンサ388内に保持され、次の水平線に対しビ
デオタイミング出力を生ずるのに利用される。同様に水
平シーケンサ388は、Ｈ−LINE−END導線で垂直シーケン
サ380に、線形式信号を受けて垂直シーケンサ380が次の
線形式を定めることを指示する出力を送る。垂直シーケ
ンサ380内のカウンタが特定の垂直インタバルの最終線
を規定する零条件を指示する。垂直インタバルカウンタ
は次の垂直インタバルで線の数をふたたびロードされ
る。
とくに垂直シーケンサ380のROMに記憶されたルーチン
は各ビデオ垂直信号の種種のインタバルを規定する。こ
れ等のインタバルは、ブランキング周期、同期周期、垂
直セレーシヨン周期等を含む。垂直パラメータフアイル
382及びカウンタ384は、各水平走査線を定めこのような
各線に終りに垂直シーケンサ380に信号を送るように機
能する。垂直シーケンサ380の出力は、所要の種類のサ
イクルを持つ水平シーケンサ388と水平シーケンサ388の
プログラムROMの特定ルーチンとに信号を送り選定した
ビデオフオーマツトに一致するビデオ信号を生ずるよう
にアクセスする。
水平シーケンサ388は、カウンタ及びROMを備えてい
る。このROMは、ビデオ信号の前部ポーチ、同期信号、
後部ポーチ及び各能動部分に対応するビデオ信号成分を
規定するルーチンでプログラムしてある。水平シーケン
サ388は水平パラメータフアイル390に、同期インタバル
中とビデオ信号インタバルの前後部の部分中とビデオ信
号の能動時間中とに生ずるシフトクロツク（SCLK）パル
スの数に係わるデータをロードする。次いでカウンタ39
2に線の数をロードする。これ等の線の終りは水平シー
ケンサ388に信号を送るのに利用する。
各水平線インタバルの始めに線形式ラツチに新らたな
線形式をロードされ、水平シーケンスカウンタは９のよ
うな所定の値にセツトする。線形式及びシーケンサ計数
は水平シーケンサ388内のタイミングPROMに加える。こ
のPROMは適当な出力信号を生ずる。これ等の出力信号は
出力パイプラインを経て刻時されスクリーンリフレツシ
ユ制御器230及びビデオ出力セクシヨンに配分する。各
水平インタバルの終りにＨ−INT−END導線に水平インタ
バルカウンタにより信号を生ずる。この信号は水平シー
ケンサ388のカウンタを減分する。この場合新らたなイ
ンタバル計数がインタバルカウンタにロードされる。演
算が線の最終インタバルで行われる場合に、シーケンス
カウンタが値９にふたたびロードされ、新らたな線形が
水平シーケンサ388に保持される。
ビデオ状態マシン228に高度のプログラム可能性を生
ずることにより、水平及び垂直のビデオ信号のインタバ
ルを相互につないで種種の互いに異なる形式のビデオフ
オーマツトを満足する実質的に任意の形式のパルス列を
生ずる。
第13図はスクリーンリフレツシユ制御器230、ビデオD
RAMリフレツシユ制御器232及びイメージアルゴリズムプ
ロセツサアドレスインタフエースポート234からイメー
ジメモリ82にアドレスを結合するアドレスマルチプレク
サ236を示す。アドレスマルチプレクサ236は適当なイメ
ージメモリアドレス転送元をこのような各アドレス転送
元に割当てられた所定の優先順位に基づいて選定するよ
うに作用する。さらにアドレスアルチプレクサ236は各
アドレスをイメージメモリ82への出力に対してアドレス
をバンク選択、行／列アドレス及びプレーンに分離する
ように機能する。本発明によればアドレスマルチプレク
サ236は又、256K、1MEG及び4MEGのような種種のサイス
のビデオDRAMを支援する多大の融通性がある。８バンク
まで又10プレーンまでの64ビツトメモリ語から成るイエ
ージメモリ構成は８又は16−ビツトの画素として構成す
ることができる。他の標準でないビデオDRAM構成も又考
えられる。
スクリーンリフレツシユアドレスには３個のマルチプ
レクサを協働させてある。第１のマルチプレクサ391に
は、出力列アドレスを生ずる11のスクリーンリフレツシ
ユアドレス10:0入力を設けてある。列アドレスはスクリ
ーンリフレツシユアドレスの最小桁のビツトから生ず
る。スクリーンリフレツシユアドレスビツト21:8は、ビ
デオDRAMに対する行アドレスを生ずる第２のマルチプレ
クサ393に供給する。最後にスクリーンリフレツシユア
ドレスビツト22:16は、アクセスしようとする特定のバ
ンクのイメージメモリを規定する３−ビツト出力を生ず
る第３のマルチプレクサ394に加える。スクリーンリフ
レツシユアドレスイネーブル信号（SRAEN）は、イメー
ジメモリ82への出力に対し所望のスクリーンリフレツシ
ユアドレスを選定するビデオタイミング制御器により供
給する。ビデオDRAMサイズ（VRAMサイズ）を表わす信号
はメモリアドレスマルチプレクサ236の種種のマルチプ
レクサを制御し、イメージメモリ82に利用されるVRAMデ
バイスのサイズに基づいて所望の行アドレスを選定す
る。
メモリアドレスマルチプレクサ236には又イメージア
ルゴリズムプロセツサアドレスインタフエースポート23
4から23−ビツトアドレスを供給する。23−ビツトアド
レスは、スクリーンリフレツシユアドレスマルチプレク
サセクシヨンについて前記したのと同様な３−セクシヨ
ンマルチプレクサに加える。マルチプレクサ396は最小
桁のビツトすなわち列アドレスと協働する。第２のマル
チプレクサ398は行アドレスを生ずるが、第３のマルチ
プレクサ400はバンク選択信号を生ずる。スクリーンリ
フレツシユアドレスマルチプレクサセクションと同様
に、イメージアルゴリズムプロセツサアドレスポート23
4はVRAMサイズを表わす信号により制御する。列アドレ
スマルチプレクサ396は、ビデオタイミング制御器によ
り供給されるIAPアドレスイネーブル信号により制御す
る。この信号はイメージメモリ82への出力に対しイメー
ジアルゴリズムプロセツサアドレスを選択する。
DRAMリフレツシユ制御器232により生ずる12−ビツト
アドレスは、マルチプレクサ402及びマルチプレクサ404
から成る２−セクシヨンマルチプレクサに加える。マル
チプレクサ402はDRAMリフレツシユアドレス10:0から行
アドレスを生ずるが、マルチプレクサ404はDRAMリフレ
ツシユバンクアドレス2:0からバンクアドレスを生ず
る。スクリーンリフレツシユアドレスマルチプレクサ、
IAPアドレスマルチプレクサ及びDRAMリフレツシユアド
レスマルチプレクサの各出力は、イメージメモリアドレ
スマルチプレクサ406及びバンク選択バツフア408に加え
る。とくに行及び列のアドレスはイメージメモリアドレ
スマルチプレクサ406に加えるが、バンク選択信号はバ
ンク選択バツフア408に加える。イメージメモリアドレ
スマルチプレクサ406は、ビデオタイミング制御器によ
り供給される行選択（ROWSEL）信号により制御する。こ
の信号はイメージメモリ82に出力しようとする行又は列
のアドレスを選択する。
又プレーン選択マルチプレクサを設けてイメージメモ
リ82にアクセスするようにし、各メモリサイクル中にど
のメモリプレーンをアクセスするかを選択する。10−ビ
ツトプレーン選択信号は、書込みマスクアドレスに対応
する入力を持つ第１のマルチプレクサ410により生ず
る。このアドレスを利用し、IAPメモリ書込みサイクル
中にいずれのプレーン又はいずれの各プレーンをアクセ
スするかを選択する。このようなアドレスは、イメージ
メモリ制御器68のバスインタフエース単位のレジスタ内
に保持する。書込みマスクアドレスマルチプレクサ410
は、適当なアドレスバスの書込みマスクアドレスを駆動
するように、VRAMタイミング制御器により生ずる書込み
マスクイネーブル信号により制御する。読出しマスクア
ドレスは、マルチプレクサ412を使い同様に生成する。
第３のイメージメモリプレーンマルチプレクサ414は、
スクリーンリフレツシユ及びDRAMリフレツシユの各サイ
クル中に論理高レベルにより10−ビツトプレーンバスを
駆動するように全プレーン（ALLPLANES）信号により使
用可能化する。
イメージメモリ制御器アドレスマルチプレクサ236の
出力はイメージメモリ82に加える。第14図に示したリク
エストアービタ及びイメージタイミング制御器238によ
り生ずるタイミング信号も又イメージメモリ82に供給す
る。前記したようにスクリーンリフレスシユ、DRAMリフ
レツシユ及びIAPアドレスのような種種のサイクル形式
は同時に要求され、従つてこれ等のリクエストを順次正
しく実行するように優先順位を付けなければならない。
本発明の好適とする場合にはリクエストアービタ及びイ
メージメモリタイミング制御器238は各リクエストに次
の順序に優先順位を付ける。すなわち第１にスクリーン
リフレツシユリクエスト、第２にDRAMリフレツシユリク
エスト、第３にIAPアドレス読出しリクエスト及びIAPア
ドレス書込みリクエストである。ビデオDRAMシフトレジ
スタに高速のローディングを行うのに、スクリーンリフ
レツシユリクエストは最高の優先順位を与えられる。ビ
デオDRAMにイメージデータを保持するようにビデオDRAM
リフレツシユリクエストは次に高い優先順位を与えられ
る。IAP読出し及び書込みのリクエストは優先順位が最
低である。
第14図によればリクエストアービタ及びイメージメモ
リタイミング制御器238には、入力スクリーンリフレツ
シユリクエスト（SORFREQ）信号に直列遅延を生ずるよ
うに、プログラマプルロツクアウト遅延回路420及びリ
クエスト遅延回路422を設けてある。ロツクアウト遅延
回路420の出力は抑止入力として３個のNANDゲート424に
加える。ビデオDRAMリフレツシユリクエスト（DRRFRE
Q）信号、アドレス読出しリクエスト（IAPRDREQ）信号
及びIAP書込みリクエスト（IAPWRREQ）信号は、リクエ
スト入力として各NANDゲート424に加える。リクエスト
遅延回路422の出力と共に３個のNANDゲート424の出力は
優先順位エンコーダ426に加える。イメージメモリ制御
器68の内部データバス70は、所定のインタバルの遅延の
プログラミングを行うようにロツクアウト遅延回路420
及びリクエスト遅延回路422に接続してある。優先順位
エンコーダ426の出力は、それぞれサイクル制御器428及
びＤ型ラツチ430に加えるサイクルリクエスト（CYC−RW
Q−）及びサイクル形式（CYC−TYPE）の信号を含む。サ
イクル制御器428はサイクルカウンタのクロツク入力に
接続してある。このカウンタは、どのビデオタイミング
制御器レジスタをアクセスするかを選択するようにビツ
トを搬送する入力レジスタアドレス（REGAD）導線を持
つ。REGADピツトはイメージメモリ制御器68のバスイン
タフエース単位で生ずる。サイクルカウンタ432の出力
は、タイミングRAM434に接続した４−ビツトアドレスバ
スを持つ。Ｄ型ラツチ430の出力はマルチプレクサ436に
接続してある。６−ビツトREGADバスは又マルチプレク
サ436に接続され２つの最上位桁のビツトをタイミングR
AM434のアドレス入力に送り、RAM434への読出し及び書
込みの信号を多重化する。タイミングRAM434はイメージ
メモリ制御器68の内部データバス70に接続されタイミン
グRAM434へのデータ入力を生ずる。タイミングラム434
の出力はレジスタ438のＤ入力に加える16ビツトのデー
タである。第14図に示すようにレジスタ438は16の互い
に異なるタイミング信号を生ずる。そのうち10の信号は
イメージメモリ82に差向ける。又サイクルの完了を指示
するように、サイクル制御回路428に送るサイクル完了
信号（CYCCMP）を生ずる。又誤り検出補正（EDC）制御
信号を生じEDC単位105で使う。レジスタ438によりリク
エスト肯定応答信号を生じメモリリクエストサイクルに
対する種種の転送元にハンドシエーキング作用を生ず
る。
リクエストアービタ及びイメージメモリタイミング制
御器238は、デコーダ440、NORゲート442及び多重レジス
タラツチ444から成る肯定応答回路を備えている。デコ
ーダ440は、Ｄ型ラツチ430の出力に接続した入力とレジ
スタ438の１個の出力に接続した別の入力とを持つ。デ
コーダ440の２つの出力は多重レジスタラツチ444の対応
する２つの入力に対し設けてあるが、デコーダ440の他
の２つの出力はNORゲート442を介してラツチ444の第３
の入力に結合してある。ラツチ444の出力は、スクリー
ンリフレツシユ肯定応答、ビデオDRAMリフレツシユ肯定
応答及びIAPアドレスリクエスト肯定応答の各信号を生
ずる。
前記したようにスクリーンリフレツシユリクエスト
は、このようなサイクルがビデオDRAMシフトクロツク
（SCLK）の特定のクロツク線で完了しなければならない
ので最高の優先順位を指定される。本発明によれば、ス
クリーンリフレツシユサイクルの開始に先だつて所定の
インタバルにわたり他のリクエストをロツクアウト状態
にする手段を設けてある。このために又簡単に前記した
ようにスクリーンリフレツシユリクエストは、所望のス
クリーンリフレツシユサイクルを完了しなければならな
いクロツク線に先だつて少くとも２つのメモリサイクル
時間だけスクリーンリフレツシユ制御器230により宣言
しなければならない。
リクエストアービタ及びイメージメモリタイミング制
御器238にはロツクアウト遅延回路420及びリクエスト遅
延回路422を設けてある。これ等の各回路は、スクリー
ンリフレツシユリクエストサイクルを適正に整合させる
ようにプログラマブルにしてある。ロツクアウト遅延回
路420は、スクリーンリフレツシユリクエストが開始す
ると、ビデオDRAMリフレツシユリクエストとIAP読出し
及び書込みのリクエストとの即時の動作が生じないよう
に作用する。とくにロツクアウト遅延回路420は、所定
数のプロセツサクロツク（PCLK）が生じた後、スクリー
ンリフレツシユリクエストが他のリクエストをロツクア
ウトするのに有効になるようにプログラムしてある。こ
のようにして進行中のメモリサイクルは中断しないで完
了する。リクエスト遅延回路422は、ロツクアウト遅延
回路420の出力によりトリガされると、スクリーンリフ
レツシユリクエストが優先順位エンコーダ426に達する
前に付加的な遅延時間を減少計数する。優先順位エンコ
ーダ426の出力は符号化された２−ビツトサイクル形式
及びサイクルリクエストである。このサイクル形式は能
動の最高優先順位を指示するが、サイクルリクエストは
イメージメモリ82に対しアクセスする現用リクエストを
意味する。スクリーンリフレツシユリクエストが存在し
ないと、ビデオDRAMリフレツシユ及びIAPアドレスリク
エストが優先順位エンコーダ426により優先順位を付け
られる。このような優先順位エンコーダ自体は当業界に
はよく知られているから詳しい説明は省くことにする。
サイクル制御回路428はイメージメモリサイクルの実
行を制御する。サイクル制御回路428はサイクルリクエ
スト入力及びサイクル完了入力を持つ。これ等の入力は
共に能動時に、サイクルカウンタ432をクリアし次のメ
モリサイクルを開始する。
サイクルカウンタ432は、各メモリサイクルの状態の
順序づけを行うように機能する４−ビツトカウンタであ
る。サイクルカウンタ432は、新らたなメモリサイクル
の開始を指示するサイクル制御回路428の出力によりク
リアされる。サイクルカウンタ432の４つの出力ビツト
はタイミング制御メモリをアドレス指定するのに使う。
この制御メモリはこの場合このようなメモリ内のプログ
ラムド状態を表わす出力信号を生ずる。イメージアルゴ
リズムプロセツサ66のアドレスリクエストがメモリサイ
クルを完了するのに２つ以上のSYSCLKを必要とするとき
は、クロツク信号SYSCLKはイメージコンピユータ22内に
パイプライン状に送る情報を保持するように停止しなけ
ればならない。この場合レジスタ438の開始クロツク（S
TARTCLK）出力は能動状態にされSYSCLK発生器でSYSCLK
をふたたび生ずる。メモリサイクルの最後の数クロツク
はアドレス入力及びデータ入力を必要としないから、SY
SCLK信号は、メモリサイクルの終端に先だつ数クロツク
サイクルに開始する。レジスタ438からの各別のプログ
ラマブル出力は、最大のイメージメモリ帯域幅にわたり
この信号のタイミングの調整ができるように生ずる。
レジスタ438は、ハードウエアパラメータの初期設定
中に内部データバス70を介して書込まれるアクセスメモ
リのバンクを備えている。サイクルの各クロツク内にレ
ジスタ438の各出力の各サイクル形式の長さ及び信号レ
ベルは前もつてプログラムしてある。この場合タイミン
グパルス発生にかなりの融通性が得られる。レジスタ43
8による信号出力には、行アドレス選択信号（RAS）と列
アドレス選択信号（CAS）とピツト当たり書込み／書込
みイネーブル信号（WBWE）とデータ転送／出力イネーブ
ル信号（DTOE）と並列イメージプロセツサセツト72から
イメージメモリ82へのデータ出力又はマスク出力を使用
可能にするデータプロセツサ出力イネーブル信号（DPO
E）とがある。このタイミング単位の別の出力には前記
したように、データ転送サイクル中にバンク選択線を保
持するようにイメージメモリ82に利用するシフト出力ラ
ツチイネーブル信号（SOLE）と、並列イメージプロセツ
サセツト72からイメージメモリ82にビツトマスク又はデ
ータマスクのいずれを出力するかを選択するマスタ／デ
ータ選択信号（MDATA）と、イメージメモリに差向ける
列アドレスを選択する列選択信号（COLSEL）と、再始動
信号（STARTOLK）とがある。
サイクル制御回路428からのサイクル開始信号がサイ
クルカウンタ432をクリアするときは、優先準位エンコ
ーダ426からのこの場合のサイクル形式出力は復号して
保持する。これ等の復号信号はリクエスト回路に出力さ
れ要求されたサイクルの進行中であることを指示する。
並列イメージプロセツサ 並列イメージプロセツサセツト72は本発明の本構造の
並列処理アーキテクチヤのデータ処理部分を備えてい
る。本発明の好適とする構造では４つの独立の並列イメ
ージプロセツサ74,76,78,80は並列イメージプロセツサ
セツト72を備える。１つの並列イメージプロセツサ74の
ブロツク図を第15図に例示してある。各並列イメージプ
ロセツサは、協働するイメージメモリプレーン84に64−
ビツトアクセスを送る。４つの並列イメージプロセツサ
74〜80の全部を相互にカスケードに配列すると、イメー
ジメモリ82は１度に256ビツトをアクセスすることがで
きる。
第15図は並列イメージプロセツサのうちの１つのプロ
セツサ74を示すが、その他のプロセツサも同様に構成さ
れ動作する。並列イメージプロセツサ（PIP）74は、書
込み可能制御記憶装置100の各１つと並列イメージプロ
セツサ74のＣバスとの間に接続したPIP制御器450を備え
ている。PIP制御器450は又マイクロ制御バス451に接続
してある。バス451は、レジスタフアイル452、I/O制御
器454、整合／複製単位456等のようにマイクロ制御を受
ける全部の単位に制御信号を送る。I/O制御器454に対す
るI/Oとして32−ビツト内部データバス7Dを設けてあ
る。４−ポートレジスタフアイル452はそれぞれＡバ
ス、Ｂバス、Ｃバス及びＤバスに接続したポートA,B,C
及びＤを持つ。I/O制御器454はイメージメモリプレーン
84とＣバス及びＤバスとの間に又16本の導線455に接続
され、マスク／フラグプロセツサ462からI/O制御器454
にビツト信号及びバイト信号を送るようにしてある。整
合／複製単位456、コンポルバ458及び算術論理演算装置
460は、Ａバス、Ｂバス及びＣバスの間に又内部マスク
／フラグバス463に接続してある。又マスク／フラグプ
ロセツサ462を、並列イメージプロセツサ74に設けＣバ
ス及び内部マスク／フラグバス463の間に結合してあ
る。トランシーバ459は、内部マスク／フラグバス463及
び外部マスク／フラグバス85の間に双方向緩衝作用を生
ずる。マスク／フラグプロセツサ462は各並列イメージ
プロセツサと協働する。最後に内部データバスインタフ
エース単位（IDBIU）596（図示してない）は内部データ
バス70と並列イメージプロセツサ74のＣバスとの間に接
続してある。実際上バスインタフエース単位596はPIP制
御器450内にある。
第16図は並列イメージプロセツサ74を制御するPIP制
御器450を示す。PIP制御器450はマイクロ命令を記憶す
る書込み可能制御記憶装置を形成する64×64単一ポート
静的RAM464を備えている。PIP書込可能制御記憶装置100
（第３図）からのマイクロ命令を復号するように命令デ
コーダ466を設けてある。64−ビツトレジスタ468は、マ
イルオ命令パイプラインレジスタとして機能する書込み
可能制御記憶装置すなわちRAM464からデータを受ける。
10−ビツトPIPグローバル命令（４−ビツト命令及びコ
ンパニオン６−ビツト書込み可能制御記憶装置アドレ
ス）を書込み可能制御RAM464からの64−ビット広（ワイ
ド）出力マイクロ命令に指標づけすることにより、広制
御語の性能及び融通性を犠牲にしないで小さなピン要求
が達成される。ピン計数の減少により回路を単一の集積
回路に一層容易に形成できるようにすると共にチツプの
費用及び寸法が低減する。PIP制御器450がパイプライン
性を持つので、二重命令アーキテクチヤで時間又はサイ
クルのペナルテイを受けない。
レジスタ466の出力は、レジスタイネーブル回路476、
Ｃバス制御回路470及び64−ビツトマイクロ制御バス451
に並列に接続してある。マイクロ制御バス451は並列イ
メージプロセツサ74の各回路にわたつて延びこのような
回路をマイクロ命令を介して制御する。命令レジスタ及
びデコード回路466により制御されるマルチプレクサ474
は、PIP書込み可能制御記憶装置100からの１つの入力と
協働する内部データバスインタフエース単位596からの
別の入力とを持つ。マルチプレクサ474の出力はレジス
タイネーブル回路476に接続してある。Ｃバス制御回路4
70は、双方向64−ビツトＣバスを介してデータを受信す
るか伝送するかを定める。
書込み可能制御記憶装置464には、その中にある64−
ビツト命令をアドレス指定するように６−ビツトアドレ
スを設けてある。書込み可能制御記憶装置464の読出し
又は書込みは、命令レジスタ及びデコード回路466の復
号出力により制御する。４−ビツトPIPINST語は16のPIP
命令の１つを選択するように作用する。28−ビツトレジ
スタバイパス（REG−BYP）信号は、28−ビツトレジスタ
フアイル制御語をオーバライドし、通常64−語書込み可
能制御記憶装置464により得られるよりも一層複雑な並
列イメージプロセツサプログラムを可能にする。（REG
−BYP）信号は内部データバスインタフエース単位596レ
ジスタの低位の32ビツトから成る。マイクロ制御出力バ
ス451は64−ビツト又は一層広いマイクロ制御語を含
む。このマイクロ制御語は、書込み可能制御記憶装置46
4から読取られマイクロ制御バス451を介して並列イメー
ジプロセツサ74の他の処理単に配分される。図示してな
いが５−ビツト出力イネーブルバスは、整合／複製単位
456に差向けた回線と、コンボルバ458への回線と、ALU4
60への回線と、書込み可能制御記憶装置464への回線
と、IDBIU596への回線とを含む。出力イネーブル回線は
デコーダ（図示してない）から出ることにより、並列イ
メージプロセツサ74のＣバスによる競合（コンテンシヨ
ン）をなくす。
並列イメージプロセツサ74のグローバル演算は、２つ
のレベルの命令を利用することによつてできる。すなわ
ちこれ等の命令は、書込み可能制御記憶装置464内にあ
るマイクロ制御語の形のマイクロ命令と、並列イメージ
プロセツサグローバル命令とである。このグローバル命
令のうちで本発明の好適とする実施例では16がある。並
列イメージプロセツサ命令は、２つのフイールドと、書
込み可能制御記憶装置464の６−ビツトアドレスと４−
ビツトグローバル命令とを含む。このグローバル命令
は、アドレスが利用され、たとえば規定されたアドレス
でマイクロ命令を実行し、内部データバスインタフエー
ス単位596からアドレスをロードする等の方式を翻訳す
る。このことは、命令レジスタ及び復号回路466を備え
た命令復号論理及び命令パイプラインレジスタによつて
できる。回路466は、並列イメージプロセツサ命令を捕
捉しこの命令を並列イメージプロセツサ74の書込み可能
制御記憶RAM464及びその他の回路に対する適当な制御信
号に復号する。マイクロ命令を実行する際に、書込み可
能制御記憶RAM464から読出す制御語の大部分、すなわち
整合単位456に対する24−ビツトレジスタフアイル制御
語及び４−ビツトシフト制御語を除いた全部のフイール
ドはレジスタに捕捉される。これ等の除かれた信号は、
これ等が各転送先単位の内部に保持されるから、捕捉さ
れない。レジスタフアイル信号がレジスタバイパス信号
により多重化されることは重要なことである。この場
合、マイクロ命令中のレジスタアドレスに対するオーバ
ライドフイールドとして使用が容易になり、通常は可能
にならないことであるが書込み可能記憶装置464に前記
したようにマイクロプログラムを適合させることができ
るようにする。
第VI表は『実行間接』命令の間にIDBIU596の低い方の
32ビツトの意味を定義する。『実行間接』命令は、レジ
スタフイアルアドレスを条件付きでオーバライドし、ID
BIU596の低い方の32ビツト内の各バイトの最上位桁のビ
ツトにより制御されポートごとの基準で使用可能化す
る。このビツトが『１』であれば、イネーブル及びアド
レスの信号は制御語からでなくてIDBIU596から取出す。
バイトの最上位桁のビツトが『０』であればマイクロ制
御語の値を使う。
レジスタイネーブル回路476は、『noop（ノー・オペ
ーレーシヨン）』中の全部の並列イメージプロセツサ記
憶素子と書込み可能制御記憶装置ロード／アンロード指
令とを割込み禁止にするように作用して、並列イメージ
プロセツサ74が静止状態に留まるようにする。同様にＣ
バス制御回路470は、特定のグローバル命令中の適当な
単位の選択、たとえばマイクロ命令の実行中の制御語内
の単位選択フイールドの復号、又は書込み可能制御記憶
装置ロード／アンロード指令中の内部データバスインタ
フエース単位596の選択ができる。書込み可能制御記憶
装置464は内部データバスインタフエース単位596からＣ
バスを介してロードされる。制御語は又Ｃバスに書込む
ことができる。この場合並列イメージプロセツサ74の各
回路の検査可能性及び診断が容易になる。イメージメモ
リ82から書込み可能制御記憶装置464にロードするに
は、データを先ずレジスタフアイルを経て内部データバ
スインタフエース596に書込まなければならない。次い
でこのようなデータはＣバスで書込み可能制御記憶装置
464に読込む。
第17図は入出力制御語454の詳細を示す。その１つを
各並列イメージプロセツサ74〜80に利用する。I/O制御
器454は、イメージメモリ82から並列イメージプロセツ
サ74の64−ビツトＤバスに64−ビツトイメージデータを
結合するように入力バツフア480を備えている。出力バ
ツフア482は、並列イメージプロセツサ74からイメージ
メモリ82の協働するプレーン84に画素データを結合する
作用をする。すなわちイメージメモリ82及び並列イメー
ジプロセツサ74の間の画素データの通信はI/O制御器454
を経て行われる。
I/O制御器454はさらに、Ｃバスからマルチプレクサ48
6の入力にデータを結合する64−ビツトの透過性ラツチ4
84を備えている。64−ビツトＣバス情報は別のレジスタ
488を経てマルチプレクサ486の他方の入力と共に第２の
マルチプレクサ490の入力に送られる。エクスパンシヨ
ン単位500は、マスク／フラグプロセツサ462か８−ビツ
トの書込みマスクビツト情報及び８−ビツトの書込みマ
スクバイト情報を受けこれ等をマルチプレクサ490の他
方の入力に結合される64−ビツトマスク語に伸張する。
各マルチプレクサ486,490の出力は第３のマルチプレク
サ502の各入力に結合する。第３のマルチプレクサ502は
モード選択信号により制御される。この信号は、低論理
状態にあるときに、Ｃバス画素データ又は書込みマスク
データを出力バツフア482を経てイメージメモリプレー
ンバスに多重化するように作用する。これは、マルチプ
レクサ502が演算する普通の演算モードである。モード
信号を論理高状態に駆動するときは、マルチプレクサ50
2はＣバス情報又は保持されたＤバスデータをイメージ
メモリプレーンバスに結合するように作用する。イメー
ジメモリプレーンバスをＣバスデータ又はＤバスデータ
で駆動する能力により読出し−修飾−書込み演算ができ
る。前記したようにＤバスラツチ484は、又マルチプレ
クサ490も制御する信号の逆数により制御する。書込み
マスタ／データ（WM/データ）信号が論理高状態にある
とき又モード信号が『０』に等しいときに、イメージメ
モリプレーン84は書込みマスクデータにより駆動され
る。又WM/データ信号を論理低状態に駆動するときは、
イメージメモリプレーン84はＣ−バスにある画素データ
で駆動される。この配置では新しい画素データ又は古い
画素データは、書込みマスク信号に基づいてイメージメ
モリプレーン84に書込むことができる。
書込みマスクエクスバンシヨン単位500は、８−ビツ
トバイト信号及び８−ビツトビツト信号を64−ビツト書
込みマスク語に伸張する数字論理ゲートを備えている。
エクスバンシヨン単位の各回路の多くの配置が当業者に
は明らかであり、それぞれ８個の正入力ANDゲートを持
つ８個の回路を備えている。各ANDゲートの一方の入力
はバイト−０信号に共通に接続されるが、各ANDゲート
の他方の入力はそれぞれビツト−０ないしビツト−７に
接続してある。次の群の８個のNANDゲートは各ビツト入
力に関して同様に接続してあるが、バイト−１信号に接
続される。同様な群のANDゲートはバイト−２ないしバ
イト−７の各マスク信号と協働する。
I/O制御器454は又、イメージメモリプレーン84に内部
データバス70から画素データを初めにロードするのにも
利用する。前記したように各並列イメージプロセツサは
各PIP制御器450内に内部データバスインタフエース単位
596を備えている。インタフエース単位596は、32−ビツ
ト内部データバス70とI/O制御器454に接続したＣバスと
の間に接続してある。内部データバスインタフエース単
位596は、内部データバス70から２つの32−ビツトイメ
ージデータ語の順序を受け又この順序をＣバスに結合す
るように64−ビツトレジスタを備えている。すなわちモ
ード信号及びWM/データ信号は論理低状態により駆動さ
れＣバスからの画素データを結合しイメージメモリプレ
ーン84にロードすることができる。
第18図は３つの典型的な命令語の並行の又は重複した
演算のできる３段命令パイプラインを示す。このような
各語は３つのプロセツササイクルを必要とする。第１の
サイクルでは命令０はイメージアルゴリズムプロセツサ
66によりIAP書込み可能制御記憶装置94及び協働するPIP
書込み可能制御記憶装置100により同報通信される。次
のサイクルでは各書込み可能制御記憶装置は命令０によ
りアクセスされるが、第３のサイクルではマイクロ命令
０の実行が起る。しかし第１の命令０の書込み可能制御
記憶装置アクセスの間に第２の命令１が同報通信され
る。第３のクロツクサイクル中に、第１命令語０が実行
され、第２命令語１が利用され書込み可能制御記憶装置
をアクセスし、そして第３命令２が同報通信される。
前記したように各命令は、４−ビツト制御フイールド
及び６−ビツトアドレスフイールドから成つている。す
なわち制御フイールドの各ビツトは並列イメージプロセ
ツサ演算の16の可能なモードと定義する。制御フイール
ド0000は、並列イメージプロセツサ84のレジスタが更新
されなくて又その出力も生じない現用サイクルのノーオ
ペレーシヨンと定義する。制御フイールド0001は、書込
み可能制御記憶装置アドレスへの内部データバスポート
の64−ビツトの内容がアドレスフイールドから送られる
演算の書込み可能制御記憶装置書込みモードと定義す
る。この演算は主として、並列イメージプロセツサ74の
パワアツプ順序中に利用される。制御語0010は、書込み
可能制御記憶装置464が読出されその出力が内部データ
バスポート内に保持される書込み可能制御記憶装置読出
し動作と定義する。この命令は主としてパワアツプ検査
及びコンテキストスイツチングに主として使われる。命
令制御語0011は、Ｃバスで搬送されるデータを内部デー
タバスポートにロードする動作と定義する。引続く動作
は、結果値を書込み可能制御記憶装置464にロードし、
この結果の一部を内部データバス70により送り、又はこ
の結果の低い方の32ビツトを使い実行相対命令（EXEC−
REL）中にマイクロ命令内のレジスタフアイルアドレス
を条件付きで取替えるのに利用することができる。
命令制御語0100は、並列イメージプロセツサ74を休止
状態にする演算の『休止』モードと定義する。このよう
な状態では並列イメージプロセツサ74は、『実行』指令
が出されるまで引続く命令を無視する。休止指令は、任
意のプレーンに使うことのできる一般的サブルーチンを
書込みのに、ただしルーチンの使われる実平面が未知で
ある場合に、有用である。サブルーチンを呼出す前に未
使用の並列イメージプロセツサを休止モードに置くこと
ができる。この場合オンライン並列イメージプロセツサ
を利用する。ルーチンの終りに、全部の並列イメージプ
ロセツサをオンラインに戻すのに実行指令を出す。命令
制御語0101は前記したように演算の実行モードと定義す
る。
0110命令語は、与えられたアドレスでマイクロ命令を
実行するように並列イメージプロセツサ74に指令する実
行命令と定義する。0111命令語は、与えられたアドレス
でマイクロ命令を実行するための実行相対演算と定義す
る。しかしマイクロ命令語で供給されるレジスタフイー
ルドを利用する代りに、内部データバスインタフエース
単位596内の前回の命令から記憶した値を使う。本発明
のこの特長としては、並列イメージプロセツサ74又はイ
メージアルゴリズムプロセツサ66により記憶値に基づい
てレジスタフイールドにアドレスを供給することができ
る。これは、相対アドレス又は間接アドレスとして定義
することができる。増分又は減分と又たたみ込み（コン
ポリユーシヨン）でもこのような値に基づいて行うこと
ができる。さらに64−ビツト内部データバスインタフエ
ース単位596の低い方の４バイトのMSBは、フイールドの
代りに内部データバス記憶の値を使うか使わないかを決
めるのに利用する。
命令制御語1000は、IDBIUレジスタの低い方の32ビツ
トをオフ・チツプ32−ビツトシステム内部データバス70
への出力として使用可能化する演算モードと定義する。
このようなレジスタは内部データバスインタフエース単
位596についてなお詳しく後述する。このような演算モ
ード中にはマイクロ命令は実行されない。制御語1001
は、IDBIUレジスタの高次の32ビツトを出力として使用
可能化することを除いて1000語と同様である。
命令制御語1010は、内部データバス70の内容を保持し
IDBIUレジスタの高次の32−ビツトに入れる演算モード
と定義する。このようなサイクル中には命令を実行する
ことができない。命令制御語1011は、内部データバスの
内容をIDBIUレジスタの低次の32ビツトに入れるように
したモードと定義する。命令語1010と同様に命令語1011
はこのようなサイクル中に命令を実行させない。命令制
御語1100は、特定したWESアドレスでマイクロ命令を実
行しIDBIUレジスタの低位の32ビツトを内部データバス7
0に使用可能化する。命令制御語1101は内部データバス
ポートによりドライバを使用可能化しIDBIUレジスタの
上部の32ビツトを内部データバス70で使用可能化し駆動
するようにする。このアドレスフイールドは、実行しよ
うとす命令のアドレスになる値を含む。命令制御語1110
は、内部データバス70の内容を保持しIDBIUレジスタの
低位の32ビツトに入れるような演算モードと定義する。
このアドレスフイールドは、実行しようとする命令のア
ドレスになる値を含む。最後に命令制御語1111は、内部
データバスの内容を保持しIDBIUレジスタの上位32ビツ
トに入れる演算と定義する。又アドレスフイールドは、
実行しようとする命令のアドレスになる値を含む。
画素整合複製単位456は並列イメージプロセツサ74の
A,B,Cバスに接続され各画素ビツトを特定の機能が生ず
るように再配置する。とくに画素複製単位456は画素の
ビツトを複製し、たとえばイメージズーミング作用され
る新らたな画素を生成する。イメージコンピユータ22の
画素複製単位は第19図及び第20図に例示してある。第19
図に示すように画素複製単位456は、画素整合単位522の
上位32ビツトから４個の８−ビツト画素を受け64−ビツ
トＣバスに８個の８−ビツト画素を送る。
互いにほぼ同じ８個の複製回路たとえば各回路504は
複製単位456を形成する。各回路504は、画素整合単位52
2の上位32ビツトの互いに異なる導線に接続した４ビツ
ト入力を持つ。各複製回路504への入力導線接続配置は
第19図に例示してある。８個の各複製回路504はそれぞ
れ１ビツトの画素で動作する。このことは、各複製回路
504への入力がワン−アウトオブ−エイトの基準で整合
単位522の上位32ビツトから選定することから明らかで
ある。さらに各複製回路504は、どのビツトの画素を複
製しようとするかを制御するように11−ビツトマイクロ
制御語により制御する。画素複製単位456の64−ビツト
出力は、画素整合単位522の64−ビツト出力でマルチプ
レクサ505を介し多重化され、Ｃバスに緩衝記憶される
結果を生ずる。64個のバツフア507は、Ｃバスに高いイ
ンピーダンを与えることのできる形式のものである。出
力イネーブル（OE）信号は、このような信号がPIP制御
器450により制御されるので、マイクロ制御語の一部を
含まない。マイクロ命令の一部を形成する『２−ビツト
モード』フイールドはPIP制御器450により復号され、マ
ルチプレクサ505の出力イネーブル信号の制御ができる
ようにする。この構造から明らかなように各画素は先ず
画素整合単位522で整合させ、次いで複製のために複製
単位456に入力する。この直列配置により複製のズーム
処理中にサイクルの全数を減らすことができる。又Ｃバ
スのローデイングが減少し又配線の複雑さが減る。各複
製回路504は、マルチプレクサ505への入力のための複合
の64−ビツト出力を形成する８個の出力を備えている。
実際上画素複製単位456は、後述する整合単位と協働し
て動作する。
第20図は複製回路504の１つを示すが、他の７個の回
路も同様に構成してある。各複製回路504は、３個の２
−入力ビツトマルチプレクサ508,510,512と、１対の３
−入力マルチプレクサ514,516と、１対の４−入力マル
チプレクサ518,520とを備えている。第20図に示すよう
に種種のマルチプレクサに４−ビツトの画素を送る。11
−ビツト複製単位制御信号は、２−入力マルチプレクサ
508〜512を制御する１つのビツトと、３−入力及び４−
入力のマルチプレクサ514〜520を制御する２つのビツト
とを利用する。
A,B,C,D画素ビツト入力で画素を２倍にして複製する
ように、出力はAABBCCDDになる。３倍の複製率ではマイ
クロ制御語は、複製回路制御信号を駆動しAAABBBCCの出
力を生ずる。もちろん画素ビツトを３倍にするように、
画素複製単位456の他の複製回路はビツト３倍化動作を
完了する。当業者には明らかなように多倍画素の複製を
終えるには左シフト又は右シフトの操作が必要である。
画素シフト機能は第21図に示した画素整合単位522に
より実施する。『フアネル（じようご）シフタ』と呼ば
れることの多い画素整合単位522は、イメージメモリデ
ータの８個の８−ビツト画素の並列を生ずる作用をする
汎用画素シフタを形成する。実質的に画素整合単位522
は２つの８−ビツト画素を並置することにより、16−ビ
ツト画素語を形成する。次いで整合単位522は、新らた
な８−ビツト画素を形成するように16のビツトから８つ
の連続したビツトを選択する。
画素データの処理は、とくに１つのイメージメモリ場
所から別の場所にイメージを移動させるときに、画素整
合単位522の使用により容易になる。イメージをイメー
ジメモリ82内で１つの記憶場所から別の場所に動かすも
のとする。転送元場所で画素Ａ（動かそうとするイメー
ジ内の任意の画素）はメモリ語の第１の画素内にある
が、転送先場所では、画素Ａはメモリ語の第３の画素内
にある。単純なメモリ移動が不適当であるのは明らかで
ある。データは語の境界内で移動しなければならない。
このことは画素整合単位522によつてできるようにな
る。画素整合単位522はさらに、データをカーネル（Ker
nel）に整合させなければならない場合にイメージコン
ボリユーシヨン関数に利用する。コンボリユーシヨンカ
ーネルがイメージを横切つて移動する際に、カーネル係
数が与えられた語内に持つ場所は、同じままであり従つ
て整合を必要とする。一般にメモリ境界内のイメージデ
ータの移動には画素整合単位522からの支援を必要とす
る。
第21図に例示したように画素整合単位522は、互いに
ほぼ同じ８個のフアネルシフタ回路524を備えている。
各フアネルシフタ回路524は１対の入力ポートを持つ。
その一方のポートはＡバスに接続され他方はＢバスに接
続してある。各フアネルシフタ回路524はフアネルシフ
ト制御器526に接続してある。シフト制御器526は、４−
ビツトシフト制御信号（SC）とクロツク信号（CLK）と
転送元及び転送先のレジスタイネーブル信号（SRCEN、D
STEN）とマスク／フラグ（MF）信号とを含む入力に応答
する。シフト制御器526はどれだけの画素をシフトする
かを定める作用をする。レジスタフアイル452からの２
本の64−ビツトデータバスは、並置されたＡバス及びＢ
バスから任意の連続した８つのバイトを選定する場合に
整合単位522に接続される。２つのレジスタの一方か
ら、転送元値及び転送先値を表わす４−ビツトシフト値
を取出す。これ等のレジスタはマイクロコードの直接値
又はマスク／フラグバス85の下位４−ビツト等からロー
ドされる。マスク／フラグバス値を使おうとする場合に
は、この値は整合命令に１サイクルだけ先だつてマスク
／フラグバスに存在しなければならない。直接値を使お
うとする場合には、PIP制御器450がパイプライン（レジ
スタイネーブル、mux選択、直接シフト値等）を自動的
に管理するから、この値は同じ命令内に生ずる。各フア
ネルシフタ回路524の出力は８ビツトから成る。この全
体がマルチプレクサ505に接続したバスを形成する。
各フアネルシフタ回路524は８−ビツト画素語の各ビ
ツトと協働する。レジスタフアイル452からの２つの画
素語は各フアネルシフタ回路524にその第１及び第２の
ポートで送られる。各画素語のビツトは、第１のフアネ
ルシフタ回路に差向けるビツト零で始まりフアネルシフ
タ入力に送られる。ビツト１で始まる８番目のビツトご
とに第２のフアネルシフタ回路に差向けられ、以下同様
である。実際上画素語の各ビツトはこのようにして均等
な量だけシフトされる。
動作時にはＡバスからの８バイトの画素データをＢバ
スからの８バイトの画素データに並置する。Ａバスから
のバイトはバイト０…７を形成し、Ｂバスからのバイト
はバイト８…15を形成する。第１のバイトをシフト制御
信号の４ビツト値により定める場合には、８つの連続し
たバイトを選定して出力Ｃバスに入れる。シフト制御信
号が２値０に等しい場合には、Ｂバスのデータは直接Ｃ
バス出力に送る。第22a図はシフト制御入力の関数とし
てのシフトパターンを示す。
第22b図が第21図のフアネルシフタ回路524の１つの回
路詳細を示す。フアネルシフタ回路524は、2:1マルチプ
レクサの４つのレベル530〜535を持ち２を底とする修正
対数シフタとして構成してある。フアネルシフタ回路52
4の第４のレベル535を除いた各レベルは、各画素をシフ
トしなければならない量を規定する数値重みに対応す
る。第４のレベル535は、レベル1530によりシフトされ
る同じ量である量２°＝１だけシフトする。４つの入力
信号S0、S1、S2、S3は2:1マルチプレクサの各レベル530
〜535を制御する。第４のマルチプレクサ535は他の同様
なフアネルシフタ回路の出力と共に64−ビツト結果をマ
ルチプレクサ505に送る。好適とする実施例では各2:1マ
ルチプレクサは、２−入力NORゲートに送給する１対の
２−入力ANDゲートを集積するCMOS複数ゲートとして作
つてある。これ等はすべて単一構造に集積してある。
並列イメージプロセツサ74の別の画素データ処理回路
はコンボルバ単位458を備えている。本発明のコンボル
バ単位458の詳細は第23図、第24図、第25図、第26図及
び第27図に示してある。コンボルバ単位458は、コンボ
ルビング（たたみ込み）、配合及び補間の各機能に利用
する並列イメージプロセツサの計算素子を備えている。
コンボルバ単位458は、64−ビツトＡバス及び64−ビツ
トＢバスに接続した二重の入力を持つ。従つて８つの画
素すなわち１つのデータ語は８つの他の画素又はデータ
語で処理することができる。コンボルバ単位458の出力
は64−ビツトＣバスに接続した64の出力から成る。コン
ボルバ単位458の各機能回路を制御するように種種の他
の制御入力を送る。
第23図に示すようにコンボルバ単位458は、それぞれ
Ａバス及びＢバスに接続した８個の８×８マルチプレク
サ540を備えている。各マルチプレクサ540は１対の８ビ
ツト出力を持ち、その一方は最下位桁相乗積レジスタ54
2に接続され、他方の出力は最上位桁相乗積レジスタ544
に接続してある。両レジスタ542,544の出力は、加算単
位546への入力として送られる８つの16−ビツト相乗積
から成る。加算器548の出力はアキユムレータレジスタ5
50に接続され、アキユムレータレジスト550の出力は３
−入力マルチプレクサ552に接続してある。この場合32
−ビツト値に『零』を左方にバツドして64−ビツト語を
形成する。マルチプレクサ552の出力は緩衝記憶された6
4−ビツトの画素データをＣバスに送る。アキユムレー
タレジスタ550の出力は又、２のべきにより除算を行う
（スケーリング）関数を生ずるようにシフト−除算回路
554に接続してある。シフト−除算回路554の出力は、１
画素のデータ（８ビツト）をエクスパンダレジスタ558
に送る飽和回路556に結合してある。エクスパンダレジ
スタ558は、マルチプレクサ552の１つのポートに64−出
力を送るのに先だつて８画素のデータ（64ビツト）を累
算する。マルチプレクサ552の他の入力は８個の８×８
マルチプレクサ540の出力に接続してある。
コンボルバ単位458の果す主要な機能は、項目ごとの
２つのベクトルの乗算と得られる相乗積の加算とであ
る。これ等はすべて２段のパイプライン方式で行われ
る。従つて本発明の高速コンボルバ単位458は、従来知
られているコンボルバより一層少いサイクルで多重画素
処理の出力を生ずる。単一のサイクルで８つの８−ビツ
トベクトル、数値定数又は画素データを乗算セクシヨン
540にＡバスを介して入力することができるが、８つの
８−ビツト画素データはＢバスを介して乗算セクシヨン
540に入力することができ、そしてこの組合せを乗算す
ることができる。このような処理は、８つの画素及び８
つの協働する係数を乗算し得られる16−ビツトの相乗積
に累算値を加算する第１の演算モードを構成する。第２
の演算モードでは、乗算セクシヨン540の丸めた最上位
桁の相乗積の８ビツトは３−入力マルチプレクサ552を
介してＣバスに直接送る。
第１のモードすなわちコンボルビングモードに関して
は各相乗積の合計は32−ビツトアキユムレータ550内に
記憶され、所望により他のベクトル−相乗積和に加える
ようにする。このようにしてコンボリユーシヨン計算
は、１つ又は複数のベクトル−相乗積和のうちで各行の
カーネル及びデータが規定されたベクトルである和を構
成する。これは、コンボルバアーキテクチヤにより遂次
の行計算を介して得られる。このようにして各ベクトル
のデイメンシヨンは８であり、従つてエイト−バイ−ワ
ンコンボルバを構成する。さらに各項の精度は、イメー
ジコンピユータ22のカラー情報解像度を含む８ビツトで
ある。
全カーネルの処理が完全であるときは、アキユムレー
タ550に記憶された和はレジスタに従つてシフト−除算
回路554に転送する。シフト−除算回路554は、２のべき
に等しくなるように前もつて計算した項により除算機能
を果たす。通常アキユームレータ550の結果は、この結
果が最少になるようにカーネル係数の和により除算す
る。なお詳しくは後述するように飽和回路556により32
ビツトのうちの８ビツトをエクスパンダレジスタ558に
送ることができる。さらに飽和回路556は、32のうちの
８の選択により除外される有効ビツトを考慮する。７回
の付加的な同様な演算を繰返して８つの８−ビツト画素
をエクスパンダレジスタ558に記憶する。エクスパンダ
レジスタ558に画素を十分にパックしたときに、その64
−ビツト出力を３−ポートマルチプレクサ552の適当な
制御を介してＣバスに入れる。
本発明の画素コンボルバ単位458は２つの並列レベル
を生じ高速の高い画素データ計算割合を生ずる。パイプ
ライン機能は、前回に計算した各積の加算と同時に、サ
イクル当たり８つの積を処理する８個の並列乗算器540
を利用することにより得られる。さらにコンボルバ単位
458は、３×３から256×256までのような多くの互いに
異なるサイズのカーネルを支援することができる。この
ことは２−ビツトアキユムレータ548により可能にな
る。乗算器540のセクシヨンから３−ポートマルチプレ
クサ552までのバイパスを設けることにより、積の結果
を直接Ｃバスに書込み回路546及びアキユムレータ548を
バイパスすることができる。このようにすると配合動作
で有利である。コンボルバ単位458の付加的な特長は画
素の拡大である。この場合８つの結果画素は、フオーマ
ツト化64−ビツトメモリ語をレジスタフアイル452にＣ
バスを介して書込み又はイメージメモリ82に出力するの
に先だつて、計算してコンボルバ単位458内に記憶す
る。
コンボルバ単位458を制御する制御信号に関しては、
モードＡ及びモードＢの制御ビツトを乗算器540のセク
シヨン及び加算単位546の両方に供給する。一方の演算
モードは、乗算器540が入りデータを２の補数とみなす
かどうかを制御する。そして別のモードでは入りデータ
は信号を生じないものとみなす。すなわち混合演算モー
ドが許容され２つの補数の出力データを生ずる。単一ビ
ツト丸め信号は乗算器540に加えられ、乗算器540の最上
位積出力の16−ビツト語を丸めるようにする。単一ビツ
トフオーマツト信号は最上位積レジスタ544か８ビツト
のうちのどれを出力するかを制御する。２値『１』は15
…８の乗算器結果ビツトを生ずるように作用するが、２
値『０』はビツト14…７を生ずる。丸めはフオーマツト
制御と協働して作用して、正確に丸めた結果をつねに生
ずるようにする。最上位積ビツトは、３−入力マルチプ
レクサ552を介するコンボルバ単位458からの出力として
直接利用できる。
レジスタフアイル452にも共通なクロツク信号はコン
ボルバ単位458の全部の回路及びレジスタを同期させ
る。レジスタイネーブル信号は、最下位積レジスタ54
2、最上位積レジスタ544及びアキユムレータレジスタ55
0を使用可能化する。アキユムレータクリア（ACC−CL
R）信号はアキユムレータレジスタ550を同期的にクリア
する。５−ビツトシフト信号は、シフタ−除算器554に
より行おうとする32の右シフト位置を生ずることができ
る。TWOC信号は、シフト−除算回路554により、負であ
れば符号ビツトを拡張し、又は偽であれば零でシフトす
る。この機能は、シフト数を２つの補数の形でコンボル
バ単位458に送る場合に有用である。飽和イネーブル信
号は飽和回路556を制御して、このようなレジスタの出
力が負であれば、その出力を全部零すなわち零の強さ従
つてモニタ28の黒色画素場所に駆動する。又シフト−除
算回路の出力が８ビツトにより送ることのできる数より
大きい数であれば、飽和回路556の出力は16進『FE』す
なわちモニタ28の飽和したすなわち白色の画素場所に駆
動される。レジスタイネーブル信号はエクスパンダレジ
スタ558を使用可能化するように生ずるが、３−ビツト
画素選択信号はエクスパンダレジスタ558のどの画素を
飽和回路556から書込むかを定める。２−ビツトRSEL信
号はマルチプレクサ552を制御しその中にアキユムレー
タ550又はエクスパンダ558から或は乗算器540からデー
タを入れることができる。すなわち選定した入力はバツ
フア560を介してＣバスに送られる。バツフア560の３状
態制御は出力イネーブル（OE）信号によつてできる。
なお詳しく述べると又第23図には２つの８−ビツトオ
ペランドすなわち乗数Ａ及び被乗数Ｂを示してある。各
オペランドにはモード制御信号のモードＡ及びモードＢ
が協働する。前記したようにこれ等の制御信号は、対応
する入力オペランドが２つの補数として又は符号なしと
みなされるかどうかを定める。これ等のモード信号は任
意の組合せが許容できる。すなわち両オペランドは、符
号なしにするか、共に２の補数にするか、又は一方を符
号なしにし他方は２の補数にしすなわち２の補数結果を
生ずる混合モードにすることができる。画素値は０〜25
5（10進）の範囲の符号なしの整数になるようにしてあ
るが、係数は正又は負にできる。付加的な精度は、この
ような係数がつねに正であることが分つていれば、カー
ネル係数を符号なしの表示にすることにより乗算器540
によつて得られる。これは、低域フイルタ法によりビデ
オイメージをろ波することを含む場合である。
乗算器540及び多重シフト制御器の丸め制御により、
上位８ビツトを最上位積すなわちビツト８−15として利
用する必要がないから、２の補数の応用における乗算を
容易にする。ビツト15を利用する唯一の時間は積−128
×−128＝32Kを計算する場合であるから、むしろビツト
７−14を利用することができる。これは216から１つの
場合だけしか表わさないから、最上位積を下方に１スペ
ースだけシフトすることにより付加的な精度が得られ
る。このシフト信号は、どの８ビツトがこのようにして
積として使われるかを定める。丸め制御信号は、この積
に1/2を加えるように作用して、切捨てが行われるとき
に最上位積を最も近い所望の結果に正確に丸める。
加算単位546は、乗算器540により計算した各16−ビツ
ト積を合計し又この結果を32−ビツトアキユムレータ54
8に加算するように作用する。このようにして計算中に
十分な精度が保たれる。加算単位546は、マンチエスタ
ー・キヤリー・チエイン（Manchester Carry Chain）加
算器の二進トリーとして構成してある。アキユムレータ
550は、２段すなわちマンチエスター・キヤリー・チエ
インとしての低位16ビツトとキヤリルツクアヘツド（先
見桁上げ）加算器としての上位16ビツトとで作る。
第24図は、『２』のべきによりアキユムレータレジス
タ550内に記憶した数を除算するのに利用するシフト−
除算回路554を示す。図示のようにシフト−除算回路554
は、５つの論理レベルを必要とする32−ビツトシフトを
含むlog（ｎ）回路網である。論理ブロツク562〜570
は、２の補数（TWOC）信号により生ずる符号拡張充てん
（sign extend fill）作用を持つ2:1マルチプレクサを
備えている。このようにして、シフト結果の飽和結果、
符号ビツト及び23の付加的有効ビツトを調べることを指
示する画素値を生ずる。符号ビツトが２値『１』であれ
ば、累算結果は零以下であり、飽和結果は零である。又
２値『１』が23の高位ビツトのうち任意のものに生じ符
号ビツトが２値『０』に駆動されると、飽和回路556の
出力は256より大きい値に駆動される。この場合16進FF
はＣバスへの出力である。
第25図の飽和回路556は若干の論理ゲートから構成さ
れ、シフト−除算回路554により生ずる32−ビツト語の
上位24ビツトにブールOR関数を生ずる。従つて上位24ビ
ツトの任意の１つが２値『１』を含む場合には、飽和回
路の出力レジスタは16進FF値に駆動される。とくに飽和
回路は、７個の３−入力NAND論理ゲート及び２−入力NA
ND論理ゲート580を備えシフト−除算回路554から上位23
ビツト（D8−D30）を入力する。24番目のビツト（D31）
は論理回路586に入力する。各NANDゲート580の出力は４
個の２−入力NOR論理ゲート582の入力に結合する。NOR
ゲート582の出力は４−入力NAND論理ゲート584の入力に
接続してある。NANDゲート584の出力は、BAT−EN信号と
共に前記した機能を生ずる付加的な論理回路586に結合
する。論理回路586の出力は８−ビツトレジスタ588を制
御しシフト−除算回路554からの低位８ビツトを前記し
たようにして修正する。
飽和回路556は、画素データに負の係数を乗じて零の
画素値を生ずるときに利用するのが有利である。負の係
数はラプラース関数を含むイメージ処理関数に出会うこ
とが多い。
イメージデータプロセツサ74のコンボルバ単位458は
次の式により画素データを処理する。
この式で項A1はカーネルを表わす係数を含み、項P1は画
素値を表わす。コンボルバ単位458内のアキユムレータ5
50は、コンボルバ単位458の遂次のサイクルにわたつて
９×９又は３×３のように他のデイメンシヨンのコンポ
リユーシヨンの計算を可能にする中間の８×１のコンポ
リユーシヨンを記憶する作用をする。補間は、コンポリ
ユーシヨンの計算と同じ計算を含む。しかしカーネル係
数は異なる計算が行われる。さらに項ΣA1は２のべきで
なければならない。
ビデオモニタ28で直線又は曲線の偽信号防止に利用さ
れるような配合演算についても又コンボルバ単位458を
利用するのが有利である。配合は、２つの他のイメージ
Ａ及びＢの重み付け和から新らたなイメージデータＣを
形成することを含む。重み付け係数又は配合係数をａと
定めると、配合式は次のように表わすことができる。
Ｃ＝a*A＋(1-a)*Ｂ この式はさらに次のように簡略化できる。
Ｃ＝a*（Ａ−Ｂ）＋Ｂ この簡略化した形では第２の式は、乗算演算が丸め操作
を必要とするので数値精度の観点から望ましい単一の乗
算演算だけを含む。すなわち２つのイメージは、第２の
式を利用すると画素×画素基準で配合することができ
る。この計算では乗算の積の最上位８ビツトは直接Ｃバ
スに従つてレジスタフアイル452に差向けられる。この
ようにして、コンポリユーシヨン演算中に使われるこの
ようなデータを加算単位546及びアキユムレータ550を通
す際に時間遅延を防ぐ。
第26図はコンボルバ単位458のエクスパンダレジスタ5
58を示す。エクスパンダレジスタ558は、協働する８個
のレジスタ592の入力に結合した８個のマルチプレクサ5
90の群を備えている。飽和回路556の８−ビツト出力は
マルチプレクサ590の各入力に結合してあるが、各レジ
スタ592の出力はその協働するマルチプレクサ590の入力
に結合してあう。３−オブ−８デコーダ594はマルチプ
レクサ590を制御して、飽和回路556の８−ビツト出力を
レジスタ592の１つに書込むことができるようにする。
とくにエクスパンダレジスタ558は８−ビツト画素を64
−ビツトイメージメモリ語にパツクする。画素選択入力
は各８−ビツトレジスタ592に８−ビツト画素を遂次に
ロードするように作用する。64−ビツトイメージメモリ
語をロードし終ると、エクスパンダレジスタ558の64−
ビツトが３ポートマルチプレクサ552を経てＣバスに送
られる。
第27図は、内部データバス70を並列イメージプロセツ
サ74に対しインタフエースにする内部データバスインタ
フエース単位596を示す。このようなインタフエースで
は内部データバス70により搬送されるデータは並列イメ
ージプロセツサ74に又Ｃバスに書込むことができる。並
列イメージプロセツサ74のＣバスから、このようなデー
タはレジスタフアイル452に転送されイメージメモリプ
レーン84に出力される。さらに内部データバスインタフ
エース単位596は書込み可能制御記憶装置464にデータを
書込むのに使うことができる。
バスインタフエース単位596には、各バツフア597,598
により32−ビツト内部データバス70への入出力結線を設
けてある。１対の２−入力マルチプレクサ599,600は、
内部データバス70から対応する対の32−ビツトレジスタ
601,602にデータを送るように接続してある。各レジス
タ601,602の出力は各バツフア603,604を経てＣバスに送
る32−ビツト語を形成する。レジスタ601はＣバスの上
位32ビツトを記憶するが、レジスタ602はＣバスの下位3
2ビツトを記憶する。Ｃバスからのデータはマルチプレ
クサ599,600を経て32−ビツトレジスタ601,602に送るこ
とができる。各レジスタ601,602の出力はマルチプレク
サ605の入力に接続され、Ｃバスの上位又は下位の32ビ
ツトを内部データバス70にバツフア597を介して送るよ
うにする。
２個の32−ビツトレジスタ601,602に対するイネーブ
ル制御信号とマルチプレクサ制御信号とＣバス及び内部
データバス70への出力に対するイネーブル信号とを含む
内部データバスインタフエース単位596を制御する種種
の制御信号は、４−ビツトPIP命令入力からPIP制御器45
0に復号される。
内部データバスインタフエース単位596は３つの主要
な機能を生ずる。第１にバスインタフエース単位596と
レジスタフアイル452との間で通信を可能にする。第２
にバスインタフエース単位596とPIP制御器450との間で
通信を可能にする。第３に内部データバスインタフエー
ス単位596とI/O制御器454内の出力レジスタとの間で通
信を可能にする。バスインタフエース単位596は又内部
データバス70及びＣバスの間で32−ビツトへの中間フア
ネル作用によつてデータを送る。64ビツトイメージメモ
リ語は、内部データバス70に２組の32−ビツト語を駆動
することにより送られる。
イメージメモリプレーン84にロードする際に２つの連
続した32−ビツト語を、64−ビツトイメージメモリ語を
形成するIDBIU596に送出す。次いで64−ビツトイメージ
メモリ語は、専用バスを介して協働するイメージメモリ
プレーン84に64−ビツト語を駆動する並列イメージプロ
セツサ出力レジスタに送る。イメージコンピユータ22内
には１つの内部データバスだけしか設けてないから、こ
のテータバスは全部のイメージメモリプレーンで全部の
並列イメージプロセツサ74〜80に接続してある。すなわ
ち各並列イメージプロセツサに協働する１つのイメージ
メモリプレーンだけで一度に書込むことができる。
内部データバスインタフエース単位596を利用する別
の応用例では、PIP制御器450内の書込み可能制御記憶装
置464にロードする。PIP制御器450内で小さな命令の組
を形成する。そのうちの１組の命令は書込み可能制御記
憶装置への命令のローデイングに係わる。並列イメージ
プロセツサ74の『ブートストラツプ』がこのようにして
できる。イメージメモリ82から書込み可能制御記憶装置
464にロードするには、先ずデータをバスインタフエー
ス単位596にレジスタフアイル452を経て書込み、次いで
Ｃバスに又書込み可能制御記憶装置に遂次に読込まなけ
ればならない。
バスインタフエース単位596により又、並列イメージ
プロセツサ74の他の各回路の内部でデータの通信ができ
る。たとえば並列イメージプロセツサ74内に生成するフ
ラグ及びマスタ信号はＣバスに入れ次いで内部テータバ
ス70に読込むことができる。すなわちデータはレジスタ
フアイル452にＣバスを介して従つて内部データバス70
にバスインタフエース単位596によつて書込むことがで
きる。
本発明の各並列イメージプロセツサ74〜80は、画素、
マスク及びフラグのデータを含む高速の算術演算、論理
演算及びシフト演算を行えるように算術論理演算装置
（ALU）460を備えている。第28図に例示したようにALU4
60は、Ａバス及びＢバスから成る入力を持つ。ALU460の
出力は、Ｃバスを経て並列イメージプロセツサ74の他の
前記したデータ処理単位に共通に接続してある。前記し
たようにＣバスは４ポートレジスタフアイル452への入
力バスである。ALU460は内部マスク／フラグバス463へ
の８−ビツト出力を持つ。
本発明のALU460は、並列イメージプロセツサ命令を１
つの100nsサイクルで処理することができ、又８−ビツ
ト又は16−ビツトの精密算術／論理演算を実行すること
ができる点で著しい融通性がある。
又第28図に示すようにALU460は、１つをセクシヨン60
7として示した８つの並列８−ビツトセクシヨンを備え
ている。各ALUセクシヨン607は、一方はＡバスに接続し
他方はＢバスに接続した１対の８−ビツト入力を持つ。
各ALUセクシヨン607に入力される制御信号は、ALSF0,AL
SF1,モード信号、クリア（CLR）信号及びマスク／フラ
グイネーブル（MFE）信号を含む。さらに各ALUセクシヨ
ン607は、Ｃバスに接続した８−ビツト出力と内部MFバ
ス463に接続した単一ビツト出力とを設けてある。MFバ
ス463は他の７つのALUセクシヨンと協働して８−ビツト
マスク／フラグバス85への結線を持つ。
１つのこのようなALUセクシヨン607の詳細は第29図に
示してある。８つのALUセクシヨンは相互に対にして仕
切られ、16−ビツト演算を容易にする。各ALUセクシヨ
ン607は、主要部分にＡバス入力及びＢバス入力を持つ
２−入力ALUプリミテイブ608を備えている。ALUプリミ
テイブ608の制御用に６本の制御回線を備えさらにキヤ
リ・イン（Cin）信号及びモード信号が加えられる。ALU
プリミテイブ608の出力にはOVR信号、Cout及び零（ZR
O）の信号がある。ALUプリミテイブ608は、Ａ入力及び
Ｂ入力による任意の論理演算と共に加算、減算、１の増
分及び１の減分の算術演算を行うことができる。プリミ
テイブALUセクシヨンは、機能的に類似しているが命令
能力を高めた74381ALU標準チツプの注文製品である。
ALUセクシヨン607には、第２の2:1マルチプレクサ609
により駆動される制御入力を設けてある。2:1マルチプ
レクサ609は、制御機能のためにALUセクシヨン607にALS
F0又はALSF1のいずれの信号を送るかを制御するように
フラグ・イン（Fin）信号により制御される。ALUプリミ
テイブ608は若干のフラグ信号を、３つの他のフラグ信
号（０、１及びMFバスによる）と協働して生ずる。これ
等の信号はすべて8:1フラグマルチプレクサ610に送られ
フラグ・アウト（Fon）出力を生ずるようにしてある。
フラグ0,1は対応する論理状態に配線されるが、８個の
各ALUセクシヨンのMFバスフラグビツトは８本のマスク
／フラグバス463の導線の互いに異なる１本に送られ
る。0,1の各フラグはフラグフリツプ−フロツプ611のセ
ツト及びクリアの機能に使われる。８個のALUセクシヨ
ンの８個のフラグフリツプ−フロツプの組はALUフラグ
レイスタと称する。MFバスフラグビツトにより前もつて
計算したフラグの組をALUフラグレジスタに各フラグマ
ルチプレクサ610を介してロードすることができる。フ
ラグマルチプレクサ610は、2:1マルチプレクサ609によ
り生ずる３−ビツトフラグ選択信号により制御する。３
つの制御フラグはこの場合選定したALSF命令成分のセグ
メントを構成する。これ等のセグメントのビツトは後述
のようにALUマイクロ命令の成分である。
前記した所から明らかなように各ALUセクシヨン607
は、隣接する相手のALUセクシヨンに情報を送ることの
できるスタンドアロン形８−ビツトALUとして構成さ
れ、16−ビツトALUとして機能する。各ALUセクシヨン60
7に入力される各信号の機能について以下に述べる。モ
ード１入力は、Ａバス及びＢバスによるデータをみなす
方式すなわち８×８又は４×16のビツトデータとみなす
方式を制御する。CLR1入力信号は、真のときにフラグフ
リツプ・フロツプ611の同期クリア作用を生ずる。MFE1
入力信号はALUフラグフリツプ・フロツプ611を使用可能
化し内部MFバスを駆動する。この信号は、マスク／フラ
グプロセツサ462で、内部MFバス463にどの転送元がこの
場合データを書込むかを選定するのに利用するデコーダ
から生ずる。
ALSF0 15:0入力信号は、後述の５つのサブ−フイール
ドから成る16−ビツトALU命令である。この命令はALUセ
クシヨン607の１つにより、そのフラグフリツプ−フロ
ツプ611の内容を論理低状態として規定した場合に実行
される。ALSF115:0入力信号も又、５つのサブ−フイー
ルドから成る16−ビツトALU命令である。この命令は並
列イメージプロセツサのALUセクシヨン607の１つによ
り、その協働するフラグフリツプ−フロツプの内容が論
理高状態の場合に実行される。クロツク信号（CLK）
は、ALUセクシヨン607の全部のフラグフリツプ−フロツ
プへの入力信号であり、レジスタフアイル452及び全部
の他の並列イメージプロセツサをトリガするのに利用さ
れる。最後に出力イネーブル（OE）信号は、Ｃバスを駆
動するように出力バスインタフエーススバツフア612を
使用可能化する。このように使用可能化すると、特定の
ALUセクシヨンがＣバスを駆動し、レジスタフアイル452
のＣポートと共にI/O制御器454の出力レジスタ488に入
力を送る。
前記したように各ALU460の出力は、レジスタフアイル
書込みポートに送られ又は並列イメージプロセツサ出力
に対し多重化することのできる64−ビツトの情報を構成
する。ALUセクシヨンの他の出力は一緒に内部８−ビツ
トマスク／フラグバス463に接続されALU460に対しフラ
グを読出し又書込むようにする。内部MFバス463は、伝
送又は受信の情報を搬送するように双方向性を持つ。
又第29図に示すようにALUセクシヨン607はさらにコン
ボルバ飽和回路の結果に類似した結果を生ずる飽和回路
613を備えている。飽和回路613はALUプリミテイブ608の
出力で動作し、零から最高値すなわち８−ビツトモード
では255又16−ビツトモードでは65.535までに値を限定
する。ALUプリミテイブ608の出力は、Ａバス及びＢバス
によるデータの算術論理演算の結果である。前記のデー
タは、画素データ、係数データ又は中間結果である。飽
和回路613は、ALUプリミテイブ回路出力を飽和させ又は
飽和させないときを定めるように制御回路614を備えて
いる。制御回路614は、８−ビツト又は16−ビツトの演
算を規定すモード入力を持つ。又制御回路614への入力
は、飽和回路演算を可能化するSATEN信号である。制御
回路614はさらに、ALUプリミテイブ608のキヤリ−アウ
トフラグと、加算又は減算の演算が行われているかどう
かを定めるのに利用するALSF命令成分のフイールド内の
６−ビツトとにより制御する。
飽和回路613自体は、一方の入力としての８−ビツトA
LUプリミテイブ結果と飽和制御回路614により計算した
８−ビツトの計算飽和値（O/I）とを持つ2:1マルチプレ
クサから成つている。従つてALUプリミテイブ608が減算
演算を行いその結果が負であり、飽和状態になると、飽
和制御回路614はO/I径路を選定し、O/Iが零として選定
される。この場合デイスプレイにプロツク画素を表示す
る。又ALUプイリミテイブが加算演算を行いその結果が
オーバフローを生ずると、飽和制御回路614はO/I径路を
選定し、この場合O/Iは１に等しい。この場合デイスプ
レイに白色画素として表われる。
ALUセクシヨン607は又、除算及び乗算のような算術演
算と論理マスクの作成とイメージ点演算とに使うシフト
回路615を備えている。前記のイメージ点演算では隣接
画素に関係なく単一の画素で演算する。好適とする構成
ではシフト回路615は、飽和回路613の８つの各出力と協
働する3:1マルチプレクサを備えている。各3:1マルチプ
レクサは、飽和回路613の出力に１つの位置の左シフ
ト、零シフト又はシフトなし、或は１つの位置の右シフ
トのいずれかを選定するように接続してある。最左端及
び最右端のビツト位置に協働する3:1マルチプレクサ
は、零又は１のシフト入力を制御するように特殊な入力
回路を持ち、シフト中に空のビツト位置を満たし、又は
ローテイト演算或は16−ビツト演算の間に他のビツト位
置を満たすようにする。16−ビツト演算は、シフト操作
中に隣接するうちの１つとの通信を必要とする。
シフト回路は、ALSF命令成分内の符号化３−ビツトフ
イールドにより制御されるシフト制御回路616により制
御する。又モード信号は８−ビツト又は16ビツトのシフ
ト操作のいずれを行うかを定める。シフト回路の８−ビ
ツト出力はバツフア612を介してＣバスに送る。
各並列イメージプロセツサは、順序づけ能力を生じな
いからスレーブプロセツサの特性を持つ。すなわち条件
文は、if〈〔条件〕〉、then i1であるか又はi2である
の形で得られる。この場合i1及びi2は命令である。この
フオーマツトにより単一の並列イメージプロセツサ命令
で条件の実行が行われる。ALU460の命令フオーマツトは
次のように定義される。
inst:＝＝〈モード〉〈CLR〉〈MFE〉〈ALSF〉〈ALSF〉 ALSF:＝＝〈LSB〉〈FU〉〈FLAG〉〈Shift〉〈SATEN〉
〈IN〉〈Cin〉 『inst』命令は、算術論理演算装置460の一次的命令で
あり、ALUモード及び２つのALSF成分から成る３つのサ
ブーフイールドを含む。各ALSFフイールドは二次的命令
である。この命令成分のうち第１の成分は、この場合の
フラグが論理低状態にあれば実行され、第２の成分はこ
の場合の論理フラグが論理高状態にある場合に実行され
る。
モードフイールドは、ALU460がこれへのデータ入力を
みなす方式を定める。前記したように論理低又は高の状
態はそれぞれ８つの並列８−ビツト演算又は４つの並列
16−ビツト演算を規定する。ALSF（算術／倫理／シフト
／フラグ）信号は７つのサブ−フイールドから成る。そ
の第１はLSBサブ−フイールドである。真であるときはL
SBフイールドは、フラグレジスタの内容を出力画素最下
位桁ビツトに入れる。この作用はALU460のシフト機能又
は飽和機能に先だつて起り、フラグビツトを最上位桁ビ
ツト位置にローテイト書込み命令を介して、又は第２の
ビツト位置に左シフト命令を介して入れることが必要で
ある。さもなければフラグデータは飽和イネーブル（SA
TEN）信号が真である場合に不時に破壊される。フラグ
更新（FU）フイールドは、真であればフラグ情報を更新
する単一ビツトフイールドである。ALUセクシヨンフラ
グフリツプ−フロツプ611は、ALU460の各８−ビツトセ
クション内に構成される。フラグフリツプ−フロツプ61
1の出力、ALUセクシヨン607によりどのALSF指令を実行
するかを定める。フラグフリツプ−フロツプ611の機能
は、現下の演算が過去の演算に基づく場合に望ましい。
従つてフラグフリツプ−フロツプ611の更新を制御する
ことの必要なことは明らかである。
フラグフイールドは、８つのフラグのうちのどれをマ
ルチプレクサ610を介してフラグフリツプ−フロツプ611
に書込むことにより後の命令に対する条件文として使う
かを定める３−ビツトフイールドである。３−ビツトシ
フトフイールドはシフトの種類を定め又どれだけをたと
えばシフトするか又はローテイトするか或は−１、０、
＋１だけシフトするかを定める作用をする。シフトフイ
ールド及び機能はさらに付表に記載された第VII表に規
定してある。シフト信号は又左又は右のシフトを行う場
合に空のビツト位置を満たす方式を定める。飽和イネー
ブル（SATEN）信号はALU回路を使用可能化して飽和算術
機能を行う。
INフイールドは、算術命令又は論理命令を開発する際
に使う最少項を選択する６ビツトから成る。この命令の
下位の４ビツトは論理関数と共にキヤリ伝播項に使う
が、上位２ビツトはキヤリ生成項に使う。要するに下位
４ビツトにより定まる最小項の組合せを介して生成する
論理関数は、キヤリビツトにより排他的論理和演算を行
われる。論理関数が望ましい場合には、キヤリが『０』
になることにより論理関数を影響を受けないで出力に伝
播させることができる。これはとくに、INフイールドの
上位２ビツトが論理低状態にある場合である。一般にこ
のフイールドの上位２ビツトの一方だけが一度に真であ
り、算術関数の生成が論理的に進行するようになる。符
表の第VII表はさらにALSF命令のINフイールドを規定す
る。
Cinフイールドは、真であるときは減算機能に利用す
る。偽であるときは、CinフイールドはALU460に減算中
に減分を行わせるように作用する。Cinが加算中に真で
あれば、結果は１だけ増分する。論理演算たとえば論理
AND演算の間にCinが真であれば、その結果はＡ及びＢ＋
１により定義される。
並列イメージプロセツサALU460の各ALUセクシヨン607
により生成する多くのフラグがある。この等のフラグ
は、命令選択を定めるように生成して使われ、マスクを
生成し、内部MFバス463に出力されイメージコンピユー
タ22の他の回路に伝送する。１つのこのような回路はイ
メージアルゴリズムプロセツサ66である。各ALUセクシ
ヨン607により生成することのできる８つのフラグは次
の通りである。クリア（CLR）フラグはフラグ回路を出
力論理低状態にセツトする。セツトフラグはフラグレジ
スタを論理高状態にセツトする。MFフラグはフラグレジ
スタに、内部MFバス463によりこの場合搬送されるデー
タをフラグレジスタにロードするように作用する。LSB
フラグは、この場合に生成する一層下位のビツトを、シ
フト及び飽和の機能に先だつてフラグレジスタに入れ
る。又このフラグは、LSB制御信号と協働して並列イメ
ージプロセツサマスク／フラグプロセツサ462と通信す
るのに使うことができる。
『０』（ZRO）フラグは、シフト及び飽和の動作が先
だつて、ALUセクシヨン607の結果が零であれば真状態に
駆動される。MSBフラグは、この場合生成する最上位桁
ビツトを同様にシフト及び飽和の動作に先だつてフラグ
レジスタに入れる。キヤリアウト（COUT）フラグは、こ
の場合のキヤリ−アウト値をフラグフリツプ−フロツプ
611に入れる。オーバフロー（OVR）フラグはこの場合の
２の補数オーバフローをフラグフリツプ−フロツプ611
に入れる（OVR＝CO EXOR C7）。この場合C7は第７段へ
のキヤリ−インであり、COは第７段のキヤリ−アウトで
ある。
前記した飽和算術関数は、このような関数が桁あふれ
する数を８ビツトモード内の最大の符号なしの値たとえ
ばすべて１として表示することができる点でグラフイク
ス及びイメージの処理に有用である。同様に通常零以下
であると計算されるどの数も飽和モードで零として計算
される。
ALU460は明らかなように、係数、マスク等のような画
素データ及び非画素データを含む高速の算術、論理及び
シフトの演算を容易にする。又ラスタ演算は多重サイク
ル演算で行われる。条件付き能力を使うと、Ａ及びＢの
差から生ずるフラグに基づいてＡ又はＢを通すことによ
りしきい値生成が容易に行われる。高分解能（16ビツ
ト）のイメージ処理は、16−ビツトデータモード能力を
使い操作することができる。ALU460は又イメージメモリ
書込みマスクの生成に関与する。そして一般にALU460
は、多重イメージプロセツサと協働して動作しその一層
特殊な機能が終る場所を見つけるように作用する。
要するに各ALUセクシヨン607は、PIP制御器450から制
御信号を受ける８−ビツトスタンドアロンALUである。
各ALU・プリミテイブ608内には２つの汎用関数発生回路
がある。一方のこのような回路は論理関数及びキャリル
ツクアヘツド『伝播』信号を発生するが、他方の回路は
算術演算中に『発生』信号を生じさもなければ論理低状
態にある。これ等の演算と協働して８−ビツト２進ルツ
クアヘツド回路網がある。この回路網は、ALUセクシヨ
ン607の内部のキヤリ信号と共に、フラグとして利用す
るキヤリ−アウト信号と16−ビツトモード演算のための
一層高次のALUへのキヤリ−イン信号とを生ずる。ALUSA
T信号はSAT CNTL信号と協働して飽和算術能力を生ずる
が、ALU SHIFT信号及びSHIFT CNTL信号はシフト能力を
生ずる。フラグ選択及び命令選択のために又２つの演算
モードを支援するために複数個のマルチプレクサを設け
てある。最後にフラグレジスタの１ビツトであるフラグ
フリツプ−フロツプはフラグデータを捕捉するために設
けてある。
マスク／フラグ演算 マスク／フラグ演算は、互いに無関係に動作するプロ
セツサ間すなわちイメージアルゴリズムプロセツサ66及
び並列イメージプロセツサセツト72間の送受信を調整す
るように、本発明の他の特長に従つて行われるようにし
てある。イメージアルゴリズムプロセツサ66について前
記したようにマスク／フラグバス85は、イメージアルゴ
リズムプロセツサ66に各並列イメージプロセツサ74〜80
を接続する８−ビツトのオープンドレイン又はコレクタ
形のバスから成つている。マスク／フラグバス85は、イ
メージメモリ書込みマスク情報をイメージアルゴリズム
プロセツサ66から並列イメージプロセツサ74〜80のうち
の１つ又は複数に、次いでイメージメモリ82に通信する
ように作用する。マスク／フラグバス85は又、各並列イ
メージプロセツサ74〜80の間のプロセツサフラグ情報の
通信を生ずる機構を形成する。マスク／フラグバス85の
トランジスタオープンドレインの性質により、各並列イ
メージプロセツサ74〜80によつてバス85で送られるフラ
グ情報にワイヤードOR演算を実施することができる。バ
ス85により行われるワイヤードOR演算によつて、データ
従属演算はこのようにして、付加的なプロセツササイク
ルを必要としないで最少量の時間で評価することができ
る。
マスク／フラグバス85は並列イメージプロセツサ74〜
80のイメージメモリ書込みマスクサイクル中に利用さ
れ、他の画素データをイメージメモリ82に書込んだとき
に若干の画素データの破壊を防ぐ。この機能は、演算処
理とイメージメモリ82の読出し及び書込みとを含む画素
演算が８つの画素（１メモリ語）で一度に実施されるこ
とによつて明らかである。従つて８画素イメージメモリ
語のわずかに２つの画素だけの画素データを変更しよう
とすれば、イメージメモリ82内の２つの画素場所に新ら
たな画素データを書込む間に、画素のうちの６つにマス
クをかけることによつて再書込みが行われないようにす
る。本発明で利用するビデオDRAMメモリデバイスは、こ
のような書込みマスク動作を行うことができる。又本発
明の各並列イメージプロセツサ74〜80は画素データのビ
ツト又はバイトのマスキングを行うことができる。
イメージアルゴリズムプロセツサ66は、ウインドウ支
援、不透明度、マスキング及び単一画素の各演算のよう
な画素演算を行えるように融通性を備えて構成してあ
る。並列イメージプロセツサ74〜80は一度に８画素で演
算するから、前記のマスキング操作により書込み操作中
に若干の画素データ語を保持して破壊されないようにす
る。画素データはイメージメモリ82から読取り、処理
し、変更されないデータとして再書込みするが、このよ
うな方法は長たらしくてイメージコンピユータ22の処理
能力を実質的に低下させる。書込みマスクサイクル情報
は、ビデオDRAMに、その中に画素データを書込むのと同
じサイクル中に送られ、従つて付加的なプロセツササイ
クルを必要としない。
本発明のこの特長により画素バイト書込みマスク及び
画素ビツト書込みマスクが共に得られる。画素バイト書
込みマスク及び画素ビツト書込みマスクはそれぞれ８−
ビツトフイールドを含む。このフイールドでは画素バイ
ト書込みマスクは、現在処理される８つの画素のうちの
１つ又は複数のいずれを修飾するかを識別する。又画素
ビツト書込みマスクは各画素バイト内でどのビツトにマ
スクをかけるかを識別する。８−ビツトバイト書込みマ
スク及び８−ビツトビツト書込みマスクによつて、２つ
の８−ビツト数を使い64−ビツトの広い書込みマスクを
生成することができる。これにより多数の画素の若干の
ビツトにマスクをかけるのに著しい融通性が得られる。
画素書込み情報は並列イメージプロセツサセツト72内に
生ずるが、本発明の好適とする実施例ではこのような書
込みマスク情報はイメージアルゴリズムプロセツサ66に
よつて生ずる。当業者には明らかなように、フラグレジ
スタを利用するメモリ書込みマスク情報、又は並列イメ
ージプロセツサセツト72を通じて内部64−ビツトバス
（Ｃバス）で搬送される各８−ビツト画素の比較的下位
に桁のビツト情報を生ずることは他の場合にも便利であ
る。どの場合にもマスク／フラグバス85は、イメージメ
モリ82の書込みマスクサイクル中に64−ビツト語に拡大
する情報を搬送する。
前記したようにマスク／フラグバス85は又、プロセツ
サフラグ情報を通信するのにフラグサイクルに関して利
用する。実際にイメージデータを処理する際に、バス85
に存在するフラグ情報が画素書込みマスクを生ずるのに
有用である例がある。他の場合にフラグサイクルは、各
別の又は分散した並列イメージプロセツサ74〜80の間の
活動を調整するのに利用する。マスク／フラグバス85の
分割バス構造により複数のプロセツサ転送元でバスを駆
動することができる。この場合転送先プロセツサはバス
85に存在する情報を一時保持する。実際上複数の駆動転
送元がマスク／フラグバス85を同時に利用する。この場
合情報は論理OR演算を受ける。マスク／フラグバス85の
データは又、各プロセツサ74〜80の間に生ずる計算演算
を同期させるのに使うように、各並列イメージプロセツ
サ74〜80内のレジスタに記憶することができる。或はこ
のようなデータは、この場合のフラグを破壊しないでエ
クスパンシヨンレジスタ内に出力するように内部バイト
レジスタを経て差向ける。この作用を行う装置について
はなお詳しく後述する。マスク／フラグバス85のタイミ
ング信号はSYSCLKから誘導する。マスク／フラグバス85
に接続した各回路のオープンドレイン出力はSYSCLKの立
下がり縁で駆動され、その結果はこのようなクロツク信
号の立上がり縁で一時保持する。
イメージアルゴリズムプロセツサ66内に生ずるプロセ
ツサフラグ情報は又、このフラグ情報を種種の並列イメ
ージプロセツサセツト72に通信するようにマスク／フラ
グバス85に送る。イメージアルゴリズムプロセツサ66内
に生ずるフラグ情報は、このプロセツサに生成するメモ
リアドレスがデイスプレイ28の特定の領域たとえば可視
領域内にあるかどうかを指示する。
第30図はIAPマスク／フラグプロセツサ198の詳細を示
す。プロセツサ198は、イメージアルゴリズムプロセツ
サ66のＸ及びＹの比較器196に結合した入力と共にＸ及
びＹのラツチ194に結合した他の入力を持つマスクジエ
ネレータ617を備えている。このような情報によりマス
クジエネレータ617はイメージアルゴリズムプロセツサ6
6により生成する境界外アドレスを判定することができ
る。マスクジエネレータ617には、２−入力マルチプレ
クサ618の一方の入力に結合した８−ビツト出力を設け
てある。マルチプレクサ618の他方の入力は８−ビツト
バスを介してイメージアルゴリズムプロセツサ66のＣバ
スに結合してある。マルチプレクサ618の出力は、８ビ
ツトのマスク／フラグ情報を記憶するようにレジスタ61
9に接続してある。レジスタ619の出力は２−入力排他的
ORゲート620の一方の入力に接続してある。EXORゲート6
20の他方の入力はマスク／フラグ反転（MFINV）信号に
より駆動される。排他的ORゲート620の出力は２−入力O
Rゲート621の一方の入力に接続してあるゲート621の他
方の入力はマスク／フラグジヤム（MFJAM）信号を送ら
れる。ORゲート621の出力は２−入力ANDゲート622の一
方の入力に接続してある。ANDゲート622の他方の入力は
定数信号又はステイツプル（Stipple）信号を送られ
る。ANDゲート622の出力はバツフア623を経てマスク／
フラグバス85に接続してある。マスク／フラグバス85を
マスク又はフラグの情報で駆動するように、マルチプレ
クサ618の出力に他に７個の前記のような回路を接続し
てある。
マスクジエネレータ617は、イメージメモリ82内に画
素データを書込むようにプログラムマブルアレー論理回
路を備えている。マスクジエネレータ617は、X0及びX1
のイメージメモリウインドウデータと共に比較器196の
４つの出力を利用し、８画素語が全部ウインドウ内にあ
るか、全部ウインドウ外にあるか又は一部がインドウ内
にあるかを定める。マスクジエネレータ617は８−ビツ
トマスク値を生成し、その各ビツトは対応する画素が規
定されたウインドウ内にあるかないかを表示する。OR論
理ゲート624は、４個比較器196の出力に接続され、画素
語が全くウインドウ外にある場合を検出する。
マスクジエネレータ617は２つのモードでたとえばメ
モリ語レベル及び単一画素レベルで動作するように構成
されプログラムしてある。正常な動作モードである画素
語レベルでは、マスクジエネレータ617はメモリ語の８
画素の１つ又は複数のいずれかにその各画素内のビツト
に関係なくマスクをかけるかを判定する。このようにし
て８−ビツトマスク語を生成するが、零はマスクをかけ
られてとい画素と定義し、又１はマスクをかけられた画
素と定義する。マスク語はマスク／フラグバス85を介し
て伝送され適当な並列イメージプロセツサ74〜80のバイ
トレジスタに記憶する。たとえば語の４つの画素がウイ
ンドウ内にありそして他の４つの画素がウインドウ216
の外側にある場合に、画素語がこのウインドウの左側に
生ずるか又は右側に生ずるかに従つてマスク語は111100
00又はその逆数になる。
単一の画素モードではビツトマスク語は、画素語内の
どの単一画素を変更するかを定めるように生成する。こ
のモードは、モニタ28に図形線を生成するのに使われる
ような単一画素幅のウインドウに使うのに重要である。
このモードにあるときは、X0、X1でなくてＸ画素位置自
体を使い狭いウインドウを仕切る。
マスキングは、画素語が画素の若干のビツトを占める
タグビツトを含むときに使うと有利である。一般に画素
の最小位桁ビツト位置をタグビツトに使い、通常画素語
が表示するカラー情報への影響が最少になるようにす
る。タグビツトは、後述の探索テーブル108と協働して
使う。どの場合にもタグビツトを持つ画素を処理すると
きは、タグビツト情報を破壊しないことが望ましい。す
なわちこのような画素のタグビツト位置は、単一の画素
モードでマスクをかけられ適正な並列イメージプロセツ
サ74〜80のビツトレジスタに送る。
Ｐ−語入力は、前記モードのうちのどのモードでマス
クジエネレータ617が動作するかを定める。イメージア
ルゴリズムプロセツサ66のマイクロコード制御性によつ
て画素データに対する書込みマスクの生成に著しい融通
性が得られる。
第30図に示すようにＣバス情報はマルチプレクサ618
に送られマスク／フラグレジスタ619内に標準値を記憶
してマスク／フラグ値を計算することができるようにす
る。次いでマスク／フラグレジスタ619に入力されるマ
スク／フラグ情報又は標準値情報をプログラマブル反転
回路として機能する排他的ORゲート620に送る。MFJAM信
号はIAPマスク／フラグプロセツサ198の８つの各出力ビ
ツトを論理高状態たとえば16進FFにする作用をする。こ
の特長は、ANDゲート622へのステイツプル入力のような
定数値を利用しその結果をマスク／フラグバス85を介し
て並列イメージプロセツサセツト72に送ることが望まし
いときに有利である。ステイツプル信号は、１つのイメ
ージを別のイメージの上側に重ねるときにステイツプル
特性を生ずるのに使う。IAPマスク／フラグプロセツサ1
98を利用しステイツプルパターンを生成するときは、そ
の８−ビツト出力はマスク／フラグバス85を介して後述
のPIPマスク／フラグプロセツサのバイトレジスタに送
る。この構造では種種の選定したデータにマスクをかけ
るが、イメージメモリ82に送る他のデータにはマスクを
かけない。従つてステイツプルパターンを生ずることが
できる。
マスク情報の生成及び利用の別の例を以下に述べる。
書込みマスク情報はイメージの処理変更又は表示の結果
として生成する。たとえば赤色の物体をモニタに背景と
一緒に展示し、この背景を取替えようとするものとす
る。RGBカラーメモリプレーン84〜90に協働する各並列
イメージプロセツサ74〜78に対し検査範囲を設ける。オ
ーバレイイメージメモリプレーン90は、このような操作
に対する干渉をなくすように１を出力させる。従つてオ
ーバレイイメージメモリプレーン90の区域検査回路は偽
出力を生ずる。区域限定情報は、イメージアルゴリズム
プロセツサ66から並列イメージプロセツサセツト72にマ
スク／フラグバス85を介すると共に内部データバス70を
経て送る。単一の転送先サイクルを利用し各並列イメー
ジプロセツサ74〜80に対し書込み及び読出しのタイミン
グ信号を生ずる。たとえば前記のカラー赤色に対して数
値範囲15〜255、青色に対し０〜75又緑色に対し０〜75
を選定すると、つねに偽である条件が生ずるように範囲
255〜０をオーバレイイメージメモリプレーン90に供給
する。限界を設けると、読出サイクルが各並列イメージ
プロセツサ74〜80に送られる。イメージメモリ82の全部
のプレーンがこのようにして選定される。８つの画素を
各並列イメージプロセツサ74〜80に入力した後、高い限
界を検査する。このようにして生ずるフラグは、各並列
イメージプロセツサ74〜80のレジスタフアイルに記憶す
る。又低区域も記憶して、選定した画素が境界条件を満
足するかどうかを判定するようにフラグを組合せる。全
部の画素が境界条件を満足しなければならない。次いで
マスク／フラグバス85に出力を送り、画素のうちどれか
が前記したカラー範囲内にあるかどうかを判定するよう
にワイヤードOR結合を行う。マスク／フラグバス85のデ
ータの読出しにより、書込みマスク情報に協働させるか
又は協働させない８つの画素を生ずる。
書込みマスクの生成におけるこの点で、各並列イメー
ジプロセツサ74〜80のプログラミングが分岐する。オー
バレイイージプロセツサ80には、各RGBイメージメモリ
プレーン84〜88と協働する他の並列イメージプロセツサ
74〜78とは異なる命令を受ける。オーバレイイメージプ
ロセツサ80は、フラグを８画素の小さい方の桁のビツト
位置に拡大しイメージメモリ82の書込み操作を行う。こ
のような書込み操作には若干のビツトフイールドだけし
か含まれていない。この書込み操作はオーバレイイメー
ジプロセツサ80に制約する必要はなくて、他の並列イメ
ージプロセツサ74〜78が得られる書込みマスク情報を保
管するように応答できる。
書込みマスク情報を生成する前記の処理には、読出し
操作の２つのサイクルと、書込み操作の２つのサイクル
と、現在のデータ経路が許容されるかどうかを試験する
２つのサイクルとを必要とする。従つて画素当たり少な
くとも600/8すなわち75n secの画素処理速度が必要なこ
とのすべてである。
各並列イメージプロセツサ74〜80と協働するマスク／
フラグプロセツサ462は第31図に例示してある。マスク
／フラグプロセツサ462は、それぞれ書込みマスクデー
タを内部マスク／フラグバス463内で駆動しバス463から
類似のデータを読取るように作用する６個のレジスタセ
クシヨン625,626,627,628,629,630を備えている。前記
したように外部マスク／フラグバス85と各並列イメージ
プロセツサ74〜80の内部のマスク／フラグバス463との
間で伝送及び受信のマスク／フラグ情報を結合するよう
に双方向トランシーバ459を設けてある。
前記した各レジスタ625〜630にはなお詳しく後述する
ようにマスキング操作に特定の機能を協働させてある。
各レジスタ625〜630間の競合を避けるようにデコーダを
設けてある。競合は、マスク／フラグバス85を駆動する
ように並列イメージプロセツサの８個の回路の１つを選
択するのに利用されるレジスタ選択駆動デコーダ631を
設けることにより避ける。８個の回路は、６個のレジス
タ625〜630とALUフラグレジスタ（図示してない）とオ
フ−チツプデータ回路（図示してない）とから成つてい
る。マスク／フラグプロセツサ462によるALUフラグレジ
スタへのデータ出力はALUMFE信号出力を介するものであ
る。マスク／フラグプロセツサ462によるオフ−チツプ
データ転送元へのデータ出力はMFIE出力による。
マスク／フラグプロセツサ462のその他の機能には、
各並列イメージプロセツサ74〜80の画素データ処理回路
の間接制御がある。とくに６個のレジスタ625〜630の１
つは、MFOE出力を介してオフーチツプ回路を駆動する独
立の操作と協働して、MFRCV入力信号により示すような
データを受けることができる。又このようなマスク／フ
ラグプロセツサ462は、ALU命令ビツトにより制御される
ALUフラグレジスタ（図示してない）にデータを書込む
ことができる。MFDRV制御信号は全部の並列イメージプ
ロセツサマイクロ命令中に存在するが、MFRCVフイール
ドは、このようなビツトがALU命令に必要とされるの
で、ALU命令中には利用することができない。
内部マスク／フラグバス463にデータを入れる際のマ
スク／フラグプロセツサ462の演算は、８個の前記転送
元の１つを動作させ６個のレジスタセクシヨン625〜630
の１つ又はALUフラグレジスタ或はこれ等の両方とシス
テムマスク／フラグバス85に対するオフ−チツプバツフ
アとによりデータを受けることによつて行われる。内部
マスク／フラグバス463に入れるデータは、各並列イメ
ージプロセツサ74〜80の整合複製単位456のシフト値を
制御し、又はコンボルバ単位458内のエクスパンドシフ
ト回路を制御するのに利用できる。
本発明のマスク／フラグプロセツサ462によれば、形
状レジスタ625、汎用レジスタ626、コンボルバ単位レジ
スタ627、整合／複製レジスタ628及び２個のマスク／フ
ラグレジスタ629,630から成る６個の記憶セクシヨンが
ある。マスク／フラグレジスタはビツトマスクレジスタ
629及びバイトマスクレジスタ630から成る。形状レジス
タ625は並列に接続した２個のレジスタから成るが、残
りのレジスタセクシヨン626〜630は並列に接続した８個
のレジスタから成る。
第32図は２−レジスタ構成のレジスタ625の１例を示
すが第33図は８−レジスタから成る汎用レジスタセクシ
ヨンのレジスタ626の１例を示す。第34図は算術整合／
複製セクシヨン628の１例でもあるコンボルバ単位レジ
スタセクシヨン627のレジスタ回路を示す。最後に第35
図は８−レジスタマスク／フラグセクシヨン629,630の
一方のレジスタを示す。内部８ビツトMFバス463は、各
レジスタセクシヨン625〜630に共通でありこのような各
レジスタに対する入力バス及び出力バスになる。第１の
デコーダ632には、６つの出力を生ずるように３−ビツ
トアドレス入力を設けてある。このような各出力により
各レジスタセクション625〜630が内部MFバス463からデ
ータを読取ることができる。同様に３−ビツトアドレス
入力を設けた第２のデコーダ631は各レジスタセクシヨ
ン625〜630を使用可能化するように６つの出力を生じ
て、その中に記憶したデータをMFバス463で駆動できる
ようにする。第２のデコーダ631の出力により各インバ
ータ633,634を経て付加的な出力を送りMFIE及びALUMFE
の各出力を生ずる。MFIE信号により入力バツフア459を
使用可能化し外部マスク／フラグバス85から内部マスク
／フラグバス463にデータを入力する。各並列イメージ
プロセツサ74〜80は同等に設けてある。
マスク／フラグプロセツサ462の信号入力に関して内
部８−ビツトマスク／フラグ（MF）バス463を示してあ
る。バス463は、各並列イメージプロセツサ74〜80のマ
スク／フラグプロセツサを通じて通信媒体として使われ
る。３−ビツトMFRCV信号は、MFバス463からマスクデー
タ又はフラグデータを受けるのにどのレジスタセクシヨ
ンを選択するかを定めるのに利用する。３−ビツトMFDR
Vフイールドは、データをMFバス463に駆動するのに６個
のレジスタセクシヨンのうちのどのセクシヨンを選択す
るかを定めるのに利用する。MFOEIN信号は、２−入力NA
NDゲート635の一方の入力に送られオフ−チツプ回路を
駆動するMFOE出力信号を誘導する。MFOEIN信号は後述の
他の信号から誘導される。DMOVR信号はNORゲート636の
一方の入力に送られ、論理高のときに遅延モードオーバ
ライド状態で使われマスク／フラグプロセツサ462を
『休止』モードに又はNOP（ノオーオペレーシヨン）を
実行する状態にする。又ALUOE信号もNORゲート636に送
られる。NORゲート636の出力はバツフ637により緩衝記
憶され各レジスタセクシヨン625〜630にゲート作用を加
え又MFOE信号をオーバライドする。ALUOE信号が倫理高
のときは、このような状態によりこの場合のマイクロ命
令がALUモードにあるという指示を生ずすなわち、ALU出
力が各並列イメージプロセツサ内でＣバスを制御するこ
とを表示する。この信号は又MFOE信号を止めて各レジス
タセクシヨン625〜630を書込まれないように抑止するの
に利用する。この目的は、レジスタセクシヨン625〜630
を制御するのに通常利用される制御語の上位ビツトが各
並列イメージプロセツサのALUを制御するのに必要であ
ることが分れば実現する。
マスク／フラグプロセツサ462へのUXL信号入力は、選
定したレジスタセクシヨンの上部ポート又は下部ポート
のいずれかに選択的に書込むのに使う。２−ポートレジ
スタは、整合複製レジスタ628、コンポルバレジスタ627
及び形状レジスタ625から成つている。UXLが論理低レベ
ルにあるときは、このようなレジスタの下位部分に書込
まれる。UXLが論理高状態にあるときは、この上位部分
に書込まれる。UXL信号は前記した以外のレジスタには
影響を及ぼさない。整合レジスタセクシヨン628の場合
には、このレジスタは上位及び下位の４つのビツトに分
割される。拡張精密算術演算装置レジスタセクシヨン62
7に対して上位３ビツト及び下位５ビツト部がある。２
個の形状レジスタ625では下位部分はビツト『０』とし
て識別するが、上位部分はビツト『１』として識別す
る。
クロツク信号は各レジスタセクシヨン625〜630に共通
であり各レジスタを刻時する。BITPOL信号はマスク／フ
ラグビツトレジスタセクシヨン629に送られ、I/O制御器
454に伝送されるような又MFバス463に書込まれるような
レジスタ内容の極性を制御する。論理低状態は非反転ビ
ツトを意味するが、論理高状態は反転ビツトを意味す
る。
BYTEPOL信号はバイトレジスタセクシヨン630に加えら
れその極性をビツトレジスタセクシヨン629と同様に制
御する。
マスク／フラグプロセツサ462の出力については、ビ
ツトレジスタセクシヨン629の出力を定める８−ビツト
出力バスBIT（7:0）を設けてある。このようなバスはI/
O制御器454に差向けられ、バイトレジスタセクシヨン63
0と協働してイメージメモリ書込みマスク情報を生ず
る。８−ビツトバイトバスBYTE（7:0）はバイトレジス
タセクシヨン630の出力をI/O制御器454に転送するよう
に作用し同様にビツトレジスタセクシヨン629と協働し
てイメージメモリ書込みマスク情報を生ずる。
MFOE信号は前記したようにオフ−チツプ駆動回路459
のオープンドレイン回路を使用可能化するように作用す
る。IOMODE信号は形状レジスタセクシヨン625のビツト
『０』部からの出力である。論理高状態ではIOMODE信号
はチツプがECCモードにあることを指示するが、論理低
状態では非ECCモードが指示される。形状レジスタセク
シヨン625のビツト『１』位置からの出力はSCANEN信号
である。論理高状態にあるときは並列イメージプロセツ
サ命令がCF（16進法）は走査命令として識別するが、論
理低状態にある場合は並列イメージプロセツサグローバ
ル命令と定義する。
前記したようにMFIE出力信号はオフ−チツプMFバス85
を並列イメージプロセツサ内部MFバス463に使用可能化
するように作用する。又前記したようにALUMFE出力信号
はALUフラグレジスタを並列イメージプロセツサ内部MF
バス463に使用可能化する。
第32図に詳細に示した形状レジスタは出力保持回路63
8を備え内部MFバス463のこれ等のビツトが出力に駆動さ
れないようにする。レジスタ639のＤ−入力は、並列イ
メージプロセツサI/O回路が機能する方式を定めるのに
使う。すなわちモード＝１によりI/O回路が読出し−修
飾−書込みに基づく誤り検出及び修正の機能を支援する
ことができるが、モード＝０によりI/O回路を異なる方
式で機能させる。形状レジスタ625のビツト−１は並列
イメージプロセツサを走査モードにするのに使う。この
モード（ビツト−１＝１）では、通常『IDBによる実
行』の４つの命令を果す命令Ｃ−Ｆは走査命令に転送さ
れる。並列イメージプロセツサ走査リングは拡大精密算
術演算装置アキユームレータ、パイプラインレジスタ及
び内部データバスインタフエース単位から成っている。
走査ビツトをセツトし又４つの命令Ｃ−Ｆの任意の１つ
を出す場合に、走査リング内の全部のビツトが１つの位
置だけシフトされる。ビツト『０』及び『１』は前記し
たようにUXL信号の制御のもとに格別に書き込む。
第33図の汎用レジスタは、汎用のもので、中間的、一
時的又は付加的のマスク、フラグ又は制御のデータの局
所的記憶装置を備えている。
第34図は拡大精密算術演算装置レジスタ627を詳細に
示す。このようなレジスタは、並列イメージプロセツサ
のコンボルバ単位458に対するエクスパンダ制御シフト
値を一時的に記憶する。下位３ビツトはエクスパンダ制
御値を記憶するが上位５ビツトはシフト値を記憶する。
上位及び下位のセグメントは前記したようにUXL入力信
号の制御のもとに各別に書込む。
整合／複製レジスタ628は第34図に示したレジスタに
対し電気的に同様である。このようなレジスタは、多く
の例で転送元及び転送先に対応する２つの４−ビツト整
合シフト値を記憶するように機能する。レジスタセクシ
ヨン628は上位及び下位の４−ビツトセグメントに区分
される。これ等の各区分は前記したようにUXL信号の制
御のもとに各別に書込む。
第35図に例示したマスク／フラグレジスタはビツト及
びバイトの両記憶レジスタ629,630に対応する。各レジ
スタ629,630の内容は組合せて並列イメージプロセツサ7
4〜80のイメージメモリ書込みマスク情報を生成する。
マスク／フラグレジスタ629,630の特殊用途性は、POL制
御信号を介する出力の極性と並列イメージプロセツサの
全部のI/O回路を駆動するのに使う高度に緩衝記憶され
た出力とを制御できることにある。
要するに各並列イメージプロセツサのマスク／フラグ
プロセツサ462が書込みマスク機能、ALUフラグ及び特定
の制御データの記憶、通信及び操作を支援するのは明ら
かである。レジスタセレクシヨンはすべて、容易に読取
り又書込まれるように構成され、これによりコンテキス
トスイツチングを支援する。前記したように内部MFバス
463は、並列イメージプロセツサの外部に８−ビツトオ
ープンドレイン又はコレクタデバイスを介して接続して
ある。しかしオープンドレイン出力を利用することによ
りかなりの機能性がフラグ及びマスクデータのシステム
レベル通信で実現される。全部の並列イメージプロセツ
サのオープンドレイン又はコレクタの出力は相互に接続
することにより全部のこのようなプロセツサ出力の論理
OR能力を生ずる。この方法により、多重プロセツサによ
り生ずるフラグ情報を組合せ又このような情報を外部マ
スク／フラグバス85でイメージアルゴリズムプロセツサ
66に伝送する有効な手段が得られる。
前記した特殊な制御機能により命令にパラメータ置換
を含めて過度の命令複製を避け、又は外部マスク／フラ
グバス85を介し各並列イメージプロセツサにイメージア
ルゴリズムプロセツサ66で計算した命令パラメータを通
信する適宜かつ有効な手段を生ずる。とくにマスク／フ
ラグバス85は、整合／複製単位（ARU）456におけるシフ
ト用とコンボルバ単位458におけるエクスパンダ制御及
びシフト値とのためにデータ情報値を搬送する。マスク
／フラグバス85は幅が８ビツトでありARUシフト値は長
さが４ビツトであるからARUフアイナルシフタに対し２
つの値を与える。このような値は、整合させ又は移動さ
せる転送元及び転送先を表わす。これ等の値は２つの画
素のアドレスの最小桁の３ビツトを（『０』を）パツド
される。
64−ビツト書込みマスクは、前記したビツト及びバイ
トの各レジスタ629,630の内容の論理AND機能により並列
イメージプロセツサに形成する。２つのマスク値の組合
せにより、８画素バイトの任意の組合せにマスクをかけ
ると共にこのようなバイト内のビツトの任意の組合せの
マスキングができる。さらにビツトレジスタ629及びバ
イトレジスタ630の極性は格別に制御できる。
マスク／フラグプロセツサ462はこれ自体のモードの
もとで動作するものではないが、このプロセツサはその
協働する並列イメージプロセツサの一般的なマイクロ制
御のもとにある。マスク／フラグプロセツサ462の制御
は、ALUモードを除く全部のモードで並列イメージプロ
セツサ命令のビツト51〜60を利用して行われる。すなわ
ちマスク／フラグプロセツサ462はALU460以外の全部の
機能単位と同時に動作することができる。
イメージメモリ 第36図、第37図、第38図、第39図及び第40図にはイメ
ージメモリ82の詳細な構造を例示してある。第36図には
行アドレス選択（RAS）デコーダ及びフアンアウト回路6
40を示している。フアンアウト回路640は、赤色メモリ
プレーン84に結合したRASフアンアウトデコーダ回路642
と、緑色メモリプレーン86に結合したRASフアンアウト
デコーダ回路643と、青色メモリプレーン88に結合したR
ASフアンアウトデコーダ回路644と、オーバレイメモリ
プレーン90に結合したRASフアンアウトデコーダ回路645
とを持つRASフアンアウトセクシヨン641を備えている。
入力行アドレス選択信号はRAS入力線646でセクシヨン64
1に入力する。デコーダセクシヨン641は４個のワン−オ
ブ−エイトデコーダ回路642〜645を備えている。さらに
各デコーダたとえば赤色デコーダ642は、赤色イメージ
メモリプレーン84の５つの各バンクを駆動する出力を持
つ。緑色、青色及びオーバレイの各デコーダ643,644,64
5は、それぞれの５つのメモリバンクを駆動するように
同様に接続した出力を持つ。赤色RASデコーダ642は、プ
レーン（Ｒ）として表示した信号により使用可能化され
る。緑色、青色及びオーバレイの各デコーダ643,644,64
5は、プレーン（Ｇ）、プレーン（Ｂ）及びプレーン（O
V）として表示した各信号により同様に使用可能化され
る。さらに各デコーダ642〜645は、RAS信号をどの出力
で送るかを定める３つの信号から成るバンク選択入力を
持つ。各RASデコーダ回路642〜645は、比較的大きいロ
ード容量を高速の信号で駆動する能力を持つ出力ドライ
バを備えている。テキサス・インスツルメント（Texas
Instruments）社製の74下138型の集積回路は適当な出力
駆動能力を持つデコーダである。図示してないが各RAS
デコーダ642〜645の出力は、これと直列の33Ω抵抗器を
備え行アドレス選択信号のオーバシュート及びリンギン
グを低減するようにしてある。このことは、各位RASデ
コーダ出力線が16個のビデオDRAM集積回路チツプを駆動
するから高速回路で明らかになる。
第36図は又、イメージメモリ82の赤色、緑色、青色及
びオーバレイの各プレーンに対し直列出力イネーブル
（SOE）信号を生ずるデコードセクシヨン647を示す。直
列出力イネーブル信号は、イメージメモリ82の各ビデオ
DRAMの各直列シフトレジスタ出力の高インピーダンス状
態を制御する。すなわち種種の直列出力イネーブル信号
が能動であるときは、メモリチツプの対応する直列出力
は、このチツプの出力に直列データを生じないように抑
制される。
バンク選択信号は、バンク選択信号用の一時記憶装置
を備えた８進レジスタ648に送る。８進レジスタ648の出
力は、イメージメモリ82の３つのカラー及びオーバレイ
の各プレーンに対応する４個のワン−オブ−エイトデコ
ータ649,650,651,652に並列に接続してある。又シフト
クロツク（SCLK）信号は８進レジスタ648にクロツク信
号として入力する。そしてシフトレジスタ出力イネーブ
ル（SOLE）信号により８進レジスタ648の動作を可能に
する。実質的にSOLE信号が能動であるときは、バンク選
択信号はシフトレジスタクロツク信号の生起時に８進レ
ジスタ648の入力からその出力にシフトされる。
各SOEデコーダ649〜652にはイメージメモリデイスエ
ーブル信号を送る。この信号は、バンク選択信号の復号
に従ってこのような各デコーダ649〜652の出力の１つに
送られる。この構造により各カラーメモリプレーンの１
つのバンクがビデオプロセツサ106への出力のために使
用可能化され、又は他のバンクがビデオプロセツサ106
への出力のために使用可能化される。
第37図は、イメージメモリアドレスを８−ビツトイメ
ージメモリアドレス（IMADD）バス92により、対応する
イメージメモリプレーン84〜90に差向けた対応する10条
の８−ビツトアドレスバス654に分岐するように設けた
フアンアウトバツフア回路653を示す。１群の５個のバ
ツフア−ドライバ655,656,658,660,662は８−ビツトメ
モリアドレスを赤色及びオーバレイのメモリプレインに
送る。バツフア−ドライバ655はメモリアドレスを赤色
及びオーバレイメモリプレーンのバンク０に供給する。
バツフア−ドライバ662はメモリアドレスを赤色及びオ
ーバレイメモリプレーンのバンク４に供給する。同様に
バツフア−ドライバ664〜672はメモリアドレスを緑色及
び青色のメモリプレーンのバンク０〜バンク４に供給す
る。本発明のビデオDRAMを駆動するのに適当なドライバ
にはアドバンスド・マイクロ・デバイシズ（Advanced M
icro Devices）社製のAM2966型がある。
第38図は、単一の列アドレス選択（CAS）入力から
赤、緑、青及びオーバレイの列アドレス選択信号を生ず
るフアンアウトバツフアセクシヨン674を示す。CASドラ
イバセクシヨン674は、赤色メモリプレーン84の５つの
バンクに対し列アドレス信号を送る。緑色、青色及びオ
ーバレイの各プレーンの５つのバンクに対する列アドレ
ス信号も同様にして生ずる。データ転送又は出力イネー
ブル信号（DTOE）及び書込みビツト／書込みイネーブル
（WBWE）信号も又フアンアウトバツフア回路674に送ら
れ各イメージメモリプレーンの種種のバンクを駆動す
る。
第39図はイメージメモリ82を形成するビデオDRAMのシ
フト制御入力を駆動するなお別のドライバセクシヨン67
6を示す。AND−ゲート678は４個のドライバの入力に接
続してある。AND−ゲート678の一方の入力はシフトクロ
ツク（SCLK）を送られるが、その他方の入力はシフトク
ロツクイネーブル（SCLKEN）信号を送られる。このよう
にしてシフトクロツクイネーブル信号が能動（低）であ
るときは、シフトクロツク信号はAND−ゲート678を経て
各ドライバ680の入力に転送される。AM2966型のドライ
バシフト制御信号を種種のビデオDRAMに駆動する際に使
うのに適当である。１つのドライバの出力が赤色イメー
ジメモリプレーン84の５つのバンクに接続されこのよう
なセクシヨン内でビデオDRAMのシフトレジスタ制御を行
う。別のドライバの出力は緑色イメージメモリプレーン
86の５つのバンクに接続されこれに協働するビデオDRAM
に同様なシフトレジスタ制御を行う。青色及びオーバレ
イのイメージメモリプレーン88,90の各５つのバンクは
シフトレジスタ制御のために同様に設けてある。
イメージメモリ82の記憶媒体を形成する集積回路メモ
リはビデオダイナミツクランダムアクセスメモリ（VRA
M）を構成する。本発明の好適とする実施例では各VRAM
は256kの記憶セルを持つメモリから成る。これ等のメモ
リはさらに、それぞれ４−ビツト語が協働する64kのア
ドレス可能場所のあることを特長とする。すなわちVRAM
デバイスをアクセスするときはつねに、その出力に４ビ
ツトが現われる。本発明に使うのに適当なビデオDRAMは
富士通製のMB81461−15型である。本発明に使うのに他
のビデオDRAMも使用でき適当である。
第40図には５つのバンクすなわちバンクＡないしバン
クＥに分割したイメージメモリ赤色プレーン84を示して
ある。メモリ回路バンクＢ〜Ｅの構造及び相互結線はバ
ンクＡについて詳細に示したのとほぼ同じである。イメ
ージメモリプレーン84のバンクＡ〜Ｅは、イメージの赤
スペクトルカラーに係わるカラー情報を記憶するビデオ
DRAMメモリを備えている。バンクＡは、１つの集積回路
682を示した16個のビデオDRAM集積回路を備え256kビツ
トのイメージカラー情報を記憶するようにしてある。各
ビデオDRAMは、この集積回路の読出し、書込み、リフレ
ツシユ及び刻時を制御するように若干の入力を備えてい
る。バンクＡの各制御入力は、このバンクに位置させた
他の集積回路メモリデバイスの対応する制御入力に並列
に接続してある。各集積回路メモリデバイス682はさら
に、多重化した列及び行のアドレス情報を受けるように
８−ビツトアドレス入力684を備えている。又アドレス
入力684は他のバンクＢ〜Ｅの他の集積回路メモリデバ
イスに並列に接続してある。前記した型式の集積回路メ
モリデバイス682のチツプは入出力（I/O）端子686を備
えている。I/O端子686は、イメージカラーデータをメモ
リ集積回路に書込むための入力を生じ、又は読出し時に
並列カラーデータを各並列イメージプロセツサ74に転送
できるように出力を生ずるための双方向にしてある。
第40図には、バンクＡの左側の集積回路メモリデバイ
ス682は、各I/O端子686を右側の８個のメモリデバイス
の他のI/O端子に共通に接続して示してある。この共通
のバスはバス688である。バンクＡの左側の８個の集積
回路メモリデバイスは32個のI/O端子を設けてあるが、
バンクＡの右側のメモリデバイスは他の32ビツトを生ず
る。又64−ビツトメモリデータバス690を設けてある。
バス690は並列イメージプロセツサ74に接続してある。
イメージメモリ82から並列イメージプロセツサセツト72
に延びる４条の64−ビツトバスは第３図にバス83として
示してある。
バンクＡの各ビデオDRAMはさらに４個の直列データ出
力692を備えている。バンクＡの左側に示した８個の集
積回路メモリの４個の各出力は、バンクＡの右側に示し
た各集積回路メモリの４個の直列データ出力に同様に接
続した32条の導線出力バスを備えている。これにより64
−ビツト出力直列データバス694を設けてある。他の各
バンクＢ〜Ｅの64ビツト出力バスは、赤色ビデオプロセ
ツサ110に差向ける出力64−ビツトバス694を形成するよ
うに各ビツト基準で相互に接続してある。
イメージメモリ赤色セクシヨン84のバンクＢに関して
は、その16個の集積回路メモリデバイスを駆動するよう
に別個の入力制御バス696を設けてある。図示してない
がバンクＣ〜Ｅは各別の入力制御信号を同様に受ける。
８−ビツトアドレスバス684を又各バンクＢ〜Ｅの16個
の各メモリデバイスのアドレス入力に共通に接続してあ
る。各バンクＢ〜Ｅの64−ビツト入出力REDバスは、バ
ス690の各入出力端子に並列に接続してある。この構造
によリイメージカラー情報をプレーン84の各バンクＡ〜
Ｅ内のメモリに対し読出し又は書込むことができる。
各メモリプレーンのバス690のような各64−ビツト直
列入出力バスは各並列イメージプロセツサに接続してあ
る。各メモリプレーンのバス694のような各データ出力
バスはその各ビデオプロセツサに接続してある。従つて
それぞれ互いに異なるカラー情報を処理し又オーバレイ
セクシヨンの場合には他のデータ情報を処理する互いに
独立の４つのデータ処理セクシヨンを設けてある。
イメージメモリプレーン84のバンクＡ〜Ｅは、イメー
ジカラー情報が８ビツトのカラーデータを持つ画素によ
り表示されるように配置してある。従つて各集積回路メ
モリは並列イメージプロセツサ74により書込まれ、４ビ
ツトの画素カラーデータを１つの集積回路メモリデバイ
スに記憶するが、他の４ビツトの画素カラーデータは別
の集積回路メモリに記憶する。従つてビデオDRAMのうち
の２つのDRAMの同時の８−ビツト出力は若干のイメージ
カラーデータで画素を表示する。イメージメモリ制御器
68により読取りのためのバンクＡを選択するときはSRED
（0:64）から成るその64−ビツト出力は、赤色スペクト
ルイメージデータを処理するビデオプロセツサ110に８
−ビツト画素を送る。
演算時に、たとえば赤色イメージメモリプレーン84の
バンクＡからイメージカラーデータのデータ転送を行お
うとするときは、イメージメモリ制御器68はプレーン
（Ｒ）信号によつて赤色RASデコーダを使用可能化す
る。そしてこのデコーダに適当なバンク選択信号を加え
る。この選択信号はRAS信号の生起と共に出力RRAS
（０）信号を生じ行アドレス信号を赤色イメージメモリ
プレーン84のバンクＡに送る。全部のメモリサイクル
は、イメージメモリ制御器68により制御し行アドレスス
トローブ（RAS）の立下がり線で開始することが重要で
ある。RAAS（１）ストローブは生じないことによりイメ
ージメモリプレーン84のバンクＢをバンクＡのアクセス
中に非能動にする。RCAS（０）、RDTOE（０）及びRSC
（０）のようなその他の必要なタイミング信号を生じバ
ンクＡの各集積回路メモリデバイス682内に内部データ
転送を行うようにする。又列アドレス及び行アドレスの
情報をROBOA（0:7）バスで多重化し、バンクＡの各集積
回路メモリの特定の４−ビツトメモリ場所をアクセスす
る。従つてデータは内部で読出され各集積回路メモリデ
バイス682の内部のシフトレジスタに転送する。ビデオ
プロセツサ106により生ずるシフトレジスタクロツク（S
CLK）信号とイメージメモリ制御器68により生ずるシフ
トレジスタ出力イネーブル（SOLE）信号は、64−ビツト
SRED（0:64）出力バス694にデータをシフトするように
能動化する。ビデオDRAMを動作させるのに必要なアドレ
ス信号及び制御信号の詳細なタイミングは、特定の形式
の使用メモリデバイスの刊行されたデータシートを参照
することにより当業者が容易に定めることができる。前
記のメモリ動作は、イメージメモリ82がイメージメモリ
制御器68の制御のもとにありイメージメモリ82のVRAMの
内部のメモリシフトレジスタにイメージメモリ明暗度デ
ータを読込むようにしてあるので本発明の重要な特長で
ある。内部シフトレジスタは、ビデオプロセツサ106に
より生ずるクロツク（SCLK）により制御されシフトレジ
スタからビデオプロセツサ106に画素カラーデータを転
送する。
各集積回路メモリデバイス681の入出力ポート686は読
出し書込み動作と協働して利用されイメージメモリプレ
ーン84及び並列イメージプロセツサ74の間でイメージカ
ラーデータを転送することができる。イメージメモリセ
クシヨン84のバンクＡ〜Ｅの１つの読出し動作中に、イ
メージカラーデータをI/O出力686から出力バスRED（0:6
4）690に、次いで各並列イメージプロセツサ74に転送す
る。I/O出力686が能動であるイメージメモリプレーン84
の書込み操作中に、イメージカラーデータは並列イメー
ジプロセツサ74からバスRED（0:64）690を介して選定集
積回路メモリデバイス682に転送される。
ダイナミツク型メモリであるビデオDRAMメモリは周期
的リフレツシユを必要とする。このリフレツシユは、イ
メージメモリ制御器68について前記したDRAMリフレツシ
ユ制御器232を介して行われる。
単一の並列イメージプロセツサ74及び協働するイメー
ジメモリプレーン84について述べたが、他の同様なプロ
セツサ及びメモリプレーンセクシヨンは構造及び機能が
実質的に同じである。画素をビデオメモリ28で表示しよ
うとするときは、適当な赤、緑及び青のイメージメモリ
プレーンをアクセスしてもとのイメージ又は変化したイ
メージを再生するようにイメージカラーデータを生ずる
ようにすることが重要である。又オーバレイメモリ90
は、イメージメモリカラープレーン84〜88に比べて構造
及び機能がほぼ同じであり専用の並列イメージプロセツ
サ80及びビデオプロセツサ116で動作する。
誤り検出及び補正 誤り検出補正で（EDC）回路105は第41図に詳細に示し
てある。EDC回路105は、イメージメモリ82の各プレーン
と協働する誤り検出器／補正器700及び検査ビツトメモ
リ702を備えている。前記したように本発明の好適とす
る構造では、それぞれ４個の並列イメージプロセツサ74
〜80の１つと協働する４個のイメージメモリ84〜90を備
えている。従つてこのような４個の誤り検出器／補正器
及び検査ビツトメモリの回路704が必要である。EDC回路
105はさらに、４個の前記した回路704と協働して動作す
る単一の誤りデコードロギング回路706を備えている。
この構造では誤り検出及び補正は、イメージメモリ82及
び並列イメージプロセツサセツト72の間で通信する全部
の64−ビツトイメージメモリ語にわたつて保持すること
ができる。なお詳しく後述するように誤り検出及び補正
では、画素データ、係数データ、命令、一時的画素デー
タ処理結果等を含むイメージメモリ82の全内容にわたつ
て保持される。
EDC回路105の例示した誤り検出器／補正器700は64−
ビツトバスにより協働する赤イメージプレーン84及び赤
並列イメージプロセツサ74に接続してある。誤り検出器
／補正器700はこれ等の間で通信される任意の種類のデ
ータを監視するようにしてある。イメージメモリ制御器
68は４−ビツト制御バスにより誤り検出器／補正器700
と共に検査−ビツトメモリ702に結合してある。このバ
スでイメージメモリ制御器68からEDC回路105に通信され
る情報は補正信号、出力イネーブル信号及びラツチイネ
ーブル信号等である。さらにイメージメモリアドレスバ
ス92で搬送れるイメージメモリアドレスは検査ビツトメ
モリ702に送られる。検査ビツトメモリ702は、これと協
働するイメージメモリプレーン84の記憶場所の数と等し
い数のアドレス指定できる記憶場所を持つ。従つてイメ
ージメモリ82のプレーン84をアクセスするのに使われる
アドレスは又、検査ビツトメモリ702内の協働する場所
をアクセスするのに利用する。
誤り検出器／補正器700は、64−ビツト単位を形成す
るようにカスケード状に接続した１対の２個の32−ビツ
ト誤り検出補正集積回路デバイスを備えている。本発明
の好適とする構造では誤り検出器／補正器デバイスは、
インテグレイテツド・デバイス・テクノロジー、インコ
ーポレイテツド（Integrated Device Technology,Inc）
製のIDT49C460A型の集積回路チツプから成つている。こ
れ等の誤り検出器／補正器デバイスは、各メモリデータ
バス83で搬送される64−ビツトイメージメモリ語に対応
する８つの検査ビツトを生ずるようにした普通の構造の
ものである。検査ビツトは、修正ハミングコードアルゴ
リズムを利用して誤り検出器／修正器700により計算す
る。検査ビツトは、８−ビツトバスで検査ビツトメモリ
702に通信されメモリ702内にイメージメモリプレーン84
のアドレスと協働するアドレスに記憶する。この８−ビ
ツトバスは双方向にして、検査ビツトメモリ702から読
取つた検査ビツトを又誤り検出器／補正器700に転送す
ることができるようにしてある。又誤り検出器／補正器
700により、アドレス関連の８つのシンドロームビツト
を生ずる。これ等のビツトのうち１つのビツトは単一の
ビツト誤りを意味し、他のビツトは生ずることのある多
重のビツト誤りを意味する。複合の10ビツトは、他の３
個のEDL回路からの３条の他の10−ビツトバスと同様に
誤りデコードロギング回路706に送る。誤りデコードロ
ギング回路706は、シンドロームアドレスを複写するよ
うにプログラムされたプログラマブルアレイ論理デバイ
スである。誤りデコードロギング回路706からホストイ
ンタフエース52に２−ビツト出力が送られ、イメージメ
モリ82及び並列イメージプロセツサセツト72の間のデー
タ伝送の障害に関する情報を通信する。32−ビツトバス
は、データ障害情報を内部データバス70を介してこのシ
ステムのプロセツサに通信するのに利用する。
動作時には、イメージメモリ82の書込み操作がイメー
ジアルゴリズムプロセツサ66により開始すると、アドレ
ス情報はイメージメモリ制御器68からイメージメモリ82
に転送されるが、データ情報は並列イメージプロセツサ
セツト72からイメージメモリ82に転送される。従つてア
ドレス情報はメモリアドレスバス92から検査ビツトメモ
リ702に送られるが、データ情報は関連するイメージメ
モリデータバス83から誤り検出器／補正器700に送られ
る。RAS、CAS及びWEのようなメモリ書込み信号の検出時
に誤り検出器／補正器700は、並列イメージプロセツサ
セツト72からイメージメモリ82に転送される特定の配置
のデータビツトに基づいて若干の検査ビツトを生ずる。
これ等の検査ビツトは、誤り検出器／補正器700から検
査ビツトメモリに転送され、この中にこの場合メモリア
ドレスバス92に存在するアドレスに書込まれる。書込み
操作時にイメージメモリ82でアクセスした各プレーンの
各記憶場所ごとに、検査ビツトは検査ビツトメモリ702
内の対応するアドレスに記憶される。
イメージメモリ82の読出し操作では、メモリアドレス
バス92で搬送されるアドレス信号は又検査ビツトメモリ
702に送るが、イメージメモリ82からのデータ出力は誤
り検出器／補正器700に送る。イメージメモリ読出し操
作に応答して、誤り検出器／補正器700は２つの作用を
開始する。第１にイメージメモリ82から読出すデータか
ら第２の組の検査ビツトを生ずる。第２に検査ビツトメ
モリ702はイメージメモリ82のアクセスされた記憶場所
に対応するアドレスで読取り、この場合検査ビツトメモ
リ702で前回に記憶した検査ビツトを誤り検出器／補正
器700に転送する。新らたに生じた検査ビツトは記憶さ
れた検査ビツトと比較し同値性を判定する。同値性の判
定時にイメージメモリ制御器68は信号情報を並列イメー
ジプロセツサ66に転送してその中にイメージメモリ82か
ら読出したデータを保持する。誤り検出補正の機能は並
列イメージプロセツサセツト72に対し透過性を持つ。
又新らたに生じた検査ビツトの記憶された検査ビツト
との比較が差を示すと、誤り検出器／補正器700内の回
路は、誤りが単一ビツト誤りを構成するか又は多重ビツ
ト誤りを構成するかを判定する。又誤りが検出されたバ
ンク及びプレーンは記録される。障害データに対応する
記憶場所は、イメージメモリ82の特定のバンク及びプレ
ーンによつて定める。誤つていると認められるデータと
共に単一ビツト型又は多重ビツト型の誤り指示の各アド
レスに係わる情報は誤りデコードロギング回路706に転
送する。誤りデコードロギング回路706はさらに、デー
タ誤りが検出されたビツトをさらに規定するように回路
706に送られるシンドローム情報を復号する。誤りデコ
ードロギング回路706は、データ誤りの性質に係わる情
報をホストインタフエースに入れるようにプログラムし
てある。誤りが単一ビツト誤り型であれば誤り検出器／
補正器700は補正されるデータを計算しこのデータをイ
メージメモリデータバス83で協働する並列イメージプロ
セツサに出力する。従つて並列イメージプロセツサは補
正されたデータを受ける。多重ビツト誤りを検出する
と、このような条件はホストインタフエースに誤りデコ
ードロギング回路706を介して送られ適当な作用が行わ
れるようにする。このような適当な作用は、この場合こ
のようなデータが正しいかどうかを判定するように同じ
アドレスにおけるイメージメモリ82の別の読出し動作等
である。その他の作用では記憶デイスク44からのデータ
の検索を行いこれによりイメージメモリ82に再書込みす
る。
本発明のEDC回路105は単に例として示したが当業者に
は明らかなようにその変型を利用すると有利である。た
とえば付加的な検査ビツトを利用することにより、イメ
ージメモリ82から読出された誤つた複数のビツトを持つ
データがこれに従つて補正される。さらに誤り検出補正
の計画を64ビツトより多い又は少ないイメージメモリ語
に関して利用してもよい。
本発明の好適とする例では誤り検出補正はイメージメ
モリ82の読出し書込みの動作ごとに行う。すなわちイメ
ージ画素データ以外を監視し誤りが存在するかどうかを
確認する。本発明の好適とする例ではイメージメモリ82
は係数データ、カーソルデータ、仮想処理パラメータ、
計算の過渡結果等と共にイメージ画素データを記憶する
から、このようなデータはすべて誤りに対する監視を受
ける。この特長により得られる技術的利点は、このよう
なデータにおける誤りの分岐が極めて有効である点で有
効である。たとえばVRAMメモリの１つにおけるα粒子の
衝突によりこれ等のメモリ内に記憶された係数データに
誤りを生ずると、係数を使う引続くコンボリユーシヨン
法によりイメージ全体に誤りを生ずる。このようなコン
ボリユーシヨンの行われたイメージを異なるアルゴリズ
ムに従つて処理するときは、この像の若干の部分が損傷
する。どの場合にもイメージの変化又はゆがみの重み
は、とくに医学的分野に関するイメージを処理するとき
は極めて有効である。たとえばＸ線又は類似物から成る
イメージを処理する際に、ゆがんだ又は損傷したイメー
ジは医学関係者に誤つて解読され従つて誤つた診断が行
われる。従つてイメージ画素データ以外のデータの誤り
検出補正により本発明の重要な利点が得られる。
イメージメモリ管理単位 本発明の他の特長によれば第42図及び第43図に示すよ
うにイメージメモリ管理単位154が得られる。本発明の
イメージメモリ管理単位154は、本システムの利用でき
る物理的メモリより大きいイメージにイメージ処理演算
を行うことができるので有利である。たとえば5K×5Kの
メモリを必要とするイメージは、2K×2Kのアドレス指定
できる記憶場所を持つメモリバツフアを備えたシステム
で処理することができる。このような機構では使用者は
特定のメモリ割当て手順を実施する負担をまぬがれる。
さらにイメージの処理は、イメージコンピユータ22の特
定のメモリシステムの構成及び記憶容量に無関係にでき
る。従つてメモリの高いアクセス割合及び低いビツト当
たり費用が得られるように互いに異なるイメージ目的の
間にメモリ空間の有効な共用が得られる。本発明のイメ
ージコンピユータ22によればこのシステムのオン−スク
リーンメモリ215（第６図）はイメージアルゴリズムプ
ロセツサ66の乗算器−加算器回路146〜150及びウインド
ウクリツプ回路152により計算されるアドレスによりア
ドレス指定できる。本発明のイメージメモリ管理単位15
4は又、このシステムのオフスクリーンメモリ214に対す
るメモリアドレスも計算する。
イメージメモリ管理単位154は主として、ページ又は
『タイル』と称する各メモリ領域を管理し、論理メモリ
アドレスを使用者又はプログラマが種種のタイルから成
るイメージの境界に係わる必要がないように物理的メモ
リアドレスに翻訳するように機能する。コンボリユーシ
ヨン法の場合のように大きいイメージを処理する際に
は、イメージメモリ82のアドレスは、この場合の処理中
のイメージ部分が物理的メモリ内にあることを検証する
ように絶えず監視される。並通のデータ処理メモリ管理
単位とは異つて本システムは、たとえばＸ及びＹのアド
レスにより選択的にアドレス指定されるメモリセクシヨ
ンを持つイメージ処理システムの２次元メモリを管理す
るようにしてある。従来のメモリ管理アーキテクチヤで
は１次元メモリアドレスのブロツクの割当てが唯一の要
件であつた。なお詳しく後述するようにイメージのタイ
ルは、イメージメモリ82の大きい論理的又は仮想のデイ
スクメモリ領域と小さい方の物理的メモリ領域との間で
必要に応じて迅速有効に交換され使用者が利用すること
ができる。この方法は、イメージタイルが物理的メモリ
内にあるかないかにはとくに関連しないので使用者に明
らかである。
本発明のイメージメモリ管理単位154は複数のタス
ク、処理又は目的を処理することに適応することができ
る。本発明では処理とは、別の応用途で一般に生ずる関
連しない仕事単位として定義する。目的とは、単一のイ
メージに協働する多重のタイルを含む仮想のアドレス空
間と定義する。ページ又はタイルは、イメージ全体の一
部分であり、Ｎを２のべきとした場合に隣接メモリの物
理的Ｎ×Ｎ領域と称する。この場合のコンテキストは、
目的及びタイルから成る群に協働する処理と定義する。
各処理は互いに異なるイメージに対するアクセスを持
ち、又各イメージはメモリ中に存在する多重のタイルを
持つ。このようにして本発明のメモリ管理単位の融通性
が明らかである。
本発明のメモリ管理単位154の機能は第42図に簡単に
示してある。先ず流れブロツク710に示すように本発明
のイメージ処理システムは、イメージアルゴリズムプロ
セツサ66からＸ、Ｙ論理アドレス、処理番号及び目的イ
ンデツクスを受けた後、物理アドレスを計算する。目的
インデツクス及び処理番号は目的インデツクス探索への
アドレスを形成する。処理番号は一時保持値であり、相
対目的番号はたとえばイメージの相対的の転送元、マス
ク又は転送先を表わすマイクロコード語から生ずる。こ
のインデツクスはこの場合の処理に対する絶対目的番号
をアドレス指定する。このようにしてイメージ演算を行
うマイクロコードプログラムは、使用イメージ目的には
無関係である。目的インデツクス探索テーブルの出力は
絶対目的番号である。このテーブルは、与えられた処理
の与えられた目的のタイルに対するメモリの割当て処理
の際に更新する。
又第42図でメモリアドレス語がメモリで認められない
場合に、イメージ処理システムの正常な演算がブロツク
718で中断しブロツク720でアクセスしようとするメモリ
のページ又はタイルがフリーであるかないかを定める。
このようなメモリページ又はタイルがフリーであれば、
このようなページはブロツク722で物理メモリ内に持来
されページテーブルがブロツク724で更新する。このペ
ージテーブルは、どのページ又はタイルがこの場合能動
であるかを指示し、従つて必要に応じ他のページ又はタ
イルと交換することができる。
判断ブロツク720に記載されたようにページがフリー
でなければ、ブロツク726でページ選択機能が行われ
る。この場合ブロツク728で所望のイメージメモリタイ
ルがよごれているかいないかを判定する。『よごれた』
という用語は書込まれたタイルのことである。そしてデ
イスク上のタイルの複写がメモリ内の対応するタイルに
合致しない。ブロツク728の否定の判定では、制御信号
はブロツク722に分岐しメモリの新らたなページに入
る。メモリがよごれていれば、よごれたページはイメー
ジスペース再割当てに先だつてブロツク730で書込む。
イメージメモリ管理単位154の電気回路について後述す
るように翻訳機能は迅速かつ有効に実施されこのような
タイルスワツピングは使用者には実質的に明らかであ
る。
第42図は論理メモリアドレスの物理メモリアドレスへ
のマツピングを行うイメージメモリ管理単位154を示
す。管理単位154は、目的インデツクス及び処理番号を
識別する１対の入力を持つ目的インデツクス探索テーブ
ル（LUT）732を備えている。目的インデツクスLUT732
は、内容アドレス指定可能メモリ（CAM）734の入力に接
続した出力を持つRAMを備えている。CAM734は、処理番
号、Ｘ−タイル座標及びＹ−タイル座標を識別する付加
的な入力を持つ。Ｘ及びＹ−タイル座標は、論理Ｘアド
レス及び論理Ｙアドレスを１対の各シフタ回路736,738
に入力し論理XYアドレスの最上桁ビツトを抽出すること
によつて生ずる。各シフタ回路736,738は、シフト量を
定めるように付加的な入力としてタイルサイズを持つ。
各シフタ回路736,738の出力はそれぞれＸタイル座標及
びＹタイル座標から成つている。内容アドレス指定可能
メモリ734の出力はアドレスがCAM734内に位置すること
を指示するビツトアドレスから成る。前記した各アドレ
ス入力の結果としてCAM734にアドレスが認められない
と、CAM734はタイル故障又はメモリ例外を指示する出力
を生ずる。
内容アドレス指定可能メモリ734のヒツトアドレス出
力はキヤツシユパラメータメモリ740への入力として生
ずる。キヤツシユメモリ740は、所望のタイルに対する
保護フラグとプレーン及びビツトマスクと物理アドレス
オフセツトとから成る出力を生ずる。キヤツシユパラメ
ータメモリ740の物理Ｘ、Ｙアドレスオフセツト出力は
２−入力加算器742への入力である。加算器742への他方
の入力は、論理NAND回路744内でマスクデータと組合せ
た論理Ｘアドレス及び論理Ｙアドレスの適当な桁送りの
結果として生ずる。論理AND回路の結果は論理OR回路746
に送られ相互に組合つたＸアドレス及びＹアドレスの最
小桁ビツトを生じ、加算器742への入力として問題のタ
イルへのオフセツト信号を生成する。加算器742の出力
は、イメージメモリ82をアドレス指定するようにイメー
ジアルゴリズムプロセツサ66に使う物理アドレスを表わ
す。
動作時には論理Ｘ及びＹアドレスは各右シフタ736,73
8に入力されタイル座標対数を生ずる。本発明の好適な
例では論理又は各想の全メモリスペースは所望数のペー
ジ又はタイルに分割する。大きいイメージは、デイスク
記憶媒体でよい仮想メモリ内にある多重タイルから成
る。各タイル境界はモジュロ８境界に拘束され、従つて
メモリ内の単一画素語のアクセス中は多重タイルアクセ
スを必要としない。すなわち全部のタイルが２のサイズ
の同じべきを持つ場合に各右シフタ736,738を利用し
て、単に適当な右シフトを実行するだけで１つのタイル
から別のタイルに進む。右シフタ738の出力は16−ビツ
トＹタイル座標であり又右シフタ736の出力は16−ビツ
トＸタイル座標であり、これ等のタイル座標は相互に32
−ビツトタイル座標対を生成する。このタイル座標対は
目的インデツクスLUT732の処理番号及び出力と共に、内
容アドレス指定可能メモリ734をアドレス指定するよう
にアドレスを生成する複合のビツトを定める。
内容アドレス指定可能メモリ734及びキヤツシユパラ
メータメモリ740は、メモリアドレスが物理メモリ内に
位置するかどうか又はこのようなアドレスに対しタイル
が存在するかどうかを迅速に定めるように高速連想メモ
リとして機能する。この配置はテーブルルツクアサイド
バツフア（TLB）741と呼ばれることが多い。この配置で
はタイル境界の問題がない。そしてタイルを規定する方
式とそのアドレス指定とに従つて、イメージメモリバツ
フアは、仮想メモリがすべて迅速な処理に利用できるよ
うに考えられる。重要なこととして各画素がすべて緑効
果又はタイル境界に関係なくインラインのアドレス指定
ができる。
内容アドレス指定可能メモリ734は、高速出力を生ず
るように早い並列探索ができる。内容アドレス指定可能
メモリ734は並通の構造のもので、出力ヒツトアドレス
をその存在する場合に生じ若干のセルにわたつて広域の
（並列の）アドレス探索及び比較ができる。ヒツトアド
レスの存在しない場合にはタイル障害が生ずる。タイル
障害は２つの場合、すなわち（１）要求されたタイルが
メモリ中にあるがTLB741内にはその記憶領域が限定され
ているので示していないことを指示する場合と、（２）
タイルがメモリ中になく又TLB741内にもないことを指示
する場合とに生ずる。特定の種類の障害の決定は、タイ
ルがTLB741内には示してないがメモリ中に位置するかど
うかを見つけるようにテーブル探索を行うような普通の
ルーチンにより行われる。
キヤツシユパラメータメモリ740は普通の高速RAMから
成つている。キヤツシユパラメータメモリ740は主とし
て、CAM734のヒツトアドレスを物理Ｘ、Ｙアドレスオフ
セツト出力、プレーン及びビツトマスクと共に保護フラ
グに変換するように機能する。プレーン及びビツトマス
クは、物理メモリのどの部分が書込可能かすなわち保護
されていないかを指示する。TLB741内の各目的場所は物
理メモリ内の目的ブロツクに対し汚れビツトフラグ、目
的存在フラグ及び基底アドレスを含む。
目的存在フラグは、所望のタイルが判断ブロツク712
により示したように物理メモリ内にあることを指示す
る。又アドレス生成は、ブロツク714でメモリ語を取出
し、ブロツク716で取出したメモリ語を処理し、プログ
ラムにより継続することによつて継続する。又目的が物
理メモリ内になければ次のシーケンササイクルで割込み
を生じメモリ例外をアドレス指定する。メモリ例外の取
扱いは以下に詳しく述べる。
前記したようにイメージメモリ管理単位154は大きい
２次元イメージメモリを管理し大きいイメージを処理す
ることができる。メモリ管理単位及びその管理法は、イ
メージメモリの割当てを管理し多重タイル、目的及び多
重処理に適応することができる。
ビデオ出力セクシヨン ビデオ出力セクシヨン106は、イメージメモリ82から
読出したイメージカラーデータを受けこのような情報を
真のカラービデオ信号に変換する。一定の流れのビデオ
信号がモニタ28に送られモニタラスタ走査装置の変調を
生じデイスプレイスクリーンにイメージを再生する。こ
のようにしてビデオ出力セキシヨンは、イメージメモリ
82と好適とする実施例ではカラーデイスプレイモニタ28
から成る出力デバイスとの間にインタフエースを形成す
る。
ビデオ出力セクシヨン106は、それぞれ赤色情報、緑
色情報、青色情報及びオーバレイ情報の処理を行う４個
の各別のビデオプロセツサ110〜116を備えている。第44
図は、１つのこのようなビデオプロセツサ内の各機能単
位とイメージコンピユータ22の他の各回路の相互結線と
を示すブロツク図である。例示のために第44図のビデオ
プロセツサは、赤イメージメモリプレーン84からの赤色
情報を処理するプロセツサを備えている。他の３個のビ
デオプロセツサ112〜116は同様な構造を持ち同様に機能
する。
赤ビデオプロセツサ110は、TTL画素データ信号を搬送
する64−ビツトイメージメモリ出力データバス752に接
続されこれ等の画素データ信号をECL論理レベルに変換
するTTL/ECLトランスレータ750を備えている。同期信
号、ブランク信号及びビデオプロセツサチツプ選択（VP
CS）信号も又TTL/ECLトランスレータ750に入力されその
TTLレベルをECL論理レベルに変換する。同期信号及びブ
ランク信号は、イメージメモリ制御器68により生成され
それぞれモニタ28のブランキングインタバル及びビデオ
同期信号を指示するように機能する。イメージアルゴリ
ズムプロセツサ66により生ずるVPCS信号は、イメージメ
モリデータバス752をイメージメモリプレーン84からビ
デオプロセツサ110にイメージカラー情報を搬送する以
外の用途に使おうとするときにビデオプロセツサ110を
使用可能化し又使用禁示するように機能する。たとえば
又なお詳しく後述するようにアドレスバス104からのア
ドレスと内部データバス70からのデータとはイメージメ
モリデータバス752に駆動され探索テーブル108の読出し
又は書込みのためにビデオプロセツサ106を経て処理す
ることができる。
ビデオプロセツサ110の実質的な部分は高速ECL論理装
置から構成され必要なデータ処理能力を生ずる。又ECL
論理装置は、その高速の演算に対し極めて望ましく又種
種の回路間にワイヤードOR出力結線を使い容易に論理関
数を生ずる。イメージコンピユータ22の高速の要求は、
本システムの主刻時機構が107MHzの割合又は約9.3＋１
秒（ns）のクロツク速度で機能するようにしたときに明
らかである。
赤ビデオプロセツサ110は、主刻時機構（MCLK）入力
を受けビデオ出力セクシヨン106を通じて使われる種種
のクロツク信号を生ずるタイミング兼制御単位754を備
えている。実際上MCLK信号及びMCLK＊ECL信号はタイミ
ング単位754に加えられ差動9.3nsクロツク信号をタイミ
ング単位754に送る。タイミング制御単位754は、赤ビデ
オプロセツサ110の全部のタイミング機能及び信号発生
機能を生じ、そして画素パン作用のために同期信号及び
ブランク信号に遅延を与えるようにプログラマブル回路
を備えている。又タイミング兼制御単位754は、可変の
タイミング兼制御信号を供給するように若干のプログラ
マブルレジスタを形成する。たとえばリツプルキヤリ信
号を生ずる１対のｎ−ビツト２進カウンタは、プロセツ
サクロツク（PCLK）及びドツトクロツク（DCLK）の信号
用の発生器を構成する。PCLK信号は、イメージメモリ制
御器用の最小処理インタバルを定める50％デユーテイサ
イクル信号を特長とする。DCLK信号は主刻時機構に相当
するようにプログラム可能である。シフトクロツク（SC
LK）は、50％デユーテイサイクル信号を生ずるリツプル
キヤリ式３−ビツト２進カウンタにより生ずる。このデ
ユーテイサイクル信号は、イメージメモリ制御器68を刻
時するのに使うTTL信号に翻訳される。又ビデオプロセ
ツサシフトレジスタ信号として使うようにECLレベル信
号を生ずる。なお詳しく後述するようにビデオプロセツ
サシフトレジスタは64−ビツトイメージメモリカラー値
データを高速８−ビツト直列画素データに変換する。
探索テーブルイネーブル単位756は、探索テーブル108
の所望のRAMチツプの選択を制御する回路を備えてい
る。探索テーブルメモリの書込みイネーブル信号も又イ
ネーブル単位756により制御される。アドレスモード、
レジスタ選択ビツト、データストローブ及び読出し／書
込み指令のような若干の信号は、バスインタフエース単
位758から探索テーブルイネーブル単位756により受け
る。LUTイネーブル単位756は又、アンダーレイ又はオー
バレイ選択（ULY/OLYSEL）信号に関する入力を備えてい
る。アンダーレイ又はオーバレイ選択信号は、イメージ
メモリ82に記憶したオーバレイプレーンデータにより駆
動される論理探索テーブルから誘導する。アンダーレイ
／オーバレイ選択信号は、各カラーテーブル又はオーバ
レイテーブルからの探索テーブルデータがビデオイメー
ジ明暗度データとしてデイスプレイモニタ28に出力され
るかどうかを選択するのに使う。この機能に関しては探
索テーブルイネーブル単位756はLUTアドレスイネーブル
（LUTAEN）信号を生ずる。このLUTAEN信号は、特定のLU
Tアドレスモードを指示するようにインタフエス単位758
に送る。このLUTアドレスモードでは各ビデオプロセツ
サにより間接的に制御される探索テーブル108はアドレ
ス指定データ情報を必要とするが、書込みイネーブル又
はチツプ選択の情報は必要としない。書込みイネーブル
信号（LWE）も又探索イネーブル単位756により生ずる。
LWE信号はバスインタフエース単位758の読出し／書込
み、データストローブ及びアドレスモードの信号から誘
導される。LWE信号は、アドレスモード信号がビデオプ
ロセツサ110により直接制御される探索テーブル108の１
つをアクセスしていることを指示するときだけ能動状態
である。読出し／書込み信号は書込み操作を指示し、又
データストローブ信号も又能動状態である。
ビデオプロセツサ110は、演算モード及びアドレスモ
ードにより定まる複数のモードで動作する。演算モード
では論理テーブルとして知られている特定の探索テーブ
ルがつねに使用可能化される。このモードではカラー／
オーバレイ選択信号及び探索テーブル型を使いどの探索
テーブル出力をデイスプレイ28に送るかを定める。この
演算は、データがビデオプロセツサ110を経て流れる際
に画素ごとの基準で行う。探索テーブル型はビデオプロ
セツサレジスタを経てプログラムすることのできる半静
的値である。LUT型信号は、論理１、又は探索テーブル
がオーバレイ型（論理０）であることを指示する論理０
である。論理１は探索テーブルがカラー型であることを
指示する。カラー／オーバレイ信号は又各画素に従つて
変り、カラー探索テーブル出力又はアンダーレイ探索テ
ーブル出力がビデオモニタ28に送られるようにする。探
索テーブルイネーブル単位は、LUT型がカラー／オーバ
レイ信号値に合致するときに適当な探索テーブル出力を
使用可能化する。
前記したようにビデオプロセツサ110の使用可能化
は、ビデオプロセツサチツプ選択（VPCS）信号の状態を
所望の値にセツトすることにより行われる。VPCS信号
は、イメージアルゴリズムプロセツサ66又はその他の常
駐処理素子により制御され、ビデオプロセツサ110を能
動又は非能動の状態にするのに有効である。VPCS信号が
第１の状態すなわち能動状態にあるときは、ビデオプロ
セツサ110はイメージメモリ画素データを処理し得られ
る信号を探索テーブル108に送りビデオモニタ28に出力
するために真のカラー信号に変換する。ビデオプロセツ
サ110を非能動状態にするときは、イメージアルゴリズ
ムプロセツサ66又はその他の常駐処理素子はビデオプロ
セツサ110又はビデオプロセツサ110により制御されるこ
れ等の探索テーブルをアクセスすることができる。VPCS
信号を第２の状態にするときは、ビデオプロセツサ110
の並列直列シフトレジスタは非能動にされる。この場合
画素カラーデータがもはやビデオプロセツサ110により
処理されないバスアクセスモードが開始される。むしろ
バスインタフエース単位758により外部アドレス、デー
タ及び制御の各信号を探索テーブル108のRAMの読出し書
込みのために使うことができる。ビデオプロセツサ110
まで拡張して生ずる読出し操作が望ましい場合には、探
索テーブルメモリ108からデータを読出しイメージアル
ゴリズムプロセツサ66への内部データバス70に送る。ア
ドレス信号はアドレスバス104によりビデオプロセツサ1
10にイメージアルゴリズムプロセツサ66から供給する。
第44図には示してないが、インタフエーストランシー
バ107,109（第３図）は64−ビツトイメージメモリ出力
データバスと内部データバス70及びアドレスバス104と
の間に接続してある。このようにして外部アドレス及び
データ情報は既存の64−ビツトイメージメモリ出力デー
タバスを介してビデオプロセツサ110に送ることができ
る。イメージメモリデイスエーブル信号は、アドレス及
びデータ情報をビデオプロセツサ110に転送するために6
4−ビツトイメージメモリ出力データバスを前記したよ
うにして使うときに、イメージメモリ82に差向けられイ
メージメモリ82の出力直列ポートを使用禁止にする。
データは５−ビツトバスLI信号により探索テーブル10
8の任意のものに入力することができる。探索テーブル1
08は、TTL/ECLトランスレータ単位750から出力される64
−ビツトデータバス752の種種の導線と協働する導線を
備えている。バスインタフエース単位758の内部に若干
のデータトランシーバ109及びアドレストランシーバが
設けられ64−ビツトデータバス752とビデオプロセツサ1
10の内部のデータバスとの間と共に、64−ビツトデータ
バス752からシステムアドレスバス104までとを接続する
ようにしてある。このようなトランシーバは第３図に示
してある。これ等のデータトランシーバは、74F245型集
積回路である８−ビツト双方向伝送／受信デバイスであ
る。このようなデバイスは赤イメージメモリプレーンの
64−ビツトデータバスの８条の導線に接続する８個のI/
Oポートを持つ。このデバイスの別の８個のI/Oポートは
内部データバス70の８条の導線に接続してある。このデ
バイスはこの場合内部データバス70からデータを転送し
て赤探索テーブル又は赤オーバレイ探索テーブルに書込
むように制御することができる。これに反してトランシ
ーバは赤カラーテーブル又は赤オーバレイテーブルから
読出した８ビツトのデータを内部データバス70に転送す
るように制御することができる。
３個の他の同様なトランシーバは内部データバス70及
び各イメージメモリデータバスの間に接続され各カラー
探索テーブル108及び内部データバス70の間でデータの
双方向転送を行うようにしてある。このようにして探索
テーブル108はイメージアルゴリズムプロセツサ66から
のデータを書込まれ、探索テーブル内の画素データの所
定のカラースケール又は明暗度のマツピングを設定する
ようにする。このような情報の正しいことを検査するよ
うに探索テーブル108も又読出され、このようにして得
られるデータをイメージアルゴリズムプロセツサ66に転
送しプロセツサ66の正確さを定めるようにすることがで
きる。74F244型集積回路の４ビツトアドレストランシー
バ107は又、システムアドレスバス104及び各64−ビツト
イメージメモリ出力データバスの間に接続されイメージ
アルゴリズムプロセツサ66と各ビデオプロセツサ106及
び探索テーブル108との間のアドレス通信を行う。もち
ろんデータ及びアドレスのトランシーバ107,109は出力
高インピーダンス状態にすることによりイメージメモリ
データ出力バスに透過性を保持することができる。この
同じ構造を使いビデオプロセツサ106及びイメージアル
ゴリズムプロセツサ66間の通信を行いビデオプロセツサ
106内の種種のレジスタ及びカウンタのプログラミング
を行う。
TTL/ECLトランスレータ750及びバスインタフエース単
位758は、イメージメモリデータ出力バス752の導線０〜
９がビデオプロセツサ106及び内部データバス70の間に
双方向データを搬送する互換性のあるTTL入力／出力に
なるように構成してある。イメージメモリデータ出力バ
ス導線10〜25はビデオプロセツサ110へのTTL入力として
構成され内部データバスアドレス及び制御信号を搬送す
るようにしてある。イメージメモリデータバスの導線26
〜63はビデオプロセツサ110に互換性のあるTTL入力であ
りイメージメモリ画素カラーデータを排他的に搬送す
る。
なお第44図では、カラー探索テーブル108の出力に接
続した各デイジタル・アナログ変換器（図示してない）
の出力の明暗度又は明るさを制御する刻時フリツプ−フ
ロツプ760を示してある。フリツプ・フロツプ760の出力
が能動状態であればデイジタル・アナログ変換器は、ビ
デオモニタ28に伝送されるカラー信号の明暗度に10％の
増加を生ずる。
第44図の赤ビデオプロセツサ110はさらに、イメージ
メモリ82の赤色プレーン84から64−ビツトの画素カラー
データを受けこれを８−ビツト出力に変換するシフトレ
ジスタ単位762を備えている。探索テーブル構成に従つ
て10までの出力ビツトを利用することができる。とくに
８−ビツト画素は約74n secのクロツク速度でシフトレ
ジスタ単位762に同時に入力される。シフトレジスタ単
位762は画素語を9.3n secの速度で１連の８−ビツト画
素に直列化する。シフトレジスタ単位762からの画素出
力はアドレス入力として探索テーブル108に加える。
第45図は赤色ビデオプロセツサ110のシフトレジスタ
単位762の一部を示す。シフトレジスタ単位762は、64−
ビツト並列−イン／並列−アウトシフトレジスタ770
と、カウンタ774により刻時される８セクシヨン8:1マル
チプレクサ772と、出力８−ビツトパイプラインレジス
タ776とを備えている。シフトレジスタ770はシフトレジ
スタ770の出力で示すように、ビツトSRED（０）〜SRED
（63）の順序を８−ビツト画素の群に再配列するように
内部で接続してある。シフトレジスタ770はDOバス753の
８つの並列画素を74n secのクロツク速度で変換するよ
うに作用する。このようにして新らたな64−ビツト画素
メモリ語を74n secごとにシフトレジスタ770の出力に送
る。赤色イメージメモリプレーン84により同時に出力さ
れる８つの並列画素の直列化は、並列画素をデータ出力
（DO）バス753からシフトレジスタ770にシフトクロツク
（SCLK）速度でロードすることによつて行われる。画素
ビツトはシフトレジスタ770の出力で８ビツトの群とし
て送る。
画素ビツトは８セクシヨンマルチプレクサ772に入力
され、各画素の第１のビツトは各マルチプレクサのＤφ
入力に送る。各画素の第２のビツトは各マルチプレクサ
の第２の入力（D1）に送られ以下同様である。すなわち
各マルチプレクサを使用可能しその第１の入力を出力に
結合するときは、第１の画素がパイプラインレジスタ77
6に送られる。カウンタ774の第２の計数時に８個の各マ
ルチプレクサの第２の入力が各出力に結合されることに
より第２の画素をパイプラインレジスタ776に転送す
る。８画素語の残りの６つの画素は同様にして転送さ
れ、次いでシフトレジスタ770にSCLK信号により新らた
な64−ビツトメモリ語をロードする。パイプラインレジ
スタ776は、DCLK信号によりマルチプレクサ772と同じ速
度で刻時され、８−ビツト画素の順序正しい流れがレジ
スタ776及びマルチプレクサ772の間で転送される。
実際にマルチプレクサ772は、イメージカラーデータ
へ直列化の際に、論理回路の２つのレベルだけに遭遇す
るように配置した多数の２入力、４入力及び５入力付き
のECL NORゲートを備えている。第１の論理レベルは若
干のNORゲートを備え第２の論理レベルは若干のワイヤ
ードOR結線を備える。この配置により、データの直列化
を行うマルチプレクサ772を形成する。当業者には他の
直列化機構も考えられる。
各ビデオプロセツサ内の他のシフトレジスタにタイミ
ングを合わせなければならないマルチプレクサ772の高
速演算によつて、パイプラインレジスタ776は、種種の
ビデオプロセツサ110〜116間に生ずるタイミングの差の
間のスキユーを補正する。
第46図は、カラー成分のビデオアナログ出力をカラー
モニタ28に送るようにイメージカラー情報に関連するデ
ータを処理するビデオ出力セクシヨン106の一部を示
す。本発明の説明ではモニタ28にカラーイメージを生ず
るための赤、緑又は青のカラーデータの生成を含むが、
赤、緑及び青の各カラーの適正なビデオ信号レベルを出
力することにより黒及び白のイメージも又得られる。と
くに赤、緑及び青のカラーに対応する全部のイメージカ
ラーデータが互いに同じであれば黒及び白のイメージが
ビデオモニタ28に再生される。
シフトレジスタ762は、赤イメージメモリバンク84か
らの赤カラー情報を８−ビツト画素に直列化し、このよ
うな画素データを協働する赤探索データ780,782に転送
する。赤探索データ780,782は２個の1K×４−ビツトECL
ダイナミツクランダムアクセスメモリから成つている。
探索テーブル780に使うのに適当なメモリは富士通製の1
0474A型である。各探索テーブルRAMは、10−ビツトアド
レス入力、４−ビツトデータ入力及び４−ビツトデータ
出力を含む。チツプ選択機能を生ずると共にこのような
RAMの読出し及び書込みの制御を行うチツプ選択信号及
び書込み／イネーブル制御信号は図示してない。
赤探索テーブル780,782は２個の1K×4RAMを備え、ビ
デオモニタ28に送ろうとする画素の真のカラーを表わす
カラー番号を構成する８−ビツト出力を生ずる。このた
めに赤探索テーブルRAM780,782のデータ出力（DOUT）ポ
ートを組合せて、赤デイジタル−アナログ変換器に差向
ける８−ビツト語を生ずるようにしてある。８−ビツト
バスは又赤ビデオプロセツサ110にも接続してある。
赤オーバレイ探索テーブル784,786は、構造が赤探索
テーブル780,782と同様であり、１対の４−ビツト出力
を生ずる１対のECL1K×4RAMから成つている。赤オーバ
レイ探索テーブル784,786の出力はそれぞれ各赤探索テ
ーブルRAM780,782の対応する出力ビツトにワイヤードOR
状に接続してある。８−ビツトの得られる並列接続によ
り赤カラー処理回路の共通の出力788が生ずる。赤オー
バレイ探索テーブルRAM784,788の４−ビツトデータ入力
ポートは赤探索テーブルRAM780,782の各データ−入力ポ
ート端子に並列に接続してある。赤オーバレイ探索テー
ブルRAM784,786に送られるアドレス入力はオーバレイビ
デオプロセツサ116から８入力として受ける。付加的な
アドレスビツトは、赤シフトレジスタ出力バスの最小桁
ビツト（LSB）790と共に青シフトレジスタアドレスバス
からのLSBアドレスビツト792から生ずる。従つて赤オー
バレイ探索テーブルRAM784,786はそれぞれ10−ビツトア
ドレス入力を設けてある。同様にオーバレイビデオプロ
セツサ116からの２条のアドレス線794を両赤探索テーブ
ル780,782へのLSBアドレス入力として設けてある。赤シ
フトレジスタ762からの８−ビツトは、オーバレイビデ
オプロセツサ116からの２つのLSBアドレスビツト794と
共に各赤探索テーブル780,782への10−ビツトアドレス
入力となる。
赤探索テーブル780,782及び赤オーバレイ探索テーブ
ル784,786に対するアクセスは赤プレーンイメージメモ
リ出力バス753を介して行われる。前記したトランシー
バ回路107はアドレスバス104の若干のアドレス線と64−
ビツト赤イメージメモリデータ出力753の他の回線との
間に接続してある。同様にデータトランシーバ109は赤
イメージメモリデータ出力バス757と内部データバス70
との間に接続してある。赤探索テーブル780,782又は赤
オーバレイ探索テーブル784,786に対し読出し又は書込
みを行うように赤ビデオプロセツサ110は、これが64−
ビツトイメージメモリ画素データを処理するモードから
取出して、アドレスバス104で読出し、書込み及びアド
レスの情報を受けるモードに入れる。データを赤探索テ
ーブル780,782に書込もうとするときは、データトラン
シーバ109を、内部データバス70から赤イメージメモリ
出力データバス753にデータを転送する演算モードに入
れる。赤探索テーブル780,782を外部の処理回路により
読出そうとするときは、データトランシーバ109を、ビ
デオプロセツサ110から赤イメージメモリ出力データバ
ス753で内部データバス70にデータを転送する別の演算
モードにする。この構造により赤ビデオプロセツサ110
に付加的なコネクタ又はピンを必要としないで探索テー
ブル108をアクセスする有効な方法が得られる。
ビデオ出力セクシヨン106の各カラー及びオーバレイ
探索テーブル108のデータ入力は赤ビデオプロセツサ110
に接続してあるから、このような全部の探索テーブル10
8へのデータの書込みは赤ビデオプロセツサ110を介して
行われる。ビデオ出力セクシヨン108の探索テーブル108
の更新はあまりひんぱんではないから、相互結線及びI/
O端子は、赤ビデオプロセツサ110を経て全部の探索テー
ブル書込み機能を生ずることにより最少にすることがで
きる。赤ビデオプロセツサ110がビデオ出力セクシヨン1
06の全部の探索テーブル108の書込みを行うという機能
を除いて、緑、青及びオーバレイのビデオプロセツサ11
2〜116は赤ビデオプロセツサ110とほぼ同じように構成
してある。
第47図は、イメージメモリカラーデータを処理しこれ
を赤、緑及び青のビデオ明暗度信号に変換するビデオ出
力セクシヨン106の各回路を示す。前記したように赤シ
フトレジスタ762は赤探索テーブル779に８−ビツトアド
レスを送る。同様に緑シフトレジスタ800は緑探索テー
ブル802に８−ビツトイメージデータアドレスを送り、
又青シフトレジスタ804は青探索テーブル806に８−ビツ
トアドレスを送る。オーバレイビデオプロセツサ116に
協働するオーバレイシフトレジスタ808は、赤オーバレ
イ探索テーブル783、緑オーバレイ探索テーブル810、青
オーバレイ探索テーブル812及び論理探索テーブル814に
８−ビツトアドレスを送る。赤探索テーブル779の出力
は、赤オーバレイ探索テーブル783の出力に並列に接続
した８−ビツトである。緑及び青の探索テーブル802,80
6は、それぞれ緑オーバレイ探索テーブル810及び青オー
バレイ探索テーブル812に同様に接続してある。並列接
続のカラー探索テーブル及びオーバレイ探索テーブルの
３つの８−ビツト出力はそれぞれ、赤、緑及び青のデイ
ジタル−アナログ変換器816〜820の入力に接続してあ
る。各デイジタル−アナログ変換器はその８−ビツトデ
イジタル入力を、カラーモニタ28に差向けられる対応す
る出力アナログビデオ信号に変換する。本発明の好適と
する例では３個の変換器816〜820は単一の集積回路に集
積してある。
赤シフトレジスタ762の８−ビツトアドレス出力は赤
探索テーブル779の最小桁ビツト（MSB）アドレス入力に
接続してある。赤探索テーブル779へのLSBアドレス入力
は又各カラーオーバレイ探索テーブル783,810,812と共
に論理探索テーブル814のMSBアドレス入力に接続してあ
る。赤探索テーブル779への２つのLSBアドレス入力は、
オーバレイシフトレジスタ808のアドレス出力なおとく
にその２つの最小桁ビツトにより供給される。赤探索テ
ーブル779のこのアドレス配置により、オーバレイシフ
トレジスタ808の２つのLSB出力ビツトが赤探索テーブル
779の４つのページに対しアクセスすることができると
共に、赤シフトレジスタ762により生ずる８つのアドレ
スビツトによりこのような各ページの各別の記憶場所を
アクセスするための独得のアドレスを生ずる。
前記したような1Kメモリデバイスを使うことによりペ
ージは256のアドレス指定可能な場所に対応する。各探
索テーブルのデータインポート（DIN）は、前記したよ
うにこのような各探索テーブルへのデータの書込みに使
うように赤ビデオプロセツサ110に接続してある。青及
び緑の探索テーブル806,802は、それぞれ緑及び青のシ
フトレジスタ800,804からの８つのアドレスビツトによ
りアドレス指定される。このようなテーブルの格別のメ
モリ記憶場所へのアクセス操作は、オーバレイシフトレ
ジスタ808の出力から誘導される最上桁ビツトを介して
行われる。赤シフトレジスタ出力とは異つて、緑シフト
レジスタ800の出力は、協働する最小桁ビツトのオーバ
レイ探索テーブルへの分岐を判わないで緑探索テーブル
802だけに８−ビツトを送る。赤シフトレジスタ出力と
極めて同じように青シフトレジスタ出力は、各カラーオ
ーバレイテーブルの最上桁ビツトアドレス入力と共に論
理探索テーブル814に送られる最小桁ビツトを生ずる。
赤及び青のシフトレジスタ762,804により出力される最
小桁ビツトはオーバレイ探索テーブル及び論理探索テー
ブルのページ制御信号を生ずる。カラーシフトレジスタ
及びオーバレイ探索テーブル間と共にオーバレイシフト
レジスタ808及びカラー探索テーブル間のアドレス情報
の相互結合により、各回路の付加的なアドレス能力を必
要としないで有効なページ制御ができる。
普通のビデオ探索テーブルの場合と同様にデイジタル
カラー表示は、真のカラーデイジタル表示に写像され、
デイジタル−アナログ変換器により対応する真のアナロ
グカラー信号に変換される。普通の方法に従つてカラー
探索テーブルは、特定の目的に従つてカラースペクトル
を有効に圧縮又は伸張することのできる真のカラー表示
を記憶する。たとえばカラー探索テーブルは狭い範囲内
にカラー番号を記憶して、アクセスし読取つたときに、
入力明暗度情報が大きい動的範囲を持つていても明暗度
出力はあまり変らないようにする。イメージのコントラ
ストはこれにより減少する。イメージメモリ82内に記憶
されたイメージ明暗度情報を妨害しないでイメージのコ
ントラストを伸張するように、カラー探索テーブルは、
入力イメージ明暗度データより一層広い動的範囲を持つ
番号を有効に記憶する。アドレス指定したときにその出
力は対応する一層広い動的駆動信号をデイジタル−アナ
ログ変換器に送り、これによりイメージの明るい領域及
び暗い領域の間のコントラストを有効に増す。各カラー
探索テーブル内にアドレス指定可能なメモリの４つのペ
ージを設けることにより、イメージメモリ明暗度データ
のマツピングを行うことのできる互いに異なる４つのコ
ントラスト範囲が得られる。オーバレイシフトレジスタ
808の出力により、カラー探索テーブル内のどのページ
又は明暗度範囲が能動状態であるかを定める。もちろん
カラー探索テーブルは互いに異なるマツピング値を書込
まれ任意所望の数の明暗度範囲が得られる。カラー探索
テーブルは、カラーモニタ28に伝送されるビデオ信号の
復帰又はブランキングの周期中に異なるマツピング値を
再書込みすることができる。
赤、緑及び青のイメージメモリセクシヨンはビデオモ
ニタ28に再生しようとするイメージのカラー値データを
記憶するが、イメージメモリ82のオーバレイプレーン90
はその種種の記憶場所に探索テーブルのどのページを能
動にするかを定めるデータを記憶する。すなわちイメー
ジメモリ82からのカラー値データをオーバレイデータと
共に読出すときは、カラー探索テーブルはページアドレ
ス情報と共にこのようなページ内の場所情報により同時
にアドレス指定される。
前記したようにイメージメモリ82のオーバレイプレー
ン90に記憶したオーバレイ情報は、イメージデータの代
りに所望の画素場所でカラーモニタ28に再生しようとす
るテキスト又はカーソルの表示に対応することができ
る。このようにして各画素が適当なビデオ信号を生ずる
ようにするには、カラー探索テーブルを使用可能化する
か又はオーバレイ表を使用可能化する。すなわち画素が
イメージに対応すればカラー探索テーブルの出力が選定
される。又画素がテキスト又はカーソルの情報を表示す
れば、オーバレイ探索テーブル内のデータがビデオモニ
タ28への出力のために選定される。このために論理探索
テーブル814を設けカラー又はオーバレイの探索テーブ
ルのいずれを選ぶかを選定するようにしてある。論理探
索テーブル814の出力は、論理探索テーブル814により出
力する信号が論理高レベルにあるときに各カラー探索テ
ーブルにその選択のために接続した第１の導線822を備
えている。インバータ824は論理探索テーブル814により
各オーバレイテーブルに反転信号出力を送る。すなわち
各画素の伝送に対応してカラー探索テーブル又はオーバ
レイ探索テーブルを使用可能化する。
カラー探索テーブルのページ選択と全く同様にオーバ
レイ探索テーブル及び論理探索テーブルは、赤及び青の
各シフトレジスタの出力の最小桁ビツトに従つてページ
選択される。赤及び青のイメージメモリプレーン84,88
の種種の記憶場所には、イメージカラー値データでなく
てオーバレイ探索テーブルページ選択データを記憶す
る。しかしこのような記憶場所を読取つてビデオモニタ
28に差向けられるカラー明暗度情報に変換するときに、
イメージカラーデータの最小桁のビツトだけしか影響を
受けないから、生ずる性能低下が極めてわずかである。
又人の眼は緑のカラーに最も感じやすいから緑イメージ
メモリセクシヨンのビツトはオーバレイ探索テーブルの
ぺージ選択に使われないことを知ることも有意義であ
る。最終結果として、カラーモニタ28のイメージの表示
は、オーバレイ探索テーブルにおけるページ制御のため
にカラー明暗度情報の種種の最小桁ビツトを使うことに
より影響を受けることが少なくなる。イメージメモリカ
ラープレーンにページ選択情報を記憶してあるので生ず
る性能低下の影響をさらに減らすように、各オーバレイ
探索テーブルはその各ページに同じデータを記憶するこ
とができる。このようにしてどのページを選択するかに
関係なく各オーバレイ探索テーブルに対して同じデータ
が出力される。
カラー及びオーバレの各探索テーブルを制御する論理
探索テーブル814の出力を示したが、このような出力は
実際上各探索テーブルの間接制御ができるように各ビデ
オプロセツサに接続してある。又論理探索テーブル814
はその中に、赤、緑及び青のデイジタル−アナログ変換
器816〜820の明暗度を制御するようにデータを記憶して
おく。論理探索テーブルの出力は、このような各デイジ
タル−アナログ変換器により出力されるカラー信号の明
暗度の10％の増加ができるようにこのような各変換器に
接続する。前記したような普通の８−ビツトデイジタル
−アナログ変換器はこのような入力制御に利用できる。
この機能は明るいイメージ背景に重ねるカーソル情報又
はテキスト情報を生ずるのに有用である。すなわち明暗
度を増したカーソル情報は白色の或は明るいイメージ背
景で検出することができる。
以上によりグラフイツクデータ及びイメージデータの
処理に必要な多数の機能に適合する融通性の高いプロセ
ツサを形成するように構成しプログラムしたイメージコ
ンピユータについて述べた。本発明のイメージコンピユ
ータは回路のトリー構造の配置を設けることにより、メ
モリアドレス処理回路及びイメージデータ処理回路によ
つて命令を各別に演算することができる。このようなア
ドレス及びデータの処理回路の並行演算によりイメージ
メモリに対する高速アクセスができる。イメージメモリ
及び画素データのプロセツサは、複数語の画素データを
同時に処理するように構成してある。すなわち高速イメ
ージデータ処理だけでなく、又複数語の画素データの並
列処理も可能になる。本発明のイメージメモリはビデオ
DRAMを利用してその画素データ処理用の動的ランダムア
クセス部分と共にビデオ出力セクシヨンへの直列転送の
ための一時画素データ記憶用の直列シフトレジスタ部分
の独立の演算ができるようにする。多数のこのようなビ
デオDRAMを利用することにより、多数の画素語をイメー
ジメモリから読出して高い解像度の画素情報をビデオモ
ニタに送ることができる。カラービデオイメージを処理
するために、イメージメモリは、それぞれ各カラーに対
応するイメージカラー値データを記憶する赤、緑及び青
のプレーンを備えている。各メモリカラープレーンには
並列イメージプロセツサ及びビデオプロセツサが協働し
ている。従つて各原色用の画素データは互いに無関係に
処理される。イメージメモリはさらに、標準のビデオモ
ニタにより適応することのできる領域よりはるかに大き
い可視の記憶領域を備えている。ウインドウ領域はイメ
ージメモリ内に生成され見るように選択できる全イメー
ジの部分を形成する。又ビデオDRAMから成るイメージメ
モリ内に記憶できるよりも大きいイメージでも適応でき
るメモリ管理単位を設けてある。イメージ全体はデイス
ク単位のような大容量記憶単位に記憶する。必要に応じ
てメモリ管理単位は、使用者がモニタで処理し又は見る
必要のあるイメージ部分でイメージメモリを更新する。
メモリ管埋単位の演算は使用者及びプログラマに明らか
であり大きいイメージの記憶及び処理が容易になる。
イメージコンピユータは又、イメージメモリから読出
すデータの誤り検出補正を行う回路を備えている。画素
データ、係数データ、命令データ等を含みイメージメモ
リに記憶される全部のデータは誤り検出補正の処理を受
ける。これによりイメージコンピユータの信頼性が向上
する。
以上本発明をその実施例について詳細に説明したが本
発明はなおその精神を逸脱しないで種種の変化変型を行
うことができるのはもちろんである。
【図面の簡単な説明】
第１図はビデオイメージ計算を応用できる１例を示すブ
ロツク図、第２図は本発明のイメージ計算システムの主
要部品のブロツク図、第３図は本発明イメージ処理シス
テムの１実施例を備えたイメージコンピユータのブロツ
ク図、第４図は本発明のイメージアルゴリズムプロセツ
サのブロツク図、第５図はイメージアルゴリズムプロセ
ツサに利用するマイクロコード命令フオーマツトであ
る。第６図はイメージメモリの可視及び不可視の区域と
ウインドウクリツプ制御器により監視するウインドウ区
域との平面図、第７図は本発明のイメージメモリ制御器
のブロツク図、第８図はイメージメモリ制御器のビデオ
DRAMリフレツシユ制御機能のブロツク図、第９図はイメ
ージメモリ制御器のスクリーンリフレツシユ制御機能の
ブロツク図である。第10図は動作中のVRAMシフトレジス
タのローデイングを示す１連の波形の線図、第11A図及
び第11B図はスクリーンリフレツシユ制御器シーケンサ
により実施されるプログラムド演算の流れ図、第12図は
イメージメモリ制御器のビデオ状態マシンのブロツク
図、第13図はイメージメモリ制御器のメモリアドレスマ
ルチプレクサの電気配線図、第14図はイメージメモリ制
御器のビデオDRAMタイミング制御器の電気配線図であ
る。第15図は本発明の並列イメージプロセツサセツトの
うちの１つの並列イメージプロセツサのブロツク図、第
16図は並列イメージプロセツサのPIP制御器の電気配線
図、第17図は並列イメージプロセツサのI/O制御器の電
気配線図、第18図はパイプライン化命令演算を実施する
イメージコンピユータの循環演算を示す波形線図、第19
図は並列イメージプロセツサの画素複製単位のブロツク
図、第20図は第19図の複製単位の１つの画素複製回路の
配線図、第21図は並列イメージプロセツサの画素整合単
位のブロツク図である。第22a図はシフト制御入力の関
数としての画素整合単位の画素シフトパターンを示す線
図、第22b図は第21図の画素整合単位の１つの画素整合
回路の配線図、第23図は並列イメージプロセツサの画素
コンボルバ単位のブロツク図、第24図はコンボルバ単位
の乗算回路を備えた画素シフト−除算回路の電気配線
図、第25図は画素コンボルバ単位の飽和回路の電気配線
図、第26図は画素コンボルバ単位の画素エクスパンダ回
路の電気配線図、第27図は並列イメージプロセツサのバ
スインタフエース単位の電気配線図、第28図は並列イメ
ージプロセツサの算術論理演算装置のブロツク図、第29
図は第28図の演算装置の詳細を示す配線図である。第30
図はイメージアルゴリズムプロセツサのIAPマスク／フ
ラグプロセツサの電気配線図、第31図は並列イメージプ
ロセツサのマスク／フラグプロセツサを簡略にして示す
電気配線図、第32図、第33図、第34図及び第35図はそれ
ぞれ第31図の種種のレジスタの詳細を示す電気配線図で
ある。第36図、第37図、第38図及び第39図はそれぞれ本
発明のイメージコンピユータのイメージメモリ用のアク
セスサーキツトリの電気配線図である。第40図はメモリ
バンクを形成するように若干のビデオDRAMを互いに接続
するバス配置とイメージメモリプレーンを形成する５つ
のバンクの接続配置とを示すブロツク図、第41図は本発
明の誤り検出補正単位の電気配線図、第42図は本発明の
イメージメモリ管理単位の演算流れ図、第43図は本発明
のイメージメモリ管理単位の電気配線図である。第44図
はビデオプロセツサ及びその中のバス結線の主回路のブ
ロツク図、第45図はビデオプロセツサの並列直列画素変
換回路のブロツク図である。第46図はイメージメモリプ
レーン、ビデオプロセツサシフトレジスタセクシヨン及
びカラー及びオーバレイ探索テーブルの間の結線配置の
ブロツク図、第47図は本発明のイメージコンピユータの
ビデオ出力セクシヨンの探索テーブル回路のブロツク図
である。 22……イメージコンピユータ、28……ビデオモニタ、66
……イメージアルゴリズムプロセツサ、68……イメージ
メモリ制御器、72……並列イメージプロセツサセツト、
74,76,78,80……並列イメージプロセツサ、82……イメ
ージメモリ、83……イメージメモリデータバス、84,86,
88……イメージメモリプレーン、90……オーバレイメモ
リプレーン、94,100……書込み可能制御記憶装置、105
……データ誤り検出回路、106……ビデオプロセツサ、1
08……探索テーブル、110,112,114、116……ビデオプロ
セツサ、130……シーケンサ条件付論理回路、144……レ
ジスタフアイル、152……クリツプ回路、216……ウイン
ドウ区域
フロントページの続き (72)発明者 デイヴイド、スオーントン、ストウナ アメリカ合衆国テクサス州75069、コウ リン・カウンテイ、マツキニ、レツド・ オウク・サークル 16185番 (72)発明者 ジエイ、アリスン、スアムプスン アメリカ合衆国テクサス州75023、コウ リン・カウンテイ、プレイノ、パーマ・ トレイル 6500番 (72)発明者 ジアン、ビー、ミラ アメリカ合衆国テクサス州コウリン・カ ウンテイ、プレイノ、ホワイト、ホール 804番 (56)参考文献 特開 昭63−112897（ＪＰ，Ａ) 特開 昭63−196984（ＪＰ，Ａ) 特開 昭63−223884（ＪＰ，Ａ) 特開 昭63−255778（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06T 1/00

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】ラスタ走査形式のビデオシステムに適合す
    るイメージ処理システムであつて、 （ａ）（イ）イメージデータを記憶するランダムアクセ
    ス記憶セクシヨンを持つ数個のDRAMと、 （ロ）イメージデータを直列の形で一時的に記憶する直
    列記憶セクシヨンと、 （ハ）この直列記憶セクシヨンを駆動しイメージデータ
    をメモリ出力に直列に転送して直列イメージデータを生
    じラスタ走査を生成するクロツク手段と、 を持ち前記ラスタ走査の水平走査線に協働する画素デー
    タを記憶するメモリと、 （ｂ）前記直列記憶セクシヨンにイメージデータを転送
    するのに必要な緊急度を検出し前記の転送を所定の時限
    にタイミング調節する検出手段と、 （ｃ）この検出手段に応答して、前記直列イメージデー
    タの出力を中断せずに前記ラスタ走査の能動周期中にイ
    メージデータを前記ランダムアクセスセクシヨンから前
    記直列記憶セクシヨンに転送する転送手段と、 を備えたことを特徴とするイメージ処理システム。
  2. 【請求項２】前記メモリをアドレス指定してイメージデ
    ータにアクセスするアドレス指定手段と、前記メモリの
    リフレツシユを行うリフレツシユ手段と、前記のアドレ
    ス指定、リフレツシ及び転送に対する要求の優先順位を
    定める手段とを備えた請求項１に記載のイメージ処理シ
    ステム。
  3. 【請求項３】最高の優先順序をイメージデータ転送に割
    当てる割当て手段と、イメージデータ転送サイクルが要
    求されたときにその他の要求をロツクアウトする手段と
    を備えた請求項２に記載のイメージ処理システム。
  4. 【請求項４】転送手段に、イメージデータ転送要求の発
    生に使うメモリ幅パラメータと直列記憶セクシヨンサイ
    ズパラメータとを記憶する記憶手段を設けた請求項１に
    記載のイメージ処理システム。
  5. 【請求項５】イメージデータ転送要求の発生に使う最終
    開始アドレスパラメータを記憶する記憶手段を備えた請
    求項１に記載のイメージ処理システム。
  6. 【請求項６】イメージフレーム記憶装置からラスタ走査
    システムに画素データを転送するにあたり、 （ａ）イメージデータの複数の画素をランダムアクセス
    メモリに記憶して並列出力画素データを生じ、 （ｂ）前記の並列出力画素データを直列出力画素データ
    に変換する並列変換器を接続し、 （ｃ）前記並列直列変換器をクロツクしてラスタ走査シ
    ステムの走査速度に対応する速度で前記直列出力画素デ
    ータを発生し、 （ｄ）前記並列直列変換器に並列画素データをロードす
    る時間インタバルを予め定め、 （ｅ）画素データを前記ランダムアクセスメモリから前
    記並列直列変換器に前記クロツク動作中に調整した状態
    で転送し中断されていない直列出力データシステムを生
    ずる、 ことから成る画素データ転送法。
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