JPH08305627A - ラインメモリ - Google Patents
ラインメモリInfo
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- JPH08305627A JPH08305627A JP10554995A JP10554995A JPH08305627A JP H08305627 A JPH08305627 A JP H08305627A JP 10554995 A JP10554995 A JP 10554995A JP 10554995 A JP10554995 A JP 10554995A JP H08305627 A JPH08305627 A JP H08305627A
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Abstract
(57)【要約】
【目的】 同一デバイスでＦＩＦＯ／ＬＩＦＯ動作を実
現するラインメモリを提供する。 【構成】 本発明のラインメモリは、シリアルデータを
パラレルデータに変換し、ＦＩＦＯ動作時とＬＩＦＯ動
作時で上位ビットと下位ビットのビット位置を反転させ
て変換させるシリアル−パラレル変換装置１１と、前記
パラレルデータを格納するメモリアレイ装置１２と、Ｆ
ＩＦＯ動作時はメモリアレイ装置のワードの増加方向ま
たは減少方向のどちらか一方の方向で、ＬＩＦＯ動作時
はメモリアレイ装置のワードの読み出しおよび書き込み
を行うごとにワードの増加方向と減少方向を交互に変化
させて順次パラレルデータの読み出しおよび書き込みを
行うように制御するワード制御装置１３と、メモリアレ
イ装置１２より読み出したパラレルデータをシリアルデ
ータに変換するパラレル−シリアル変換装置１４を備え
た構成である。
現するラインメモリを提供する。 【構成】 本発明のラインメモリは、シリアルデータを
パラレルデータに変換し、ＦＩＦＯ動作時とＬＩＦＯ動
作時で上位ビットと下位ビットのビット位置を反転させ
て変換させるシリアル−パラレル変換装置１１と、前記
パラレルデータを格納するメモリアレイ装置１２と、Ｆ
ＩＦＯ動作時はメモリアレイ装置のワードの増加方向ま
たは減少方向のどちらか一方の方向で、ＬＩＦＯ動作時
はメモリアレイ装置のワードの読み出しおよび書き込み
を行うごとにワードの増加方向と減少方向を交互に変化
させて順次パラレルデータの読み出しおよび書き込みを
行うように制御するワード制御装置１３と、メモリアレ
イ装置１２より読み出したパラレルデータをシリアルデ
ータに変換するパラレル−シリアル変換装置１４を備え
た構成である。
Description
【０００１】
【産業上の利用分野】本発明はシリアルデータをパラレ
ルデータに変換して記憶してＦＩＦＯ／ＬＩＦＯ動作を
行うラインメモリに関する。
ルデータに変換して記憶してＦＩＦＯ／ＬＩＦＯ動作を
行うラインメモリに関する。
【０００２】
【従来の技術】近年、半導体を用いた集積回路の高密度
化の要求は増加の一途をたどっている。特定用途向け大
規模集積回路の構成要素として、従来は外付けされてい
たＲＯＭやＲＡＭなどの機能デバイスが同一の集積回路
に作り込まれるようになっている。このように高密度な
機能を一つの部品に集約した半導体集積回路は多くの製
品に欠くことのできないものとなってきている。
化の要求は増加の一途をたどっている。特定用途向け大
規模集積回路の構成要素として、従来は外付けされてい
たＲＯＭやＲＡＭなどの機能デバイスが同一の集積回路
に作り込まれるようになっている。このように高密度な
機能を一つの部品に集約した半導体集積回路は多くの製
品に欠くことのできないものとなってきている。
【０００３】ＲＯＭやＲＡＭなどの従来外付けされてい
た機能デバイスの例としてラインメモリがある。ライン
メモリは、画像情報などの周期性を持ったデータを取り
扱う装置に有益な機能デバイスである。ラインメモリ
は、データ保持機能をＲＡＭに置き換えることにより素
子の集積度を高めているが、メモリアクセスに時間を必
要とし、ＲＡＭを用いることが高速動作のネックとなっ
ている。高速動作を可能にするために、外部のシリアル
データをデバイス内部の例えばシフトレジスタを用いて
パラレルデータに変換してメモリアクセスを行うことに
より、表面上で高速動作が可能になっている。
た機能デバイスの例としてラインメモリがある。ライン
メモリは、画像情報などの周期性を持ったデータを取り
扱う装置に有益な機能デバイスである。ラインメモリ
は、データ保持機能をＲＡＭに置き換えることにより素
子の集積度を高めているが、メモリアクセスに時間を必
要とし、ＲＡＭを用いることが高速動作のネックとなっ
ている。高速動作を可能にするために、外部のシリアル
データをデバイス内部の例えばシフトレジスタを用いて
パラレルデータに変換してメモリアクセスを行うことに
より、表面上で高速動作が可能になっている。
【０００４】従来のラインメモリは、シリアルデータを
入力して特定の遅延後にシリアルデータを出力するＦＩ
ＦＯ(Fast In Fast Out)動作を行う。このラインメモリ
は、シリアルデータをシリアル−パラレル段数（シリア
ルデータをパラレルデータに変換するデータ数、すなわ
ち１パラレルデータを構成するデータ数）分だけパラレ
ルデータに変換し、パラレルデータのメモリアクセスを
行い、その後、パラレルデータをシリアルデータに変換
することで実現している。上記パラレルデータのメモリ
アクセスでは、メモリアレイの１ワード単位で行うが、
ワードの増加方向または減少方向のどちらか一方の方向
でメモリアレイのワード数だけ繰り返し行う。１ワード
単位のメモリアクセスでは、パラレル−シリアル変換に
渡すためのパラレルデータを読み出した後で、シリアル
−パラレル変換により変換されたパラレルデータを書き
込むことにより行う。以上のように構成されたラインメ
モリでは、シリアル−パラレル段数×メモリアレイのワ
ード数の遅延（入力されたシリアルデータの切り替わる
間隔を１とした遅延）を持つＦＩＦＯ動作を行う。
入力して特定の遅延後にシリアルデータを出力するＦＩ
ＦＯ(Fast In Fast Out)動作を行う。このラインメモリ
は、シリアルデータをシリアル−パラレル段数（シリア
ルデータをパラレルデータに変換するデータ数、すなわ
ち１パラレルデータを構成するデータ数）分だけパラレ
ルデータに変換し、パラレルデータのメモリアクセスを
行い、その後、パラレルデータをシリアルデータに変換
することで実現している。上記パラレルデータのメモリ
アクセスでは、メモリアレイの１ワード単位で行うが、
ワードの増加方向または減少方向のどちらか一方の方向
でメモリアレイのワード数だけ繰り返し行う。１ワード
単位のメモリアクセスでは、パラレル−シリアル変換に
渡すためのパラレルデータを読み出した後で、シリアル
−パラレル変換により変換されたパラレルデータを書き
込むことにより行う。以上のように構成されたラインメ
モリでは、シリアル−パラレル段数×メモリアレイのワ
ード数の遅延（入力されたシリアルデータの切り替わる
間隔を１とした遅延）を持つＦＩＦＯ動作を行う。
【０００５】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成のラインメモリでは、シリアル−パラレル変
換、パラレル−シリアル変換、および、メモリアレイの
ワード制御は一定の動作であり、常にＦＩＦＯ動作を行
うため、ＬＩＦＯ(Last In Fast Out)動作を実現するた
めには別のデバイスを用意する必要があり、用途が制限
されているという問題点を有していた。
うな構成のラインメモリでは、シリアル−パラレル変
換、パラレル−シリアル変換、および、メモリアレイの
ワード制御は一定の動作であり、常にＦＩＦＯ動作を行
うため、ＬＩＦＯ(Last In Fast Out)動作を実現するた
めには別のデバイスを用意する必要があり、用途が制限
されているという問題点を有していた。
【０００６】そこで、本発明はシリアル−パラレル変換
またはパラレル−シリアル変換におけるパラレルデータ
の上位ビットと下位ビットのビット位置を反転させ、ま
た、メモリアレイのワード制御におけるメモリアクセス
の方向を変更することによりＬＩＦＯ動作を実現するこ
とができる点に新たに着目して、ＦＩＦＯ／ＬＩＦＯ動
作を切り替えるための小規模の回路を追加して得られた
ものである。
またはパラレル−シリアル変換におけるパラレルデータ
の上位ビットと下位ビットのビット位置を反転させ、ま
た、メモリアレイのワード制御におけるメモリアクセス
の方向を変更することによりＬＩＦＯ動作を実現するこ
とができる点に新たに着目して、ＦＩＦＯ／ＬＩＦＯ動
作を切り替えるための小規模の回路を追加して得られた
ものである。
【０００７】従って本発明は上記問題点に鑑み、その目
的は、同一のデバイスでＦＩＦＯ／ＬＩＦＯ動作を実現
するラインメモリを提供することにある。
的は、同一のデバイスでＦＩＦＯ／ＬＩＦＯ動作を実現
するラインメモリを提供することにある。
【０００８】
【課題を解決するための手段】上記問題点を解決するた
めに本発明のラインメモリは、複数の連続したシリアル
データを入力として、シリアルデータをｎ（ｎは自然
数）個のデータに区切り処理を行いｎビットのパラレル
データに変換し、ＦＩＦＯ動作時とＬＩＦＯ動作時で上
位ビットと下位ビットのビット位置を反転させて変換さ
せるシリアル−パラレル変換装置と、シリアル−パラレ
ル変換装置が変換したｎビットのパラレルデータを格納
するｎビットｍ（ｍは自然数）ワードのメモリアレイ装
置と、ＦＩＦＯ動作時はメモリアレイ装置のワードの増
加方向または減少方向のどちらか一方の方向で順次ｎビ
ットのパラレルデータの読み出しおよび書き込みを行
い、ＬＩＦＯ動作時はメモリアレイ装置のｍ個のワード
の読み出しおよび書き込みを行うごとにワードの増加方
向と減少方向を交互に変化させて順次ｎビットのパラレ
ルデータの読み出しおよび書き込みを行うように制御す
るワード制御装置と、メモリアレイ装置より読み出した
ｎビットのパラレルデータをシリアルデータに変換する
パラレル−シリアル変換装置と、シリアル−パラレル変
換装置、ワード制御装置、および、パラレル−シリアル
変換装置を制御するシステム制御装置を備えたものであ
る。
めに本発明のラインメモリは、複数の連続したシリアル
データを入力として、シリアルデータをｎ（ｎは自然
数）個のデータに区切り処理を行いｎビットのパラレル
データに変換し、ＦＩＦＯ動作時とＬＩＦＯ動作時で上
位ビットと下位ビットのビット位置を反転させて変換さ
せるシリアル−パラレル変換装置と、シリアル−パラレ
ル変換装置が変換したｎビットのパラレルデータを格納
するｎビットｍ（ｍは自然数）ワードのメモリアレイ装
置と、ＦＩＦＯ動作時はメモリアレイ装置のワードの増
加方向または減少方向のどちらか一方の方向で順次ｎビ
ットのパラレルデータの読み出しおよび書き込みを行
い、ＬＩＦＯ動作時はメモリアレイ装置のｍ個のワード
の読み出しおよび書き込みを行うごとにワードの増加方
向と減少方向を交互に変化させて順次ｎビットのパラレ
ルデータの読み出しおよび書き込みを行うように制御す
るワード制御装置と、メモリアレイ装置より読み出した
ｎビットのパラレルデータをシリアルデータに変換する
パラレル−シリアル変換装置と、シリアル−パラレル変
換装置、ワード制御装置、および、パラレル−シリアル
変換装置を制御するシステム制御装置を備えたものであ
る。
【０００９】また、本発明は、複数の連続したシリアル
データを入力として、シリアルデータをｎ個のデータに
区切り処理を行いｎビットのパラレルデータに変換する
シリアル−パラレル変換装置と、シリアル−パラレル変
換装置が変換したｎビットのパラレルデータを格納する
ｎビットｍワードのメモリアレイ装置と、ＦＩＦＯ動作
時はメモリアレイ装置のワードの増加方向または減少方
向のどちらか一方の方向で順次ｎビットのパラレルデー
タの読み出しおよび書き込みを行い、ＬＩＦＯ動作時は
メモリアレイ装置のｍ個のワードの読み出しおよび書き
込みを行うごとにワードの増加方向と減少方向を交互に
変化させて順次ｎビットのパラレルデータの読み出しお
よび書き込みを行うように制御するワード制御装置と、
メモリアレイ装置より読み出したｎビットのパラレルデ
ータをシリアルデータに変換し、ＦＩＦＯ動作時とＬＩ
ＦＯ動作時で上位ビットと下位ビットのビット位置を反
転させて変換させるパラレル−シリアル変換装置と、シ
リアル−パラレル変換装置、ワード制御装置、および、
パラレル−シリアル変換装置を制御するシステム制御装
置を備えたものである。
データを入力として、シリアルデータをｎ個のデータに
区切り処理を行いｎビットのパラレルデータに変換する
シリアル−パラレル変換装置と、シリアル−パラレル変
換装置が変換したｎビットのパラレルデータを格納する
ｎビットｍワードのメモリアレイ装置と、ＦＩＦＯ動作
時はメモリアレイ装置のワードの増加方向または減少方
向のどちらか一方の方向で順次ｎビットのパラレルデー
タの読み出しおよび書き込みを行い、ＬＩＦＯ動作時は
メモリアレイ装置のｍ個のワードの読み出しおよび書き
込みを行うごとにワードの増加方向と減少方向を交互に
変化させて順次ｎビットのパラレルデータの読み出しお
よび書き込みを行うように制御するワード制御装置と、
メモリアレイ装置より読み出したｎビットのパラレルデ
ータをシリアルデータに変換し、ＦＩＦＯ動作時とＬＩ
ＦＯ動作時で上位ビットと下位ビットのビット位置を反
転させて変換させるパラレル−シリアル変換装置と、シ
リアル−パラレル変換装置、ワード制御装置、および、
パラレル−シリアル変換装置を制御するシステム制御装
置を備えたものである。
【００１０】さらに、本発明は、複数の連続したシリア
ルデータを入力として、シリアルデータをｎ個のデータ
に区切り処理を行いｎビットのパラレルデータに変換す
るシリアル−パラレル変換装置と、シリアル−パラレル
変換装置が変換したｎビットのパラレルデータをＦＩＦ
Ｏ動作時とＬＩＦＯ動作時で上位ビットと下位ビットの
ビット位置を反転させる第１のビット反転装置と、第１
のビット反転装置が出力したｎビットのパラレルデータ
を格納するｎビットｍワードのメモリアレイ装置と、メ
モリアレイ装置のワードの増加方向または減少方向のど
ちらか一方の方向で順次ｎビットのパラレルデータの読
み出しおよび書き込みを行うようにｍビットの読み出し
および書き込み許可信号を出力するワード制御装置と、
ワード制御装置が出力したｍビットの読み出しおよび書
き込み許可信号をＦＩＦＯ動作時とＬＩＦＯ動作時でタ
イミングによりビット位置を反転させる第２のビット反
転装置と、メモリアレイ装置より読み出したｎビットの
パラレルデータをシリアルデータに変換するパラレル−
シリアル変換装置と、シリアル−パラレル変換装置、第
１のビット反転装置、ワード制御装置、第２のビット反
転装置、および、パラレル−シリアル変換装置を制御す
るシステム制御装置を備えたものである。
ルデータを入力として、シリアルデータをｎ個のデータ
に区切り処理を行いｎビットのパラレルデータに変換す
るシリアル−パラレル変換装置と、シリアル−パラレル
変換装置が変換したｎビットのパラレルデータをＦＩＦ
Ｏ動作時とＬＩＦＯ動作時で上位ビットと下位ビットの
ビット位置を反転させる第１のビット反転装置と、第１
のビット反転装置が出力したｎビットのパラレルデータ
を格納するｎビットｍワードのメモリアレイ装置と、メ
モリアレイ装置のワードの増加方向または減少方向のど
ちらか一方の方向で順次ｎビットのパラレルデータの読
み出しおよび書き込みを行うようにｍビットの読み出し
および書き込み許可信号を出力するワード制御装置と、
ワード制御装置が出力したｍビットの読み出しおよび書
き込み許可信号をＦＩＦＯ動作時とＬＩＦＯ動作時でタ
イミングによりビット位置を反転させる第２のビット反
転装置と、メモリアレイ装置より読み出したｎビットの
パラレルデータをシリアルデータに変換するパラレル−
シリアル変換装置と、シリアル−パラレル変換装置、第
１のビット反転装置、ワード制御装置、第２のビット反
転装置、および、パラレル−シリアル変換装置を制御す
るシステム制御装置を備えたものである。
【００１１】加えて、本発明は、複数の連続したシリア
ルデータを入力として、シリアルデータをｎ個のデータ
に区切り処理を行いｎビットのパラレルデータに変換す
るシリアル−パラレル変換装置と、シリアル−パラレル
変換装置が出力したｎビットのパラレルデータを格納す
るｎビットｍワードのメモリアレイ装置と、メモリアレ
イ装置のワードの増加方向または減少方向のどちらか一
方の方向で順次ｎビットのパラレルデータの読み出しお
よび書き込みを行うようにｍビットの読み出しおよび書
き込み許可信号を出力するワード制御装置と、ワード制
御装置が出力したｍビットの読み出しおよび書き込み許
可信号をＦＩＦＯ動作時とＬＩＦＯ動作時でタイミング
によりビット位置を反転させる第１のビット反転装置
と、メモリアレイ装置より読み出したｎビットのパラレ
ルデータをＦＩＦＯ動作時とＬＩＦＯ動作時で上位ビッ
トと下位ビットのビット位置を反転させる第２のビット
反転装置と、ビット反転装置が出力したｎビットのパラ
レルデータをシリアルデータに変換するパラレル−シリ
アル変換装置と、シリアル−パラレル変換装置、第１の
ビット反転装置、ワード制御装置、第２のビット反転装
置、および、パラレル−シリアル変換装置を備えたもの
である。
ルデータを入力として、シリアルデータをｎ個のデータ
に区切り処理を行いｎビットのパラレルデータに変換す
るシリアル−パラレル変換装置と、シリアル−パラレル
変換装置が出力したｎビットのパラレルデータを格納す
るｎビットｍワードのメモリアレイ装置と、メモリアレ
イ装置のワードの増加方向または減少方向のどちらか一
方の方向で順次ｎビットのパラレルデータの読み出しお
よび書き込みを行うようにｍビットの読み出しおよび書
き込み許可信号を出力するワード制御装置と、ワード制
御装置が出力したｍビットの読み出しおよび書き込み許
可信号をＦＩＦＯ動作時とＬＩＦＯ動作時でタイミング
によりビット位置を反転させる第１のビット反転装置
と、メモリアレイ装置より読み出したｎビットのパラレ
ルデータをＦＩＦＯ動作時とＬＩＦＯ動作時で上位ビッ
トと下位ビットのビット位置を反転させる第２のビット
反転装置と、ビット反転装置が出力したｎビットのパラ
レルデータをシリアルデータに変換するパラレル−シリ
アル変換装置と、シリアル−パラレル変換装置、第１の
ビット反転装置、ワード制御装置、第２のビット反転装
置、および、パラレル−シリアル変換装置を備えたもの
である。
【００１２】
【作用】本発明は上記した構成によって、シリアル−パ
ラレル変換装置またはパラレル−シリアル変換装置は、
ＦＩＦＯ動作時とＬＩＦＯ動作時でパラレルデータの上
位ビットと下位ビットのビット位置を反転させて変換
し、ワード制御装置は、ＦＩＦＯ動作時はメモリアレイ
装置のワードの増加方向または減少方向のどちらか一方
の方向でメモリアクセスを行うようにワード制御を行
い、ＬＩＦＯ動作時はワード数ごとにワードの増加方向
と減少方向を交互に変化させてメモリアクセスを行うよ
うにワード制御を行う。上記シリアル−パラレル変換装
置またはパラレル−シリアル変換装置とワード制御装置
の制御を変更して用いることにより、同一のラインメモ
リでＦＩＦＯ／ＬＩＦＯ動作を実現することができるこ
ととなる。
ラレル変換装置またはパラレル−シリアル変換装置は、
ＦＩＦＯ動作時とＬＩＦＯ動作時でパラレルデータの上
位ビットと下位ビットのビット位置を反転させて変換
し、ワード制御装置は、ＦＩＦＯ動作時はメモリアレイ
装置のワードの増加方向または減少方向のどちらか一方
の方向でメモリアクセスを行うようにワード制御を行
い、ＬＩＦＯ動作時はワード数ごとにワードの増加方向
と減少方向を交互に変化させてメモリアクセスを行うよ
うにワード制御を行う。上記シリアル−パラレル変換装
置またはパラレル−シリアル変換装置とワード制御装置
の制御を変更して用いることにより、同一のラインメモ
リでＦＩＦＯ／ＬＩＦＯ動作を実現することができるこ
ととなる。
【００１３】また、本発明は上記した構成によって、ビ
ット反転装置は、シリアル−パラレル変換装置またはパ
ラレル−シリアル変換装置が出力するパラレルデータを
ＦＩＦＯ動作時とＬＩＦＯ動作時で上位ビットと下位ビ
ットのビット位置を反転させて出力し、ワード制御装置
が出力するアクセス信号を、ＦＩＦＯ動作時はメモリア
レイ装置のワードの増加方向または減少方向のどちらか
一方の方向でメモリアクセスを行うように出力し、ＬＩ
ＦＯ動作時はワード数ごとにワードの増加方向と減少方
向を交互に変化させてメモリアクセスを行うように出力
する。上記ビット反転装置の制御を変更して用いること
により、同一のラインメモリでＦＩＦＯ／ＬＩＦＯ動作
を実現することができることとなる。
ット反転装置は、シリアル−パラレル変換装置またはパ
ラレル−シリアル変換装置が出力するパラレルデータを
ＦＩＦＯ動作時とＬＩＦＯ動作時で上位ビットと下位ビ
ットのビット位置を反転させて出力し、ワード制御装置
が出力するアクセス信号を、ＦＩＦＯ動作時はメモリア
レイ装置のワードの増加方向または減少方向のどちらか
一方の方向でメモリアクセスを行うように出力し、ＬＩ
ＦＯ動作時はワード数ごとにワードの増加方向と減少方
向を交互に変化させてメモリアクセスを行うように出力
する。上記ビット反転装置の制御を変更して用いること
により、同一のラインメモリでＦＩＦＯ／ＬＩＦＯ動作
を実現することができることとなる。
【００１４】
（実施例１）以下本発明の第１の実施例のラインメモリ
について、図面を参照しながら説明する。
について、図面を参照しながら説明する。
【００１５】図１は本発明の第１の実施例におけるライ
ンメモリの構成図である。図において、１１はシリアル
−パラレル変換装置であり、シリアル入力データをｎ
（ｎは自然数）個のデータに区切り処理を行いｎビット
のパラレルデータに変換するが、ＦＩＦＯ動作時とＬＩ
ＦＯ動作時で上位ビットと下位ビットのビット位置を反
転させて変換する。１２はメモリアレイ装置であり、シ
リアル−パラレル変換装置１１が変換したｎビットのパ
ラレルデータを格納するｎビットｍ（ｍは自然数）ワー
ドのメモリアレイ装置である。１３はワード制御装置で
あり、ＦＩＦＯ動作時はメモリアレイ装置１２のワード
の増加方向または減少方向のどちらか一方の方向で順次
ｎビットのパラレルデータの読み出しおよび書き込みを
行い、ＬＩＦＯ動作時はメモリアレイ装置１２のｍ個の
ワードの読み出しおよび書き込みを行うごとにワードの
増加方向と減少方向を交互に変化させて順次ｎビットの
パラレルデータの読み出しおよび書き込みを行うように
制御する。１４はパラレル−シリアル変換装置であり、
ワード制御装置１３が指定したワードについてメモリア
レイ装置１２より読み出したｎビットのパラレルデータ
をシリアルデータに変換する。１５はシステム制御装置
であり、ＦＩＦＯまたはＬＩＦＯ動作を行うようにシリ
アル−パラレル変換装置１１、ワード制御装置１３、お
よび、パラレル−シリアル変換装置１４を制御する。
ンメモリの構成図である。図において、１１はシリアル
−パラレル変換装置であり、シリアル入力データをｎ
（ｎは自然数）個のデータに区切り処理を行いｎビット
のパラレルデータに変換するが、ＦＩＦＯ動作時とＬＩ
ＦＯ動作時で上位ビットと下位ビットのビット位置を反
転させて変換する。１２はメモリアレイ装置であり、シ
リアル−パラレル変換装置１１が変換したｎビットのパ
ラレルデータを格納するｎビットｍ（ｍは自然数）ワー
ドのメモリアレイ装置である。１３はワード制御装置で
あり、ＦＩＦＯ動作時はメモリアレイ装置１２のワード
の増加方向または減少方向のどちらか一方の方向で順次
ｎビットのパラレルデータの読み出しおよび書き込みを
行い、ＬＩＦＯ動作時はメモリアレイ装置１２のｍ個の
ワードの読み出しおよび書き込みを行うごとにワードの
増加方向と減少方向を交互に変化させて順次ｎビットの
パラレルデータの読み出しおよび書き込みを行うように
制御する。１４はパラレル−シリアル変換装置であり、
ワード制御装置１３が指定したワードについてメモリア
レイ装置１２より読み出したｎビットのパラレルデータ
をシリアルデータに変換する。１５はシステム制御装置
であり、ＦＩＦＯまたはＬＩＦＯ動作を行うようにシリ
アル−パラレル変換装置１１、ワード制御装置１３、お
よび、パラレル−シリアル変換装置１４を制御する。
【００１６】上記ｎ、ｍがどちらも８の場合について各
装置の構成を説明する。図２はシリアル−パラレル変換
装置１１の構成図である。１０１−１〜８は第１と第２
の入力のうち１つを選択する選択素子であり、選択信号
ＭＯＤＥが論理値０の時に第１の入力、論理値１の時に
第２の入力を選択する。１０２−１〜８は記憶素子であ
り、クロック信号ＣＬＫに同期してデータを記憶する。
１０３−１〜８は記憶素子であり、データ取り込み信号
ＷＬＯＡＤが論理値１の時にクロック信号ＣＬＫに同期
してデータを記憶する。
装置の構成を説明する。図２はシリアル−パラレル変換
装置１１の構成図である。１０１−１〜８は第１と第２
の入力のうち１つを選択する選択素子であり、選択信号
ＭＯＤＥが論理値０の時に第１の入力、論理値１の時に
第２の入力を選択する。１０２−１〜８は記憶素子であ
り、クロック信号ＣＬＫに同期してデータを記憶する。
１０３−１〜８は記憶素子であり、データ取り込み信号
ＷＬＯＡＤが論理値１の時にクロック信号ＣＬＫに同期
してデータを記憶する。
【００１７】選択素子１０１−１の第１の入力はシリア
ル入力端子ＤＩＮ、第２の入力は記憶素子１０２−２の
出力に接続され、選択素子１０１−ｉ（ｉは自然数：１
＜ｉ＜８）の第１の入力は記憶素子１０２−（ｉ−１）
の出力、第２の入力は記憶素子１０１−（ｉ＋１）の出
力に接続され、選択素子１０１−８の第１の入力は記憶
素子１０２−７の出力、第２の入力はシリアル入力端子
ＤＩＮに接続される。記憶素子１０２−１〜８の入力は
それぞれ選択素子１０１−１〜８の出力に接続される。
記憶素子１０３−１〜８の入力はそれぞれ記憶素子１０
２−１〜８の出力に接続され、出力はそれぞれパラレル
出力端子ＷＢＩＴ１〜８に接続される。
ル入力端子ＤＩＮ、第２の入力は記憶素子１０２−２の
出力に接続され、選択素子１０１−ｉ（ｉは自然数：１
＜ｉ＜８）の第１の入力は記憶素子１０２−（ｉ−１）
の出力、第２の入力は記憶素子１０１−（ｉ＋１）の出
力に接続され、選択素子１０１−８の第１の入力は記憶
素子１０２−７の出力、第２の入力はシリアル入力端子
ＤＩＮに接続される。記憶素子１０２−１〜８の入力は
それぞれ選択素子１０１−１〜８の出力に接続される。
記憶素子１０３−１〜８の入力はそれぞれ記憶素子１０
２−１〜８の出力に接続され、出力はそれぞれパラレル
出力端子ＷＢＩＴ１〜８に接続される。
【００１８】図３はワード制御装置１３の構成図であ
る。２０１−１〜８および２０４は第１と第２の入力の
うち１つを選択する選択素子であり、選択信号ＳＥＬが
論理値０の時に第１の入力、論理値１の時に第２の入力
を選択する。２０２−１〜８は記憶素子であり、クロッ
ク信号ＷＤＣＬＫに同期してデータを記憶し、リセット
信号ＲＥＳＥＴが論理値１の時に論理値０に初期化す
る。２０３−１〜８は第１と第２の入力を持つ論理積素
子であり、メモリ読み出し信号ＲＥおよびメモリ書き込
み信号ＷＥがどちらも論理値０の時にワード制御信号Ｗ
ＯＲＤ１〜８を論理値０にする。
る。２０１−１〜８および２０４は第１と第２の入力の
うち１つを選択する選択素子であり、選択信号ＳＥＬが
論理値０の時に第１の入力、論理値１の時に第２の入力
を選択する。２０２−１〜８は記憶素子であり、クロッ
ク信号ＷＤＣＬＫに同期してデータを記憶し、リセット
信号ＲＥＳＥＴが論理値１の時に論理値０に初期化す
る。２０３−１〜８は第１と第２の入力を持つ論理積素
子であり、メモリ読み出し信号ＲＥおよびメモリ書き込
み信号ＷＥがどちらも論理値０の時にワード制御信号Ｗ
ＯＲＤ１〜８を論理値０にする。
【００１９】選択素子２０１−１の第１の入力は開始入
力端子ＳＴＡＲＴ、第２の入力は記憶素子２０２−２の
出力に接続され、選択素子２０１−ｉ（ｉは自然数：１
＜ｉ＜８）の第１の入力は記憶素子２０２−（ｉ−１）
の出力、第２の入力は記憶素子２０２−（ｉ＋１）の出
力に接続され、選択素子２０１−８の第１の入力は記憶
素子２０２−７の出力、第２の入力は開始入力端子ＳＴ
ＡＲＴに接続される。記憶素子２０２−１〜８の入力は
それぞれ選択素子２０１−１〜８の出力に接続される。
論理積素子２０３−１〜８の１つの入力はそれぞれ記憶
素子２０２−１〜８の出力に接続され、出力はそれぞれ
ワード制御信号ＷＯＲＤ１〜８に接続される。選択素子
２０４の第１の入力は記憶素子２０２−８の出力、第２
の入力は記憶素子２０２−１の出力、出力は終了出力端
子ＬＡＳＴに接続される。
力端子ＳＴＡＲＴ、第２の入力は記憶素子２０２−２の
出力に接続され、選択素子２０１−ｉ（ｉは自然数：１
＜ｉ＜８）の第１の入力は記憶素子２０２−（ｉ−１）
の出力、第２の入力は記憶素子２０２−（ｉ＋１）の出
力に接続され、選択素子２０１−８の第１の入力は記憶
素子２０２−７の出力、第２の入力は開始入力端子ＳＴ
ＡＲＴに接続される。記憶素子２０２−１〜８の入力は
それぞれ選択素子２０１−１〜８の出力に接続される。
論理積素子２０３−１〜８の１つの入力はそれぞれ記憶
素子２０２−１〜８の出力に接続され、出力はそれぞれ
ワード制御信号ＷＯＲＤ１〜８に接続される。選択素子
２０４の第１の入力は記憶素子２０２−８の出力、第２
の入力は記憶素子２０２−１の出力、出力は終了出力端
子ＬＡＳＴに接続される。
【００２０】図４はパラレル−シリアル変換装置１４の
構成図である。３０１−１〜８は第１と第２の入力のう
ち１つを選択する選択素子であり、データ取り込み信号
ＲＬＯＡＤが論理値０の時に第１の入力、論理値１の時
に第２の入力を選択する。３０２−１〜８は記憶素子で
あり、クロックＣＬＫに同期してデータを記憶する。
構成図である。３０１−１〜８は第１と第２の入力のう
ち１つを選択する選択素子であり、データ取り込み信号
ＲＬＯＡＤが論理値０の時に第１の入力、論理値１の時
に第２の入力を選択する。３０２−１〜８は記憶素子で
あり、クロックＣＬＫに同期してデータを記憶する。
【００２１】選択素子３０１−１の第１の入力は論理値
０に接続され、選択素子３０１−ｉ（ｉは自然数：１＜
ｉ≦８）の第１の入力は記憶素子３０２−（ｉ−１）の
出力に接続され、選択素子３０１−１〜８の第２の入力
はそれぞれパラレル入力端子ＲＢＩＴ１〜８に接続され
る。記憶素子３０２−１〜８の入力はそれぞれ選択素子
３０１−１〜８の出力に接続され、記憶素子３０２−８
の出力はシリアル出力端子ＤＯＵＴに接続される。
０に接続され、選択素子３０１−ｉ（ｉは自然数：１＜
ｉ≦８）の第１の入力は記憶素子３０２−（ｉ−１）の
出力に接続され、選択素子３０１−１〜８の第２の入力
はそれぞれパラレル入力端子ＲＢＩＴ１〜８に接続され
る。記憶素子３０２−１〜８の入力はそれぞれ選択素子
３０１−１〜８の出力に接続され、記憶素子３０２−８
の出力はシリアル出力端子ＤＯＵＴに接続される。
【００２２】メモリアレイ装置１２は、シリアル−パラ
レル変換装置１１のパラレル出力端子ＷＢＩＴ１〜８よ
り書き込んだデータが特定の遅延後にそれぞれパラレル
−シリアル変換装置１４のパラレル入力端子ＲＢＩＴ１
〜８より読み出されように、シリアル−パラレル変換装
置１１およびパラレル−シリアル変換装置１４に接続さ
れる。
レル変換装置１１のパラレル出力端子ＷＢＩＴ１〜８よ
り書き込んだデータが特定の遅延後にそれぞれパラレル
−シリアル変換装置１４のパラレル入力端子ＲＢＩＴ１
〜８より読み出されように、シリアル−パラレル変換装
置１１およびパラレル−シリアル変換装置１４に接続さ
れる。
【００２３】以上のように構成されたラインメモリにつ
いて、以下その動作を説明する。図５はラインメモリ全
体の制御信号およびデータのタイミングを示す図であ
る。図において、ＣＬＫはクロック信号、ＤＩＮはシリ
アル−パラレル変換装置１１に入力されるシリアルデー
タ、ＷＢＩＴ１〜８はシリアル−パラレル変換装置１１
が出力するパラレルデータ、ＲＢＩＴ１〜８はパラレル
−シリアル変換装置１４に入力されるパラレルデータ、
ＷＤＣＬＫはワードクロック信号、ＷＯＲＤ１〜８はワ
ード制御装置１３が出力するワードアクセス信号、ＤＯ
ＵＴはパラレル−シリアル変換装置１４が出力するシリ
アルデータ、ＷＬＯＡＤ、ＷＥ、ＲＥ、および、ＲＬＯ
ＡＤはシステム制御装置１５が出力する制御信号であ
る。
いて、以下その動作を説明する。図５はラインメモリ全
体の制御信号およびデータのタイミングを示す図であ
る。図において、ＣＬＫはクロック信号、ＤＩＮはシリ
アル−パラレル変換装置１１に入力されるシリアルデー
タ、ＷＢＩＴ１〜８はシリアル−パラレル変換装置１１
が出力するパラレルデータ、ＲＢＩＴ１〜８はパラレル
−シリアル変換装置１４に入力されるパラレルデータ、
ＷＤＣＬＫはワードクロック信号、ＷＯＲＤ１〜８はワ
ード制御装置１３が出力するワードアクセス信号、ＤＯ
ＵＴはパラレル−シリアル変換装置１４が出力するシリ
アルデータ、ＷＬＯＡＤ、ＷＥ、ＲＥ、および、ＲＬＯ
ＡＤはシステム制御装置１５が出力する制御信号であ
る。
【００２４】シリアル−パラレル変換装置１１は、シリ
アルデータＤＩＮを、クロックＣＬＫに同期してＡ０〜
Ａ７の順に１データずつ取り込み、８個のデータがそろ
った時点で論理値１となるデータ取り込み信号ＷＬＯＡ
Ｄを用いて、８ビットのパラレルデータＷＢＩＴ１〜８
に変換する。シリアルデータＤＩＮに対するパラレルデ
ータＷＢＩＴ１〜８のビット位置は図２における選択信
号ＭＯＤＥにより決定される。ＦＩＦＯ動作時は、選択
信号ＭＯＤＥは論理値０であり、シリアルデータＤＩＮ
のうち入力された順にパラレルデータＷＢＩＴ８〜１に
割り当てるように変換し、ＬＩＦＯ動作時は、選択信号
ＭＯＤＥは論理値１であり、シリアルデータＤＩＮのう
ち入力された順にパラレルデータＷＢＩＴ１〜８に割り
当てるように変換する。８ビットのパラレルデータＷＢ
ＩＴ１〜８は、メモリ書き込み信号ＷＥが論理値１のタ
イミングでメモリアレイ装置１２に書き込まれる。ま
た、メモリ読み出し信号ＲＥが論理値１のタイミングで
メモリアレイ装置１２より８ビットのパラレルデータＲ
ＢＩＴ１〜８を読み出す。パラレル−シリアル変換装置
１４は、データ取り込み信号ＲＬＯＡＤが論理値１のタ
イミングでパラレルデータＲＢＩＴ１〜８を取り込み、
クロックＣＬＫに同期してＢ０〜Ｂ７の順にシリアルデ
ータＤＯＵＴを出力する。シリアルデータＤＯＵＴに対
するパラレルデータＲＢＩＴ１〜８のビット位置は固定
であり、パラレルデータＲＢＩＴ８〜１の順にシリアル
データＤＯＵＴを出力するように変換する。メモリアレ
イ装置１２のメモリアクセスでは、８ビットのパラレル
データについて１ワード単位で読み出しおよび書き込み
を行う。ワード制御装置１３はメモリ装置１２のアクセ
スするワードを決定するが、ワードクロックＷＤＣＬＫ
に同期してアクセスするワードを変更し、アクセスする
ワードのみを論理値１に設定してワードアクセス信号Ｗ
ＯＲＤ１〜８を出力する。ワードアクセス信号ＷＯＲＤ
１〜８の変更後、指定されたワードについてパラレルデ
ータの読み出し、書き込みの順でアクセスを行う。アク
セスを行うワードの順序は、ＦＩＦＯ動作時とＬＩＦＯ
動作時で異なる。
アルデータＤＩＮを、クロックＣＬＫに同期してＡ０〜
Ａ７の順に１データずつ取り込み、８個のデータがそろ
った時点で論理値１となるデータ取り込み信号ＷＬＯＡ
Ｄを用いて、８ビットのパラレルデータＷＢＩＴ１〜８
に変換する。シリアルデータＤＩＮに対するパラレルデ
ータＷＢＩＴ１〜８のビット位置は図２における選択信
号ＭＯＤＥにより決定される。ＦＩＦＯ動作時は、選択
信号ＭＯＤＥは論理値０であり、シリアルデータＤＩＮ
のうち入力された順にパラレルデータＷＢＩＴ８〜１に
割り当てるように変換し、ＬＩＦＯ動作時は、選択信号
ＭＯＤＥは論理値１であり、シリアルデータＤＩＮのう
ち入力された順にパラレルデータＷＢＩＴ１〜８に割り
当てるように変換する。８ビットのパラレルデータＷＢ
ＩＴ１〜８は、メモリ書き込み信号ＷＥが論理値１のタ
イミングでメモリアレイ装置１２に書き込まれる。ま
た、メモリ読み出し信号ＲＥが論理値１のタイミングで
メモリアレイ装置１２より８ビットのパラレルデータＲ
ＢＩＴ１〜８を読み出す。パラレル−シリアル変換装置
１４は、データ取り込み信号ＲＬＯＡＤが論理値１のタ
イミングでパラレルデータＲＢＩＴ１〜８を取り込み、
クロックＣＬＫに同期してＢ０〜Ｂ７の順にシリアルデ
ータＤＯＵＴを出力する。シリアルデータＤＯＵＴに対
するパラレルデータＲＢＩＴ１〜８のビット位置は固定
であり、パラレルデータＲＢＩＴ８〜１の順にシリアル
データＤＯＵＴを出力するように変換する。メモリアレ
イ装置１２のメモリアクセスでは、８ビットのパラレル
データについて１ワード単位で読み出しおよび書き込み
を行う。ワード制御装置１３はメモリ装置１２のアクセ
スするワードを決定するが、ワードクロックＷＤＣＬＫ
に同期してアクセスするワードを変更し、アクセスする
ワードのみを論理値１に設定してワードアクセス信号Ｗ
ＯＲＤ１〜８を出力する。ワードアクセス信号ＷＯＲＤ
１〜８の変更後、指定されたワードについてパラレルデ
ータの読み出し、書き込みの順でアクセスを行う。アク
セスを行うワードの順序は、ＦＩＦＯ動作時とＬＩＦＯ
動作時で異なる。
【００２５】図６はＦＩＦＯ動作時のワード制御装置１
３の制御信号およびデータのタイミングを示す図であ
り、図７はＬＩＦＯ動作時のワード制御装置１３の制御
信号およびデータのタイミングを示す図である。
３の制御信号およびデータのタイミングを示す図であ
り、図７はＬＩＦＯ動作時のワード制御装置１３の制御
信号およびデータのタイミングを示す図である。
【００２６】図において、ＷＤＣＬＫはワードクロック
信号、ＲＥＳＥＴはリセット信号、ＷＯＲＤ１〜８はワ
ードアクセス信号、ＳＴＡＲＴ、ＳＥＬはシステム制御
装置１５が出力する制御信号、ＬＡＳＴはシステム制御
装置１５に入力される制御信号である。
信号、ＲＥＳＥＴはリセット信号、ＷＯＲＤ１〜８はワ
ードアクセス信号、ＳＴＡＲＴ、ＳＥＬはシステム制御
装置１５が出力する制御信号、ＬＡＳＴはシステム制御
装置１５に入力される制御信号である。
【００２７】ワード制御装置１３は、リセット信号ＲＥ
ＳＥＴによりすべてのワードアクセス信号ＷＯＲＤの初
期値を論理値０に設定した後、開始信号ＳＴＡＲＴが論
理値１のタイミングから開始して、ワードクロックＷＤ
ＣＬＫと同期してワードアクセス信号ＷＯＲＤ１〜８を
変更する。８番目のワードのアクセスを行うタイミング
で終了信号ＬＡＳＴを出力する。アクセスするワードの
順序は選択信号ＳＥＬにより決定される。ＦＩＦＯ動作
時は常に論理値０であり、ワードの増加方向すなわちワ
ードアクセス信号ＷＯＲＤ１〜８の順にアクセスを行
い、ＬＩＦＯ時は、終了信号ＬＡＳＴが論理値１のタイ
ミングで、ワードの増加方向すなわちワードアクセス信
号ＷＯＲＤ１〜８の順とワードの減少方向すなわちワー
ドアクセス信号ＷＯＲＤ８〜１の順を交互に繰り返しア
クセスを行う。図６および図７において、ＷＯＲＤ１〜
８のデータＷ１〜８はそれぞれＷＯＲＤ１〜８のみが論
理値０であるデータである。
ＳＥＴによりすべてのワードアクセス信号ＷＯＲＤの初
期値を論理値０に設定した後、開始信号ＳＴＡＲＴが論
理値１のタイミングから開始して、ワードクロックＷＤ
ＣＬＫと同期してワードアクセス信号ＷＯＲＤ１〜８を
変更する。８番目のワードのアクセスを行うタイミング
で終了信号ＬＡＳＴを出力する。アクセスするワードの
順序は選択信号ＳＥＬにより決定される。ＦＩＦＯ動作
時は常に論理値０であり、ワードの増加方向すなわちワ
ードアクセス信号ＷＯＲＤ１〜８の順にアクセスを行
い、ＬＩＦＯ時は、終了信号ＬＡＳＴが論理値１のタイ
ミングで、ワードの増加方向すなわちワードアクセス信
号ＷＯＲＤ１〜８の順とワードの減少方向すなわちワー
ドアクセス信号ＷＯＲＤ８〜１の順を交互に繰り返しア
クセスを行う。図６および図７において、ＷＯＲＤ１〜
８のデータＷ１〜８はそれぞれＷＯＲＤ１〜８のみが論
理値０であるデータである。
【００２８】以上の動作では、ＦＩＦＯ動作時は、入力
されたシリアルデータをシリアル−パラレル段数（シリ
アルデータをパラレルデータに変換するデータ数、すな
わち１パラレルデータを構成するデータ数）×メモリア
レイのワード数の遅延（入力されたシリアルデータの切
り替わる間隔を１とした遅延）後にシリアルデータを出
力し、ＬＩＦＯ動作時は、上記遅延後に入力されたシリ
アルデータの切り替わる間隔で後に入力されたデータよ
り順にシリアルデータを出力する。上記例では遅延は８
×８となる。
されたシリアルデータをシリアル−パラレル段数（シリ
アルデータをパラレルデータに変換するデータ数、すな
わち１パラレルデータを構成するデータ数）×メモリア
レイのワード数の遅延（入力されたシリアルデータの切
り替わる間隔を１とした遅延）後にシリアルデータを出
力し、ＬＩＦＯ動作時は、上記遅延後に入力されたシリ
アルデータの切り替わる間隔で後に入力されたデータよ
り順にシリアルデータを出力する。上記例では遅延は８
×８となる。
【００２９】以上のように第１の実施例によれば、ＦＩ
ＦＯ／ＬＩＦＯ動作を切り替えるための回路として、シ
リアル−パラレル変換装置１１にパラレルデータの上位
ビットと下位ビットのビット位置を反転させるための回
路、また、ワード制御装置１３にメモリアレイ装置１２
に対するメモリアクセスの方向を変更するための回路を
設け、システム制御装置１５が上記装置の制御を行うこ
とにより、同一のデバイスでＦＩＦＯ／ＬＩＦＯ動作を
実現することができる。
ＦＯ／ＬＩＦＯ動作を切り替えるための回路として、シ
リアル−パラレル変換装置１１にパラレルデータの上位
ビットと下位ビットのビット位置を反転させるための回
路、また、ワード制御装置１３にメモリアレイ装置１２
に対するメモリアクセスの方向を変更するための回路を
設け、システム制御装置１５が上記装置の制御を行うこ
とにより、同一のデバイスでＦＩＦＯ／ＬＩＦＯ動作を
実現することができる。
【００３０】（実施例２）以下本発明の第２の実施例に
ついて図面を参照しながら説明する。
ついて図面を参照しながら説明する。
【００３１】図８は本発明の第２の実施例におけるライ
ンメモリの構成図である。図において、２１はシリアル
−パラレル変換装置であり、シリアル入力データをｎ
（ｎは自然数）個のデータに区切り処理を行いｎビット
のパラレルデータに変換する。２２はメモリアレイ装置
であり、シリアル−パラレル変換装置２１が変換したｎ
ビットのパラレルデータを格納するｎビットｍ（ｍは自
然数）ワードのメモリアレイ装置である。２３はワード
制御装置であり、ＦＩＦＯ動作時はメモリアレイ装置２
２のワードの増加方向または減少方向のどちらか一方の
方向で順次ｎビットのパラレルデータの読み出しおよび
書き込みを行い、ＬＩＦＯ動作時はメモリアレイ装置２
２のｍ個のワードの読み出しおよび書き込みを行うごと
にワードの増加方向と減少方向を交互に変化させて順次
ｎビットのパラレルデータの読み出しおよび書き込みを
行うように制御する。２４はパラレル−シリアル変換装
置であり、ワード制御装置２３が指定したワードについ
てメモリアレイ装置２２より読み出したｎビットのパラ
レルデータをシリアルデータに変換するが、ＦＩＦＯ動
作時とＬＩＦＯ動作時でパラレルデータの上位ビットと
下位ビットを反転させて変換する。２５はシステム制御
装置であり、ＦＩＦＯまたはＬＩＦＯ動作を行うように
シリアル−パラレル変換装置２１、ワード制御装置２
３、および、パラレル−シリアル変換装置２４を制御す
る。
ンメモリの構成図である。図において、２１はシリアル
−パラレル変換装置であり、シリアル入力データをｎ
（ｎは自然数）個のデータに区切り処理を行いｎビット
のパラレルデータに変換する。２２はメモリアレイ装置
であり、シリアル−パラレル変換装置２１が変換したｎ
ビットのパラレルデータを格納するｎビットｍ（ｍは自
然数）ワードのメモリアレイ装置である。２３はワード
制御装置であり、ＦＩＦＯ動作時はメモリアレイ装置２
２のワードの増加方向または減少方向のどちらか一方の
方向で順次ｎビットのパラレルデータの読み出しおよび
書き込みを行い、ＬＩＦＯ動作時はメモリアレイ装置２
２のｍ個のワードの読み出しおよび書き込みを行うごと
にワードの増加方向と減少方向を交互に変化させて順次
ｎビットのパラレルデータの読み出しおよび書き込みを
行うように制御する。２４はパラレル−シリアル変換装
置であり、ワード制御装置２３が指定したワードについ
てメモリアレイ装置２２より読み出したｎビットのパラ
レルデータをシリアルデータに変換するが、ＦＩＦＯ動
作時とＬＩＦＯ動作時でパラレルデータの上位ビットと
下位ビットを反転させて変換する。２５はシステム制御
装置であり、ＦＩＦＯまたはＬＩＦＯ動作を行うように
シリアル−パラレル変換装置２１、ワード制御装置２
３、および、パラレル−シリアル変換装置２４を制御す
る。
【００３２】上記ｎ、ｍがどちらも８の場合について各
装置の構成を説明する。図９はシリアル−パラレル変換
装置２１の構成図である。４０１−１〜８は記憶素子で
あり、クロック信号ＣＬＫに同期してデータを記憶す
る。４０２−１〜８は記憶素子であり、データ取り込み
信号ＷＬＯＡＤが論理値１の時にクロック信号ＣＬＫに
同期してデータを記憶する。
装置の構成を説明する。図９はシリアル−パラレル変換
装置２１の構成図である。４０１−１〜８は記憶素子で
あり、クロック信号ＣＬＫに同期してデータを記憶す
る。４０２−１〜８は記憶素子であり、データ取り込み
信号ＷＬＯＡＤが論理値１の時にクロック信号ＣＬＫに
同期してデータを記憶する。
【００３３】記憶素子４０１−１の入力はシリアル入力
端子ＤＩＮに接続され、記憶素子４０１−ｉ（ｉは自然
数：１＜ｉ≦８）の入力は記憶素子４０１−（ｉ−１）
の出力に接続される。記憶素子４０２−１〜８の入力は
それぞれ記憶素子４０１−１〜８の出力に接続され、出
力はそれぞれパラレル出力端子ＷＢＩＴ１〜８に接続さ
れる。
端子ＤＩＮに接続され、記憶素子４０１−ｉ（ｉは自然
数：１＜ｉ≦８）の入力は記憶素子４０１−（ｉ−１）
の出力に接続される。記憶素子４０２−１〜８の入力は
それぞれ記憶素子４０１−１〜８の出力に接続され、出
力はそれぞれパラレル出力端子ＷＢＩＴ１〜８に接続さ
れる。
【００３４】図１０はパラレル−シリアル変換装置の構
成図である。５０１−１〜８および５０４は第１と第２
の入力のうち１つを選択する選択素子であり、選択信号
ＭＯＤＥが論理値０の時に第１の入力、論理値１の時に
第２の入力を選択する。５０２−１〜８は第１と第２の
入力のうち１つを選択する選択素子であり、データ取り
込み信号ＲＬＯＡＤが論理値０の時に第１の入力、論理
値１の時に第２の入力を選択する。５０３−１〜８は記
憶素子であり、クロックＣＬＫに同期してデータを記憶
する。
成図である。５０１−１〜８および５０４は第１と第２
の入力のうち１つを選択する選択素子であり、選択信号
ＭＯＤＥが論理値０の時に第１の入力、論理値１の時に
第２の入力を選択する。５０２−１〜８は第１と第２の
入力のうち１つを選択する選択素子であり、データ取り
込み信号ＲＬＯＡＤが論理値０の時に第１の入力、論理
値１の時に第２の入力を選択する。５０３−１〜８は記
憶素子であり、クロックＣＬＫに同期してデータを記憶
する。
【００３５】選択素子５０１−１の第１の入力は論理値
０、第２の入力は記憶素子５０３−２の出力に接続さ
れ、選択素子５０１−ｉ（ｉは自然数：１＜ｉ＜８）の
第１の入力は記憶素子５０３−（ｉ−１）の出力、第１
の入力は記憶素子５０３−（ｉ＋１）の出力に接続さ
れ、選択素子５０１−８の第１の入力は記憶素子５０３
−７の出力、第２の入力は論理値０に接続される。選択
素子５０４の第１の入力は記憶素子５０３−８の出力、
第２の入力は記憶素子５０３−１の出力に接続される。
０、第２の入力は記憶素子５０３−２の出力に接続さ
れ、選択素子５０１−ｉ（ｉは自然数：１＜ｉ＜８）の
第１の入力は記憶素子５０３−（ｉ−１）の出力、第１
の入力は記憶素子５０３−（ｉ＋１）の出力に接続さ
れ、選択素子５０１−８の第１の入力は記憶素子５０３
−７の出力、第２の入力は論理値０に接続される。選択
素子５０４の第１の入力は記憶素子５０３−８の出力、
第２の入力は記憶素子５０３−１の出力に接続される。
【００３６】ワード制御装置２３およびメモリアレイ装
置２２は、第１の実施例と同じ構成であり、図３にワー
ド制御装置２３の構成を示す。
置２２は、第１の実施例と同じ構成であり、図３にワー
ド制御装置２３の構成を示す。
【００３７】以上のように構成されたラインメモリにつ
いて、以下その動作を説明する。制御信号およびデータ
のタイミングは第１の実施例と同じであり、図５にライ
ンメモリ全体のタイミング、図６にＦＩＦＯ時のワード
制御装置２３のタイミング、図７にＬＩＦＯ時のワード
制御装置２３のタイミングを示す。第１の実施例と異な
る動作について説明する。シリアル−パラレル変換装置
２１は、シリアルデータＤＩＮを、クロックＣＬＫに同
期してＡ０〜Ａ７の順に１データずつ取り込み、８個の
データがそろった時点で論理値１となるデータ取り込み
信号ＷＬＯＡＤを用いて、８ビットのパラレルデータＷ
ＢＩＴ１〜８に変換する。シリアルデータＤＩＮに対す
るパラレルデータＷＢＩＴ１〜８のビット位置は固定で
あり、、シリアルデータＤＩＮのうち入力された順にパ
ラレルデータＷＢＩＴ８〜１に割り当てるように変換す
る。８ビットのパラレルデータＷＢＩＴ１〜８は、メモ
リ書き込み信号ＷＥが論理値１のタイミングでメモリア
レイ装置１２に書き込まれる。また、メモリ読み出し信
号ＲＥが論理値１のタイミングでメモリアレイ装置１２
より８ビットのパラレルデータＲＢＩＴ１〜８を読み出
す。パラレル−シリアル変換装置２４は、データ取り込
み信号ＲＬＯＡＤが論理値１のタイミングでパラレルデ
ータＲＢＩＴ１〜８を取り込み、クロックＣＬＫに同期
してシリアルデータＤＯＵＴを出力する。シリアルデー
タＤＯＵＴに対するパラレルデータＲＢＩＴ１〜８のビ
ット位置は図１０における選択信号ＭＯＤＥにより決定
される。ＦＩＦＯ動作時は、選択信号ＭＯＤＥは論理値
０であり、パラレルデータＲＢＩＴ８〜１の順にシリア
ルデータＤＯＵＴを出力するように変換し、ＬＩＦＯ動
作時は、選択信号ＭＯＤＥは論理値１であり、パラレル
データＲＢＩＴ１〜８の順にシリアルデータＤＯＵＴに
変換する。
いて、以下その動作を説明する。制御信号およびデータ
のタイミングは第１の実施例と同じであり、図５にライ
ンメモリ全体のタイミング、図６にＦＩＦＯ時のワード
制御装置２３のタイミング、図７にＬＩＦＯ時のワード
制御装置２３のタイミングを示す。第１の実施例と異な
る動作について説明する。シリアル−パラレル変換装置
２１は、シリアルデータＤＩＮを、クロックＣＬＫに同
期してＡ０〜Ａ７の順に１データずつ取り込み、８個の
データがそろった時点で論理値１となるデータ取り込み
信号ＷＬＯＡＤを用いて、８ビットのパラレルデータＷ
ＢＩＴ１〜８に変換する。シリアルデータＤＩＮに対す
るパラレルデータＷＢＩＴ１〜８のビット位置は固定で
あり、、シリアルデータＤＩＮのうち入力された順にパ
ラレルデータＷＢＩＴ８〜１に割り当てるように変換す
る。８ビットのパラレルデータＷＢＩＴ１〜８は、メモ
リ書き込み信号ＷＥが論理値１のタイミングでメモリア
レイ装置１２に書き込まれる。また、メモリ読み出し信
号ＲＥが論理値１のタイミングでメモリアレイ装置１２
より８ビットのパラレルデータＲＢＩＴ１〜８を読み出
す。パラレル−シリアル変換装置２４は、データ取り込
み信号ＲＬＯＡＤが論理値１のタイミングでパラレルデ
ータＲＢＩＴ１〜８を取り込み、クロックＣＬＫに同期
してシリアルデータＤＯＵＴを出力する。シリアルデー
タＤＯＵＴに対するパラレルデータＲＢＩＴ１〜８のビ
ット位置は図１０における選択信号ＭＯＤＥにより決定
される。ＦＩＦＯ動作時は、選択信号ＭＯＤＥは論理値
０であり、パラレルデータＲＢＩＴ８〜１の順にシリア
ルデータＤＯＵＴを出力するように変換し、ＬＩＦＯ動
作時は、選択信号ＭＯＤＥは論理値１であり、パラレル
データＲＢＩＴ１〜８の順にシリアルデータＤＯＵＴに
変換する。
【００３８】以上のように第２の実施例によれば、ＦＩ
ＦＯ／ＬＩＦＯ動作を切り替えるための回路として、パ
ラレル−シリアル変換装置２４にパラレルデータの上位
ビットと下位ビットのビット位置を反転させるための回
路、また、ワード制御装置２３にメモリアレイ装置２２
に対するメモリアクセスの方向を変更するための回路を
設け、システム制御装置２５が上記装置の制御を行うこ
とにより、同一のデバイスでＦＩＦＯ／ＬＩＦＯ動作を
実現することができる。
ＦＯ／ＬＩＦＯ動作を切り替えるための回路として、パ
ラレル−シリアル変換装置２４にパラレルデータの上位
ビットと下位ビットのビット位置を反転させるための回
路、また、ワード制御装置２３にメモリアレイ装置２２
に対するメモリアクセスの方向を変更するための回路を
設け、システム制御装置２５が上記装置の制御を行うこ
とにより、同一のデバイスでＦＩＦＯ／ＬＩＦＯ動作を
実現することができる。
【００３９】（実施例３）以下本発明の第３の実施例に
ついて図面を参照しながら説明する。
ついて図面を参照しながら説明する。
【００４０】図１１は本発明の第３の実施例におけるラ
インメモリの構成図である。図において、３１はシリア
ル−パラレル変換装置であり、シリアル入力データをｎ
（ｎは自然数）個のデータに区切り処理を行いｎビット
のパラレルデータに変換する。５１はビット反転装置で
あり、ＦＩＦＯ動作時はシリアル−パラレル変換装置３
１の変換したｎビットのパラレルデータをそのままのビ
ット位置で出力し、ＬＩＦＯ動作時はｎビットのパラレ
ルデータの上位ビットと下位ビットを反転させて出力す
る。３２はメモリアレイ装置であり、シリアル−パラレ
ル変換装置３１が変換したｎビットのパラレルデータを
格納するｎビットｍ（ｍは自然数）ワードのメモリアレ
イ装置である。３３はワード制御装置であり、常にメモ
リアレイ装置３２のワードの増加方向または減少方向の
どちらか一方の方向で順次ｎビットのパラレルデータの
読み出しおよび書き込みを行うように制御する。５２は
ビット反転装置であり、ＦＩＦＯ動作時はワード制御装
置３３が出力したｍビットのワードアクセス信号をその
ままのビット位置で出力し、ＬＩＦＯ動作時はメモリア
レイ装置３２のｍ個のワードの読み出しおよび書き込み
を行うごとにｍビットのワードアクセス信号の上位ビッ
トと下位ビットを反転させて出力する。３４はパラレル
−シリアル変換装置であり、ワード制御装置３３、ビッ
ト反転装置５２が指定したワードについてメモリアレイ
装置３２より読み出したｎビットのパラレルデータをシ
リアルデータに変換する。３５はシステム制御装置であ
り、ＦＩＦＯまたはＬＩＦＯ動作を行うようにシリアル
−パラレル変換装置３１、ワード制御装置３３、パラレ
ル−シリアル変換装置３４、および、ビット反転装置５
１、５２を制御する。
インメモリの構成図である。図において、３１はシリア
ル−パラレル変換装置であり、シリアル入力データをｎ
（ｎは自然数）個のデータに区切り処理を行いｎビット
のパラレルデータに変換する。５１はビット反転装置で
あり、ＦＩＦＯ動作時はシリアル−パラレル変換装置３
１の変換したｎビットのパラレルデータをそのままのビ
ット位置で出力し、ＬＩＦＯ動作時はｎビットのパラレ
ルデータの上位ビットと下位ビットを反転させて出力す
る。３２はメモリアレイ装置であり、シリアル−パラレ
ル変換装置３１が変換したｎビットのパラレルデータを
格納するｎビットｍ（ｍは自然数）ワードのメモリアレ
イ装置である。３３はワード制御装置であり、常にメモ
リアレイ装置３２のワードの増加方向または減少方向の
どちらか一方の方向で順次ｎビットのパラレルデータの
読み出しおよび書き込みを行うように制御する。５２は
ビット反転装置であり、ＦＩＦＯ動作時はワード制御装
置３３が出力したｍビットのワードアクセス信号をその
ままのビット位置で出力し、ＬＩＦＯ動作時はメモリア
レイ装置３２のｍ個のワードの読み出しおよび書き込み
を行うごとにｍビットのワードアクセス信号の上位ビッ
トと下位ビットを反転させて出力する。３４はパラレル
−シリアル変換装置であり、ワード制御装置３３、ビッ
ト反転装置５２が指定したワードについてメモリアレイ
装置３２より読み出したｎビットのパラレルデータをシ
リアルデータに変換する。３５はシステム制御装置であ
り、ＦＩＦＯまたはＬＩＦＯ動作を行うようにシリアル
−パラレル変換装置３１、ワード制御装置３３、パラレ
ル−シリアル変換装置３４、および、ビット反転装置５
１、５２を制御する。
【００４１】上記ｎ、ｍがどちらも８の場合について各
装置の構成を説明する。図１２はワード制御装置３３の
構成図である。６０１−１〜８は記憶素子であり、クロ
ック信号ＷＤＣＬＫに同期してデータを記憶し、リセッ
ト信号ＲＥＳＥＴが論理値１の時に論理値０に初期化す
る。６０２−１〜８は第１と第２の入力を持つ論理積素
子であり、メモリ読み出し信号ＲＥおよびメモリ書き込
み信号ＷＥがどちらも論理値０の時にワード制御信号Ｗ
ＯＲＤ１〜８を論理値０にする。
装置の構成を説明する。図１２はワード制御装置３３の
構成図である。６０１−１〜８は記憶素子であり、クロ
ック信号ＷＤＣＬＫに同期してデータを記憶し、リセッ
ト信号ＲＥＳＥＴが論理値１の時に論理値０に初期化す
る。６０２−１〜８は第１と第２の入力を持つ論理積素
子であり、メモリ読み出し信号ＲＥおよびメモリ書き込
み信号ＷＥがどちらも論理値０の時にワード制御信号Ｗ
ＯＲＤ１〜８を論理値０にする。
【００４２】記憶素子６０１−１の入力は開始入力端子
ＳＴＡＲＴ、記憶素子６０１−ｉ（ｉは自然数：１＜ｉ
≦８）の入力は記憶素子６０１−（ｉ−１）の出力に接
続される。論理積素子６０２−１〜８の１つの入力はそ
れぞれ記憶素子６０１−１〜８の出力に接続され、出力
はそれぞれワード制御信号ＷＯＲＤ１〜８に接続され
る。
ＳＴＡＲＴ、記憶素子６０１−ｉ（ｉは自然数：１＜ｉ
≦８）の入力は記憶素子６０１−（ｉ−１）の出力に接
続される。論理積素子６０２−１〜８の１つの入力はそ
れぞれ記憶素子６０１−１〜８の出力に接続され、出力
はそれぞれワード制御信号ＷＯＲＤ１〜８に接続され
る。
【００４３】図１３はビット反転装置５１の構成図であ
る。７０１−１〜８は第１と第２の入力のうち１つを選
択する選択素子であり、選択信号ＭＯＤＥが論理値０の
時に第１の入力、論理値１の時に第２の入力を選択す
る。
る。７０１−１〜８は第１と第２の入力のうち１つを選
択する選択素子であり、選択信号ＭＯＤＥが論理値０の
時に第１の入力、論理値１の時に第２の入力を選択す
る。
【００４４】選択素子７０１−ｉ（ｉは自然数：１≦ｉ
≦８）の第１の入力は入力端子ＩＮｉ、第２の入力は入
力端子ＩＮ（９−ｉ）、出力は出力端子ＯＵＴｉに接続
される。
≦８）の第１の入力は入力端子ＩＮｉ、第２の入力は入
力端子ＩＮ（９−ｉ）、出力は出力端子ＯＵＴｉに接続
される。
【００４５】図１４はビット反転装置５２の構成図であ
る。８０１−１〜８は第１と第２の入力のうち１つを選
択する選択素子であり、選択信号ＳＥＬが論理値０の時
に第１の入力、論理値１の時に第２の入力を選択する。
る。８０１−１〜８は第１と第２の入力のうち１つを選
択する選択素子であり、選択信号ＳＥＬが論理値０の時
に第１の入力、論理値１の時に第２の入力を選択する。
【００４６】選択素子８０１−ｉ（ｉは自然数：１≦ｉ
≦８）の第１の入力は入力端子ＩＮｉ、第２の入力は入
力端子ＩＮ（９−ｉ）、出力は出力端子ＯＵＴｉに接続
される。
≦８）の第１の入力は入力端子ＩＮｉ、第２の入力は入
力端子ＩＮ（９−ｉ）、出力は出力端子ＯＵＴｉに接続
される。
【００４７】シリアル−パラレル変換装置３１は第２の
実施例と同じ構成であり、図９に構成を示す。パラレル
−シリアル変換装置３４は第１の実施例と同じ構成であ
り、図４に構成を示す。メモリアレイ装置３２は第１の
実施例および第２の実施例と同じ構成である。
実施例と同じ構成であり、図９に構成を示す。パラレル
−シリアル変換装置３４は第１の実施例と同じ構成であ
り、図４に構成を示す。メモリアレイ装置３２は第１の
実施例および第２の実施例と同じ構成である。
【００４８】以上のように構成されたラインメモリにつ
いて、以下その動作を説明する。制御信号およびデータ
のタイミングは第１の実施例および第２の実施例と同じ
であり、図５にラインメモリ全体のタイミング、図６に
ＦＩＦＯ時のワード制御装置３３およびビット反転装置
５２のタイミング、図７にＬＩＦＯ時のワード制御装置
３３およびビット反転装置５２のタイミングを示す。第
１の実施例および第２の実施例と異なる動作について説
明する。ビット反転装置５１は、シリアル−パラレル変
換装置３１が出力するパラレルデータＷＢＩＴ１〜８を
入力としてメモリアレイ装置３２に出力するが、出力デ
ータのビット位置は選択信号ＭＯＤＥにより決定され
る。ＦＩＦＯ動作時は、パラレルデータＷＢＩＴ１〜８
をそのまま出力し、ＬＩＦＯ動作時はパラレルデータＷ
ＢＩＴ１〜８がそれぞれＷＢＩＴ８〜１となるようにビ
ット位置を反転させて出力する。ビット反転装置５２
は、シリアル−ワード制御装置３３が出力するパラレル
データＷＯＲＤ１〜８を入力としてメモリアレイ装置３
２に出力するが、出力データのビット位置は選択信号Ｓ
ＥＬにより決定される。ＦＩＦＯ動作時は、パラレルデ
ータＷＯＲＤ１〜８をそのまま出力し、ＬＩＦＯ動作時
はパラレルデータＷＯＲＤ１〜８がそれぞれＷＯＲＤ８
〜１となるようにビット位置を反転させて出力する。
いて、以下その動作を説明する。制御信号およびデータ
のタイミングは第１の実施例および第２の実施例と同じ
であり、図５にラインメモリ全体のタイミング、図６に
ＦＩＦＯ時のワード制御装置３３およびビット反転装置
５２のタイミング、図７にＬＩＦＯ時のワード制御装置
３３およびビット反転装置５２のタイミングを示す。第
１の実施例および第２の実施例と異なる動作について説
明する。ビット反転装置５１は、シリアル−パラレル変
換装置３１が出力するパラレルデータＷＢＩＴ１〜８を
入力としてメモリアレイ装置３２に出力するが、出力デ
ータのビット位置は選択信号ＭＯＤＥにより決定され
る。ＦＩＦＯ動作時は、パラレルデータＷＢＩＴ１〜８
をそのまま出力し、ＬＩＦＯ動作時はパラレルデータＷ
ＢＩＴ１〜８がそれぞれＷＢＩＴ８〜１となるようにビ
ット位置を反転させて出力する。ビット反転装置５２
は、シリアル−ワード制御装置３３が出力するパラレル
データＷＯＲＤ１〜８を入力としてメモリアレイ装置３
２に出力するが、出力データのビット位置は選択信号Ｓ
ＥＬにより決定される。ＦＩＦＯ動作時は、パラレルデ
ータＷＯＲＤ１〜８をそのまま出力し、ＬＩＦＯ動作時
はパラレルデータＷＯＲＤ１〜８がそれぞれＷＯＲＤ８
〜１となるようにビット位置を反転させて出力する。
【００４９】以上のように第３の実施例によれば、ＦＩ
ＦＯ／ＬＩＦＯ動作を切り替えるための回路として、ビ
ット反転装置５１に、シリアル−パラレル変換装置３１
が出力したパラレルデータの上位ビットと下位ビットの
ビット位置を反転させるための回路、また、ビット反転
装置５２に、ワード制御装置３３が制御するメモリアレ
イ装置３２に対するメモリアクセスの方向を変更するた
めの回路を設け、システム制御装置３５が上記装置の制
御を行うことにより、同一のデバイスでＦＩＦＯ／ＬＩ
ＦＯ動作を実現することができる。
ＦＯ／ＬＩＦＯ動作を切り替えるための回路として、ビ
ット反転装置５１に、シリアル−パラレル変換装置３１
が出力したパラレルデータの上位ビットと下位ビットの
ビット位置を反転させるための回路、また、ビット反転
装置５２に、ワード制御装置３３が制御するメモリアレ
イ装置３２に対するメモリアクセスの方向を変更するた
めの回路を設け、システム制御装置３５が上記装置の制
御を行うことにより、同一のデバイスでＦＩＦＯ／ＬＩ
ＦＯ動作を実現することができる。
【００５０】（実施例４）以下本発明の第４の実施例に
ついて図面を参照しながら説明する。
ついて図面を参照しながら説明する。
【００５１】図１５は本発明の第４の実施例におけるラ
インメモリの構成図である。図において、４１はシリア
ル−パラレル変換装置であり、シリアル入力データをｎ
（ｎは自然数）個のデータに区切り処理を行いｎビット
のパラレルデータに変換する。４２はメモリアレイ装置
であり、シリアル−パラレル変換装置４１が変換したｎ
ビットのパラレルデータを格納するｎビットｍ（ｍは自
然数）ワードのメモリアレイ装置である。４３はワード
制御装置であり、常にメモリアレイ装置４２のワードの
増加方向または減少方向のどちらか一方の方向で順次ｎ
ビットのパラレルデータの読み出しおよび書き込みを行
うように制御する。６２はビット反転装置であり、ＦＩ
ＦＯ動作時はワード制御装置４３が出力したｍビットの
ワードアクセス信号をそのままのビット位置で出力し、
ＬＩＦＯ動作時はメモリアレイ装置４２のｍ個のワード
の読み出しおよび書き込みを行うごとにｍビットのワー
ドアクセス信号の上位ビットと下位ビットを反転させて
出力する。６１はビット反転装置であり、ワード制御装
置４３、ビット反転装置６２が指定したワードについて
メモリアレイ装置４２より読み出したｎビットのパラレ
ルデータをシリアルデータに変換するが、ＦＩＦＯ動作
時とＬＩＦＯ動作時でパラレルデータの上位ビットと下
位ビットを反転させて変換する。４５はシステム制御装
置であり、ＦＩＦＯまたはＬＩＦＯ動作を行うようにシ
リアル−パラレル変換装置４１、ワード制御装置４３、
パラレル−シリアル変換装置４４、および、ビット反転
装置６１、６２を制御する。
インメモリの構成図である。図において、４１はシリア
ル−パラレル変換装置であり、シリアル入力データをｎ
（ｎは自然数）個のデータに区切り処理を行いｎビット
のパラレルデータに変換する。４２はメモリアレイ装置
であり、シリアル−パラレル変換装置４１が変換したｎ
ビットのパラレルデータを格納するｎビットｍ（ｍは自
然数）ワードのメモリアレイ装置である。４３はワード
制御装置であり、常にメモリアレイ装置４２のワードの
増加方向または減少方向のどちらか一方の方向で順次ｎ
ビットのパラレルデータの読み出しおよび書き込みを行
うように制御する。６２はビット反転装置であり、ＦＩ
ＦＯ動作時はワード制御装置４３が出力したｍビットの
ワードアクセス信号をそのままのビット位置で出力し、
ＬＩＦＯ動作時はメモリアレイ装置４２のｍ個のワード
の読み出しおよび書き込みを行うごとにｍビットのワー
ドアクセス信号の上位ビットと下位ビットを反転させて
出力する。６１はビット反転装置であり、ワード制御装
置４３、ビット反転装置６２が指定したワードについて
メモリアレイ装置４２より読み出したｎビットのパラレ
ルデータをシリアルデータに変換するが、ＦＩＦＯ動作
時とＬＩＦＯ動作時でパラレルデータの上位ビットと下
位ビットを反転させて変換する。４５はシステム制御装
置であり、ＦＩＦＯまたはＬＩＦＯ動作を行うようにシ
リアル−パラレル変換装置４１、ワード制御装置４３、
パラレル−シリアル変換装置４４、および、ビット反転
装置６１、６２を制御する。
【００５２】上記ｎ、ｍがどちらも８の場合について各
装置の構成を説明する。シリアル−パラレル変換装置４
１は第２の実施例および第３の実施例と同じ構成であ
り、図９に構成を示す。パラレル−シリアル変換装置４
４は第１の実施例および第３の実施例と同じ構成であ
り、図４に構成を示す。ビット反転装置６１、ビット反
転装置６２は第３の実施例と同じ構成であり、それぞれ
図１３、図１４に構成を示す。メモリアレイ装置４２は
第１の実施例、第２の実施例、および、第３の実施例と
同じ構成である。
装置の構成を説明する。シリアル−パラレル変換装置４
１は第２の実施例および第３の実施例と同じ構成であ
り、図９に構成を示す。パラレル−シリアル変換装置４
４は第１の実施例および第３の実施例と同じ構成であ
り、図４に構成を示す。ビット反転装置６１、ビット反
転装置６２は第３の実施例と同じ構成であり、それぞれ
図１３、図１４に構成を示す。メモリアレイ装置４２は
第１の実施例、第２の実施例、および、第３の実施例と
同じ構成である。
【００５３】以上のように構成されたラインメモリにつ
いて、以下その動作を説明する。制御信号およびデータ
のタイミングは第１の実施例、第２の実施例、および、
第３の実施例と同じであり、図５にラインメモリ全体の
タイミング、図６にＦＩＦＯ時のワード制御装置４３お
よびビット反転装置６２のタイミング、図７にＬＩＦＯ
時のワード制御装置４３およびビット反転装置６２のタ
イミングを示す。第１の実施例、第２の実施例、およ
び、第３の実施例と異なる動作について説明する。ビッ
ト反転装置６１は、メモリアレイ装置４２が出力するパ
ラレルデータＲＢＩＴ１〜８を入力としてパラレル−シ
リアル変換装置４４に出力するが、出力データのビット
位置は選択信号ＭＯＤＥにより決定される。ＦＩＦＯ動
作時は、パラレルデータＲＢＩＴ１〜８をそのまま出力
し、ＬＩＦＯ動作時はパラレルデータＲＢＩＴ１〜８が
それぞれＲＢＩＴ８〜１となるようにビット位置を反転
させて出力する。
いて、以下その動作を説明する。制御信号およびデータ
のタイミングは第１の実施例、第２の実施例、および、
第３の実施例と同じであり、図５にラインメモリ全体の
タイミング、図６にＦＩＦＯ時のワード制御装置４３お
よびビット反転装置６２のタイミング、図７にＬＩＦＯ
時のワード制御装置４３およびビット反転装置６２のタ
イミングを示す。第１の実施例、第２の実施例、およ
び、第３の実施例と異なる動作について説明する。ビッ
ト反転装置６１は、メモリアレイ装置４２が出力するパ
ラレルデータＲＢＩＴ１〜８を入力としてパラレル−シ
リアル変換装置４４に出力するが、出力データのビット
位置は選択信号ＭＯＤＥにより決定される。ＦＩＦＯ動
作時は、パラレルデータＲＢＩＴ１〜８をそのまま出力
し、ＬＩＦＯ動作時はパラレルデータＲＢＩＴ１〜８が
それぞれＲＢＩＴ８〜１となるようにビット位置を反転
させて出力する。
【００５４】以上のように第４の実施例によれば、ＦＩ
ＦＯ／ＬＩＦＯ動作を切り替えるための回路として、ビ
ット反転装置６１に、メモリアレイ装置４２が出力した
パラレルデータの上位ビットと下位ビットのビット位置
を反転させるための回路、また、ビット反転装置６２
に、ワード制御装置４３が制御するメモリアレイ装置４
２に対するメモリアクセスの方向を変更するための回路
を設け、システム制御装置４５が上記装置の制御を行う
ことにより、同一のデバイスでＦＩＦＯ／ＬＩＦＯ動作
を実現することができる。
ＦＯ／ＬＩＦＯ動作を切り替えるための回路として、ビ
ット反転装置６１に、メモリアレイ装置４２が出力した
パラレルデータの上位ビットと下位ビットのビット位置
を反転させるための回路、また、ビット反転装置６２
に、ワード制御装置４３が制御するメモリアレイ装置４
２に対するメモリアクセスの方向を変更するための回路
を設け、システム制御装置４５が上記装置の制御を行う
ことにより、同一のデバイスでＦＩＦＯ／ＬＩＦＯ動作
を実現することができる。
【００５５】なお、第１の実施例、第２の実施例、第３
の実施例、および、第４の実施例ににおいて、シリアル
−パラレル変換装置、メモリアレイ装置、ワード制御装
置、パラレル−シリアル変換装置、ビット反転装置等を
制御するシステム制御装置を設けたが、制御回路を各装
置内に分散して設けてもよい。
の実施例、および、第４の実施例ににおいて、シリアル
−パラレル変換装置、メモリアレイ装置、ワード制御装
置、パラレル−シリアル変換装置、ビット反転装置等を
制御するシステム制御装置を設けたが、制御回路を各装
置内に分散して設けてもよい。
【００５６】また、第１の実施例、第２の実施例、第３
の実施例、および、第４の実施例ににおいて、外部より
入力される制御としてクロックＣＬＫ、ワードクロック
ＷＤＣＬＫ、リセット信号ＲＥＳＥＴがあるが、ワード
クロックＷＤＣＬＫについては、クロックＣＬＫを用い
て内部の制御装置で発生してもよい。
の実施例、および、第４の実施例ににおいて、外部より
入力される制御としてクロックＣＬＫ、ワードクロック
ＷＤＣＬＫ、リセット信号ＲＥＳＥＴがあるが、ワード
クロックＷＤＣＬＫについては、クロックＣＬＫを用い
て内部の制御装置で発生してもよい。
【００５７】
【発明の効果】以上のように本発明はＦＩＦＯ／ＬＩＦ
Ｏ動作を切り替えるための回路として、ＦＩＦＯ動作時
とＬＩＦＯ動作時でパラレルデータの上位ビットと下位
ビットのビット位置を反転させて変換するシリアル−パ
ラレル変換装置またはパラレル−シリアル変換装置と、
ＦＩＦＯ動作時とＬＩＦＯ動作時でメモリアクセスの方
向を変更するワード制御装置を設けることにより、同一
のラインメモリでＦＩＦＯ／ＬＩＦＯ動作を実現するこ
とができる。
Ｏ動作を切り替えるための回路として、ＦＩＦＯ動作時
とＬＩＦＯ動作時でパラレルデータの上位ビットと下位
ビットのビット位置を反転させて変換するシリアル−パ
ラレル変換装置またはパラレル−シリアル変換装置と、
ＦＩＦＯ動作時とＬＩＦＯ動作時でメモリアクセスの方
向を変更するワード制御装置を設けることにより、同一
のラインメモリでＦＩＦＯ／ＬＩＦＯ動作を実現するこ
とができる。
【００５８】また、本発明はＦＩＦＯ／ＬＩＦＯ動作を
切り替えるための回路として、ＦＩＦＯ動作時とＬＩＦ
Ｏ動作時でシリアル−パラレル変換装置またはパラレル
−シリアル変換装置が変換するパラレルデータの上位ビ
ットと下位ビットのビット位置を反転させて出力するビ
ット反転装置と、ＦＩＦＯ動作時とＬＩＦＯ動作時でワ
ード制御装置が出力するメモリアクセスの方向を変更す
るビット反転装置を設けることにより、同一のラインメ
モリでＦＩＦＯ／ＬＩＦＯ動作を実現することができ
る。
切り替えるための回路として、ＦＩＦＯ動作時とＬＩＦ
Ｏ動作時でシリアル−パラレル変換装置またはパラレル
−シリアル変換装置が変換するパラレルデータの上位ビ
ットと下位ビットのビット位置を反転させて出力するビ
ット反転装置と、ＦＩＦＯ動作時とＬＩＦＯ動作時でワ
ード制御装置が出力するメモリアクセスの方向を変更す
るビット反転装置を設けることにより、同一のラインメ
モリでＦＩＦＯ／ＬＩＦＯ動作を実現することができ
る。
【００５９】ＦＩＦＯ／ＬＩＦＯ動作を切り替えるため
の回路は、いくつかの選択回路のみであり、従来のＦＩ
ＦＯ動作のみを行うラインメモリと比較したハード規模
の増大を抑えている。
の回路は、いくつかの選択回路のみであり、従来のＦＩ
ＦＯ動作のみを行うラインメモリと比較したハード規模
の増大を抑えている。
【００６０】ＦＩＦＯ／ＬＩＦＯ動作を実現するライン
メモリの応用例として、ラインプリンタ等で１行ごとに
ＦＩＦＯ／ＬＩＦＯ動作を用いることにより、印字ハン
マー部の空移動をなくすことができ、また、テレビ画面
上で１フィールドをすべてＬＩＦＯ動作させることによ
り、容易に左右反転映像を得ることができるといったも
のがある。
メモリの応用例として、ラインプリンタ等で１行ごとに
ＦＩＦＯ／ＬＩＦＯ動作を用いることにより、印字ハン
マー部の空移動をなくすことができ、また、テレビ画面
上で１フィールドをすべてＬＩＦＯ動作させることによ
り、容易に左右反転映像を得ることができるといったも
のがある。
【図１】本発明の第１の実施例におけるラインメモリの
構成図
構成図
【図２】同実施例におけるシリアル−パラレル変換装置
の構成図
の構成図
【図３】同実施例におけるワード制御装置の構成図
【図４】同実施例におけるパラレル−シリアル装置の構
成図
成図
【図５】同実施例におけるラインメモリ全体のタイミン
グチャート
グチャート
【図６】同実施例におけるＦＩＦＯ動作時のワード制御
装置のタイミングチャート
装置のタイミングチャート
【図７】同実施例におけるＬＩＦＯ動作時のワード制御
装置のタイミングチャート
装置のタイミングチャート
【図８】本発明の第２の実施例におけるラインメモリの
構成図
構成図
【図９】同実施例におけるシリアル−パラレル変換装置
の構成図
の構成図
【図１０】同実施例におけるパラレル−シリアル装置の
構成図
構成図
【図１１】本発明の第３の実施例におけるラインメモリ
の構成図
の構成図
【図１２】同実施例におけるワード制御装置の構成図
【図１３】同実施例におけるビット反転装置の構成図
【図１４】同実施例におけるビット反転装置の構成図
【図１５】本発明の第４の実施例におけるラインメモリ
の構成図
の構成図
１１，２１，３１，４１ シリアル−パラレル変換装置 １２，２２，３２，４２ メモリアレイ装置 １３，２３，３３，４３ ワード制御装置 １４，２４，３４，４４ パラレル−シリアル変換装置 １５，２５，３５，４５ システム制御装置 １０１−１〜８ 選択素子 １０２−１〜８，１０３−１〜８ 記憶素子 ２０１−１〜８，２０４ 選択素子 ２０２−１〜８ 記憶素子 ２０３−１〜８ 論理積素子 ３０１−１〜８ 選択素子 ３０２−１〜８ 記憶素子 ４０１−１〜８，４０２−１〜８ 記憶素子 ５０１−１〜８，５０２−１〜８，５０４ 選択素子 ５０３−１〜８ 記憶素子 ６０１−１〜８ 記憶素子 ６０２−１〜８ 論理積素子 ７０１−１〜８ 選択素子 ８０１−１〜８ 選択素子
Claims (8)
- 【請求項１】複数の連続したシリアルデータを入力とし
て、前記シリアルデータをｎ（ｎは自然数）個のデータ
に区切り処理を行いｎビットのパラレルデータに変換
し、ＦＩＦＯ動作時とＬＩＦＯ動作時で上位ビットと下
位ビットのビット位置を反転させて変換させるシリアル
−パラレル変換装置と、前記シリアル−パラレル変換装
置が変換したｎビットのパラレルデータを格納するｎビ
ットｍ（ｍは自然数）ワードのメモリアレイ装置と、Ｆ
ＩＦＯ動作時は前記メモリアレイ装置のワードの増加方
向または減少方向のどちらか一方の方向で順次ｎビット
のパラレルデータの読み出しおよび書き込みを行い、Ｌ
ＩＦＯ動作時は前記メモリアレイ装置のｍ個のワードの
読み出しおよび書き込みを行うごとにワードの増加方向
と減少方向を交互に変化させて順次ｎビットのパラレル
データの読み出しおよび書き込みを行うように制御する
ワード制御装置と、前記メモリアレイ装置より読み出し
たｎビットのパラレルデータをシリアルデータに変換す
るパラレル−シリアル変換装置と、前記シリアル−パラ
レル変換装置、前記ワード制御装置、および、前記パラ
レル−シリアル変換装置を制御するシステム制御装置と
を備えたラインメモリ。 - 【請求項２】前記シリアル−パラレル変換装置は、１個
のシリアル入力端子と、第１番目から第ｎ番目のｎ個の
パラレル出力端子と、第１の入力と第２の入力のうち１
つを選択する第１番目から第ｎ番目のｎ個の選択素子
と、第１番目から第ｎ番目のｎ個の記憶素子を有し、前
記第１番目の選択素子の第１の入力は前記シリアル入力
端子、第２の入力は第２番目の記憶素子の出力に接続さ
れ、前記第ｉ（ｉは自然数：１＜ｉ＜ｎ）番目の選択素
子の第１の入力は前記第ｉ−１番目の記憶素子の出力、
第２の入力は前記ｉ＋１番目の記憶素子の出力に接続さ
れ、前記第ｎ番目の選択素子の第１の入力は前記ｎ−１
番目の記憶素子の出力、第２の入力は前記シリアル入力
端子に接続され、前記第１番目から第ｎ番目の記憶素子
の入力はそれぞれ前記第１番目から第ｎ番目の選択素子
の出力に接続され、前記第１番目から第ｎ番目の記憶素
子の出力はそれぞれ前記第１番目から第ｎ番目のパラレ
ル出力端子に接続されることを特徴とする請求項１記載
のラインメモリ。 - 【請求項３】複数の連続したシリアルデータを入力とし
て、前記シリアルデータをｎ個のデータに区切り処理を
行いｎビットのパラレルデータに変換するシリアル−パ
ラレル変換装置と、前記シリアル−パラレル変換装置が
変換したｎビットのパラレルデータを格納するｎビット
ｍワードのメモリアレイ装置と、ＦＩＦＯ動作時は前記
メモリアレイ装置のワードの増加方向または減少方向の
どちらか一方の方向で順次ｎビットのパラレルデータの
読み出しおよび書き込みを行い、ＬＩＦＯ動作時は前記
メモリアレイ装置のｍ個のワードの読み出しおよび書き
込みを行うごとにワードの増加方向と減少方向を交互に
変化させて順次ｎビットのパラレルデータの読み出しお
よび書き込みを行うように制御するワード制御装置と、
前記メモリアレイ装置より読み出したｎビットのパラレ
ルデータをシリアルデータに変換し、ＦＩＦＯ動作時と
ＬＩＦＯ動作時で上位ビットと下位ビットのビット位置
を反転させて変換させるパラレル−シリアル変換装置
と、前記シリアル−パラレル変換装置、前記ワード制御
装置、および、前記パラレル−シリアル変換装置を制御
するシステム制御装置とを備えたラインメモリ。 - 【請求項４】前記パラレル−シリアル変換装置は、第１
番目から第ｎ番目のｎ個のパラレル入力端子と、１個の
シリアル出力端子と、第１の入力と第２の入力のうち１
つを選択する第１番目から第ｎ番目のｎ個の第１の選択
素子および第２の選択素子と、第１の入力と第２の入力
のうち１つを選択する第３の選択素子と、第１番目から
第ｎ番目のｎ個の記憶素子を有し、前記第１番目の選択
素子の第１の入力は論理値０、第２の入力は第２番目の
記憶素子の出力に接続され、前記第ｉ（ｉは自然数：１
＜ｉ＜ｎ）番目の選択素子の第１の入力は前記第ｉ−１
番目の記憶素子の出力、第２の入力は前記ｉ＋１番目の
記憶素子の出力に接続され、前記第ｎ番目の選択素子の
第１の入力は前記ｎ−１番目の記憶素子の出力、第２の
入力は論理値０に接続され、前記第１番目から第ｎ番目
の第２の選択素子の第１の入力はそれぞれ前記第１番目
から第ｎ番目の第１の選択素子の出力、第２の入力はそ
れぞれ前記第１番目から第ｎ番目のパラレル入力端子に
接続され、前記第１番目から第ｎ番目の記憶素子の入力
はそれぞれ前記第１番目から第ｎ番目の第２の選択素子
の出力に接続され、前記第３の選択素子の第１の入力は
前記第ｎ番目の記憶素子の出力、第２の入力は前記第１
番目の記憶素子の出力に接続され、前記第３の選択素子
の出力は前記シリアル出力端子に接続されることを特徴
とする請求項３記載のラインメモリ。 - 【請求項５】前記ワード制御装置は、アクセス開始入力
端子と、アクセス終了出力端子と、第１番目から第ｍ番
目のｍ個のワード出力端子と、第１の入力と第２の入力
のうち１つを選択する第１番目から第ｍ番目のｍ個の第
１の選択素子と、第１番目から第ｍ番目のｍ個の記憶素
子と、第１の入力と第２の入力のうち１つを選択する第
２の選択素子を有し、前記第１番目の第１の選択素子の
第１の入力は前記アクセス開始入力端子、第２の入力は
第２番目の記憶素子の出力に接続され、前記第ｉ（ｉは
自然数：１＜ｉ＜ｍ）番目の第１の選択素子の第１の入
力は前記第ｉ−１番目の記憶素子の出力、第２の入力は
前記ｉ＋１番目の記憶素子の出力に接続され、前記第ｍ
番目の第１の選択素子の第１の入力は前記ｍ−１番目の
記憶素子の出力、第２の入力は前記アクセス開始入力端
子に接続され、前記第１番目から第ｍ番目の記憶素子の
入力はそれぞれ前記第１番目から第ｍ番目の第１の選択
素子の出力に接続され、前記第１番目から第ｍ番目の記
憶素子の出力はそれぞれ前記第１番目から第ｍ番目のワ
ード出力端子に接続され、前記第２の選択素子の第１の
入力は前記第ｍ番目の記憶素子の出力、第２の入力は前
記第１番目の記憶素子の出力に接続されることを特徴と
する請求項１または請求項３記載のラインメモリ。 - 【請求項６】複数の連続したシリアルデータを入力とし
て、前記シリアルデータをｎ個のデータに区切り処理を
行いｎビットのパラレルデータに変換するシリアル−パ
ラレル変換装置と、前記シリアル−パラレル変換装置が
変換したｎビットのパラレルデータをＦＩＦＯ動作時と
ＬＩＦＯ動作時で上位ビットと下位ビットのビット位置
を反転させる第１のビット反転装置と、前記第１のビッ
ト反転装置が出力したｎビットのパラレルデータを格納
するｎビットｍワードのメモリアレイ装置と、前記メモ
リアレイ装置のワードの増加方向または減少方向のどち
らか一方の方向で順次ｎビットのパラレルデータの読み
出しおよび書き込みを行うようにｍビットの読み出しお
よび書き込み許可信号を出力するワード制御装置と、前
記ワード制御装置が出力したｍビットの読み出しおよび
書き込み許可信号をＦＩＦＯ動作時とＬＩＦＯ動作時で
タイミングによりビット位置を反転させる第２のビット
反転装置と、前記メモリアレイ装置より読み出したｎビ
ットのパラレルデータをシリアルデータに変換するパラ
レル−シリアル変換装置と、前記シリアル−パラレル変
換装置、前記第１のビット反転装置、前記ワード制御装
置、前記第２のビット反転装置、および、前記パラレル
−シリアル変換装置を制御するシステム制御装置とを備
えたラインメモリ。 - 【請求項７】複数の連続したシリアルデータを入力とし
て、前記シリアルデータをｎ個のデータに区切り処理を
行いｎビットのパラレルデータに変換するシリアル−パ
ラレル変換装置と、前記シリアルパラレル変換装置が出
力したｎビットのパラレルデータを格納するｎビットｍ
ワードのメモリアレイ装置と、前記メモリアレイ装置の
ワードの増加方向または減少方向のどちらか一方の方向
で順次ｎビットのパラレルデータの読み出しおよび書き
込みを行うようにｍビットの読み出しおよび書き込み許
可信号を出力するワード制御装置と、前記ワード制御装
置が出力したｍビットの読み出しおよび書き込み許可信
号をＦＩＦＯ動作時とＬＩＦＯ動作時でタイミングによ
りビット位置を反転させる第１のビット反転装置と、前
記メモリアレイ装置より読み出したｎビットのパラレル
データをＦＩＦＯ動作時とＬＩＦＯ動作時で上位ビット
と下位ビットのビット位置を反転させる第２のビット反
転装置と、前記ビット反転装置が出力したｎビットのパ
ラレルデータをシリアルデータに変換するパラレル−シ
リアル変換装置と、前記シリアル−パラレル変換装置、
前記第１のビット反転装置、前記ワード制御装置、前記
第２のビット反転装置、および、前記パラレル−シリア
ル変換装置とを備えたラインメモリ。 - 【請求項８】前記ビット反転装置は、ビット数をＮ（Ｎ
は自然数）とすると、第１番目から第Ｎ番目の入力端子
と、第１番目から第Ｎ番目の出力端子と、第１の入力と
第２の入力のうち１つを選択する第１番目から第Ｎ番目
のＮ個の選択素子を有し、前記第１番目から第Ｎ番目の
選択素子の第１の入力はそれぞれ前記第１番目から第Ｎ
番目の入力端子に接続され、前記第ｉ（ｉは自然数：１
≦ｉ≦Ｎ）番目の選択素子の第２の入力は前記第（Ｎ−
ｉ＋１）番目の入力端子に接続されることを特徴とする
請求項６または請求項７記載のラインメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10554995A JPH08305627A (ja) | 1995-04-28 | 1995-04-28 | ラインメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10554995A JPH08305627A (ja) | 1995-04-28 | 1995-04-28 | ラインメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08305627A true JPH08305627A (ja) | 1996-11-22 |
Family
ID=14410659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10554995A Pending JPH08305627A (ja) | 1995-04-28 | 1995-04-28 | ラインメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08305627A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210076676A (ko) * | 2019-12-16 | 2021-06-24 | 주식회사 현대케피코 | Eeprom 제어 장치 및 방법 |
-
1995
- 1995-04-28 JP JP10554995A patent/JPH08305627A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210076676A (ko) * | 2019-12-16 | 2021-06-24 | 주식회사 현대케피코 | Eeprom 제어 장치 및 방법 |
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