JPH05217392A - 可変長シフトレジスタ及びそれを用いた画像処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 回路の集積率が高く且つデータの高速シフト
転送が可能でしかも消費電力の少ない可変長シフトレジ
スタを提供する。 【構成】 所定周期τで入力されるｎ個の入力データ
を、該周期τの整数倍ｋの周期Ｔずつのｋ×ｎ個の入力
データ群の拡張データに変換するデータ拡張部と、任意
のシフト段数ｍ分の記憶領域を有し、該シフト段数ｍ以
下の数ｉの記憶領域を周期Ｔごとに順次に繰り返して指
定され、指定された記憶領域に記憶されている古い拡張
データを出力すると共に、該記憶領域に上記データ拡張
部からの新たな拡張データを記憶する記憶部と、該記憶
部から出力された上記の古い拡張データを入力し、その
古い拡張データを上記周期τに同期してｎ個ずつの元の
データに分離して順次に出力するデータ縮小部とを有す
る構成とした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、回路の集積率が高く且
つデータの高速シフト転送が可能な可変長シフトレジス
タと、それを用いた画像処理装置に関する。

【０００２】

【従来の技術】従来の可変長シフトレジスタとしては、
特開昭５４−１６２９３５号に開示されたものが知られ
ている。

【０００３】これは、基本的に図８に示す構成を有して
おり、フリップフロップなどの複数個の記憶セルＦ１，
Ｆ２，Ｆ３・・・・をシリアルに配列すると共に、任意
の記憶セルの間にデータ転送経路を切換えるためのマル
チプレクサＭ１，Ｍ２，Ｍ３・・・・が設けられてお
り、これらのマルチプレクサＭ１，Ｍ２，Ｍ３・・・・
を切換制御信号ＳＷ１，ＳＷ２，ＳＷ３・・・・で切換
え制御することにより、入出力間の記憶セルの段数を変
化させて可変長シフトレジスタを実現している。また、
記憶セルとしてランダムアクセスメモリ（ＲＡＭ）を適
用するものが知られている。

【０００４】この機能を、図９に基いて説明すると、最
大のシフト段数ｍ分の記憶容量を有するＲＡＭに先頭ア
ドレスＡＤＲ＝１から所望のシフト段数ｉ（ｉ≦ｍ）に
対応するアドレスＡＤＲ＝ｉまでのアドレスデータＡＤ
Ｒを、データ入力のタイミングに同期して順次に変化さ
せる。そして、そのアドレスデータＡＤＲで設定される
記憶領域に格納されているデータをリードライト制御信
号Ｒ／Ｗに同期して読み出すことによってシフト完了後
のデータとして出力すると同時に、新規入力された入力
データをその記憶領域に格納していく。この操作によれ
ば、最も古い入力データから順次に出力され且つ新規な
入力データに置き換わっていくので、シフトレジスタの
機能を得ることができ、更にアドレスデータＡＤＲで設
定する値ｉを変更することによって可変シフトレジスタ
を実現することができる。

【０００５】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の可変長シフトレジスタは次のような問題点が
あった。まず、図８に示した可変長シフトレジスタは、
フリップフロップ等の記憶セルを多数必要とし、特に複
数ビットから成るバイナリーデータ等をビット単位で並
列にシフトするようなシフトレジスタにあっては回路規
模が大きくなることから半導体集積回路等に実現する場
合に、集積度が上がらない等の問題があった。

【０００６】また、図９に示したＲＡＭを適用した可変
長シフトレジスタにあっては、シフト段数が大きくなる
と、ＲＡＭに内臓されているアドレスデコーダ部の遅延
が大きくなるので記憶領域へのアクセスタイムが遅れる
ことから、高速の可変長シフトレジスタには不適当であ
った。更に、ＲＡＭを適用した可変長シフトレジスタに
あっては、ＲＡＭをアクセスするための回数が多大とな
るので、アクセスに要する消費電力が増大する問題があ
り、特に高速の可変長シフトレジスタを実現するほどそ
の消費電力が増加する問題があった。

【０００７】本発明はこのような従来の問題点に鑑みて
成されたものであり、回路の集積率が高く且つデータの
高速シフト転送が可能で、しかも消費電力の少ない可変
長シフトレジスタを提供することを目的とする。更に、
かかる可変長シフトレジスタを適用した新規な画像処理
装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】このような目的を達成す
るために本発明の可変長シフトレジスタは、所定周期τ
で入力されるｎビットの入力データを、該周期τの整数
倍ｋの周期Ｔずつのｋ×ｎ個の入力データ群の拡張デー
タに変換するデータ拡張部と、任意のシフト段数ｍ分の
記憶領域を有し、該シフト段数ｍ以下の数ｉの記憶領域
を周期Ｔごとに順次に繰り返して指定され、指定された
記憶領域に記憶されている古い拡張データを出力すると
共に、該記憶領域に上記データ拡張部からの新たな拡張
データを記憶する記憶部と、該記憶部から出力された上
記の古い拡張データを入力し、その古い拡張データを入
上記周期τに同期してｎ個ずつの元のデータに分離して
順次に出力するデータ縮小部とを有する構成とした。

【０００９】又、本発明の画像処理装置は、所定数の画
素を有する水平ラインが垂直方向に複数配列されて成る
画素配列に準じて各々の画素に対応する画素データを記
憶するフレームメモリと、該フレームメモリから上記画
素配列にしたがって上記画素データを読出す画素データ
読出回路と、上記各水平ラインの画素数と等しいシフト
段数を有し、上記画素データ読出回路が画素データを読
出す毎に１シフト動作を行いつつ該画素データを入力す
ることにより最も古い画素データから順次に出力するシ
フトレジスタと、上記画素データ読出回路とシフトレジ
スタから出力される所定数ずつの画素データを加算平均
演算し、該演算結果のデータを、該所定数ずつの画素デ
ータに対応する画素群の重心位置の画素の新たな画素デ
ータとして出力する演算回路とを備え、上記シフトレジ
スタに本発明に関わる可変長シフトレジスタを適用する
ことによって、フレームメモリに記憶されている生の画
素データをローパスフィルタリングする構成とした。

【００１０】又、上記可変長シフトレジスタに、更に該
可変長シフトレジスタと同一構成の１又は２以上の可変
シフトレジスタがシリアルに接続され、上記演算回路
が、前記画素データ読出回路とこれらの可変長シフトレ
ジスタから出力される所定数ずつの画素データを加算平
均演算し、該演算結果のデータを、該所定数ずつの画素
データに対応する画素群の重心位置の画素の新たな画素
データとして出力する構成とした。

【００１１】

【作用】このような構成を有する本発明の可変長シフト
レジスタによれば、データ拡張部で一旦複数のデータを
まとめて拡張データに変換し、その拡張データを記憶部
に記憶されている最も古い拡張データと入れ換えるよう
にしてその最も古い拡張データをデータ縮小部に転送し
て、まとめる前の個々のデータに分離して出力する。し
たがって、アドレスデコーダのビット幅を縮小すること
により、アクセスタイムの遅延を小さくすることができ
る。また、記憶部の記憶領域のアドレス設定のための周
期がデータの入出力転送周期より長くできることから、
ＲＡＭ等を適用した場合にアクセスタイムの遅延の影響
を無視することができ、結果として高速のアクセス制御
が不要になる。そして、このことは、より高速の可変長
シフトレジスタを実現できることを意味する。更に、実
質的なアクセス回数の低減により、従来のアクセス回数
の多い可変長シフトレジスタと比べて、大幅に消費電力
を低減することができる。更に、記憶部に半導体メモリ
（ＲＡＭ）を適用することによって集積度の高い可変長
シフトレジスタを実現することができる。

【００１２】又、本発明の画像処理装置によれば、複数
画素の画素データを加算平均し、その演算結果をかかる
画素群の重心に位置する画素の画素データとするので、
ローパスフィルタリングが実現される。そして、本発明
の可変長シフトレジスタを適用したことによりシフト段
数を容易に変更することができ、且つ消費電力を低減す
ることができる。

【００１３】

【実施例】以下、本発明による可変長シフトレジスタの
一実施例を図面と共に説明する。まず、図１に基いて構
成を述べる。所定転送周期τに同期して入力される入力
データＤ１をデータ拡張部１が入力し、該転送周期τに
基いて予め設定された整数倍ｋの周期Ｔ（Ｔ＝ｋτ）に
相当する複数個ｋのデータをまとめて新たな１ワードの
拡張データＤ２を形成する。拡張データＤ２は記憶部２
に転送される。

【００１４】記憶部２は、図２に示すように、予め最大
シフト段数に相当するｍ個の記憶領域を有し、且つそれ
ぞれの記憶領域がｋ×ｎ個のデータを１単位のデータと
して記憶するＲＡＭで構成されており、後述する制御部
５からのアドレスデータＡＤとリードライト制御信号Ｒ
Ｗによって指定された記憶領域の古い拡張データＤ３を
読み出した後に、データ拡張部１からの新しい拡張デー
タＤ２を同じ記憶領域に格納する。

【００１５】記憶部２から読み出された拡張データＤ３
はデータ縮小部３に入力される。データ縮小部３は、拡
張データＤ３を元のｋ個のデータに分離し、周期τに同
期してそれらの内の最も古いデータから順番に出力す
る。このように、分離された出力データＤ４は遅延部４
に入力される。

【００１６】遅延部４は、周期τごとに転送されてくる
データＤ４をシフトするシフトレジスタであり、１ない
しｋ−１段の範囲のいづれかのシフト段数を有し、且つ
周期τに同期してシフト動作する。即ち、データ拡張部
１において、周期τの入力データＤ１をｋ倍の周期Ｔの
データに変換してから記憶部２が実質的なシフト動作を
行うので、もし仮にこの遅延部４が設けられていない場
合には、周期Ｔごとのシフトしか実現できないこととな
る。そこで、周期Ｔより短い周期でシフトするために、
遅延部４が設けられている。

【００１７】制御部５は、データ拡張部１から遅延部４
までのシフト動作を制御するため、例えば基準発振器
（図示せず）から供給され且つ上記転送周期τに同期し
た所定周波数の同期クロック信号ＣＫに同期して、各種
タイミング信号Ｓ１，Ｓ２，Ｓ３，ＲＷ、及びアドレス
データＡＤを出力する。

【００１８】次に、かかる構成の可変長シフトレジスタ
の動作を図３に基いて説明する。

【００１９】尚、典型的な場合として、ｋ＝４個ずつの
入力データをまとめて拡張データとしてシフト動作を行
う場合を述べる。転送周期τごとに入力される入力デー
タＤ１は、データ拡張部１において、４倍の周期Ｔの間
に４個ずつまとめられることにより、拡張データに変換
される。尚、図３において、例えば時点ｔ１〜ｔ２の間
の周期Ｔにおいて４個の入力データＤ11〜Ｄ14がまとめ
られ、時点ｔ２〜ｔ３の周期Ｔで次の４個の入力データ
Ｄ21〜Ｄ24がまとめられ、他の周期Ｔにおいても同様に
まとめられていくものとする。

【００２０】次に、データ拡張部１は、周期Ｔに同期し
たクロック制御信号Ｓ１の“Ｌ”から“Ｈ”に反転する
時点ｔ１，ｔ２，ｔ３・・・・・・において、拡張デー
タＤ２を記憶部２へ転送する。したがって、例えば時点
ｔ１〜ｔ２の間に形成された拡張データは次の時点ｔ２
〜ｔ３の間、転送され続ける。

【００２１】記憶部２は、クロック制御信号Ｓ１の
“Ｌ”から“Ｈ”に反転する時点ｔ１，ｔ２，ｔ３・・
・・・のそれぞれの時点の前後において所定期間ΔＴだ
け“Ｈ”レベルとなるリードライト信号ＲＷとアドレス
データＡＤが同時に供給されるので、リードライト信号
ＲＷが“Ｈ”から“Ｌ”レベルに反転するのに同期し
て、アドレスデータＡＤで指定された記憶領域の古い拡
張データＤ３を読み出す（例えば、時点ｔ２’など）。
ここで、アドレスデータＡＤは周期Ｔごとにインクリメ
ントし、指定されたシフト段数ｉまでくると再び１から
順次にインクリメントする内容のデータである。したが
って、図３の時点ｔ２〜ｔ３においてアドレスデータが
ＡＤ＝１であれば、ｉ×Ｔの周期前にＡＤ＝１の記憶領
域に格納されたデータＤ11' 〜Ｄ14' からなる古い拡張
データＤ３が読み出されることとなる。次に、記憶部２
は、リードライト信号ＲＷが“Ｌ”から“Ｈ”へ反転す
るタイミングで新規のデータＤ２をアドレスデータＡＤ
で設定されている記憶領域に格納する。例えば、図３中
の時点ｔ２〜ｔ３においてアドレスデータがＡＤ＝１で
あるので、データＤ11' 〜Ｄ14' からなる古い拡張デー
タＤ３が読み出された記憶領域にＤ11〜Ｄ14からなる新
たな拡張データＤ２が格納されることとなる（例えば、
時点ｔ３’）。

【００２２】次に、データ縮小部３が、拡張データＤ３
を元の４個のデータに分離し、これら４個のデータを入
力されてきた順番にしたがって、周期τごとに出力す
る。したがって、例えば、データＤ11' 〜Ｄ14' からな
る古い拡張データＤ３は，ほぼ時点ｔ３〜ｔ４の期間に
それぞれ分離されたデータＤ４となって出力される。

【００２３】次に、データＤ４は、遅延部４によって順
次にシフトされ、シフトが完了されたデータＤＱを出力
する。尚、図３に示すタイミングチャートでは、周期τ
の１段のシフトレジスタを遅延部５に適用した場合を示
している。

【００２４】尚、図３においては、４個ずつの入力デー
タＤ１をｉ段シフトする場合を説明したが、一般的に、
ｋ個ずつの入力データＤ１を最大シフト可能段数ｍ以下
の範囲でシフトし、更に遅延部４で最大ｋ段のシフトを
行うので、アドレスデータＡＤを変化させることによ
り、１ないしｋ×（ｍ＋１）段の範囲を指定することが
できる可変長シフトレジスタを実現することができる。

【００２５】このように、この実施例の可変長シフトレ
ジスタによれば、データ拡張部１で一旦複数の入力デー
タＤ１をまとめて拡張データＤ２に変換し、かかる拡張
データＤ２を単位として記憶部２にシフト処理のための
書込みと読出しを行わせるので、従来のように、記憶部
２が個々の入力データＤ１毎にシフト処理のためのアク
セス動作をしない。即ち、拡張データＤ２がｋ個の入力
データＤ１を１単位としてまとめると、記憶部２のアク
セス数は、仮に全ての入力データＤ１を従来のようにア
クセスする場合の１／ｋに低減される。よって、少ない
アクセス数でシフト処理を実現することから、従来のよ
うなアクセスタイムの遅延の影響を無視することがで
き、更に、高速のアクセス制御が不要になる。そして、
このことは、より高速の可変長シフトレジスタを実現で
きることを意味する。更に、実質的なアクセス回数の低
減により、従来のアクセス回数の多い可変長シフトレジ
スタと比べて、大幅に消費電力を低減することができ
る。更に、記憶部２に半導体メモリ（ＲＡＭ）を適用す
ることによって集積度の高い可変長シフトレジスタを実
現することができる等の優れた効果を発揮する。

【００２６】次に、かかる可変長シフトレジスタを適用
した画像処理装置の実施例を説明する。まず、図４に基
いて構成を説明すると、装置全体の動作を制御するマイ
クロプロセッサ１０のアドレスバスとデータバス及びコ
ントロールバス（尚、これらを一括してバス１１と呼
ぶ）に、１フレーム画相当の画素データを記憶すること
ができる記憶容量を有するフレームメモリ１２と、任意
の外部映像機器と接続するためのインタフェース回路１
３が接続されている。更に、バス１１には、フレームメ
モリ１２に記憶されている画素データＰＤについて所定
のデータ処理を行うための回路がアドレス発生回路１４
を介して接続されている。

【００２７】アドレス発生回路１４は、フレームメモリ
１２から画素データを読出すための画素データ読出回路
としての機能と、フレームメモリ１２へ画素データを書
込む機能とを有する回路である。即ち、フレームメモリ
１２に記憶されている画素データＰＤの記憶領域を指定
するためのアドレスデータＦＡＤを所定周期の同期クロ
ック信号ＣＫに同期してバス１１のアドレスバスへ出力
すると共に、フレームメモリ１３に画素データＰＤの書
込みと読出し又はデータ保持の継続を指示するための制
御データＣＮＴをコントロールバスに出力することによ
って、アドレス発生回路１４からデータバスへ出力した
画素データをフレームメモリ１２に書込ませたり、逆
に、フレームメモリ１２から画素データを読出す処理を
行う。

【００２８】即ち、アドレス発生回路１４が所定のバイ
ナリデータから成る制御データＣＮＴを出力してフレー
ムメモリ１２を書込み動作状態に設定して、アドレスデ
ータＦＡＤと画素データＰＤを出力すると、フレームメ
モリ１２が、該アドレスデータＦＡＤで指定された記憶
領域に画素データＰＤを記憶する。逆に、制御データＣ
ＮＴによりフレームメモリ１２を読出し動作状態に設定
して、アドレスデータＦＡＤを出力すると、フレームメ
モリ１２が、該アドレスデータＦＡＤで指定された記憶
領域の画素データＰＤを読出して、アドレス発生回路１
４がこれを受信する。又、フレームメモリ１２に対して
書込みと読出しの指示を行わないときは、フレームメモ
リ１２は画素データＰＤの保持状態となる。

【００２９】又、アドレス発生回路１４とフレームメモ
リ１２間での画素データＰＤの授受及びアドレス指定を
マイクロプロセッサ１０のバス１１を介して行うように
なっているが、マイクロプロセッサ１０がバス１１を使
用するときは、アドレス発生回路１４とバス１１との接
続が遮断状態となり、逆に、アドレス発生回路１４がバ
ス１１を使用するときは、マイクロプロセッサ１０とバ
ス１１との接続が遮断状態となることで、相互動作の混
乱が避けられるようになっている。尚、フレームメモリ
１２と外部映像機器との間での画素データの授受は、マ
イクロプロセッサ１０の制御下でバス１１及びインタフ
ェース回路１３を介して実現される。

【００３０】アドレス発生回路１４に接続される第１の
可変長シフトレジスタ１５とそれに縦続接続された第２
の可変長シフトレジスタ１６は、本発明による可変長シ
フトレジスタであり、共に同数ｑの画素データを保持し
つつ同期クロック信号ＣＫに同期してシフト動作するｑ
個のシフト段数を有しており、更に、そのシフト段数ｑ
は、モニタテレビジョン等に画像再生を行うときの各水
平ラインにおける画素数と等しくなるように設定されて
いる。

【００３１】即ち、第１，第２に可変長シフトレジスタ
１５，１６は共に、図１に示す構成を有しており、同期
クロック信号ＣＫの所定周期τで入力されるｎ個（但
し、ｎ＜ｑ）の画素データを、該周期τの整数倍ｋの周
期Ｔずつのｋ×ｎ個（但し、ｋ×ｎ＜ｑ）の画素データ
群の拡張データに変換するデータ拡張部と、予め設定さ
れたシフト段数ｍ分の記憶領域を有し、該シフト段数ｍ
以下の数ｉの記憶領域を周期Ｔごとに順次に繰り返して
指定され、指定された記憶領域に記憶されている古い拡
張データを出力すると共に、該記憶領域に上記データ拡
張部からの新たな拡張データを記憶する記憶部と、該記
憶部から出力された上記の古い拡張データを入力し、そ
の古い拡張データを入上記周期τに同期してｎ個ずつの
元の画素データに分離して順次に出力するデータ縮小部
と、該データ縮小部から出力される画素データを、前記
周期τないしＴの時間範囲内で遅延して出力する遅延部
を有する構成となっている。したがって、遅延部からは
最も古い画素データが同期クロック信号ＣＫに同期して
出力され、シフト動作が実現される。

【００３２】そして、第１の可変長シフトレジスタ１５
は、アドレス発生回路１４が同期クロック信号ＣＫに同
期してフレームメモリ１２から画素データＰＤを読出す
毎に、その画素データＰＤを入力して１シフト動作を行
い、第２の可変長シフトレジスタ１６は、第１の可変長
シフトレジスタ１５の最終段から出力される画素データ
ＰＤを入力して１シフト動作を行う。

【００３３】演算回路１７は、アドレス発生回路１４か
ら直接供給される画素データ（図中、ＰＤa で示す）
と、第１の可変長シフトレジスタ１５の最終段から出力
される画素データ（図中、ＰＤb で示す）と、第２の可
変長シフトレジスタ１６の最終段から出力される画素デ
ータ（図中、ＰＤc で示す）を同期クロック信号ＣＫに
同期して並列入力し、所定のデータ処理を行った後、処
理後のデータ（図中、Ｓpqで示す）をアドレス信号発生
回路１４へ転送する。そして、アドレス信号発生回路１
４が、データＳpqを再びフレームメモリ１２の所定の記
憶領域に記憶させる。

【００３４】尚、この実施例の演算回路１７は、フレー
ムメモリ１２に記憶されている全ての画素データＰＤに
対して、内部に設けられているマイクロプロセッサによ
るプログラム演算や論理演算回路によって、ローパスフ
ィルタリング処理を行うようになっている。

【００３５】次に、かかる画像処理装置の動作を図５な
いし図７に基いて説明する。尚、典型例として、モニタ
テレビジョン等に画像再生するための画素データ群が、
図５（ａ）に示すように、各々の水平ラインの方向にｑ
＝９個、垂直方向にｐ＝９個のマトリックス状態に配列
される合計８１個の画素データＰ₁₁〜Ｐ₉₉から成り、か
かる配列を崩すことなくフレームメモリ１２に記憶され
ているものとして、ローパスフィルタリング処理を説明
する。

【００３６】まず、アドレス発生回路１４がコントロー
ルデータＣＮＴによりフレームメモリ１２を読出し動作
状態に設定した後、同期クロック信号ＣＫに同期して、
フレームメモリ１２にアドレスデータＦＡＤを順次に供
給することにより、最初の水平ラインに位置する最初の
画素データＰ₁₁からＰ₁₂，Ｐ₁₃，Ｐ₁₄……の順に読出す
ると共に、順次に第１の可変長シフトレジスタ１５に転
送することによって、第１の可変長シフトレジスタ１５
に、ｐ＝１に対応する最初の水平ラインの全画素データ
Ｐ₁₁〜Ｐ₁₉を保持させる。次に、ｐ＝２に対応する水平
ラインに位置する画素データＰ₂₁〜Ｐ₂₉を順次に読出
し、同様に第１の可変長シフトレジスタ１５へ転送す
る。したがって、画素データＰ₂₉が読出された時点で
は、図６（ａ）に示すように、第２の可変シフトレジス
タ１６には画素データＰ₁₁〜Ｐ₁₉が保持され、第１の可
変シフトレジスタ１５には画素データＰ₂₁〜Ｐ₂₉が保持
される。

【００３７】次に、ｐ＝３に対応する水平ラインの画素
データを同様にＰ₃₁から順次に読出す。演算回路１７
は、この第３列目の水平ラインに位置する画素データか
ら入力を開始するので、図６（ｂ）に示すように、最初
の入力タイミングでは、アドレス発生回路１４から直接
転送されてくる画素データＰ₃₁と、第１，第２の可変長
シフトレジスタ１５，１６から出力される画素データＰ
₂₁，Ｐ₁₁を同時に入力する。更に、同図（ｂ）に示すよ
うに、第１の可変長シフトレジスタ１５には、シフト転
送後の画素データＰ₂₂〜Ｐ₂₉及び新たに入力した画素デ
ータＰ₃₁が保持されることとなり、第２の可変長シフト
レジスタ１６には、シフト転送後の画素データＰ₁₂〜Ｐ
₁₉及び第１の可変長シフトレジスタ１５から出力された
画素データＰ₂₁が保持されることとなる。

【００３８】そして、ｐ＝３に対応する水平ラインの次
の画素データＰ₃₂がフレームメモリ１２から読出される
と、図６（ｃ）に示すように、演算回路１７がＰ₃₂，Ｐ
₂₂，Ｐ₁₂を入力し、第１，第２の可変シフトレジスタ１
５，１６がシフト動作及び新たな画素データの入力を行
い、以下、同様の処理を繰り返す。

【００３９】ここで、演算回路１７は、最新に入力した
３個の画素データとその前の２周期分の６個の画素デー
タとの合計９個の画素データの加算平均演算を繰り返
す。即ち、図７（ａ）に示すように、９個の画素データ
がＰ₁₁，Ｐ₁₂，Ｐ₁₃，Ｐ₂₁，Ｐ₂₂，Ｐ₂₃，Ｐ₃₁，Ｐ₃₂，
Ｐ₃₃である場合には、（Ｐ₁₁＋Ｐ₁₂＋Ｐ₁₃＋Ｐ₂₁＋Ｐ₂₂
＋Ｐ₂₃＋Ｐ₃₁＋Ｐ₃₂＋Ｐ₃₃）／９の演算を行い、その演
算結果のデータＳ₂₂をアドレス発生回路１４に返送す
る。そして、アドレス発生回路１４がコントロールデー
タＣＮＴにより一時的にフレームメモリ１２を書込み動
作状態に設定すると同時に、データＳ₂₂を画素データＰ
₂₂の代わりにフレームメモリ１２に記憶させる。又、図
７（ｂ）に示すように、演算回路１７が次のタイミング
で９個の画素データＰ₁₂，Ｐ₁₃，Ｐ₁₄，Ｐ₂₂，Ｐ₂₃，Ｐ
₂₄，Ｐ₃₂，Ｐ₃₃，Ｐ₃₄を確保するときは、（Ｐ₁₂＋Ｐ₁₃
＋Ｐ₁₄＋Ｐ₂₂＋Ｐ₂₃＋Ｐ₂₄＋Ｐ₃₂＋Ｐ₃₃＋Ｐ₃₄）／９の
演算が行われ、その演算結果のデータＳ₂₃が画素データ
Ｐ₂₃の代わりにフレームメモリ１２に記憶される。又、
図７（ｃ）に示すように、演算回路１７が更に次のタイ
ミングで９個の画素データＰ１３，Ｐ１４，Ｐ１５，Ｐ
２３，Ｐ２４，Ｐ２５，Ｐ３３，Ｐ３４，Ｐ３５を確保
すると、これらの加算平均のデータＳ₂₄が発生し、画素
データＰ₂₄の代わりにフレームメモリ１２に記憶され
る。そして、以下同様の処理が繰り返される。この結
果、９個の画素の内の重心位置にある画素のデータが順
次に置換されていく。

【００４０】このように、ｐ＝３に対応する水平ライン
の全画素データの読出しが完了すると、次に、ｐ＝４に
対応する水平ラインの画素データＰ₄₁〜Ｐ₄₉が順次に読
み出されると共に、演算回路１７は同様に、アドレス発
生回路１４から直接供給される画素データと第１，第２
の可変長シフトレジスタから供給される画素データを順
次に入力し、入力タイミングに同期、即ち同期クロック
信号ＣＫに同期して、最新の入力画素データ及びそれか
ら２周期前までの６個の画素データの合計９個の画素デ
ータについて同様の加算平均演算を行い、９個の画素の
重心位置にある画素についての元の画素データを、演算
によって得られるデータに置き換える処理を繰り返す。
したがって、フレームメモリ１２からｐ＝４に対応する
水平ラインの最初の画素データＰ₄₁が読出される直前で
は、図６（ｄ）に示すように、第１の可変長シフトレジ
スタ１５には、ｐ＝３に対応する水平ラインに位置する
画素データＰ₃₁〜Ｐ₃₉が保持され、第２の可変長シフト
レジスタ１６には、ｐ＝２に対応する水平ラインに位置
する画素データＰ₂₁〜Ｐ₂₉が保持される。そして、ｐ＝
４に対応する水平ラインの画素データＰ₄₁〜Ｐ₄₉が順次
に読み出されるのに同期して第１，第２の可変長シフト
レジスタ１５，１６がシフト動作及び新たな画素データ
の入力を繰り返す。この結果、例えば、図７（ｄ）〜
（ｆ）に示すようにフレームメモリ１２中の画素データ
の置換処理が実現される。

【００４１】次に、ｐ＝４に対応する水平ラインの全画
素データの読出しが完了すると、次に、ｐ＝５に対応す
る水平ラインの画素データＰ₅₁〜Ｐ₅₉が順次に読み出さ
れると共に、演算回路１７が同様に、アドレス発生回路
１４から直接供給される画素データと第１，第２の可変
シフトレジスタから供給される画素データを順次に入力
し、入力タイミングに同期、即ち同期クロック信号ＣＫ
に同期して、例えば図７（ｇ）〜（ｉ）に示すように、
最新の入力画素データ及びそれから２周期前までの６個
の画素データの合計９個の画素データについて同様の加
算平均演算を行い、フレームメモリ１２中の画素データ
の置換処理が行われる。そして、最終の水平ラインにつ
いての画素データの読出しとフレームメモリ１２の画素
データの置換処理が終了するまで繰り返される。

【００４２】この結果、図５（ｂ）に示すように、フレ
ームメモリ１２は、全てが置換された画素データＳ₁₁〜
Ｓ₉₉を記憶することとなり、これらの画素データは周囲
の複数個の生の画素データＰ₁₁〜Ｐ₉₉の加算平均値に相
当するので、所謂ローパスフィルタリンが施されたのと
等価なデータとなる。尚、同図（ｂ）の画素配列の最も
外側に位置する画素群の画素データ、即ち、ｐ＝１とｐ
＝９の水平ラインに位置する画素データＳ₁₁〜Ｓ₁₉とＳ
₉₁〜Ｓ₉₉、及び、ｑ＝１とｑ＝９の垂直方向に位置する
画素データＳ₂₁，Ｓ₃₁，Ｓ₄₁，Ｓ₅₁，Ｓ₆₁，Ｓ₇₁，Ｓ₈₁
とＳ₂₉，Ｓ₃₉，Ｓ₄₉，Ｓ₅₉，Ｓ₆₉，Ｓ₇₉，Ｓ₈₉は、演算
回路１７により加算平均演算で求められる画素データで
はなく、ローパスフィルタリング処理が及ばない部分と
なる。しかし、ここでは説明の都合上、９×９の合計８
１個の画素データにつてのみのローパスフィルタリング
について述べたが、実際のモニタテレビジョン等に画像
再生するための画素データの総数に対するこれらのロー
パスフィルタリング処理が及ばない部分の画素数との比
は、１パーセント未満であり、再生画像の劣化への影響
は殆ど発生しない。因みに、実際のモニタテレビジョン
の各水平ラインの画素数が１０００個であれば、第１，
第２の可変長シフトレジスタ１５，１６のシフト段数も
これに対応して１０００段に設定される。

【００４３】又、３水平ラインずつの画素データについ
ての加算平均演算を行う場合を説明したが、これに限定
されるものではなく、２以上の水平ラインの画素データ
についての加算平均処理を行うことによってもローパス
フィルタリングを実現することができる。尚、演算回路
１７が同時に処理する水平ライン数をＰv とすれば、適
用される可変長シフトレジスタの数は（Ｐv −１）個と
なる。

【００４４】更に、各水平ラインについて３列分の画素
データについて加算演算する場合を述べたが、これにつ
いても限定されるものではなく、演算回路１７が所定タ
イミングで画素データの選択を行い、２列以上の画素デ
ータについて加算平均処理を行うことでローパスフィル
タリングを実現することができる。

【００４５】そして、図１ないし図３と共に示した本発
明による可変長シフトレジスタを適用することにより、
各々の水平ラインの画素数がモニタテレビジョン等の映
像機器の機種の相違等に応じて変化しても、それに応じ
て容易にシフト段数を変更することが可能となるので、
汎用性に富んだ画像処理装置を適用することができる。
又、かかる加算平均演算処理を行うためには、通常
は、フレームメモリ１２から同一の画素データを複数回
読出す必要が生じ、それに伴ってフレームメモリ１２の
アドレッシング回数も増加することとなるので、全ての
画素データについてのローパスフィルタリンを完了する
のに長時間を要することが問題となるが、この実施例に
よれば、アドレス発生回路１４がフレームメモリ１２か
ら読出した画素データは可変長シフトレジスタ１５，１
６に順次に保持されるので、各画素データの読出しは１
回で済み、高速のデータ処理を可能にしている。更に、
かかるアドレッシングの回数が減る分、消費電力の低減
化が図れる等の効果が得られる。

【００４６】

【発明の効果】以上説明したように、本発明の可変長シ
フトレジスタによれば、所定周期τで入力されるｎ個の
入力データを、該周期τの整数倍ｋの周期Ｔずつのｋ×
ｎ個の入力データから成る拡張データに変換するデータ
拡張部と、任意のシフト段数ｍ分の記憶領域を有し、上
記周期Ｔ毎に順次に設定される記憶領域に記憶されてい
る拡張データを出力すると共に、該記憶領域に新たな拡
張データを記憶する記憶部と、該記憶部から出力された
拡張データを入力し、該拡張データを上記周期τに同期
してｎ個ずつのデータに分離して順次に出力するデータ
縮小部とを有する構成とし、データ拡張部で一旦複数の
データをまとめ、そのまとめられたデータを記憶部に記
憶されている最も古い拡張データと入れ換えるようにし
てその最も古い拡張データをデータ縮小部に転送して、
まとめる前の個々のデータに分離して出力するようにし
たので、アドレスデコーダが小さくなり、よってアクセ
スタイムの遅延を小さくすることができる。また、記憶
部の記憶領域のアドレス設定のための周期がデータの入
出力転送周期より長くできることから、ＲＡＭ等を適用
した場合にアクセスタイムの遅延の影響を無視すること
ができ、更に、実質的なシフト動作を行う記憶部にＲＡ
Ｍ等を適用することによって集積度の高い可変長シフト
レジスタを実現することができる。

【００４７】又、本発明の画像処理装置によれば、所定
数の画素を有する水平ラインが垂直方向に複数配列され
て成る画素配列に準じて各々の画素に対応する画素デー
タを記憶するフレームメモリと、該フレームメモリから
上記画素配列にしたがって上記画素データを読出す画素
データ読出回路と、上記各水平ラインの画素数と等しい
シフト段数を有し、上記画素データ読出回路が画素デー
タを読出す毎に１シフト動作を行いつつ該画素データを
入力することにより最も古い画素データから順次に出力
するシフトレジスタと、上記画素データ読出回路とシフ
トレジスタから出力される所定数ずつの画素データを加
算平均演算し、該演算結果のデータを、該所定数ずつの
画素データに対応する画素群の重心位置の画素の新たな
画素データとして出力する演算回路とを備え、上記シフ
トレジスタに本発明に関わる可変シフトレジスタを適用
することによって、フレームメモリに記憶されている生
の画素データをローパスフィルタリングする構成とした
ので、シフトレジスタのシフト段数を容易に変更するこ
とができ、且つ消費電力を低減することができる画像処
理装置を提供することができる。

【図面の簡単な説明】

【図１】本発明による可変シフトレジスタの一実施例の
構成を示すブロック図である。

【図２】可変シフトレジスタの一実施例の記憶部の構成
を示す説明図である。

【図３】可変シフトレジスタの一実施例の動作を説明す
るためのタイミングチャートである。

【図４】本発明による画像処理装置の一実施例の構成を
示すブロック図である。

【図５】画像処理装置の一実施例の動作を説明するため
の説明図である。

【図６】画像処理装置の一実施例の動作を更に説明する
ための説明図である。

【図７】画像処理装置の一実施例の動作を更に説明する
ための説明図である。

【図８】従来の可変長シフトレジスタの構成を示すブロ
ック図である。

【図９】可変長シフトレジスタの他の従来例の構成を示
すブロック図である。

【符号の説明】

１…データ拡張部、２…記憶部、３…データ縮小部、４
…遅延部、５…制御部、１０…マイクロプロセッサ、１
１…バス、１２…フレームメモリ、１３…インタフェー
ス回路、１４…アドレス発生回路、１５，１６…可変シ
フトレジスタ、１７…演算回路。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 所定周期τで入力されるｎ個の入力デー
   タを、該周期τの整数倍ｋの周期Ｔずつのｋ×ｎ個の入
   力データ群から成る拡張データに変換するデータ拡張部
   と、 任意のシフト段数ｍ分の記憶領域を有し、該シフト段数
   ｍ以下の数ｉの記憶領域を周期Ｔごとに順次に繰り返し
   て指定され、指定された記憶領域に記憶されている古い
   拡張データを出力すると共に、該記憶領域に上記データ
   拡張部からの新たな拡張データを記憶する記憶部と、 該記憶部から出力された上記の古い拡張データを入力
   し、その古い拡張データを上記周期τに同期してｎ個ず
   つの元のデータに分離して順次に出力するデータ縮小部
   と、を具備することを特徴とする可変長シフトレジス
   タ。
2. 【請求項２】 前記データ縮小部から出力されるデータ
   を、前記周期τないしＴの時間範囲内で遅延して出力す
   る遅延部を設けたことを特徴とする請求項１記載の可変
   長シフトレジスタ。
3. 【請求項３】 所定数の画素を有する水平ラインが垂直
   方向に複数配列されて成る画素配列に準じて各々の画素
   に対応する画素データを記憶するフレームメモリと、 該フレームメモリから上記画素配列にしたがって上記画
   素データを読出す画素データ読出回路と、 上記各水平ラインの画素数と等しいシフト段数を有し、
   上記画素データ読出回路が画素データを読出す毎に１シ
   フト動作を行いつつ該画素データを入力することにより
   最も古い画素データから順次に出力するシフトレジスタ
   と、 上記画素データ読出回路とシフトレジスタから出力され
   る所定数ずつの画素データを加算平均演算し、該演算結
   果のデータを、該所定数ずつの画素データに対応する画
   素群の重心位置の画素の新たな画素データとして出力す
   る演算回路とを備え、 上記シフトレジスタは、 上記画素データ読出回路がフレームメモリから画素デー
   タを読出す所定周期τに同期して入力するｎ個の画素デ
   ータを、該周期τの整数倍ｋの周期Ｔずつのｋ×ｎ個の
   画素データ群から成る拡張データに変換するデータ拡張
   部と、 任意のシフト段数ｍ分の記憶領域を有し、該シフト段数
   ｍ以下の数ｉの記憶領域を周期Ｔごとに順次に繰り返し
   て指定され、指定された記憶領域に記憶されている古い
   拡張データを出力すると共に、該記憶領域に上記データ
   拡張部からの新たな拡張データを記憶する記憶部と、 該記憶部から出力された上記の古い拡張データを入力
   し、その古い拡張データを上記周期τに同期してｎ個ず
   つの元の画素データに分離して順次に出力するデータ縮
   小部と、 上記データ縮小部から出力されるデータを、前記周期τ
   ないしＴの時間範囲内で遅延して出力する遅延部とを具
   備する可変長シフトレジスタから成ることを特徴とする
   画像処理装置。
4. 【請求項４】 前記可変長シフトレジスタに、更に該可
   変長シフトレジスタと同一構成の１又は２以上の可変長
   シフトレジスタがシリアルに接続され、前記演算回路
   が、前記画素データ読出回路とこれらの可変シフトレジ
   スタから出力される所定数ずつの画素データを加算平均
   演算し、該演算結果のデータを、該所定数ずつの画素デ
   ータに対応する画素群の重心位置の画素の新たな画素デ
   ータとして出力することを特徴とする請求項３記載の画
   像処理装置。