JP2001109442A - 映像信号処理回路 - Google Patents

Abstract

(57)【要約】 【課題】 必要なメモリ容量を少なくして、映像信号の
拡大・縮小を行う。 【解決手段】 入力映像信号データを入力側のクロック
に基づき３つのラインメモリ１０ａ、１０ｂ、１０ｃに
順次書き込む。書き込みをしていないラインメモリ１０
ａ、１０ｂ、１０ｃから映像信号データを順次出力側の
クロックに基づき読み出す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画面表示用の映像
信号データの拡大または縮小を行う映像信号処理回路に
関する。

【０００２】

【従来の技術】従来より、水平方向のデータ数、垂直方
向の走査線（ライン）数が異なる映像信号が各種利用さ
れており、パソコンにおける映像信号など通常のテレビ
ジョン信号とは異なるものが多く利用されるようになっ
てきている。そこで、映像信号処理回路においては、入
力されてくる映像信号を出力する異なる種類の映像信号
に変換する必要がある。

【０００３】このような変換には、一般的にフレームメ
モリが利用される。すなわち、入力されてくる映像信号
を１画面分、入力映像信号のタイミングでそのままフレ
ームメモリに書き込み、このフレームメモリから出力映
像信号のタイミングで映像信号を読み出してこれを表示
する。例えば、走査線を増加させるのであれば、１以上
のラインの映像信号データを読み出し、これからより多
いライン数の映像信号データを作成することで走査線数
を増加させる。反対に、走査線数を減少させるのであれ
ば、２以上のラインの映像信号データを読み出し、これ
をより少ないライン数の映像信号データに変換すること
で走査線数を減少させている。

【０００４】

【発明が解決しようとする課題】しかし、このようなフ
レームメモリは、１フレーム分の映像信号データをすべ
て記憶しなければならず、大規模のメモリが必要となる
という問題があった。

【０００５】本発明は、上記課題に鑑みなされたもので
あり、小規模のメモリで容易に拡大・縮小処理が可能な
映像信号処理回路を提供することを目的とする。

【０００６】

【課題を解決するための手段】本発明は、画面表示用の
映像信号データの拡大または縮小を行う映像信号処理回
路であって、入力されてくる映像信号データを記憶する
ライン毎に順次記憶する複数のラインメモリと、入力さ
れてくる映像信号データについての同期信号に基づき発
生した書き込みタイミング信号に基づいて前記ラインメ
モリへの書き込みを制御する書き込み制御手段と、出力
する拡大または縮小された映像信号データの同期信号に
基づき発生した読み出しタイミング信号に基づいて前記
ラインメモリからの読み出しを制御する読み出し制御手
段と、を有し、前記読み出し制御手段により、書き込み
が行われていないラインメモリから読み出しを行うこと
を特徴とする。

【０００７】このように、ラインメモリを用いて、拡大
または縮小を行うため、フレームメモリを用いるものに
比べ、必要なメモリ容量が小さくなる。

【０００８】また、前記ラインメモリは、少なくとも３
つあり、１つのラインメモリに入力されてくる映像信号
データを書き込み、他の２つのラインメモリから記憶さ
れている映像信号データを読み出すことが好適である。

【０００９】また、垂直方向の走査線数の変更および水
平方向のデータ数の変更の両方を行う場合であって、拡
大の場合には垂直方向の走査線数の変更を先に行い、縮
小の場合には水平方向のデータ数の変更を先に行うこと
が好適である。このような構成により、トータルとして
の処理の対象となるデータ数を小さくすることができ
る。

【００１０】

【発明の実施の形態】以下、本発明の実施の形態（以下
実施形態という）について、図面に基づいて説明する。

【００１１】図１は、本実施形態の構成を示すブロック
図である。

【００１２】デジタルの映像信号である入力映像信号デ
ータは、３つのラインメモリ１０ａ、１０ｂ、１０ｃの
いずれかに入力される。データバス自体は、３つのライ
ンメモリ１０ａ、１０ｂ、１０ｃに接続されており、ラ
イトイネーブルとなったラインメモリ１０ａ、１０ｂ、
１０ｃのいずれか１つの映像信号データが書き込まれ
る。

【００１３】３つのラインメモリ１０ａ、１０ｂ、１０
ｃには、メモリライト制御回路１２からライトイネーブ
ル信号が供給される。メモリライト制御回路１２には、
入力映像信号データについての水平同期信号ＨＳ１、水
平方向のデータクロックであるＣＫ１、１フレームの始
まりを示すＶＳＴＡＲＴ１が供給されている。そして、
メモリライト制御回路１２が、これら信号に基づいて入
力映像信号データのラインメモリ１０ａ、１０ｂ、１０
ｃへの書き込みを制御する。

【００１４】また、ラインメモリ１０ａ、１０ｂ、１０
ｃには、メモリリード・ラインセレクト制御回路１４が
接続されており、ラインメモリ１０ａ、１０ｂ、１０ｃ
のいずれから読み出すかを制御するとともに、選択され
たラインメモリ１０ａ、１０ｂ、１０ｃからの読み出し
を制御する。メモリリード・ラインセレクト制御回路１
４には、出力映像信号データについての水平同期信号Ｈ
Ｓ２、水平方向のデータクロックであるＣＫ２、拡大・
縮小の倍率を示す倍率設定値が供給されているととも
に、メモリライト制御回路１２からメモリリード・ライ
ンセレクト制御回路１４における読み出しの開始を示す
ＶＳＴＡＲＴ２が供給されている。そして、メモリリー
ド・ラインセレクト制御回路１４が、これら信号に基づ
いてラインメモリ１０ａ、１０ｂ、１０ｃからの映像信
号データの読み出しを制御する。

【００１５】ラインメモリ１０ａ、１０ｂ、１０ｃから
読み出された映像信号データは、マルチプレクサ（ＭＵ
Ｘ）１６ａ、１６ｂを介し、補間演算部１８に供給され
る。この補間演算部１８には、係数発生部２０から補間
係数が供給されている。そこで、補間演算部１８におい
て、マルチプレクサ１６ａ、１６ｂから供給される映像
信号データについて補間演算が行われる。なお、係数発
生部２０における係数発生は、メモリリード・ラインセ
レクト制御回路１４によって制御される。なお、マルチ
プレクサ１６ａおよび１６ｂと、メモリリード・ライン
セレクト制御回路１４は、出力手段を構成する。

【００１６】このようにして、出力側の映像信号の要求
する走査線数、水平データ数の映像信号データが補間演
算部１８から出力される。

【００１７】次に、映像信号データの拡大縮小の動作に
ついて、図２のタイミングチャートに基づいて説明す
る。この例は、走査線を２倍にする拡大および１／２に
する縮小である。ここで、フレーム周波数は変わらな
い。なお、この図２においては、ラインメモリ１０ａ、
１０ｂ、１０ｃをＬＭ１０ａ、１０ｂ、１０ｃと記載し
てある。

【００１８】まず、入力映像信号についての水平同期信
号ＨＳ１、垂直同期信号に対応するＶＳＴＡＲＴ１がメ
モリライト制御回路１２に入力される。なお、水平同期
信号、垂直同期信号は入力映像信号から分離して得られ
る。入力映像信号の１つのフレームの第１水平ラインが
始まるときにＶＳＴＡＲＴ１がＨとなり、このＶＳＴＡ
ＲＴ１はそのフレームの有効ラインの終了までＨに維持
される。また、ＨＳ１は、各水平ラインの最初にＬのパ
ルスを有する。メモリライト制御回路１２は、ＶＳＴＡ
ＲＴ１がＨとなった時のＨＳ１のＬに伴い、ラインメモ
リ１０ａをライトイネーブルとして、入力映像信号デー
タをそのクロックであるＣＫ１に基づいて順にラインメ
モリ１０ａに書き込む。そして、１つの水平ラインにつ
いての映像信号データの書き込みが終了した場合には、
次に水平ラインの映像信号データをラインメモリ１０ｂ
に書き込み、その次の水平ラインの映像信号データをラ
インメモリ１０ｃに書き込み、３つのラインメモリ１０
ａ、１０ｂ、１０ｃへの書き込みが終了した場合には、
そのラインメモリ１０ａに戻ってそこに次の水平ライン
の映像信号データを書き込みこれを１フレーム繰り返
す。さらに、次のフレームについても同様の書き込みを
行う。

【００１９】そして、メモリライト制御回路１２は、２
ラインの書き込みが終わった時点で、ＶＳＴＡＲＴ２を
Ｈにする。これは、本実施形態では、読み出しが２ライ
ンであり、２ラインの書き込みが終わった時点で、書き
込みが行われていない映像信号データが２ライン分そろ
うからであり、３ラインからの読み出しを同時に行うの
であれば、３ラインの書き込みが終了した時点で、ＶＳ
ＴＡＲＴ２をＨにする。

【００２０】メモリリード・ラインセレクト制御回路１
４は、ＶＳＴＡＲＴ２のＨを受けて、次のＨＳ２のＬに
応じて、ＶＳＴＡＲＴ２’をＨにしてリード動作を開始
する。そして、ラインメモリ１０ａ、１０ｂをリードイ
ネーブルにする。そこで、ラインメモリ１０ａ、１０ｂ
からの読み出しが行われる。なお、この読み出しは、ク
ロックＣＫ２に基づいて行われる。このクロックＣＫ２
は、クロックＣＫ１の２倍であり、ＨＳ１の１／２の期
間、すなわちＨＳ２の１水平期間で１ライン分の映像信
号データを読み出し、これを２度繰り返す。そこで、ラ
インメモリ１０ａ、１０ｂに記憶されている１ライン
目、２ライン目の映像信号データが並列して２度読み出
される。

【００２１】ラインメモリ１０ａ、１０ｂからの出力
は、それぞれマルチプレクサ１６ａ、１６ｂを介し補間
演算部１８に供給される。これによって、２つのライン
の対応する映像信号データが順次補間演算部１８に供給
されることになり、この補間演算部１８は、２つの映像
信号データから補間演算を行う。例えば、最初のＨＳ２
の１水平期間では、ラインメモリ１０ａからの映像信号
データをそのまま出力し、次の水平期間では両者の平均
値を出力する。この場合、係数発生部２０においては、
「１，０」、「０．５，０．５」という係数を発生すれ
ばよい。

【００２２】これによって、ＨＳ１の１水平期間にＨＳ
２に同期した２ラインの映像信号データが出力される。

【００２３】このようにして、ＨＳ２の２水平期間が終
了して、ラインメモリ１０ａ、１０ｂからの２度の読み
出しが終了した場合には、メモリリード・ラインセレク
ト制御回路１４がラインメモリ１０ｂ，１０ｃを選択し
て、同様に映像信号データを出力する。そこで、次の水
平期間において、まず補間演算部１８からラインメモリ
１０ｂからの映像信号データがそのまま出力され、その
次の水平期間では両者の平均値が出力される。なお、こ
の期間において、書き込みはラインメモリ１０ａに行わ
れているため、書き込みと読み出しの衝突は生じない。
そして、ＨＳ２の２水平期間毎に、読み出しラインメモ
リを１つずつずらしてゆくことで、常に書き込みが行わ
れていない２つのラインメモリからの２度の読み出しが
行われる。

【００２４】このようにして、フレーム周波数を同一に
維持しつつ水平ラインを２倍にする拡大処理をラインメ
モリ３つで達成することができる。

【００２５】また、ＨＳ２が（１／２）ＨＳ１である１
／２の縮小処理の場合には、ＨＳ１の２水平期間に対応
するＨＳ２の１水平期間において、書き込みの行われて
いない１つのラインメモリからの映像信号データを出力
する。これによって、間引きにより走査線数を１／２に
することができる。例えば、図２に示すように、偶数ラ
インのみを出力することができる。

【００２６】一方、２ラインの演算により、１ラインを
形成する場合には、同時に２つのラインメモリから映像
信号データを読み出す必要がある。この場合には、図３
に示すように、４つのラインメモリを設け、ＨＳ１の２
水平期間に亘って、書き込みが行われていない２つのラ
インメモリから映像信号データを読み出せばよい。な
お、図３においては、４つ目のラインメモリをＬＭ１０
ｄとしている。

【００２７】４つのラインメモリ１０ａ〜１０ｄを設け
た場合には、４つのラインメモリ１０ａ〜１０ｄからの
出力はすべてマルチプレクサ１６ａ、１６ｂにそれぞれ
入力され、選択された２つのラインメモリからのデータ
がマルチプレクサ１６ａ、１６ｂから出力される。そこ
で、この２つのデータが補間演算部１８に供給され、補
間演算（例えば平均値演算）されたデータが１ラインず
つ補間演算部１８から出力される。この例の場合には、
ライン数は入力映像信号データの１／２に減少される。

【００２８】また、水平方向のデータ数を多くするので
あれば、その倍率に応じて同一の映像信号データを繰り
返し読むことで、水平方向のデータ数を増加させること
ができる。例えば、２倍であれば、各映像信号データに
ついて２度読みすればよい。さらに、適当な遅延回路な
どを用いて複数の水平方向の映像信号データを得て、こ
れらについて適宜補間演算を行うことも好適である。一
方、水平方向のデータ量を減少するのであれば、映像信
号データを間引いたり、複数映像信号データからそれよ
り少ない映像信号データを補間により作成すればよい。

【００２９】ここで、走査線数を変更する垂直処理と、
１ラインのデータ数を変更する水平方向の処理の両方を
行う場合には、拡大処理か縮小処理かで、その順序を変
更することが好ましい。すなわち、図４に示すように、
拡大処理の場合には、まず垂直処理を行い、走査線数を
増加させる。次に各水平ラインについてデータ数増加の
ための補間処理を行う。これによって、垂直処理による
走査線数増加の処理を少ない映像信号データについて行
うことができる。

【００３０】一方、縮小処理の場合には、まず水平処理
を行い、各水平ラインについてデータ数増加のための補
間処理を行う。次に、走査線数を増加させる垂直処理を
行う。これによって、垂直処理をデータ数減少後の少な
い映像信号データについて行うことができる。

【００３１】

【発明の効果】以上説明したように、本発明によれば、
ラインメモリを用いて、拡大または縮小を行うため、フ
レームメモリを用いるものに比べ、必要なメモリ容量を
小さくできる。

【図面の簡単な説明】

【図１】 映像信号処理回路の構成を示すブロック図で
ある。

【図２】 動作を示すタイミングチャートである。

【図３】 動作を示すタイミングチャートである。

【図４】 拡大縮小処理の順序を示す図である。

【符号の説明】

１０ａ，１０ｂ，１０ｃ ラインメモリ、１２ メモリ
ライト制御回路、１４メモリリード・ラインセレクト制
御回路、１６ａ，１６ｂ マルチプレクサ、１８ 補間
演算部、２０ 係数発生部。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B057 CA12 CA16 CB12 CB16 5C063 BA08 BA20 CA01 CA14 CA16 5C076 AA21 AA22 BA03 BA04 BA06 BA08 BB03 BB06 CB04 5C082 BA41 CA33 CA34 CA81 CA84 CB01 DA51 DA59 MM04

Claims (5)

【特許請求の範囲】
1. 【請求項１】 画面表示用の映像信号データの拡大また
   は縮小を行う映像信号処理回路であって、 入力されてくる映像信号データをライン毎に順次記憶す
   る複数のラインメモリと、 この複数のラインメモリへのデータの書き込みを制御す
   る書き込み制御手段と、 複数のラインメモリのうちの一以上からのデータを読み
   出し制御する読み出し制御手段と、 読み出されたデータを演算処理して出力する演算出力手
   段と、 を有することを特徴とする映像信号処理回路。
2. 【請求項２】 請求項１に記載の回路において、 前記演算出力手段は、読み出された複数のデータに基づ
   いて補間演算を行う補間手段を有することを特徴とする
   映像信号処理回路。
3. 【請求項３】 請求項１または２に記載の回路におい
   て、 前記書き込み制御手段は、入力されてくる映像信号デー
   タについての同期信号に基づき発生した書き込みタイミ
   ング信号に基づいて前記ラインメモリへの書き込みを制
   御し、 前記読み出し制御手段は、出力する拡大または縮小され
   た映像信号データの同期信号に基づき発生した読み出し
   タイミング信号に基づいて前記ラインメモリからの読み
   出しを制御し、 前記読み出し制御手段により、書き込みが行われていな
   いラインメモリから読み出しを行うことを特徴とする映
   像信号処理回路。
4. 【請求項４】 請求項３に記載の回路において、 前記ラインメモリは、少なくとも３つあり、１つのライ
   ンメモリに入力されてくる映像信号データを書き込み、
   他の２つのラインメモリから記憶されている映像信号デ
   ータを読み出すことを特徴とする映像信号処理回路。
5. 【請求項５】 請求項１〜４のいずれか１つに記載の回
   路において、 垂直方向の走査線数の変更および水平方向のデータ数の
   変更の両方を行う場合であって、 拡大の場合には垂直方向の走査線数の変更を先に行い、
   縮小の場合には水平方向のデータ数の変更を先に行うこ
   とを特徴とする映像信号処理回路。