JP2002197454A

JP2002197454A - 画像変換装置及び方法

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Publication number: JP2002197454A
Application number: JP2000397022A
Authority: JP
Inventors: Koji Aoyama; 幸治青山
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2000-12-27
Filing date: 2000-12-27
Publication date: 2002-07-12

Abstract

(57)【要約】【課題】ＳＸＧＡやＵＸＧＡのような高速のデータレ
ートのビデオフォーマットに変換する場合にも対応で
き、また、消費電力の低減が図れると共に、製造時の歩
留まりの向上、回路設計の最適化に対する負担の軽減を
図ることができるようにする。【解決手段】メモリ部13からは、2相でデータが読み
出される。水平データ供給部52は、メモリ部13からの２
相のデータを入力し、この２相のデータから水平方向に
隣接するデータを並べ替え、水平方向に隣接するデータ
列を各相毎に出力する。水平拡大補間制御部51は、指定
された画素数変換比率に基づいて補間データの位相情報
を各相毎に求め、この各相毎の補間データの位相情報を
係数供給部53に供給する。係数供給部53は、水平拡大補
間制御部51から各相毎に出力される位相情報に基づいて
係数を発生する。１相用の畳み込み計算部54と、２相用
の畳み込み計算部55で、水平データ供給部52から各相毎
に出力される水平方向に隣接するデータ列と、係数部53
から各相毎に出力される係数とを畳み込み演算し、各相
毎の水平方向の補間データを得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ハードウェアに
よって画像の拡大（画素数の増加）を行う画像変換装置
及び方法に関するもので、特に、高解像画像信号を効率
良く扱うものに係わる。

【０００２】

【従来の技術】コンピュータ画像では、画素数が（６４
０×４８０）ドットのＶＧＡ（VideoGraphics Arra
y）、（８００×６００）ドットのＳＶＧＡ（Super VGA
）、（１０２４×７６８）ドットのＸＧＡ（Extra VGA
）、（１２８０×１０２４）ドットのＳＸＧＡ（Super
XGA ）等、多様な解像度のフォーマットのビデオ信号
が使われている。また、テレビジョンの信号について
も、ディジタル放送の開始に伴い、画素数が（７２０×
４８０）のＳＤＴＶ（Standard Definition Televisio
n）の他、（１９２０×１０８０）のＨＤＴＶ（High De
finition Television）等、様々なフォーマットのビデ
オ信号が使われるようになってきている。

【０００３】一方、近年、コンピュータ画像やテレビジ
ョン放送の受信画面を映し出すディスプレイとして、Ｃ
ＲＴ（Cathode-Ray Tube）ばかりでなく、プラズマディ
スプレイ装置（ＰＤＰ）や液晶ディスプレイ装置（ＬＣ
Ｄ）が使われるようになってきている。

【０００４】プラズマディスプレイ装置や液晶ディスプ
レイ装置では、表示画面上の画素配列が決められてい
る。このため、このような固定画素のディスプレイ上
に、水平方向の画素数や走査線の数の異なる複数のフォ
ーマットのビデオ信号を映出する場合には、表示しよう
とするビデオ信号の画素数や走査線の数がディスプレイ
上に配列される画素数と対応するように、画素数変換を
行う必要がある。また、画素数変換は、画像の任意部分
の信号に対して、拡大、縮小を行う場合にも使われる。

【０００５】このような画素数変換は、従来、殆どの場
合、一次元的な補間演算を水平方向と、垂直方向のそれ
ぞれに適用することにより実現されている。勿論、水平
方向と垂直方向との二次元的な補間演算で画素数変換が
実現される場合もあるが、二次元的な補間演算は、コス
トとの兼ね合いから、一般的ではない。ただし、一次元
での構成は容易に二次元に拡張することができる。

【０００６】補間演算とは、原画像には存在しなかった
画素データの値を周辺の画素データを使って求めるもの
である。

【０００７】例えば、図８に示すように、水平方向に原
画素Ｒａ、Ｒｂ、Ｒｃ、Ｒｄが標本化間隔Ｓで並んで配
列されているとする。そして、矢印で指し示す位置Ｑの
画素データを補間により形成するものとする。

【０００８】水平方向に並ぶ近傍の画素データには相関
があるので、位置Ｑの画素データは、周辺に並ぶ画素Ｒ
ｂ、Ｒｃの画素データから求めることができる。すなわ
ち、フィルタ係数をＨ１、Ｈ２とすると、位置Ｑの画素
データは、Ｑ＝Ｈ１×Ｒｂ＋Ｈ２×Ｒｃなる畳み込み演
算により求めることができる。この場合、フィルタのタ
ップ数は、２タップである。

【０００９】ここで、位置Ｑが元信号のサンプルの間隔
内で取りうる位置の数を位相数と呼び、その元信号から
の位置を位相と呼ぶ。図８の例では位置Ｑの位相は３／
８である。

【００１０】一般にディジタル信号処理を行う場合は、
演算コストが多い除算、剰余演算を避けるために位相の
数は２のベキ乗（１６，３２，２５６，…）が選ばれる
が、もちろん、任意の数値でも構わない。

【００１１】ここで、最適な補間演算を行うには、タッ
プ数をいくつにし、フィルタ係数をどのように求めるか
が問題となる。標本化定理によれば、理想的な補間は、
ｓｉｎｃ関数ｈ（ｘ）＝ｓｉｎｃ（ｘ）＝ｓｉｎ（ｘ）／ｘを補間関数として用い、無限時間過去から無限時間将来
まで畳み込み演算すれば良いことになっている。

【００１２】しかしながら、無限時間過去から無限時間
将来までの畳み込み演算は現実的には不可能である。し
たがって、ｓｉｎｃ関数をいかに有限期間の簡単な補間
関数に近似するかというのが現実的な課題となる。タッ
プ数が増加すれば、それに伴って、回路規模が増大す
る。また、フィルタ係数の演算が複雑になると、回路規
模が増大し、フィルタ係数を求める処理が複雑になる。

【００１３】従来より、補間演算用のフィルタとして
は、図９のグラフに示されるCubic 補間の他、最近傍補
間、線形補間が知られている。また、文字情報などを変
換する際には、線形補間を変形した形を適用する方法も
提案されている。図１０Ａ〜図１０Ｃに、位相数を１６
とした時のCubic 補間、線形補間、最近傍補間、文字向
き補間の各位相に対応する係数セットの例を示す。

【００１４】補間演算は、画像データを蓄積するメモ
リ、メモリ制御部とせいぜい数タップ（Cubic 補間で４
タップ）のフィルタにより構成することができる。

【００１５】図１１は、４タップのフィルタの構成を示
すものである。図１１において、隣接する画素のサンプ
リングデータD3、D2、D1、D0と、フィルタ係数C3、C2、
C1、C0とが乗算器１５１、１５２、１５３、１５４にそ
れぞれ供給される。乗算器１５１、１５２、１５３、１
５４で、サンプリングデータD3、D2、D1、D0と、フィル
タ係数C3、C2、C1、C0とがそれぞれ乗算される。乗算器
１５１〜１５４の出力が加算器１５５に供給される。加
算器１５５の出力が丸め演算回路１５６、クリッピング
回路１５７を介して出力される。

【００１６】図１１に示したような補間演算により画素
データを求めて画素数変換を行う画素数変換装置とし
て、従来、図１２に示すような構成の画素数変換装置が
本願出願人により提案されている。

【００１７】図１２に示すように、この画素数変換装置
２０１は、タイミング制御部２１０、プレフィルタ２１
１、縮小変換部２１２、メモリ部２１３、拡大変換部２
１４、コントローラ２１５が設けられる。

【００１８】タイミング制御部２１０は、画像信号源２
２０や画像表示装置２２１からのタイミング信号（垂直
同期信号、水平同期信号、データクロック、イネーブル
信号、インターレース信号の場合はフィールド情報）
と、コントローラ２１５からの制御情報に基づいて、そ
れぞれのブロックに必要なタイミング信号を生成し、各
ブロックに供給している。

【００１９】プレフィルタ２１１は、画像信号の縮小時
に、サンプリングレートを減らすことに伴い、エイリア
シング（折り返し歪み）が発生することを防止するため
に設けられる。このプレフィルタ２１１は、変換の比率
に応じた数タップのディジタルフィルタにより実現され
る。

【００２０】縮小変換部２１２は、入力画像を縮小する
ための補間演算を行うものである。この縮小変換部２１
２は、水平方向縮小変換部２３１と、垂直方向縮小変換
部２３２とからなる。

【００２１】拡大変換部２１４は、入力画像を拡大する
ための補間演算を行うものである。この拡大変換部２１
４は、水平方向拡大変換部２３３と、垂直方向拡大変換
部２３４とからなる。

【００２２】メモリ部２１３は、入力信号系のデータレ
ートから、出力信号系のデータレートへのクロックの乗
り換えを行っている。図中に破線で囲んで示す部分２０
２は、入力クロック系統の部分であり、入力信号のデー
タレートで動作している。破線で囲んで示す部分２０３
は、出力クロック系統の部分であり、出力信号のデータ
レートで動作している。

【００２３】コントローラ２１５は、外部インターフェ
ース（リモコンなどのマンマシンインターフェース、コ
ンピュータなど）２１６から送られてくる情報に基づい
て、画素数変換装置の制御を行う。これは、単純なシー
ケンサであっても良いし、マイコンなどのプログラマブ
ルなデバイスであっても良い。また、タイミング制御部
２１０からのタイミング信号に基づいて、制御を切り替
えることができる。

【００２４】コントローラ２１５で生成される各種制御
情報は、制御バス２１７を通じて、制御バス２１７に接
続される各ブロックに供給される。

【００２５】このような画像処理装置２０１において、
画像信号源２２０からは、入力データが供給されると共
に、入力制御信号が供給される。入力データは画像デー
タであり、テレビチューナー、ビデオ、コンピュータ、
などの画像ソースから直接、または、アナログ信号の場
合には、サンプリング及び量子化によりディジタル化さ
れた信号として供給される。

【００２６】画像信号源２２０からの入力データは、プ
レフィルタ２１１に供給される。プレフィルタ２１１
で、画像信号源２２０から供給される入力データに対し
て水平、垂直独立な一次元のフィルタリングがなされ、
折り返し歪み成分が除去される。このプレフィルタ２１
１の出力が縮小変換部２１２に供給される。

【００２７】なお、拡大処理を行う場合や、十分に帯域
制限されたデータを扱う際には、プレフィルタ２１１で
のフィルタリング処理を行う必要はない。

【００２８】縮小変換部２１２は、水平方向縮小変換部
２３１と垂直方向縮小変換部２３２とからなる。プレフ
ィルタ２１１を介された入力データは、水平方向縮小変
換部２３１に供給される。

【００２９】水平方向縮小変換部２３１で、コントロー
ラ２１５から供給される水平方向縮小比率に応じて、水
平方向の補間演算処理が行われる。

【００３０】水平方向縮小変換部２３１の出力が垂直方
向縮小変換部２３２に供給される。垂直方向縮小変換部
２３２で、コントローラ２１５から供給される垂直方向
縮小比率に応じて、垂直方向の補間演算処理が行われ
る。

【００３１】水平方向縮小変換部２３１で水平方向の補
間演算がなされ、垂直方向縮小変換部２３２で垂直方向
の補間演算がなされたデータは、メモリ部２１３に送ら
れる。

【００３２】水平方向縮小変換部２３１及び垂直方向縮
小変換部２３２は、メモリ部２１３への書き込みイネー
ブル信号を生成している。水平方向縮小変換部２３１及
び垂直方向縮小変換部２３２での補間演算後のデータが
無効な場合は、書き込みイネーブル信号がローとされ
る。この場合には、この書き込みイネーブル信号を参照
して、メモリ部２１３へのデータの書き込みは行なわれ
なくなる。このようにして、データ量を減らして、縮小
処理が実現される。

【００３３】メモリ部２１３は、一般に、メモリ制御
部、ＳＤＲＡＭ（Synchronous DRAM）などの容量の大き
なメモリと、非同期な入出力信号の乗り換えと、データ
を円滑に書き込み、読み出しするために、ＳＤＲＡＭの
ような高速なメモリによるＦＩＦＯ（First-In First-O
ut）メモリにより構成される。メモリ部２１３には、入
力クロック系統により書き込みが行われ、出力クロック
系統により、読み出しが行われる。

【００３４】縮小変換部２１２の出力は、縮小変換部２
１２からのイネーブル信号に従って、メモリ部２１３に
書き込まれる。そして、メモリ部２１３に書き込まれた
データは、拡大変換部２１４からの制御信号に従って、
順次読み出され、拡大変換部２１４に供給される。

【００３５】すなわち、拡大変換部２１４は、タイミン
グ制御部２１０からの制御信号と、コントローラ２１５
から供給される水平方向拡大比率に応じて、メモリ部２
１３に対してデータの読み出し要求信号を送る。メモリ
部２１３は、この読み出しタイミング要求を受け取る
と、メモリ部２１３に蓄積されていたデータを拡大変換
部２１４に順次送っている。

【００３６】拡大変換部２１４は、水平方向拡大変換部
２３３と垂直方向拡大変換部２３４とからなる。メモリ
部２１３の出力データは、水平方向拡大変換部２３３に
供給される。水平方向拡大変換部２３３で、水平方向の
補間演算処理が行われる。

【００３７】水平方向拡大変換部２３３の出力が垂直方
向拡大変換部２３４に供給される。垂直方向拡大変換部
２３４で、コントローラ２１５から供給される垂直方向
拡大比率に応じて、垂直方向の補間演算処理が行われ
る。

【００３８】拡大変換部２１４の出力が画像表示装置２
２１に送られる。画像表示装置２２１は、プラズマディ
スプレイ装置や液晶ディスプレイ装置、又はＣＲＴ等の
ディスプレである。画像表示装置２２１には、画像信号
源２２２からの画像データが設定された比率に応じて拡
大又は縮小されて映し出される。

【００３９】このように、この画素数変換装置２０１で
は、コントローラ２１５からの縮小比率や拡大比率に基
づいて、縮小変換部２１３や拡大変換部２１４で、縮小
や拡大の補間演算が行われ、入力データの拡大や縮小処
理が実現される。また、メモリ部２１３により、入力系
のクロックのデータレートと、出力系のクロックのデー
タレートとの乗せ換えが行われる。これにより、画像デ
ータの拡大、縮小、フォーマットの変換が実現できる。

【００４０】このような画素数変換装置２０１におい
て、画像データの拡大縮小を行う拡大変換部２１４は、
従来、以下のように構成されている。

【００４１】図１３は、図１２に示した画素数変換装置
２０１にける拡大変換部２１４の水平方向拡大変換部２
３３の構成を示すものである。

【００４２】なお、入力データが一系統（例えば、輝度
信号のみ）の場合には、これらの処理を１系統の回路で
行えるが、ＲＧＢやＹＵＶのように三系統データを処理
する場合には、畳み込み計算部２５４と水平データ供給
部２５２については、それぞれ三個ずつに増加される。
このとき、水平係数供給部２５３から供給される係数
や、水平拡大補間制御部２５１から供給される制御情報
については、共通のものを使用しても良い。

【００４３】図１３において、水平拡大補間制御部２５
１には、コントローラ２１５から、バス２１７（図１２
参照）を介して、変換レート値RATE、初期位相INIT、水
平方向のサイズHSIZE のデータが供給される。また、タ
イミング制御部２１０から、水平同期信号HSTART、垂直
有効信号VACT、水平有効信号HACTが供給される。

【００４４】水平拡大補間制御部２５１は、これらのデ
ータに基づいて、水平データ供給部２５２、係数供給部
２５３、メモリ部２１３に対する各種の制御信号やタイ
ミング信号を生成している。

【００４５】水平拡大補間制御部２５１から係数供給部
２５３には、演算イネーブル信号EN＿CH、補間位相値PH
ASE が送られ。

【００４６】水平拡大補間制御部２５１から水平データ
供給部２５２には、演算イネーブル信号EN＿CH、水平開
始パルスST、水平終端パルスEDが供給される。

【００４７】水平拡大補間制御部２５１からメモリ部２
１３には、データホールド信号PM＿PIXHOLD 、遅延水平
同期信号PM＿HSTART、遅延水平有効信号PM＿HACTが供給
される。

【００４８】メモリ部２１３からデータが読み出され
る。この読み出されたデータが水平データ供給部２５２
に入力データINとして入力される。また、メモリ部２１
３からのホールド信号HOLDが供給される。

【００４９】データ供給部２５２は、水平方向に隣接す
るサンプリングデータP1D0、P1D1、P1D2、P1D3を出力す
る。このサンプリングデータP1D0、P1D1、P1D2、P1D3
は、畳み込み計算部２５４に送られる。

【００５０】係数供給部２５３は、補間データの位相に
応じたタップ係数C0、C1、C2、C3（図１０参照）を発生
している。畳み込み計算部２５４には、データ供給部２
５２から水平方向に隣接するサンプリングデータP1D0、
P1D1、P1D2、P1D3が送られると共に、係数供給部２５３
から、タップ係数C0、C1、C2、C3が供給される。畳み込
み計算部２５４で、サンプリングデータP1D0、P1D1、P1
D2、P1D3と、タップ係数C0、C1、C2、C3とにより畳み込
み演算が行われる。この畳み込み演算出力がリサンプリ
ングデータとして出力端子２５６から出力される。

【００５１】図１４は、図１３における水平拡大補間演
算制御部２５１の構成を示すものである。図１４に示す
ように、水平拡大補間演算制御部２５１は、位相・ホー
ルド計算部２６１と、エンド信号計算部２６２と、スタ
ート信号計算部２６３と、遅延計算部２６４と、遅延イ
ネーブル計算部２６５とから構成される。

【００５２】位相・ホールド計算部２６１には、コント
ローラ２１５から、制御バス２１７を通じて、変換レー
ト値RATE、初期位相値INT が供給される。また、タイミ
ング制御部２１０から、水平同期信号HSTART、水平有効
信号HACTが供給される。

【００５３】位相・ホールド計算部２６１で、補間位相
値PHASE 、画像データのホールド要求信号PM＿PIXHOLD
が求められる。

【００５４】ここでは、補間位相数が、2 ＾PBIT（PBIT
が６の場合は、６４位相）のように２のベキ乗で表され
る場合の例について示す。 PHASE ：補間位相値。レジスタとして構成。 PHASE ＿TMP ：補間位相を求めるための変数。 RATE ：変換レート値。 PBIT ：位相値のビット数。 PHASE ＿TMP = HSTART ? INIT ：（HACT ? PHASE ：
（PHASE + RATE））； PHASE = PHASE ＿TMP ［PBIT-1：0 ］； PM＿PIXHOLD = 〜PHASE ＿TMP ［PBIT］；なお、PM＿PIXHOLD 、PHASE 共に、回路やソフトウェア
の都合で、必要に応じて、遅延して供給される。

【００５５】エンド信号計算部２６２には、タイミング
制御部２１０から、水平有効信号HACTが供給されると共
に、コントローラ２１５からバス２１７を介して、水平
方向のサイズHSIZE が供給される。エンド信号計算部２
６２は、この信号から水平有効信号の終端パルスを求
め、これを水平終端パルスEDとして、データ供給部２５
２に供給している。

【００５６】スタート信号計算部２６３には、タイミン
グ制御部２１０から、水平有効信号HACTが供給される。
スタート信号計算部２６３は、この信号から水平有効信
号の開始パルスを求め、これを水平開始パルスSTとし
て、水平データ供給部２５２に供給している。

【００５７】遅延計算部２６４には、タイミング制御部
２１０から、水平同期信号HSTARTが供給される。遅延計
算部２６４は、これを必要に応じて遅延させ、遅延水平
同期信号PM＿HSTARTとしてメモリ部２１３に供給してい
る。

【００５８】遅延イネーブル計算部２６５には、タイミ
ング制御部２１０から、水平有効信号HACTと垂直有効信
号VACTとが供給される。遅延イネーブル計算部２６５
は、水平有効信号HACTと垂直有効信号VACTとから、メモ
リ部２１３への水平有効信号PM＿HACTと、係数供給部へ
の演算イネーブル信号EN＿CHと、データ供給部２５２へ
の演算イネーブル信号EN＿CNを求め、これらを、それぞ
れ、メモリ部２１３、係数供給部２５３、水平データ供
給部２５５に供給している。

【００５９】図１５は、図１３におけるデータ供給部２
５２の構成を示すものである。図１５に示すように、デ
ータ供給部２５２は、遅延素子２７１、２７２、２７
３、２７４と、遅延素子２７１、２７２、２７３、２７
４の前段のセレクタ２７５、２７６、２７７、２７８と
により構成される。

【００６０】セレクタ２７５の「０」側の入力として入
力データINが供給され、「１」側の入力として遅延素子
２７１の出力が供給される。セレクタ２７６の「０」側
の入力として遅延素子２７１の出力が供給され、「１」
側の入力として入力データINが供給される。セレクタ２
７７の「０」側の入力として遅延素子２７２の出力が供
給され、「１」側の入力として入力データINが供給され
る。セレクタ２７８の「０」側の入力として遅延素子２
７３の出力が供給され、「１」側の入力として入力デー
タINが供給される。

【００６１】セレクタ２７５は、水平拡大補間制御部２
５１からの水平終端パルスEDにより切り換えられる。セ
レクタ２７６、２７７、２７８は、水平拡大補間制御部
２５１からの水平開始パルスSTにより切り換えられる。

【００６２】セレクタ２７５〜２７８が「０」側に設定
されているときには、各遅延素子２７１〜２７４によ
り、入力データINが順次遅延され、遅延素子２７１〜２
７４は、入力データINに対するシフトレジスタとして働
く。したがって、遅延素子２７１、２７２、２７３、２
７４の順番に最新のデータが保持される。

【００６３】これらの遅延素子２７１、２７２、２７
３、２７４からの出力は、それぞれ、信号線D3、D2、D
1、D0として出力される。

【００６４】なお、遅延素子２７１〜２７４には、それ
ぞれ、メモリ部２１３からデータホールド信号HOLDが供
給される。このデータホールド信号HOLDが「０」の場合
には、遅延素子２７１〜２７４はシフトレジスタとして
機能し、データホールド信号HOLDが「１」の場合には、
データのシフトが止められる。このシフト・停止の動作
は、メモリ部２１３からのデータの供給と連動して動
く。

【００６５】水平期間のデータの始端では、水平開始パ
ルスSTが「１」になり、セレクタ２７６、２７７、２７
８が「１」側に設定される。このため、遅延素子２７
２、２７３、２７４に入力データINが取り込まれるよう
になる。これにより、データの開始位置でも補間演算結
果の整合性を保つことができる。

【００６６】水平期間のデータの終端では、水平終端パ
ルスEDが「１」になり、セレクタ２７５が「１」側に設
定される。このため、遅延素子２７１に、遅延素子２７
１の出力が取り込まれるようになる。これにより、デー
タの終端でも補間演算結果の整合性を保つことができ
る。

【００６７】図１６は、図１３における係数供給部２５
３の構成を示すものである。図１６に示すように、係数
供給部２５３は、係数生成部３０１から構成される。係
数生成部３０１は、補間位相値PHASE に対応するタップ
係数を発生する。

【００６８】係数生成部３０１には、水平拡大補間制御
部２５１から、イネーブル信号EN＿CHが供給される。係
数生成部３０１は、水平拡大補間制御部２５１から供給
されるイネーブル信号EN＿CHがイネーブルを示す時に、
補間位相値PHASE に基づいて、フィルタ係数C3、C2、C
1、C0が生成される。このフィルタ係数C3、C2、C1、C0
が畳み込み演算部２５４に供給される。

【００６９】係数生成部３０１は、ＲＯＭなどのメモリ
によるテーブル参照で実現しても良いし、関数を適用し
て係数値を生成する形でも構わない。また、補間用係数
の数や生成手段については、仕様に従って、適した構成
を選ぶことができる。

【００７０】次に、図１２に示した画素数変換部２１４
の垂直方向拡大変換部２３４について説明する。

【００７１】図１７は、垂直方向拡大変換回路２３４の
構成を示すものである。図１７に示すように、垂直方向
拡大変換回路２３４は、垂直拡大補間制御部３１１と、
垂直データ供給部３１２と、係数供給部３１４と、畳み
込み計算部３１５とから構成される。

【００７２】垂直拡大補間制御部３１１には、コントロ
ーラ２１５から、バス２１７を介して、変換レート値RA
TE、初期位相INIT、初期出力位相INTO、垂直方向のサイ
ズVSIZE のデータが供給される。また、タイミング制御
部２１０から、垂直同期信号VSTART、水平同期信号HSTA
RT、垂直有効信号VACT、水平有効信号HACTが供給され
る。

【００７３】垂直拡大補間制御部３１１は、これらのデ
ータに基づいて、垂直データ供給部３１２、係数供給部
３１４、メモリ部２１３に対する各種の制御信号やタイ
ミング信号を生成している。

【００７４】垂直拡大補間制御部３１１から係数供給部
３１４には、演算イネーブル信号EN＿CV、補間位相値PH
ASE が送られ。

【００７５】垂直拡大補間制御部３１１から垂直データ
供給部３１２には、演算イネーブル信号EN＿CH、スター
トライン信号ST＿LINE、エンドライン信号END ＿LINE、
データホールド信号HOLDが供給される。

【００７６】垂直拡大補間制御部３５１からメモリ部２
１３には、ラインナンバVM＿LNUMが供給される。

【００７７】メモリ部２１３からは、データが読み出さ
れる。そして、このデータは、水平方向拡大変換部２３
３で、上述したように、水平方向の拡大処理がなされた
後、垂直データ供給部３１１に入力データINとして入力
される。

【００７８】データ供給部３１２は、垂直拡大率に応じ
て、垂直方向に隣接するサンプリングデータD0、D1、D
2、D3を出力する。このサンプリングデータD0、D1、D
2、D3は、畳み込み計算部３１５に送られる。

【００７９】係数供給部３１４は、位相に応じたタップ
係数C0、C1、C2、C3を発生している。このタップ係数C
0、C1、C2、C3が畳み込み計算部３１５に供給される。

【００８０】畳み込み計算部３１５で、サンプリングデ
ータD0、D1、D2、D3と、タップ係数C0、C1、C2、C3とに
より畳み込み演算が行われる。この畳み込み演算出力が
リサンプリングデータとして出力端子３１７から出力さ
れる。

【００８１】

【発明が解決しようとする課題】上述のように、従来の
画素数変換装置２０１では、水平方向拡大変換部２３３
及び垂直方向拡大変換部２３４の処理を、１相のデータ
として処理している。ところが、近年、パソコン信号の
データレートは非常に高速になり、画素数が（１２８０
×１０２４）でフィールド周波数が６０ＨｚのＳＸＧＡ
ではデータレートは１０８ＭＨｚ、画素数が（１６００
×１２００）でフィールド周波数が６０ＨｚのＵＸＧＡ
ではデータレートが１６２ＭＨｚにもなり、データレー
トは１００ＭＨｚを大きく越えている。このため、メモ
リ、ＬＳＩなどを含むハードウェアの設計や、デバイス
間のインターフェースの設計などにおいて、非常に高度
な技術を要する。また、高いデータレートを処理するこ
とが可能なハードウェアを実現できた場合でも、歩留ま
りの低下による生産コストの増加や動作時の消費電力の
増加が問題になる。

【００８２】そこで、高速なデータクロックで供給され
る高解像度画像データを、多相並列化データとして入力
し、多相化された信号として処理することにより、デー
タレートを減らして、拡大補間（画素数増大）を実現す
ることが望まれる。

【００８３】したがって、この発明の目的は、消費電
力、製造時の歩留まりの向上、回路設計の面での速度の
最適化に対する負担の軽減を実現することが可能な画像
変換装置及び方法を提供することにある。

【００８４】

【課題を解決するための手段】この発明は、ディジタル
画像データの画素数を変換する画像変換装置において、
ディジタル画像データをＮ相（Ｎ≧２）のデータとして
入力するデータ入力手段と、画素数変換比率を指定する
パラメータ設定手段と、指定された画素数変換比率に基
づいて、入力されたディジタル画像データの画素数を変
換する画素数変換手段と、画素数変換されたディジタル
画像データをＮ相のデータとして出力するデータ出力手
段とを備えるようにした画像変換装置である。

【００８５】この発明は、ディジタル画像データの画素
数を変換する画像変換方法において、ディジタル画像デ
ータをＮ相（Ｎ≧２）のデータとして入力し、画素数変
換比率を指定し、指定された画素数変換比率に基づい
て、入力されたディジタル画像データの画素数を画素数
変換し、画素数変換されたディジタル画像データをＮ相
のデータとして出力するようにした画像変換方法であ
る。

【００８６】この発明によれば、メモリ部からＮ相でデ
ータを出力させ、水平方向拡大部及び垂直方向拡大変換
部では、Ｎ相のデータを並列的に処理して画像の拡大処
理を行っている。このため、水平方向拡大部及び垂直方
向拡大変換部では、１／Ｎのデータレートで拡大変換の
演算処理を行えば良くなる。

【００８７】これにより、ＳＸＧＡやＵＸＧＡのような
高速のデータレートの場合にも対応できる。また、処理
のデータレートが遅くなるので、消費電力の低減が図れ
ると共に、製造時の歩留まりの向上、回路設計の最適化
に対する負担の軽減を図ることができる。

【００８８】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、この発明が適用
された画素数変換装置の一例を示すものである。

【００８９】図１に示すように、この発明が適用された
画素数変換装置１は、タイミング制御部１０、プレフィ
ルタ１１、縮小変換部１２、メモリ部１３、拡大変換部
１４、コントローラ１５から構成される。

【００９０】タイミング制御部１０は、画像信号源２０
や画像表示装置２１からのタイミング信号（垂直同期信
号、水平同期信号、データクロック、イネーブル信号、
インターレース信号の場合はフィールド情報）と、コン
トローラ１５からの制御情報に基づいて、それぞれのブ
ロックに必要なタイミング信号を生成し、各ブロックに
供給している。

【００９１】プレフィルタ１１は、画像信号の縮小時
に、サンプリングレートを減らすことに伴い、エイリア
シング（折り返し歪み）が発生することを防止するため
に設けられる。このプレフィルタ１１は、変換の比率に
応じた数タップのディジタルフィルタにより実現され
る。

【００９２】縮小変換部１２は、入力画像を縮小するた
めの補間演算を行うものである。この縮小変換部１２
は、水平方向縮小変換部３１と、垂直方向縮小変換部３
２とからなる。

【００９３】拡大変換部１４は、入力画像を拡大するた
めの補間演算を行うものである。この拡大変換部１４
は、水平方向拡大変換部３３と、垂直方向拡大変換部３
４とからなる。

【００９４】メモリ部１３は、入力信号系のデータレー
トから、出力信号系のデータレートへのクロックの乗り
換えを行っている。図中に破線で囲んで示す部分２は、
入力クロック系統の部分であり、入力信号のデータレー
トで動作している。破線で囲んで示す部分３は、出力ク
ロック系統の部分であり、出力信号のデータレートで動
作している。

【００９５】コントローラ１５は、外部インターフェー
ス（リモコンなどのマンマシンインターフェース、コン
ピュータなど）１６から送られてくる情報に基づいて、
画素数変換装置の制御を行う。これは、単純なシーケン
サであっても良いし、マイコンなどのプログラマブルな
デバイスであっても良い。また、タイミング制御部１０
からのタイミング信号に基づいて、制御を切り替えるこ
とができる。

【００９６】コントローラ１５で生成される各種制御情
報は、制御バス１７を通じて、制御バス１７に接続され
る各ブロックに供給される。

【００９７】このような画像処理装置１において、画像
信号源２０からは、入力データが出力されると共に、入
力制御信号が出力される。入力データは画像データであ
り、テレビチューナー、ビデオ、コンピュータ、などの
画像ソースから直接、または、アナログ信号の場合に
は、サンプリング及び量子化によりディジタル化された
信号として供給される。

【００９８】画像信号源２０からの入力データは、プレ
フィルタ１１に供給される。プレフィルタ１１で、画像
信号源２０から供給される入力データに対して水平、垂
直独立な一次元のフィルタリングがなされ、折り返し歪
み成分が除去される。このプレフィルタ１１の出力が縮
小変換部１２に供給される。

【００９９】なお、拡大処理を行う場合や、十分に帯域
制限されたデータを扱う際には、プレフィルタ１１での
フィルタリングを行う必要はない。

【０１００】縮小変換部１２は、水平方向縮小変換部３
１と垂直方向縮小変換部３２とからなる。プレフィルタ
１１を介された入力データは、先ず、水平方向縮小変換
部３１に供給される。

【０１０１】水平方向縮小変換部３１で、コントローラ
１５から供給される水平方向縮小比率に応じて、水平方
向の補間演算処理が行われる。

【０１０２】水平方向縮小変換部３１の出力が垂直方向
縮小変換部３２に供給される。垂直方向縮小変換部３２
で、コントローラ１５から供給される垂直方向縮小比率
に応じて、垂直方向の補間演算処理が行われる。

【０１０３】水平方向縮小変換部３１で水平方向の補間
演算がなされ、垂直方向縮小変換部３２で垂直方向の補
間演算がなされたデータは、メモリ部１３に送られる。

【０１０４】水平方向縮小変換部３１及び垂直方向縮小
変換部３２は、メモリ部１３への書き込みイネーブル信
号を生成している。水平方向縮小変換部３１及び垂直方
向縮小変換部３２での補間演算後のデータが無効な場合
は、書き込みイネーブル信号がローとされる。この場合
には、この書き込みイネーブル信号を参照して、メモリ
部１３へのデータの書き込みは行なわれなくなる。この
ようにして、データ量を減らして、縮小処理が実現され
る。

【０１０５】メモリ部１３は、一般に、メモリ制御部、
ＳＤＲＡＭなどの容量の大きなメモリと、非同期な入出
力信号の乗り換えと、データを円滑に書き込み、読み出
しするために、ＳＤＲＡＭのような高速なメモリによる
ＦＩＦＯメモリにより構成される。メモリ部１３には、
入力クロック系統により書き込みが行われ、出力クロッ
ク系統により、読み出しが行われる。

【０１０６】縮小変換部１２の出力は、縮小変換部１２
からのイネーブル信号に従って、メモリ部１３に書き込
まれる。そして、メモリ部１３に書き込まれたデータ
は、拡大変換部１４からの制御信号に従って、順次読み
出され、拡大変換部１４に供給される。

【０１０７】メモリ部１３から拡大変換部１４には、２
相化されてデータが送られる。このように、２相化して
データを送ると、データレートが半分になり、高速転送
が可能になる。

【０１０８】拡大変換部１４は、水平方向拡大変換部３
３と垂直方向拡大変換部３４とからなる。メモリ部１３
の出力データは、水平方向拡大変換部３３に供給され
る。水平方向拡大変換部３３で、水平方向の補間演算処
理が行われる。

【０１０９】水平方向拡大変換部３３の出力が垂直方向
拡大変換部３４に供給される。垂直方向拡大変換部３４
で、コントローラ１５から供給される垂直方向拡大比率
に応じて、垂直方向の補間演算処理が行われる。

【０１１０】拡大変換部１４の出力が画像表示装置２１
に送られる。画像表示装置２１は、プラズマディスプレ
イ装置や液晶ディスプレイ装置、又はＣＲＴ等のディス
プレである。画素数変換装置２１には、画像信号源２２
からの画像データが設定された倍率に応じた拡大又は縮
小された表示される。

【０１１１】このように、図１に示す画素数変換装置１
では、コントローラ１５からの縮小比率や拡大比率に基
づいて、縮小変換部１３や拡大変換部１４で、縮小や拡
大の補間演算が行われ、入力データの拡大や縮小処理が
実現される。また、メモリ部１３により、入力系のクロ
ックのデータレートと、出力系のクロックのデータレー
トとの乗せ換えが行われる。これにより、画像データの
拡大、縮小、フォーマットの変換が実現できる。

【０１１２】そして、この発明が適用された画像数変換
装置１では、メモリ部１３から読み出すデータを２相化
している。このようにすると、画素数変換処理を行う際
のデータレートが入力されたデータのデータレートの１
／２となる。これにより、ＳＸＧＡやＵＸＧＡのような
高い転送レートの場合にも対応できるようにしている。

【０１１３】図２は、図１１に示す画素数変換装置１に
おける拡大変換部１４の水平方向拡大変換部３３の構成
を示すものである。

【０１１４】なお、入力データが一系統の場合（例え
ば、輝度信号のみ）には、これらの処理を１系統の回路
で行えるが、ＲＧＢやＹＵＶのように三系統データを処
理する場合には、畳み込み計算部５４及び畳み込み計算
部５５と、水平データ供給部５２については、それぞれ
三個ずつに増加される。このとき、係数供給部５３から
供給される係数や、水平拡大補間制御部５１から供給さ
れる制御情報については、共通のものを使用しても良
い。

【０１１５】図２において、水平拡大変換部３３は、水
平拡大補間制御部５１と、水平データ供給部５２と、係
数供給部５３と、畳み込み計算部５４及び５５から構成
される。水平拡大補間制御部５１には、コントローラ１
５から、バス１７を介して（図１参照）、変換レート値
RATE、初期位相INIT、水平方向のサイズHSIZE のデータ
が供給される。また、タイミング制御部１０から、水平
同期信号HSTART、垂直有効信号VACT、水平有効信号HACT
が供給される。

【０１１６】水平拡大補間制御部５１は、これらのデー
タに基づいて、水平データ供給部５２、係数供給部５
３、メモリ部１３に対する各種の制御信号やタイミング
信号を生成している。

【０１１７】水平拡大補間制御部５１から係数供給部５
３には、演算イネーブル信号EN＿CH、１相用補間位相値
PHASE1、２相用補間位相値PHASE2が送られ。

【０１１８】水平拡大補間制御部５１からデータ供給部
５２には、演算イネーブル信号EN＿CH、水平開始パルス
ST、水平終端パルスED、１相用データシフト信号SHIFT
1、２相用データシフト信号SHIFT2、１相用データホー
ルド信号HOLD1 、２相用データホールド信号HOLD2 が供
給される。

【０１１９】水平拡大補間制御部５１からメモリ部１３
には、データホールド信号PM＿PIXHOLD 、遅延水平同期
信号PM＿HSTART、遅延水平有効信号PM＿HACTが供給され
る。

【０１２０】前述したように、メモリ部１３からは、２
相でデータが読み出される。２相でデータを読み出すの
は、高速のデータレートに対応させるためである。この
２相のデータが水平データ供給部５２に入力データIN1
及びIN2 としてそれぞれ入力される。また、メモリ部１
３からのホールド信号HOLDが供給される。

【０１２１】水平データ供給部５２は、この２相のデー
タを入力し、各相での水平方向の補間データを形成でき
るように、２相のデータから水平方向に隣接するデータ
を並べ替え、水平方向に隣接するサンプリングデータを
各相毎に出力する。

【０１２２】１相用の隣接するサンプリングデータP1D
0、P1D1、P1D2、P1D3は、１相用の畳み込み計算部５４
に送られる。２相用の隣接するサンプリングデータP2D
0、P2D1、P2D2、P2D3は、２相用の畳み込み計算部５５
に送られる。

【０１２３】係数供給部５３は、１相用の位相に応じた
タップ係数C0＿1 、C1＿1 、C2＿1、C3＿1 と、２相用
の位相に応じたタップ係数C0＿2 、C1＿2 、C2＿2 、C2
＿2を発生している。

【０１２４】１相用の畳み込み計算部５４には、水平デ
ータ供給部５２から１相用の水平方向に隣接するサンプ
リングデータP1D0、P1D1、P1D2、P1D3が送られると共
に、係数供給部５３から、１相用のタップ係数C0＿1 、
C1＿1 、C2＿1 、C3＿1 が供給される。１相用の畳み込
み計算部５４で、サンプリングデータP1D0、P1D1、P1D
2、P1D3と、タップ係数C0＿1 、C1＿1 、C2＿1 、C3＿1
とにより畳み込み演算が行われる。この畳み込み演算
出力が１相用のリサンプリングデータとして出力端子５
６から出力される。

【０１２５】２相用の畳み込み計算部５５には、水平デ
ータ供給部５２から２相用の水平方向に隣接するサンプ
リングデータP2D0、P2D1、P2D2、P2D3が送られると共
に、係数供給部５３から、１相用のタップ係数C0＿2 、
C1＿2 、C2＿2 、C3＿2 が供給される。２相用の畳み込
み計算部５４で、サンプリングデータP2D0、P2D1、P2D
2、P2D3と、タップ係数C0＿2 、C1＿2 、C2＿2 、C3＿2
とにより畳み込み演算が行われる。この畳み込み演算
出力が２相用のリサンプリングデータとして出力端子５
７から出力される。

【０１２６】図３は、水平方向拡大変換部３３の動作を
示すタイミング図である。図３に示すように、タイミン
グ制御部１０から水平拡大補間制御部５１には、入力さ
れるビデオデータの水平同期信号HSTARTと、このビデオ
データの水平有効期間を示す水平有効信号HAC が供給さ
れる。

【０１２７】水平拡大補間制御部５１で、変換レート値
RATEと、初期位相値INT と、水平方向のサイズHSIZE と
を参照して、図３に示すように、１相用補間位相値PHAS
E1と２相用補間位相値PHASE2と、データホールド信号PM
＿PIXHOLD が発生される。

【０１２８】また、拡大補間処理を行うことによる遅延
を考慮して、水平拡大補間制御部５１からは、遅延水平
同期信号PM＿HSTART、遅延水平有効信号PM＿HACTが出力
される。

【０１２９】メモリ部１３から水平データ供給部５２
は、２相で入力データIN1 及びIN2 が入力される。すな
わち、図５に示すように、１相の入力データIN1 には、
「０」、「２」、「４」、…の順にデータが入力され、
２相の入力IN2 には、「１」、「３」、「５」、…の順
にデータが入力される。

【０１３０】水平データ供給部５２は、この１相の入力
データIN1 と２相の入力データIN2とを、拡大補間演算
が行えるように分配して、１相データP1D0、P1D1、P1D
2、P1D3と、２相データP2D0、P2D1、P2D2、P2D3を出力
する。なお、図５では、１相データP1D1と２相データP2
D1のみ示している。

【０１３１】このように、拡大補間演算が行えるように
データを分配するのに、水平拡大補間制御部５１からの
１相用データシフト信号SHIFT1、２相用データシフト信
号SHIFT2、１相用データホールド信号HOLD1 、２相用デ
ータホールド信号HOLD2 が使われる。

【０１３２】また、水平拡大補間制御部５１から水平デ
ータ供給部５２には、図３に示すように、水平開始パル
スST、水平終端パルスEDが送られる。この水平開始パル
スST、水平終端パルスEDにより、水平期間の開始端や終
端でのデータの整合性が図られる。

【０１３３】一方、係数供給部５３からは、１相用補間
位相値PHASE1と２相用補間位相値PHASE2とに基づいて、
１相用のタップ係数C0＿1 、C1＿1 、C2＿1 、C3＿1 、
と、２相用のタップ係数C0＿2 、C1＿2 、C2＿2 、C3＿
2 とが出力される。なお、図３では、１相用のタップ係
数C1＿1 と２相用のタップ係数C1＿2 のみ示している。

【０１３４】畳み込み計算部５４で、１相データP1D0、
P1D1、P1D2、P1D3と、１相用のタップ係数C0＿1 、C1＿
1 、C2＿1 、C3＿1 との畳み込み演算が行われ、この演
算出力が出力OUT1として出力される。また、畳み込み計
算部５５で、２相データP2D0、P2D1、P2D2、P2D3と、２
相用のタップ係数C0＿2 、C1＿2 、C2＿2 、C3＿2 との
畳み込み演算が行われ、この演算出力が出力OUT2として
出力される。

【０１３５】次に、図２に示す水平方向拡大変換部３３
における水平拡大補間制御部５１の詳細について説明す
る。図４は、図２に示す水平方向拡大変換部３３の水平
拡大補間演算制御部５１の構成を示すものである。

【０１３６】図４に示すように、水平拡大補間演算制御
部５１は、位相・ホールド・シフト計算部６１と、エン
ド信号計算部６２と、スタート信号計算部６３と、遅延
計算部６４と、遅延イネーブル計算部６５とから構成さ
れる。

【０１３７】水平拡大補間演算制御部５１の位相・ホー
ルド・シフト計算部６１には、コントローラ１５から、
制御バス１７（図１参照）を通じて、変換レート値RAT
E、初期位相値INT が供給される。また、タイミング制
御部１０から、水平同期信号HSTART、水平有効信号HACT
が供給される。

【０１３８】位相・ホールド・シフト計算部６１で、１
相用の補間位相値PHASE1、２相用の補間位相値PHASE2、
１相用のデータホールド信号HOLD1 、２相用のデータホ
ールド信号HOLD2 、１相用のデータシフト信号SHIFT1、
２相用のデータシフト信号SHIFT2、画像データのホール
ド要求信号PM＿PIXHOLD が求められる。

【０１３９】求められた１相用の補間位相値PHASE1、２
相用の補間位相値PHASE2は、係数供給部５３に供給され
る。１相用のデータホールド信号HOLD1 、２相用のデー
タホールド信号HOLD2 、１相用のデータシフト信号SHIF
T1、２相用のデータシフト信号SHIFT2は、水平データ供
給部５２に供給される。さらに、画像データのホールド
要求信号PM＿PIXHOLD は、メモリ部１３に供給される。

【０１４０】ここでは、補間位相数が、2 ＾PBIT（PBIT
が６の場合は、６４位相）のように２のベキ乗で表され
る場合の例について示す。

【０１４１】 PHASE 1 ：１相用補間位相値。レジスタとして構成。 PHASE1＿TMP ：１相用補間位相を求めるための変数。 HOLD1 ：１相用ホールド信号。レジスタ。 HOLD1 ＿TMP ：１相用ホールド信号を求めるための変
数。 SHIFT1＿TMP ：１相用シフト信号を求めるための変数。 PHASE 2 ：２相用補間位相値。レジスタとして構成。 PHASE2＿TMP ：２相用補間位相を求めるための変数。 HOLD2 ：２相用ホールド信号。レジスタ。 HOLD2 ＿TMP ：２相用ホールド信号を求めるための変
数。 SHIFT2 ：２相用シフト信号。レジスタ。 SHIFT2＿TMP ：２相用シフト信号を求めるための変数。 INIT＿TMP ：ＦＬＤ信号により選択された初期位相を保
持する変数。 PM＿PIXHOLD ：データホールド信号。レジスタ。 RATE ：変換レート値。 PBIT ：位相値のビット数。

【０１４２】［変数］ INIT＿TMP = FLD ? INIT0 : INIT; PHASE1＿TMP = HSTART ? INIT : (HACT ? PHASE1 : (PH
ASE2 + RATE)); PHASE2＿TMP = HACT ? PHASE2 : (PHASE1 ＿TMP + RAT
E)); PHASE2 = PHASE2 ＿TMP[PBIT-1:0]; HOLD1 ＿TMP = 〜PHASE1＿TMP[PBIT]; HOLD2 ＿TMP = 〜PHASE2＿TMP[PBIT]; SHIFT1＿TMP = HACT ? (SHIFT2 ＾ HOLD1＿TMP) : 0; SHIFT2＿TMP = SHIFT1＿TMP ＾ HOLD2＿TMP;

【０１４３】［レジスタ］ PHASE1 = PHASE1 ＿TMP[PBIT-1:0]; PHASE2 = PHASE2 ＿TMP[PBIT-1:0]; HOLD1 = HOLD1＿TMP; HOLD2 = HOLD2＿TMP; SHIFT1 = SHIFT1 ＿TMP; SHIFT2 = SHIFT2 ＿TMP; PM＿PIXHOLD = (HOLD1＿TMP & 〜SHIFT1＿TMP)＾(HOLD2
＿TMP & 〜SHIFT2＿TMP);

【０１４４】なお、ホールド要求信号PM＿PIXHOLD 、１
相用補間位相値PHASE1、２相用補間位相値PHASE2、１相
データホールドHOLD1 、２相データホールドHOLD2 、１
相データシフトSHIFT1、２相データシフトSHIFT2は全
て、回路やソフトウェアの都合で、必要に応じて、遅延
して供給される。

【０１４５】エンド信号計算部６２には、タイミング制
御部１０から、水平有効信号HACTが供給されると共に、
コントローラ１５からバス１７を介して、水平方向のサ
イズHSIZE が供給される。エンド信号計算部６２は、こ
の信号から水平有効信号の終端パルスを求め、これを水
平終端パルスEDとして、水平データ供給部５２に供給し
ている。

【０１４６】スタート信号計算部６３には、タイミング
制御部１０から、水平有効信号HACTが供給される。スタ
ート信号計算部６３は、この信号から水平有効信号の開
始パルスを求め、これを水平開始パルスSTとして、デー
タ供給部５２に供給している。

【０１４７】遅延計算部６４には、タイミング制御部１
０から、水平同期信号HSTARTが供給される。遅延計算部
６４は、この信号を必要に応じて遅延させ、遅延水平同
期信号PM＿HSTARTとしてメモリ部１３に供給している。

【０１４８】遅延イネーブル計算部６５には、タイミン
グ制御部１０から、水平有効信号HACTと垂直有効信号VA
CTとが供給される。遅延イネーブル計算部６５は、水平
有効信号HACTと垂直有効信号VACTとから、メモリ部１３
への水平有効信号PM＿HACTと、係数供給部への演算イネ
ーブル信号EN＿CHと、データ供給部５２への演算イネー
ブル信号EN＿CNを求め、これらを、それぞれ、メモリ部
１３、係数供給部５３、水平データ供給部５５に供給し
ている。

【０１４９】次に、図２におけるデータ供給部５２につ
いて説明する。図５は、データ供給部５２の構成を示す
ものである。

【０１５０】図５に示すように、データ供給部５２は、
１相用の入力データIN1 に対するシフトレジスタを構成
する遅延素子７１、７２、７３と、遅延素子７１、７
２、７３の前段のセレクタ７４、７５、７６と、２相用
の入力データIN2 に対するシフトレジスタを構成する遅
延素子８１、８２、８３と、遅延素子８１、８２、８３
の前段のセレクタ８４、８５、８６とを有している。

【０１５１】セレクタ７４の「０」側の入力として１相
の入力データIN1 が供給され、「１」側の入力として遅
延素子８１の出力が供給される。セレクタ７５の「０」
側の入力として遅延素子７１の出力が供給され、「１」
側の入力として入力データIN1 とが供給される。セレク
タ７６の「０」側の入力として遅延素子７２の出力が供
給され、「１」側の入力として入力データIN1 とが供給
される。

【０１５２】セレクタ７４は、水平終端パルスEDにより
切り換えれる。セレクタ７５、７６は、水平開始パルス
STにより切り換えられる。

【０１５３】セレクタ８４の「０」側の入力として２相
の入力データIN2 が供給され、「１」側の入力として遅
延素子８１の出力が供給される。セレクタ８５の「０」
側の入力として遅延素子８１の出力が供給され、「１」
側の入力として入力データIN1 とが供給される。セレク
タ８６の「０」側の入力として遅延素子８２の出力が供
給され、「１」側の入力として入力データIN1 とが供給
される。

【０１５４】セレクタ７４〜７５が「０」側に設定され
ているときには、各遅延素子７１〜７３により入力デー
タIN1 が順次遅延され、遅延素子７１〜７３は、１相用
の入力データIN1 に対するシフトレジスタとして働く。

【０１５５】また、セレクタ８１〜８６が「０」側に設
定されているときには、各遅延素子８１〜８３により入
力データIN2 が順次遅延され、遅延素子８１〜８３は、
２相用の入力データIN2 に対するシフトレジスタとして
働く。

【０１５６】１相の入力データIN1 は、「０」、
「２」、「４」、…の順に入力され、遅延素子７１、７
２、７３を介して遅延される。２相の入力データIN2
は、「１」、「３」、「５」、…の順に入力され、遅延
素子８１、８２、８３を介して遅延される。したがっ
て、遅延素子８１、７１、８２、７２、８３、７３の順
番に最新のデータが保持される。

【０１５７】なお、遅延素子７１〜７３及び遅延素子８
１〜８３には、それぞれ、メモリ部１３からデータホー
ルド信号HOLDが供給される。このデータホールド信号HO
LDが「０」の場合には、遅延素子７１〜７３及び遅延素
子８１〜８３はシフトレジスタとして機能し、データホ
ールド信号HOLDが「１」の場合には、データのシフトが
止められる。このシフト・停止の動作は、メモリ部１３
からのデータ供給と連動して動く。

【０１５８】水平期間のデータの始端では、水平開始パ
ルスSTが「１」になり、セレクタ７５、７６、８５、８
６が「１」側に設定される。このため、遅延素子７２、
７３、遅延素子８２、８３に入力データIN1 がそのまま
取り込まれる。これにより、データの開始位置でも補間
演算結果の整合性を保つことができる。

【０１５９】水平期間のデータの終端では、水平終端パ
ルスEDが「１」になり、セレクタ７４、８４が「１」側
に設定される。このため、遅延素子７１、８１に、遅延
素子８１の出力が取り込まれる。これにより、データの
終端でも補間演算結果の整合性を保つことができる。

【０１６０】上述のように、遅延素子８１、７１、８
２、７２、８３、７３には、最新のデータが順に保持さ
れる。これらの遅延素子８１、７１、８２、７２、８
３、７３からの出力は、それぞれ、信号線D5、D4、D3、
D2、D1、D0として、セレクタ９１、９２、９３に供給さ
れる。

【０１６１】セレクタ９１の「０」側の入力には、信号
線D0、D1、D2、D3が供給される。セレクタ９１の「１」
側の入力には、信号線D1、D2、D3、D4が供給される。

【０１６２】セレクタ９１の出力がセレクタ９４の
「０」側の入力に供給される。セレクタ９４の「１」側
には、遅延素子９７の出力が供給される。遅延素子９４
の出力が遅延素子９６に供給される。遅延素子９６か
ら、１相用のサンプリングデータP1D0、P1D1、P1D2、P1
D3が得られる。

【０１６３】セレクタ９２の「０」側の入力には、信号
線D2、D3、D4、D5が供給される。セレクタ９２の「１」
側の入力には、信号線D0、D1、D2、D3が供給される。

【０１６４】セレクタ９３の「０」側の入力には、セレ
クタ９２の出力が供給される。セレクタ９３の「１」側
の入力には、信号線D1、D2、D3、D4が供給される。

【０１６５】セレクタ９５の「０」側の入力には、セレ
クタ９３の出力が供給される。セレクタ９５の「１」側
の入力には、セレクタ９４の出力が供給される。セレク
タ９５の出力が遅延素子９７に供給される。遅延素子９
７から２相用のサンプリングデータP2D0、P2D1、P2D2、
P2D3が得られる。

【０１６６】セレクタ９１は、１相用シフト信号SHIFT1
により切り換えられる。セレクタ９２、９４は、１相用
のホールド信号HOLD1 により切り換えられる。セレクタ
９３は、２相用シフト信号SHIFT2により切り換えられ
る。セレクタ９５は、２相用のホールド信号HOLD2 によ
り切り換えられる。

【０１６７】セレクタ９１〜９５が全て「０」側に設定
されているときには、遅延素子９６には、セレクタ９
１、９４を介して、信号線D0、D1、D2、D3のデータが保
持され、これが１相用のサンプリングデータP1D0、P1D
1、P1D2、P1D3として出力される。また、遅延素子９７
には、セレクタ９２、９３、９５を介して、信号線D2、
D3、D4、D5のデータが保持され、これが２相用のサンプ
リングデータP2D0、P2D1、P2D2、P2D3として出力され
る。

【０１６８】１相用のシフト信号SHIFT1が「１」になる
と、セレクタ９１が「１」側に設定される。このため、
遅延素子９６には、セレクタ９１、９４を介して、信号
線D1、D2、D3、D4のデータが保持されるようになる。

【０１６９】２相用のシフト信号SHIFT2が「１」になる
と、セレクタ９３が「１」側に設定される。このため、
遅延素子９７には、セレクタ９３、９５を介して、信号
線D1、D2、D3、D4のデータが保持されるようになる。

【０１７０】１相用のホールド信号HOLD1 が「１」にな
ると、セレクタ９２が「１」側に設定され、セレクタ９
４が「１」側に設定される。このときには、遅延素子９
７には、セレクタ９２、９３、９５を介して、信号線D
0、D1、D2、D3のデータが保持される。そして、遅延素
子９６には、遅延素子９７の出力がセレクタ９４を介し
て保持されるようになる。

【０１７１】２相用のホールド信号HOLD2 が「１」にな
ると、セレクタ９５が「１」側に設定される。このとき
には、遅延素子９６には、セレクタ９１、セレクタ９４
を介して信号線D0、D1、D2、D3が保持される。そして、
遅延素子９７には、セレクタ９４の出力がセレクタ９５
を介して保持されるようになる。

【０１７２】遅延素子９６からの１相用のサンプリング
データP1D0、P1D1、P1D2、P1D3及び遅延素子９７から２
相用のサンプリングデータP2D0、P2D1、P2D2、P2D3は、
データが畳み込み計算部５４及び５５に４タップのデー
タとして供給される。

【０１７３】このように、セレクタ９１〜９５により、
２相化されたデータを効率よく畳み込み計算部５４、５
５に供給することが可能となる。

【０１７４】次に、水平方向拡大変換部３３における係
数供給部５３について説明する。図６は、図２に示す水
平係数供部５３の構成を示すのである。図６に示すよう
に、係数供給部５３は、係数生成部１０１と、係数生成
部１０２とから構成される。係数生成部１０１は、１相
用補間位相値PHASE1に対応するタップ係数を発生する。
係数生成部１０２は、２相用補間位相値PHASE2に対応す
るタップ係数を発生する。

【０１７５】係数生成部１０１には、水平拡大補間制御
部５１から、イネーブル信号EN＿CHが供給される。係数
生成部１０１で水平拡大補間制御部５１から供給される
イネーブル信号EN＿CHがイネーブルを示す時に、１相用
補間位相値PHASE1に基づいて補間用フィルタ係数C3＿1
、C2＿1 、C1＿1 、C0＿1 が生成される。この補間用
フィルタ係数C3＿1 、C2＿1 、C1＿1 、C0＿1 が畳み込
み計算部５４に供給される。

【０１７６】係数生成部１０２には、水平拡大補間制御
部５１から、イネーブル信号EN＿CHが供給される。係数
生成部１０２は、水平拡大補間制御部５１から供給され
るイネーブル信号EN＿CHがイネーブルを示す時に、２相
用補間位相値PHASE2から、補間用係数C3＿2 、C2＿2 、
C1＿2 、C0＿2 が生成される。この補間用係数C3＿2、C
2＿2 、C1＿2 、C0＿2 が畳み込み計算部５５に供給さ
れる。

【０１７７】係数生成部１０１及び係数生成部１０２
は、ＲＯＭなどのメモリによるテーブル参照で実現して
も良いし、関数を適用して係数値を生成する形でも構わ
ない。また、補間用係数の数や生成手段については、仕
様に従って、適した構成を選ぶことができる。

【０１７８】なお、実際の補間演算回路は、上述の構成
をそのままハードウェアで実現しても良いし、プロセッ
サに搭載するソフトウェアプログラムで手順をソフトウ
ェアで実現しても良い。

【０１７９】次に、図１に示す画素数変換装置１におけ
る垂直方向拡大変換部３４について説明する。図７は、
垂直方向拡大変換部３４の構成を示すものである。図７
に示すように、垂直拡大変換回路３４は、垂直拡大補間
制御部１１１と、垂直データ供給部１１２、１１３と、
係数供給部１１４と畳み込み計算部１１５、１１６とか
ら構成される。図７に示すように、垂直拡大補間制御部
１１１には、コントローラ１５から、バス１７を介し
て、変換レート値RATE、初期位相INIT、初期出力位相IN
TO、垂直方向のサイズVSIZE のデータが供給される。ま
た、タイミング制御部１０から、垂直同期信号VSTART、
水平同期信号HSTART、垂直有効信号VACT、水平有効信号
HACTが供給される。

【０１８０】垂直拡大補間制御部１１１は、これらのデ
ータに基づいて、垂直データ供給部１１２及び１１３、
係数供給部１１４、メモリ部１３に対する各種の制御信
号やタイミング信号を生成している。

【０１８１】垂直拡大補間制御部１１１から係数供給部
１１４には、演算イネーブル信号EN＿CV、補間位相値PH
ASE が送られる。

【０１８２】垂直拡大補間制御部１１１から垂直データ
制御部１１２及び１１３には、演算イネーブル信号EN＿
CH、スタートライン信号ST＿LINE、エンドライン信号EN
D ＿LINE、データホールド信号HOLDが供給される。

【０１８３】垂直拡大補間制御部５１からメモリ部１３
には、ラインナンバVM＿LNUMが供給される。

【０１８４】メモリ部１３からは、２相でデータが読み
出される。そして、このデータは、水平方向拡大変換部
３３で前述したように水平方向の拡大処理がなされた
後、垂直データ供給部１１２及び１１３に入力データIN
1 及びIN2 として入力される。

【０１８５】垂直データ供給部１１２及び１１３は、垂
直拡大率に応じて、１相用及び２相用の垂直方向に隣接
するサンプリングデータを出力する。

【０１８６】１相用のサンプリングデータDA0 、DA1 、
DA2 、DA3 は、１相用の畳み込み計算部１１５に送られ
る。２相用のサンプリングデータDB0 、DB1 、DB2 、DB
3 は、２相用の畳み込み計算部１１６に送られる。

【０１８７】係数供給部１１４は、位相に応じたタップ
係数C0、C1、C2、C3を発生している。このタップ係数C
0、C1、C2、C3が１相用の畳み込み計算部１１５に供給
されると共に、２相用の畳込み計算部１１６に供給され
る。

【０１８８】１相用の畳み込み計算部１１５には、垂直
データ供給部１１２から１相用の垂直方向に隣接するサ
ンプリングデータDA0 、DA1 、DA2 、DA3 が送られると
共に、係数供給部１１４から、タップ係数C0、C1、C2、
C3が供給される。１相用の畳み込み計算部１１５で、サ
ンプリングデータDA0 、DA1 、DA2 、DA3 と、タップ係
数C0、C1、C2、C3とにより畳み込み演算が行われる。こ
の畳み込み演算出力が１相用のリサンプリングデータと
して出力端子１１７から出力される。

【０１８９】２相用の畳み込み計算部１１６には、垂直
データ供給部１１３から２相用の垂直方向に隣接するサ
ンプリングデータDB0 、DB1 、DB2 、DB3 が送られると
共に、係数供給部１１４から、タップ係数C0、C1、C2、
C3が供給される。２相用の畳み込み計算部１１６で、サ
ンプリングデータDB0 、DB1 、DB2 、DB3 と、タップ係
数C0、C1、C2、C3とにより畳み込み演算が行われる。こ
の畳み込み演算出力が２相用のリサンプリングデータと
して出力端子１１８から出力される。

【０１９０】以上説明したように、この発明が適用され
た画素数変換装置では、メモリ部１３から２相でデータ
を出力させ、拡大変換部１４における水平方向拡大部３
１及び垂直方向拡大変換部３２では、２相のデータを並
列的に処理して画像の拡大処理を行っている。このた
め、水平方向拡大部３１及び垂直方向拡大変換部３２で
は、１／２のデータレートで拡大変換の演算処理を行え
ば良くなり、ＳＸＧＡやＵＸＧＡのような高速のデータ
レートの場合にも対応できる。

【０１９１】なお、この例では、データを２相で処理し
ているが、勿論、２相に限られるものではなく、データ
を２以上のＮ相（Ｎは整数）で処理することができる。

【０１９２】

【発明の効果】この発明によれば、メモリ部からＮ相で
データを出力させ、水平方向拡大部及び垂直方向拡大変
換部では、Ｎ相のデータを並列的に処理して画像の拡大
処理を行っている。このため、水平方向拡大部及び垂直
方向拡大変換部では、１／Ｎのデータレートで拡大変換
の演算処理を行えば良くなる。

【０１９３】これにより、ＳＸＧＡやＵＸＧＡのような
高速のデータレートの場合にも対応できる。また、処理
のデータレートが遅くなるので、消費電力の低減が図れ
ると共に、製造時の歩留まりの向上、回路設計の最適化
に対する負担の軽減を図ることができる。

【図面の簡単な説明】

【図１】この発明が適用された画素数変化装置の全体構
成のブロック図である。

【図２】この発明が適用された画素数変化装置における
水平方向拡大変換部の一例のブロック図である。

【図３】この発明が適用された画素数変化装置における
水平方向拡大変換部の説明に用いるタイミング図であ
る。

【図４】この発明が適用された画素数変化装置における
水平方向拡大変換部の水平方向補間制御部の一例のブロ
ック図である。

【図５】この発明が適用された画素数変化装置における
水平方向拡大変換部のデータ供給部の一例のブロック図
である。

【図６】この発明が適用された画素数変化装置における
水平方向拡大変換部の係数供給部の一例のブロック図で
ある。

【図７】この発明が適用された画素数変化装置における
垂直方向拡大変換部の一例のブロック図である。

【図８】補間演算の説明に用いる略線図である。

【図９】補間係数の説明に用いるグラフである。

【図１０】補間係数の説明に用いる略線図である。

【図１１】畳み込み計算の説明に用いるブロック図であ
る。

【図１２】従来の画素数変化装置の全体構成のブロック
図である。

【図１３】従来の画素数変化装置における水平方向拡大
変換部の一例のブロック図である。

【図１４】従来の画素数変化装置における水平方向拡大
変換部の水平方向補間制御部の一例のブロック図であ
る。

【図１５】従来の画素数変化装置における水平方向拡大
変換部のデータ供給部の一例のブロック図である。

【図１６】従来の画素数変化装置における水平方向拡大
変換部の係数供給部の一例のブロック図である。

【図１７】従来の画素数変化装置における垂直方向拡大
変換部の一例のブロック図である。

【符号の説明】

１・・・画素数変換装置，１０・・・タイミング制御
部，１５・・・コントローラ，１２・・・縮小変換部，
１４・・・拡大変換部，３１・・・水平方向縮小変換
部，３２・・・垂直方向縮小変換部，３３・・・水平方
向拡大変換部，３４・・・垂直方向拡大変換部，５１・
・・水平拡大補間演算制御部，５２・・・水平データ供
給部，５３・・・係数供給部，５４，５５・・・畳み込
み計算部，１１１・・・垂直拡大補間制御部，１１２，
１１３・・・垂直データ供給部，１１４・・・係数供給
部，１１５，１１６・・・畳み込み計算部

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０４Ｎ 1/387 １０１Ｈ０４Ｎ 7/01 Ｃ 7/01 Ｇ０９Ｇ 5/00 ５２０ＷＦターム(参考） 5B057 CA08 CA12 CA16 CB08 CB12 CB16 CD06 CE06 CH04 CH09 5C063 AA20 AB03 AC01 BA01 BA08 CA01 CA38 5C076 AA21 AA22 BA06 BB04 BB07 BB13 BB25 CB01 5C080 AA05 AA10 DD21 DD22 DD26 EE19 EE21 JJ02 JJ05 5C082 AA01 AA02 BA12 BA27 BA29 BA41 BC16 CA22 CA33 CA34 CA81 CA84 MM04 MM10

Claims

【特許請求の範囲】

【請求項１】ディジタル画像データの画素数を変換す
る画像変換装置において、ディジタル画像データをＮ相（Ｎ≧２）のデータとして
入力するデータ入力手段と、画素数変換比率を指定するパラメータ設定手段と、上記指定された画素数変換比率に基づいて、上記入力さ
れたディジタル画像データの画素数を変換する画素数変
換手段と、上記画素数変換されたディジタル画像データをＮ相のデ
ータとして出力するデータ出力手段とを備えるようにし
た画像変換装置。
【請求項２】上記画素数変換手段は、ディジタル画像
データの（１／Ｎ）のデータレートで上記Ｎ相のデータ
を並列的に画素数変換するようにした請求項１に記載の
画像変換装置。
【請求項３】上記画素数変換手段は、水平方向画素数
変換手段と垂直方向画素数変換手段とからなり、上記水平方向画素数変換手段は、上記Ｎ相のデータを入力し、上記Ｎ相のデータから水平
方向に隣接するデータを並べ替え、水平方向に隣接する
データ列を各相毎に出力するデータ供給手段と、指定された画素数変換比率に基づいて補間データの位相
情報を各相毎に求め、上記補間データの位相情報を各相
毎に出力する補間制御手段と、上記補間制御手段から各相毎に出力される位相情報に基
づいて、各相毎に係数を発生する係数供給手段と、上記データ供給手段から各相毎に出力される水平方向に
隣接するデータ列と、上記係数供給手段から各相毎に出
力される係数とを畳み込み演算する各相毎の畳み込み計
算手段とを備え、上記各相毎の畳み込み演算手段の出力から各相毎の水平
方向の補間データを得て、Ｎ相のデータを並列的に水平
方向に画素数変換するようにした請求項１に記載の画像
変換装置。
【請求項４】上記データ供給手段は、各相毎に、水平
方向に隣接するデータ列をシフトできるようにし、上記
補間制御手段は、指定された画素数変換比率に基づい
て、上記データ供給手段に対して各相毎にシフト信号を
送るようにした請求項３に記載の画像変換装置。
【請求項５】上記データ供給手段は、各相毎に、水平
方向に隣接するデータ列をホールドできるようにし、上
記補間制御手段は、指定された画素数変換比率に基づい
て、上記データ供給手段に対して各相毎にホールド信号
を送るようにした請求項３に記載の画像変換装置。
【請求項６】上記画素数変換手段は、水平方向画素数
変換手段と垂直方向画素数変換手段とからなり、上記垂直画像変換装置は、各相のデータを入力し、上記各相のデータから垂直方向
に隣接するデータを出力する各相毎のデータ供給手段
と、指定された画素数変換比率に基づいて補間データの位相
情報を求め、上記補間データの位相情報を出力する補間
制御手段と、上記補間制御手段から出力される位相情報に基づいて係
数を発生する係数供給手段と、上記各相毎のデータ供給手段から出力される各相毎の垂
直方向に隣接するデータ列と、上記係数供給手段から出
力される係数とを畳み込み演算する各相毎の畳み込み計
算手段とを備え、上記各相毎の畳み込み演算手段の出力から各相毎の垂直
方向の補間データを得て、Ｎ相のデータを並列的に垂直
方向に画素数変換するようにした請求項３に記載の画像
変換装置。
【請求項７】ディジタル画像データの画素数を変換す
る画像変換方法において、ディジタル画像データをＮ相（Ｎ≧２）のデータとして
入力し、画素数変換比率を指定し、上記指定された画素数変換比率に基づいて、上記入力さ
れたディジタル画像データの画素数を画素数変換し、上記画素数変換されたディジタル画像データをＮ相のデ
ータとして出力するようにした画像変換方法。
【請求項８】上記画素数変換は、水平方向画素数変換
と垂直方向画素数変換とからなり、上記水平方向画素数変換は、上記Ｎ相のデータを入力し、上記Ｎ相のデータから水平
方向に隣接するデータを並べ替え、水平方向に隣接する
データ列を各相毎に出力し、指定された画素数変換比率に基づいて補間データの位相
情報を各相毎に求め、上記補間データの位相情報を各相
毎に出力し、上記各相毎に出力される位相情報に基づいて各相毎に係
数を発生し、上記各相毎に出力される水平方向に隣接するデータ列
と、上記各相毎に出力される係数とを畳み込み演算し、上記各相毎の畳み込み演算出力から各相毎の補間データ
を得て、Ｎ相のデータを並列的に水平方向に画素数変換
するようにした請求項７に記載の画像変換方法。
【請求項９】上記画素数変換は、水平方向画素数変換
と垂直方向画素数変換とからなり、上記垂直方向画素数変換は、各相毎にデータを入力し、各相毎に入力されるデータを
各相毎に垂直方向に画素数変換して出力し、指定された画素数変換比率に基づいて補間データの位相
情報を求め、上記補間データの位相情報を出力し、上記位相情報に基づいて係数を発生し、上記各相毎の垂直方向に隣接するデータ列と、上記係数
とを畳み込み演算する各相毎の畳み込み演算し、上記各相毎の畳み込み演算出力から各相毎の垂直方向の
補間データを得て、Ｎ相のデータを並列的に垂直方向に
画素数変換するようにした垂直画像変換方法。