JPH11283023A

JPH11283023A - 画像拡大縮小装置及び方法

Info

Publication number: JPH11283023A
Application number: JP10100498A
Authority: JP
Inventors: Masaiku Yugami; 昌郁湯上
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1998-03-27
Filing date: 1998-03-27
Publication date: 1999-10-15

Abstract

(57)【要約】【課題】ハードウェア規模の小さな画像拡大縮小装置
を提供する。【解決手段】基本拡大部１１Ａは入力された画像信号
が表す画像を整数倍に拡大する。フィルタ演算部１２は
基本拡大部１１Ａの出力にフィルタリングを施す。メモ
リ部１４は、フィルタ演算部１２の出力の内、必要な信
号のみを書き込んで読み出すことによって、フィルタ演
算部１２の出力を縮小する。制御部１６はこれらの回路
ブロックを制御する。基本拡大部１１Ａによる拡大とメ
モリ部１４による縮小によって、画像を任意に拡大もし
くは縮小する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ハードウェアによ
って画像の拡大もしくは縮小を行う画像拡大縮小装置及
び方法に関する。

【０００２】

【従来の技術】近年になって、テレビジョン受像機にお
いては画像を拡大したり縮小したりして表示することが
行われ、また、テレビジョン信号のみならず、パーソナ
ルコンピュータ信号（以下、パソコン信号）も表示する
ことが行われるようになってきた。さらに、陰極線管を
用いたディスプレイ装置に加え、プラズマディスプレイ
装置（ＰＤＰ）や液晶表示装置（ＬＣＤ）のような非ラ
スタ型の表示パネルを用いたディスプレイ装置（パネル
ディスプレイ）も登場している。このような入力映像フ
ォーマットの多様化や画像表示装置の多様化等に伴っ
て、テレビジョン画像あるいはコンピュータ画像をハー
ドウェアを用いたデジタル信号処理によって拡大縮小す
る画像拡大縮小装置が必須の構成要素となっている。

【０００３】以下、従来の画像拡大縮小装置及び方法に
ついて詳細に説明する。理解を容易にするため、まず、
画像の拡大装置の一般的構成とその動作、画像の縮小装
置の一般的構成とその動作を説明し、その後、拡大縮小
装置及び方法について説明することとする。

【０００４】図１４は画像の拡大装置の一般的構成を示
している。図１４において、メモリ部１には、拡大の対
象とされている画面の画像信号である入力信号が入力さ
れ、一時的に保存される。メモリ部１には、書き込みク
ロックWCK と、読み出しクロックRCK と、書き込み制御
信号WCTLと、読み出し制御信号RCTLとが入力され、入力
信号のメモリ部１への書き込み及び読み出しが制御され
る。なお、書き込み制御信号WCTLは、書き込みリセット
信号や書き込みイネーブル信号を含み、読み出し制御信
号RCTLは、読み出しリセット信号や読み出しイネーブル
信号を含む。

【０００５】メモリ部１からは拡大率に応じて逐次複数
回同一画素が読み出され、演算部２に入力される。演算
部２は補間フィルタを備え、拡大率に応じて補間フィル
タ演算を行って、拡大された画像信号を出力する。

【０００６】この図１４に示す拡大装置による処理を、
周波数スペクトルを用い、一例として４／３倍に拡大す
る場合について説明する。メモリ部１において、入力信
号のサンプリング周波数を本来のドットクロック（ピク
セルクロック）ｆｓから一旦４倍の４ｆｓにアップレー
ト（オーバーサンプル）する。この際には、実際のデー
タ間に０を挿入する。このときのスペクトルは図１５
（Ａ）に示すようになる。

【０００７】そして、不要成分であるｆｓ／２〜７ｆｓ
／２を除去するため、演算部２において、図１５（Ｂ）
に太実線で示すようなフィルタリングを施す。その結
果、図１５（Ｃ）に示すような帯域が残り、さらに画素
を１／３に間引いてリサンプルすると、図１５（Ｄ）に
示すような４／３倍に拡大した画像を得ることができ
る。

【０００８】実際には、アップレートの際に０を挿入し
た後にフィルタリングを施すのではなく、演算部２にお
ける補間フィルタ演算の際にフィルタ係数と０とを乗算
する手間を省くため、以下のような処理をする。図１６
において、（Ａ）は元の信号のデータ列Ｄ0 ，Ｄ1 ，Ｄ
2 ，Ｄ3 …を示し、（Ｂ）は０挿入して４倍にアップレ
ートしたデータ列Ａ-2，Ａ-1，Ａ０，Ａ1 ，Ａ2 ，Ａ3
…を示している。なお、図１６（Ａ），（Ｂ）におい
て、黒丸は実データ、白丸は０データである。

【０００９】演算部２におけるフィルタ係数列を（ｈ-
8，ｈ-7，ｈ-6，ｈ-5，ｈ-4，ｈ-3，ｈ-1，ｈ0 ，ｈ1
，ｈ2 ，ｈ3 ，ｈ4 ，ｈ5 ，ｈ6 ，ｈ7 ，ｈ8 ）とす
ると、演算部２からのフィルタリング出力Ｙ（ｎ）（ｎ
＝０，１，２，３…）は図１６（Ｃ）に示すようにな
る。図１６（Ｃ）に示すフィルタリング出力Ｙ（ｎ）の
内、下線を付した項以外は０データにフィルタ係数をか
けたものであるので、０となる。即ち、０挿入する前の
データ列Ｄ0 ，Ｄ1 ，Ｄ2 ，Ｄ3 …に対して４位相おき
に巡回するよう補間フィルタの係数列を順次選択して演
算すれば、図１５における処理と等価となる。従って、
図１４中の演算部２では、実際にはこのような処理を行
う。

【００１０】ところで、図１４中のメモリ部１として
は、データの書き込み順にデータを読み出す、いわゆる
ＦＩＦＯメモリを用いることが多い。メモリ部１は次の
ように制御される。図１７（Ａ）はメモリ部１に書き込
んだ画面、図１７（Ｂ）はメモリ部１から読み出した画
面を模式的に表している。４／３倍の拡大の場合には、
入力３に対して出力４の画素を作る必要があるため、図
１７（Ｂ）に示す読み出し開始後４度目，８度目，１２
度目…の読み出し位置Ｖ１，Ｖ２，Ｖ３…とＨ１，Ｈ
２，Ｈ３…では、データを読み出すアドレスの更新を止
める必要がある。

【００１１】このことを図１８を用いてさらに説明す
る。図１８において、（Ａ）は元の信号のデータ列Ｄ0
，Ｄ1 ，Ｄ2 ，Ｄ3 …を示し、（Ｂ）は０挿入して４
倍にアップレートしたデータ列Ａ-2，Ａ-1，Ａ０，Ａ1
，Ａ2 ，Ａ3 …を示している。また、（Ｃ）はフィル
タリング出力Ｙ-2，Ｙ-1，Ｙ0 ，Ｙ1 ，Ｙ2 …を示し、
（Ｄ）は間引き（リサンプル）後のデータＺ0 ，Ｚ1 ，
Ｚ2 ，Ｚ3 …を示している。ここでも、黒丸は実デー
タ、白丸は０データである。

【００１２】図１８において、（Ａ）におけるデータＤ
３と（Ｄ）におけるデータＺ４は同一であるから、
（Ｄ）におけるデータＺ３の時点で（Ａ）におけるデー
タのアドレスの更新を止めておくことが必要である。ア
ドレスの更新を止めると、同一のデータが再度出力され
る。なお、メモリ部１からの読み出し開始位置はメモリ
部１への読み出しリセット動作によって決まる。演算部
２における補間フィルタは、このようにしてメモリ部１
より読み出されたデータに対し、補間フィルタ演算を行
う。

【００１３】以上のようにして、図１４に示す拡大装置
によって画像が拡大される。なお、演算分２における補
間フィルタのタップ係数等は、ハードウェア規模、拡大
率、必要とされる画質等に応じて適宜選択される。

【００１４】図１９は画像の縮小装置の一般的構成を示
している。図１９において、プリフィルタ部３には、縮
小の対象とされている画面の画像信号である入力信号が
入力される。プリフィルタ部３は、縮小による信号の折
り返しを防ぐ帯域制限を行うためのものである。プリフ
ィルタ部３の出力はメモリ部４に入力される。メモリ部
４には、書き込みクロックWCK と、読み出しクロックRC
K と、書き込み制御信号WCTLと、読み出し制御信号RCTL
とが入力され、プリフィルタ部３の出力信号のメモリ部
４への書き込み及び読み出しが制御される。

【００１５】この図１９に示す縮小装置による処理を、
周波数スペクトルを用い、一例として５／６倍に縮小す
る場合について説明する。図２０において、（Ａ）は原
信号のスペクトル、（Ｂ）はプリフィルタ部３によるフ
ィルタリング、（Ｃ）はメモリ部４の出力信号である縮
小後のスペクトルを示している。

【００１６】図１９による縮小装置による縮小処理は、
間引きのみを行うため、プリフィルタ部３によってフィ
ルタリングを施さないと、原信号のスペクトルが重なり
合い、折り返しとして認知されてしまう。また、間引い
た画素はなくなるため、文字等の高域信号情報が欠落し
てしまう。これを防ぐため、図２０（Ｂ）に太実線で示
すようなフィルタリングを施し、折り返し領域にまたが
る高域情報を抑圧すると共に、高域信号成分を低域側へ
と分散する。プリフィルタ部３においては、縮小率に応
じて遮断周波数点をシフトできれば理想的である。しか
し、ある程度の折り返し等を許容すれば数種類のフィル
タで済ませる場合がほとんどである。

【００１７】そして、プリフィルタ部３の出力信号の
内、不要な間引く画素をメモリ部４に書き込まないよ
う、必要な画素のみを書き込むように、書き込み制御信
号WCTLによってメモリ部４に対するデータの書き込みを
制御する。メモリ部４よりデータを読み出す際には、読
み出し制御信号RCTLによってデータを連続的に読み出す
ようにする。これによって、図２０（Ｃ）に示すような
５／６倍に縮小した画像を得ることができる。

【００１８】従来の画像拡大縮小装置は、図２１に示す
ように構成される。この図２１に示す画像拡大縮小装置
１００は、図１９に示す縮小装置と図１４に示す拡大装
置を合わせて構成となっている。図１９に示す縮小装置
におけるメモリ部４と図１４に示す拡大装置におけるメ
モリ部１とは共用化することができるので、ここでは、
メモリ部１を用いている。このように、従来の画像拡大
縮小装置１００は、プリフィルタ部３，メモリ部１，演
算部２を縦続接続した構成となっている。入力信号がア
ナログ信号であれば、入力信号はＡ／Ｄ変換器によって
デジタル信号に変換された後、画像拡大縮小装置１００
に入力される。

【００１９】図２１において、画像を拡大する場合に
は、メモリ部１及び演算部２によって上記のような拡大
処理がなされる。場合によっては、プリフィルタ部３及
びメモリ部１によって上記のような縮小処理がなされた
後、メモリ部１及び演算部２によって上記のような拡大
処理がなされる。また、画像を縮小する場合には、プリ
フィルタ部３及びメモリ部１によって上記のような縮小
処理がなされる。

【００２０】この図２１に示す拡大縮小装置１００によ
る拡大縮小の際の周波数スペクトルを図２２に示す。図
２２において、（Ａ）は原信号である入力信号のスペク
トル、（Ｂ）は拡大処理を行った際のスペクトル、
（Ｃ）は理想的プリフィルタ処理により縮小処理を行っ
た際のスペクトルを示している。図２２（Ａ）に示す信
号をＫ倍に拡大すると、図２２（Ｂ）に示すようにスペ
クトルが変化する。図２２（Ａ）に示す信号を１／Ｋ倍
に縮小すると、図２２（Ｃ）に示すようにスペクトルが
変化する。

【００２１】

【発明が解決しようとする課題】このような従来の画像
拡大縮小装置１００は、ＬＳＩ化を考慮すると、大きな
問題点を有している。例えばパソコン信号等はピクセル
クロック１４０ＭＨｚ程度に及ぶため、通常７０ＭＨｚ
程度が限度であるデバイス間（例えば、Ａ／Ｄ変換器と
画像拡大縮小装置１００のＬＳＩとの間）のインターフ
ェースをそのまま用いることは困難である。

【００２２】そこで、一般的には次のような処理を施
し、データレートを下げるようにしている。図２３に示
すように、入力信号のデータ列Ｄ0 ，Ｄ1 ，Ｄ2 ，Ｄ3
…をマルチプレクサ５に入力し、データを２相に展開す
る。即ち、マルチプレクサ５にはハイ，ローを繰り返す
パルス状の選択信号が入力され、この選択信号によっ
て、データ列Ｄ0 ，Ｄ1 ，Ｄ2 ，Ｄ3 …をデータ列Ｄ0
，Ｄ2 ，Ｄ4 …からなる出力Ａと、データ列Ｄ1 ，Ｄ3
，Ｄ5 …からなる出力Ｂとに２相化する。この２相化
したデータを図２１に示すような画像拡大縮小装置１０
０のプリフィルタ部３に入力する。このとき、プリフィ
ルタ部３の内部構成は、２相化した信号に合わせた構成
とする。なお、マルチプレクサ５はＡ／Ｄ変換器に内蔵
されることもある。

【００２３】このようにすると、デバイス間のクロック
レートが半減し、そのデバイス間のインターフェースを
そのまま用いることが可能となるが、さらに他の問題点
がある。上記のメモリ部１として用いるＦＩＦＯメモリ
の動作周波数は高々４０ＭＨｚが限界であるので、メモ
リ部１の入力段で、さらに図２３のような構成を用いて
データを２相化しなければならない。即ち、メモリ部１
の入出力段では４相となる。また、ＦＩＦＯメモリの容
量の都合によって、メモリ部１を複数のＦＩＦＯメモリ
で構成する場合にも、データを多相化しなければならな
い。

【００２４】図２１に示す画像拡大縮小装置１００自
体、ハードウェア規模が大きく、さらに上記のようにし
てデータを多相化すると、ますますハードウェア規模が
大きくなる。従って、従来の画像拡大縮小装置１００で
は、ハードウェア規模を小さくして、安価に実現するこ
とが難しい。

【００２５】さらに、図２１に示す画像拡大縮小装置１
００を、図２４に示すように、プリフィルタ部３と演算
部２とを１つのＬＳＩで構成した場合を考える。ここで
は、メモリ部１を４つＦＩＦＯメモリで構成した場合に
ついて示す。Ｒ，Ｇ，Ｂ３チャンネルで８ビットである
とすると、プリフィルタ部３の入力では、８ビット×３
チャンネル×２相＝４８ビット、メモリ部１の入出力で
は、８ビット×３チャンネル×４相×２＝１９２ビッ
ト、演算部２の出力では、８ビット×３チャンネル×２
相＝４８ビットで、合計２８８本のピンが必要となる。
他の入出力のピンを加えると、図２４に示すようなＬＳ
Ｉを構成すると、ピン数は３００を越えてしまう。する
と、非常に高価なＬＳＩパッケージを使用せざるを得
ず、装置全体の大幅なコストアップにつながる。

【００２６】メモリ部１をＬＳＩに内蔵すれば、ピン数
を大幅に少なくすることはできるが、現状の技術では、
パソコンのＳＸＧＡクラスの画面容量である３２Ｍビッ
ト分のＦＩＦＯメモリと大規模ロジック（プリフィルタ
部３と演算部２）とを混在できるには至っていない。従
って、従来においては、低いクロックレートに制限する
か、Ｒ，Ｇ，Ｂ別々のＬＳＩとして作成するしかなかっ
た。

【００２７】さらにまた、次のような問題点もある。図
２５に示すように、ＰＤＰやＬＣＤ等の非ラスタ型の表
示パネル３０２を用いたパネルディスプレイ３００で
は、メモリ部１と同様のメモリ部３０１（フレームバッ
ファ）を表示パネル３０２の前段に備えることが必須で
ある。この種のパネルディスプレイ３００に、図２１に
示すような画像拡大縮小装置１００を設けると、メモリ
部３０１の前段に画像拡大縮小装置１００を設けること
になる。この構成では、画像拡大縮小装置１００内のメ
モリ部１とパネルディスプレイ３００のメモリ部３０１
とは共用化できず、それぞれに大容量のフレームバッフ
ァを持たなければならない。従って、コストが高くなっ
てしまう。

【００２８】本発明はこのような問題点に鑑みなされた
ものであり、本発明の目的は、ハードウェア規模の小さ
な画像拡大縮小装置及び方法を提供することである。本
発明の他の目的は、ＬＳＩ化した際のピン数が少なく、
安価なＬＳＩとすることができる画像拡大縮小装置及び
方法を提供することである。本発明のさらに他の目的
は、非ラスタ型の表示パネルを用いたディスプレイ装置
のメモリ部（フレームバッファ）を画像の拡大縮小処理
のためのメモリ部として用いることができる画像拡大縮
小装置及び方法を提供することである。

【００２９】

【課題を解決するための手段】本発明は、上述した従来
の技術の課題を解決するため、（１）画像を整数倍に拡大して出力する基本拡大部と、
前記基本拡大部の出力にフィルタリングを施して出力す
るフィルタ演算部と、前記フィルタ演算部の出力の内、
必要な信号のみを書き込んで読み出すことによって、前
記フィルタ演算部の出力を縮小して出力するメモリ部
と、前記フィルタ演算部と前記メモリ部とを制御する制
御部とを設けて構成したことを特徴とする画像拡大縮小
装置を提供する。（２）画像信号を複数の相に分配する分配部と、前記分
配部の出力にフィルタリングを施して出力するフィルタ
演算部と、前記フィルタ演算部の出力の内、必要な信号
のみを書き込んで読み出すことによって、前記フィルタ
演算部の出力を縮小して出力するメモリ部と、前記フィ
ルタ演算部と前記メモリ部とを制御する制御部とを設け
て構成したことを特徴とする画像拡大縮小装置を提供す
る。（３）非ラスタ型の表示パネルと、この表示パネルの前
段に設けられ、前記表示パネルに表示する画像信号を書
き込んだ後に読み出して前記表示パネルに入力するフレ
ームバッファとを備えたディスプレイ装置に用いる画像
拡大縮小装置において、前記フレームバッファを前記画
像拡大縮小装置の前記メモリ部として用いたことを特徴
とする画像拡大縮小装置を提供する。（４）画像を整数倍に拡大する基本拡大ステップと、前
記基本拡大ステップの出力にフィルタリングを施すこと
によって、不要成分を除去するフィルタ演算ステップ
と、前記フィルタ演算ステップの出力を縮小する縮小ス
テップとを含むことを特徴とする画像拡大縮小方法を提
供する。（５）画像信号を複数の相に分配する分配ステップと、
前記分配ステップの出力にフィルタリングを施すことに
よって、不要成分を除去するフィルタ演算ステップと、
前記フィルタ演算ステップの出力を縮小する縮小ステッ
プと、前記フィルタ演算ステップの後段もしくは前記縮
小ステップの後段の少なくとも一方で前記複数の相を合
成する合成ステップとを含むことを特徴とする画像拡大
縮小方法を提供する。

【００３０】

【発明の実施の形態】以下、本発明の画像拡大縮小装置
及び方法について、添付図面を参照して説明する。図１
は本発明の画像拡大縮小装置の基本的構成の第１実施例
を示すブロック図、図２は本発明の画像拡大縮小装置の
基本的構成の第２実施例を示すブロック図、図３は図１
中の基本拡大部１１の動作を説明するための図、図４は
図１中の基本拡大部１１の動作を説明するための周波数
スペクトルを示す図、図５は図１中の演算部１０の具体
的構成を示すブロック図、図６は図２中の演算部１０の
具体的構成を示すブロック図、図７は図６の動作を説明
するための図、図８は図１，図２中のメモリ部１４の具
体的構成を示すブロック図、図９は図８の動作を説明す
るためのタイミング図、図１０は図２中の演算部１０を
２次元的に拡大した場合の具体的構成を示すブロック
図、図１１は図２中の演算部１０を２次元的に拡大した
場合の他の具体的構成を示すブロック図、図１２は図
１，図２中のメモリ部１４及びメモリ出力合成部１５の
具体的構成を示すブロック図、図１３は本発明の画像拡
大縮小装置を非ラスタ型の表示パネルを用いたディスプ
レイ装置に設けた場合の構成を示すブロック図である。

【００３１】まず、図１，図２を用いて本発明の画像拡
大縮小装置の基本的構成について説明する。図１，図２
において、演算部１０には、拡大もしくは縮小の対象と
されている画面の画像信号である入力信号が入力され
る。図１の構成では、演算部１０は、基本拡大部１１Ａ
とフィルタ演算部１２とよりなる。図２の構成では、演
算部１０は、フィルタ入力分配部１１Ｂとフィルタ演算
部１２とよりなる。演算部１０の出力はメモリ入力分配
／合成部１３に入力される。メモリ入力分配／合成部１
３は、後段のメモリ部１４の形態に合わせて、演算部１
０の出力を分配もしくは合成し、メモリ部１４に入力す
る。従って、メモリ入力分配／合成部１３は必要に応じ
て設けるものであり、削除される場合もある。

【００３２】メモリ部１４の出力はメモリ出力合成部１
５に入力されて合成され、出力される。このメモリ出力
合成部１５も必要に応じて設けるものであり、削除され
る場合もある。これら演算部１０〜メモリ出力合成部１
５は制御部１６によって制御される。制御部１６には、
水平同期信号，垂直同期信号，拡大縮小率設定値が入力
され、これらを基にして演算部１０〜メモリ出力合成部
１５に各種の制御信号に供給する。演算部１０〜制御部
１６にはクロックが供給されるが、ここではクロックの
図示を省略している。図１，図２に示す本発明の画像拡
大縮小装置の全体を画像拡大縮小装置２００と称するこ
ととする。本発明の画像拡大縮小方法は、図１，図２に
示す構成によって実現される。

【００３３】ここで、図１中の演算部１０における基本
拡大部１１Ａの動作について説明する。本発明の特徴の
１つは、入力されたデータを、まず、例えば２倍のよう
に整数倍することである。入力されたデータが図３
（Ａ）の場合、この入力データをそのまま２度繰り返す
と、図３（Ｂ）に示すような入力データを２倍にしたデ
ータを仮想的に生成することができる。本発明の特徴の
他の１つは、このようにして整数倍した後に、縮小処理
のみを行うことである。これによって、その整数倍以下
の任意の拡大縮小画像を得ることができる。演算部１０
の後段の縮小処理を行う構成及び動作については後に詳
述する。

【００３４】基本拡大部１１Ａによる動作を周波数スペ
クトルを用いてさらに説明する。図３（Ａ）に示すデー
タの周波数スペクトルは図４（Ａ）の如くである。図３
（Ａ）に示すデータを２度繰り返すと、その周波数スペ
クトルは図４（Ｂ）のようになる。また、図３（Ａ）に
示すデータを４度繰り返すと、その周波数スペクトルは
図４（Ｃ）のようになる。これらの作用は、ｎ度繰り返
すとしてｎ−１次ホールドのスペクトルとして知られて
いる。この図４（Ｂ），（Ｃ）のようにデータをｎ度繰
り返すと、図４（Ａ）に示す元のデータと比較して、高
域は減衰するが、ｆｓ／２（ｆｓはピクセルクロック）
において帯域制限された周波数スペクトルとなる。

【００３５】基本拡大部１１Ａの出力が供給されるフィ
ルタ演算部１２では、図１９，図２１におけるプリフィ
ルタ部３と同様のフィルタリング、即ち、図１４で説明
したようなフィルタリングを施す。従って、図４
（Ｂ），（Ｃ）のようにｆｓ／２において帯域制限され
た信号は、フィルタ演算部１２においてフィルタリング
を施す上で有利な状態となっている。

【００３６】ここで、基本拡大部１１Ａとフィルタ演算
部１２とよりなる演算部１０の詳細な構成の一例を図５
に示し、その動作を説明する。なお、ここでは、基本拡
大部１１Ａはデータを２倍する例について示している。
図５において、入力されたデータは１画素遅延素子９に
入力される。１画素遅延素子９はＤフリップフロップで
構成することができ、入力データを一旦ラッチして出力
するためのものである。１画素遅延素子９にはピクセル
クロックであるクロック１が入力されており、入力デー
タはこのクロック１によって１クロック（１画素分）遅
延される。

【００３７】１画素遅延素子９の出力は基本拡大部１１
Ａを構成する１画素遅延素子１１１に入力される。１画
素遅延素子１１１はＤフリップフロップで構成すること
ができる。１画素遅延素子１１１にはクロック１の２倍
の周波数のクロック２が入力されているので、１画素遅
延素子９の出力は図３（Ｂ）のように１画素遅延素子１
１１によって２倍とされる。

【００３８】１画素遅延素子１１１の出力はフィルタ演
算部１２に入力される。フィルタ演算部１２は、１画素
遅延素子１２１〜１２８と、乗算器１２１１〜１２１９
と、加算器１２２０とを備えて構成されている。１画素
遅延素子１２１〜１２８はＤフリップフロップで構成す
ることができる。これら１画素遅延素子１２１〜１２８
にはクロック２が入力されている。１画素遅延素子１１
１の出力は１画素遅延素子１２１に入力され、１画素遅
延素子１２１〜１２８によって順次遅延される。１画素
遅延素子１１１の出力データをＤＤ（ｎ-4）とし、１画
素遅延素子１２１〜１２８の出力データをそれぞれ、Ｄ
Ｄ（ｎ-3），ＤＤ（ｎ-2），ＤＤ（ｎ-1），ＤＤ
（ｎ），ＤＤ（ｎ+1），ＤＤ（ｎ+2），ＤＤ（ｎ+3），
ＤＤ（ｎ+4）とする。

【００３９】１画素遅延素子１１１，１２１〜１２８の
出力データＤＤ（ｎ-4）〜ＤＤ（ｎ+4）は、それぞれ、
ｈ（ｎ）（−４≦ｎ≦４）なるフィルタ係数を乗算する
乗算器１２１１〜１２１９に入力される。乗算器１２１
１〜１２１９は、それぞれ、出力データＤＤ（ｎ-4）〜
ＤＤ（ｎ+4）にフィルタ係数ｈ-4〜ｈ4 を乗じる。な
お、乗算器１２１１〜１２１９は制御部１６により係数
設定がなされ、拡大縮小率に応じて最適な係数が設定さ
れるようになっている。

【００４０】加算器１２２０は乗算器１２１１〜１２１
９の出力を加算し、図２０（Ｂ）に示すのと同様のフィ
ルタリングを施した信号Ｆ（ｎ）を出力する。このよう
に構成されるフィルタ演算部１２は、折り返しを防ぐた
め不要成分を除去すると共に、場合によっては、画質を
補正するため、画素を補間することもある。どの程度不
要成分を除去するのか、あるいは、どのように画質を補
正するかは、適宜に設定すればよい。従って、フィルタ
演算部１２の構成やフィルタリングの仕方は本実施例に
限定されることはなく、適宜に設定すればよい。

【００４１】この信号Ｆ（ｎ）は後段のメモリ部１４に
入力される。このとき、信号Ｆ（ｎ）のデータレートや
メモリ部１４の動作周波数もしくは容量との関係で、メ
モリ部１４を複数のＦＩＦＯメモリで構成する場合に
は、信号Ｆ（ｎ）をメモリ入力分配／合成部１３によっ
て分配する。この場合、メモリ入力分配／合成部１３は
図２３に示すようなマルチプレクサ５を用いることがで
きる。メモリ部１４を１つのＦＩＦＯメモリで構成する
場合には、メモリ入力分配／合成部１３は特に必要な
い。

【００４２】ところで、上記の例では基本拡大部１１Ａ
はデータを２倍したが、３倍や４倍等の他の整数倍であ
ってもよい。但し、あまり大きな倍数とする必要はな
い。フィルタ演算部１２における処理を容易にするに
は、２のｎ乗（ｎ＝１，２…）であることが好ましい。
従って、２倍が最も好ましく、次に４倍が好ましい。

【００４３】次に、図２中の演算部１０におけるフィル
タ入力分配部１１Ｂとフィルタ演算部１２の詳細な構成
の一例を図６に示し、その動作を説明する。この図６に
示す構成は、演算部１０をピクセルクロックである１系
統のクロックによって動作させるようにしたものであ
る。フィルタ入力分配部１１Ｂは、基本拡大部１１Ａの
ようにデータを２倍にするのではなく、データを２相に
分配してフィルタ演算部１２に入力することによって、
基本拡大部１１Ａによる処理と実質的に等価な処理を行
うようにしたものである。

【００４４】フィルタ入力分配部１１Ｂによって入力さ
れたデータを複数の相に分配すると、フィルタ演算部１
２の構成は、その相の数に応じたものとする必要があ
る。逆に言えば、フィルタ入力分配部１１Ｂはフィルタ
演算部１２の構成に応じて入力データを分配することに
なる。従って、基本拡大部１１Ａを設けた場合とフィル
タ入力分配部１１Ｂを設けた場合とでは、フィルタ演算
部１２の具体的な構成は相違する。

【００４５】図６において、フィルタ入力分配部１１Ｂ
は、１画素遅延素子１１２〜１１５を備えて構成されて
いる。これら１画素遅延素子１１２〜１１５はＤフリッ
プフロップで構成することができ、ピクセルクロックで
あるクロック１が入力されている。

【００４６】入力されたデータは１画素遅延素子１１２
に入力され、１画素遅延素子１１２〜１１５によって順
次遅延される。入力データをＤ（ｎ-2）とし、１画素遅
延素子１１２〜１１５の出力データをそれぞれ、Ｄ（ｎ
-1），Ｄ（ｎ），Ｄ（ｎ+1），Ｄ（ｎ+2）とする。これ
らデータＤ（ｎ-2）〜Ｄ（ｎ+2）はそれぞれ適宜に分配
され、フィルタ演算部１２に入力される。

【００４７】この図６の例では、フィルタ演算部１２
は、第１，第２の乗算部１２３０，１２４０と、第１，
第２の加算器１２５１，１２５２とを備えて構成されて
いる。第１の乗算部１２３０は、ｈ（ｎ）（−４≦ｎ≦
４）なるフィルタ係数を乗算する乗算器１２３１〜１２
３９より構成され、第２の乗算部１２４０も、ｈ（ｎ）
（−４≦ｎ≦４）なるフィルタ係数を乗算する乗算器１
２４１〜１２４９より構成される。

【００４８】乗算器１２３１〜１２３９はそれぞれ、デ
ータＤ（ｎ-2），Ｄ（ｎ-2），Ｄ（ｎ-1），Ｄ（ｎ-
1），Ｄ（ｎ+1），Ｄ（ｎ+1），Ｄ（ｎ+2）にフィルタ
係数ｈ-4〜ｈ4 を乗じる。乗算器１２４１〜１２４９は
それぞれ、データＤ（ｎ-2），Ｄ（ｎ-1），Ｄ（ｎ-
1），Ｄ（ｎ+1），Ｄ（ｎ+1），Ｄ（ｎ+2），Ｄ（ｎ+
2）にフィルタ係数ｈ-4〜ｈ4 を乗じる。なお、乗算器
１２３１〜１２３９，１２４１〜１２４９は制御部１６
により係数設定がなされ、拡大縮小率に応じて最適な係
数が設定されるようになっている。

【００４９】加算器１２５１は乗算器１２３１〜１２３
９の出力を加算し、信号Ｆ（2n）を出力する。加算器１
２５２は乗算器１２４１〜１２４９の出力を加算し、信
号Ｆ（2n+1）を出力する。これらの信号Ｆ（2n），Ｆ
（2n+1）はセレクタ１３０に入力される。セレクタ１３
０には制御部１６より選択信号が入力され、この選択信
号に応じて信号Ｆ（2n），Ｆ（2n+1）を選択的に出力す
ることによって、図２０（Ｂ）に示すのと同様のフィル
タリングを施した信号Ｆ（ｎ）を出力する。

【００５０】このセレクタ１３０は、フィルタ演算部１
２の２つの出力である信号Ｆ（2n），Ｆ（2n+1）を合成
するものであり、メモリ入力分配／合成部１３に相当す
る。このように、フィルタ演算部１２の出力を合成する
場合には、メモリ入力分配／合成部１３としてはセレク
タ１３０を用いることができる。

【００５１】この図６に示す演算部１０の動作について
図７を用いて説明する。図７において、（Ａ）は入力デ
ータ（ここでは、Ｄ（ｎ））、（Ｂ）は加算器１２５１
の出力信号Ｆ（2n）、（Ｃ）は加算器１２５２の出力信
号Ｆ（2n+1）、（Ｄ）はセレクタ１３０の出力信号Ｆ
（ｎ）を示している。セレクタ１３０によって加算器１
２５１の出力信号Ｆ（2n）と加算器１２５２の出力信号
Ｆ（2n+1）とを交互に切り換えることにより、図７
（Ｄ）に示すような信号Ｆ（ｎ）を出力する。なお、フ
ィルタ演算部１２の構成やフィルタリングの仕方は本実
施例に限定されることはなく、適宜に設定すればよい。

【００５２】このように、フィルタ入力分配部１１Ｂを
用いた構成では、フィルタ入力分配部１１Ｂによって複
数の相に分配してフィルタ演算部１２以降の処理をし、
後にその複数の相を合成して元の１相に戻すと、基本拡
大部１１Ａによって整数倍したものと等価な状態とな
る。即ち、図６の構成では、セレクタ１３０によって合
成した時点で、基本拡大部１１Ａによって２倍にして処
理した信号と実質的に等価となる。セレクタ１３０では
２相の信号を合成せず、例えば、メモリ部１４の出力段
にて２相の信号を合成した場合には、その出力段で２相
の信号を合成した時点で、基本拡大部１１Ａによって２
倍にして処理した信号と実質的に等価となる。

【００５３】図６に示す例では、セレクタ１３０によっ
て加算器１２５１の出力信号Ｆ（2n）と加算器１２５２
の出力信号Ｆ（2n+1）とを合成したが、加算器１２５
１，１２５２からのデータの読み出しのイネーブル，デ
ィスイネーブルを両者が互いに逆となるように交互に切
り換えると、セレクタ１３０による合成と全く等価とな
る。加算器１２５１，１２５２の読み出しをこのように
制御すると、セレクタ１３０を削除することができる。
このような場合でも、加算器１２５１，１２５２の読み
出し制御によって加算器１２５１の出力と加算器１２５
２の出力とを合成していることになる。メモリ入力分配
／合成部１３には、セレクタ１３０のような独立した回
路ブロックが含まれるだけでなく、見掛上、回路ブロッ
クは存在しないが、動作の制御によって等価な信号を生
成している場合も含むものである。

【００５４】この図６に示す構成では、演算部１０に供
給するクロックは１系統（クロック１）であるので、ク
ロックレートの一元化や低速化が可能となる。セレクタ
１３０にはクロック２が必要となるが、セレクタ１３０
は構成及び動作が簡単であるので、クロック２を用いて
も問題とはならない。これに対し、演算部１０は構成及
び動作が複雑であるため、演算部１０にクロック２を用
いることは好ましくない。従って、この図６に示す構成
の方が、図５に示す構成よりも好ましい実施形態である
と言うことができる。

【００５５】図６の例では、図５の基本拡大部１１Ａに
よるデータの２倍化と等価な信号を得るため、フィルタ
演算部１２は、第１の乗算部１２３０と第１の加算器１
２５１とによる系と、第２の乗算部１２４０と第２の加
算器１２５２とによる系の２系統（２相）となってい
る。データの４倍化と等価な信号を得る場合には、乗算
部と加算器とによる系は４系統（４相）とすればよい。

【００５６】以上のようにして整数倍もしくは複数の相
に分配され、フィルタリングが施された信号は、図１，
図２中のメモリ部１４に入力される。このメモリ部１４
において、拡大縮小率に応じて画素が間引かれる。メモ
リ部１４による画素の間引き処理（即ち、縮小処理）
は、メモリ部１４にデータを書き込まないことによって
実現する。演算部１０による整数倍処理（拡大処理）と
メモリ部１４による縮小処理とによって、目的とする任
意の拡大率もしくは縮小率の拡大縮小を施した画像を得
る。

【００５７】次に、メモリ部１４の構成について説明す
る。メモリ部１４は、図８に示すように、ＦＩＦＯメモ
リ１４０により構成される。ＦＩＦＯメモリ１４０に
は、演算部１０（もしくはメモリ分配／合成部１３）の
出力である書き込みデータDINが入力される。また、Ｆ
ＩＦＯメモリ１４０には、書き込みリセット信号WRST
と、書き込みイネーブル信号WEN と、書き込みクロック
WCK と、読み出しリセット信号RRSTと、読み出しイネー
ブル信号REN と、読み出しクロックRCK が入力される。

【００５８】ＦＩＦＯメモリ１４０に書き込みリセット
信号WRSTを入力すると、ＦＩＦＯメモリ１４０の０番地
にリセット時のデータが書き込まれる。書き込みイネー
ブル信号WEN を入力すれば、ＦＩＦＯメモリ１４０のデ
ータを書き込むべき番地（アドレス）は自動的に書き込
みクロックWCK が１サイクル進むに従って１増加してい
く。書き込みイネーブル信号WEN を停止すると、ＦＩＦ
Ｏメモリ１４０の書き込みアドレスの増加は停止し、書
き込みイネーブル信号WEN を再び入力すると書き込みア
ドレスは再び増加する。このようにして、書き込みデー
タDIN はＦＩＦＯメモリ１４０に書き込まれる。

【００５９】一方、読み出し側においては、読み出しリ
セット信号RRSTを入力した後、読み出しイネーブル信号
REN を入力すれば、ＦＩＦＯメモリ１４０に書き込まれ
たデータが、読み出しクロックRCK が１サイクル進むに
従って連続的に読み出される。読み出されたデータは、
読み出しデータDOUTとして出力される。なお、読み出し
クロックRCK は書き込みクロックWCK と同期している必
要はない。

【００６０】以上のようにして、書き込みイネーブル信
号WEN を適宜に制御することにより、ＦＩＦＯメモリ１
４０に、拡大縮小率（より正しくは、メモリ部１４にお
ける縮小率）に応じて書き込みデータDIN を間引いて書
き込み、その後、書き込んだデータを連続的に読み出す
ことによって読み出しデータDOUTを生成すると、演算部
１０の出力を縮小することができる。

【００６１】ここで、ＦＩＦＯメモリ１４０の動作を図
９に示すタイミング図を用いてさらに説明する。図９に
おいて、（Ａ）は書き込みクロックWCK 、（Ｂ）は書き
込みリセット信号WRST、（Ｃ）は書き込みイネーブル信
号WEN 、（Ｄ）は書き込みデータDIN 、（Ｅ）は読み出
しクロックRCK 、（Ｆ）は読み出しリセット信号RRST、
（Ｇ）は読み出しイネーブル信号REN 、（Ｈ）は読み出
しデータDOUTを示している。ここでは、ＦＩＦＯメモリ
１４０によってデータを１／２に縮小する場合の動作を
示している。

【００６２】図９（Ｃ）に示すように、書き込みイネー
ブル信号WEN は図９（Ｄ）に示す書き込みデータDIN の
１データ周期で交番している。これによって、書き込み
データDIN のデータＤ０，Ｄ１，Ｄ２，Ｄ３…は１デー
タ置きに、この例では、データＤ０，Ｄ２，Ｄ４，Ｄ６
…がＦＩＦＯメモリ１４０に書き込まれる。そして、こ
の書き込んだデータＤ０，Ｄ２，Ｄ４，Ｄ６…を連続的
に読み出すことによって、図９（Ｈ）に示す１／２に縮
小した読み出しデータDOUTを得ることができる。

【００６３】以上の説明では、演算部１０によって実質
的もしくは等価的に２倍の拡大処理をし、メモリ部１４
のＦＩＦＯメモリ１４０によって１／２の縮小処理をし
ているので、総合倍率は１となる。これは説明を簡略化
するためである。演算部１０による整数倍の倍率（拡大
率）やメモリ部１４による縮小率を適宜に設定すること
により、任意の拡大縮小率でデータを拡大縮小すること
ができる。

【００６４】ところで、実際の画像の拡大縮小は、図１
７で説明したように、通常、画面全体として行われる。
即ち、画像は水平方向及び垂直方向に拡大縮小される。
今までの説明では、本発明の基本的構成と動作を理解す
るため、画像を水平方向のみ拡大縮小する場合について
示した。以下、画像を水平方向及び垂直方向に画面全体
として拡大縮小する実施例について説明する。

【００６５】図１０は、演算部１０において画像を水平
方向及び垂直方向に２次元的に拡大する構成の一例を示
している。この図１０に示す構成は、図６の構成を２次
元的に発展させたものである。ここでも、水平方向及び
垂直方向共に等価的に２倍に拡大する例を示している。
図１０において、演算部１０は、垂直方向のフィルタ入
力分配部１１ＢＶと垂直方向のフィルタ演算部１２Ｖ、
及び、水平方向のフィルタ入力分配部１１ＢＨと水平方
向のフィルタ演算部１２Ｈとを備え、これらフィルタ入
力分配部１１ＢＶ，フィルタ演算部１２Ｖ，フィルタ入
力分配部１１ＢＨ，フィルタ演算部１２Ｈを縦続接続し
た構成となっている。

【００６６】フィルタ入力分配部１１ＢＶは、１水平期
間（１Ｈ）の遅延素子（以下、１Ｈ遅延素子）１１６〜
１１９備えて構成されている。これら１Ｈ遅延素子１１
６〜１１９はラインメモリで構成することができる。入
力されたデータは１Ｈ遅延素子１１６に入力され、１Ｈ
遅延素子１１６〜１１９によって順次遅延される。入力
データをＤV0とし、１Ｈ遅延素子１１６〜１１９の出力
データをそれぞれ、ＤV1，ＤV2，ＤV3，ＤV4とすると、
これらのデータＤV0〜ＤV4はそれぞれ図６と同様に分配
され、フィルタ演算部１２Ｖに入力される。なお、図１
０では簡略化のため、１Ｈ遅延素子１１６〜１１９の出
力を１本の信号線のみで示している。フィルタ演算部１
２Ｖは、図６におけるフィルタ演算部１２と同様、フィ
ルタ係数を乗算する乗算器とこの乗算器の出力を加算す
る加算器とを備えて構成され、フィルタ入力分配部１１
ＢＶの出力にフィルタリングを施す。

【００６７】フィルタ演算部１２Ｖのここでは図示して
いない乗算器には、メモリ制御部１６により係数設定が
なされ、拡大縮小率に応じて最適な係数が設定されるよ
うになっている。なお、ここでは図示を省略している
が、フィルタ入力分配部１１ＢＶの出力は、図６におけ
るセレクタ１３０のようなメモリ入力分配／合成部１３
によって１系統の信号とされ、後段のフィルタ入力分配
部１１ＢＨに入力されている。

【００６８】フィルタ入力分配部１１ＢＨとフィルタ演
算部１２Ｈは、図６で説明した構成と同一であり、その
動作も図７で説明した通りである。但し、ここでは、入
力データをＨV0としている。また、図１０では簡略化の
ため、１画素遅延素子１１２〜１１５の出力を１本の信
号線のみで示している。

【００６９】フィルタ演算部１２Ｈのここでは図示して
いない乗算器（図６に示す乗算部１２３０，１２４０）
には、メモリ制御部１６により係数設定がなされ、拡大
縮小率に応じて最適な係数が設定されるようになってい
る。なお、ここでは図示を省略しているが、フィルタ入
力分配部１１ＢＨの出力は、図６におけるセレクタ１３
０のようなメモリ入力分配／合成部１３によって１系統
の信号とされ、後段のメモリ部１４（ここでは図示せ
ず）に入力される。なお、図１０では、回路各部に供給
するクロックは、図示を省略している。

【００７０】このようにして、画像を水平方向及び垂直
方向に等価的に拡大し、図２０（Ｂ）と同様のフィルタ
リングを水平方向及び垂直方向共に施すことができる。
演算部１０の出力はメモリ部１４に入力され、前述の原
理によって、垂直方向ではラインが間引かれ、水平方向
では画素が間引かれることによって縮小される。演算部
１０による２次元的な拡大処理とメモリ部１４による２
次元的な縮小処理とによって、目的とする拡大率もしく
は縮小率の拡大縮小を施した画像を得る。なお、図１０
の構成においては、演算部１０は垂直，水平の順で処理
をしているが、水平，垂直の順で処理をしてもよい。

【００７１】図１１は、演算部１０において画像を水平
方向及び垂直方向に２次元的に拡大する構成の他の例を
示している。この図１１に示す構成も、図６の構成を２
次元的に発展させたものである。ここでも、水平方向及
び垂直方向共に等価的に２倍に拡大する例を示してい
る。図１１において、演算部１０は、垂直方向のフィル
タ入力分配部１１ＢＶと垂直方向のフィルタ演算部１２
Ｖ、及び、水平方向のフィルタ入力分配部１１BH1，１
１BH2 と水平方向のフィルタ演算部１２Ｈ１，１２Ｈ２
とを備える。水平方向の処理がフィルタ入力分配部１１
ＢＨ１，フィルタ演算部１２Ｈ１とフィルタ入力分配部
１１ＢＨ２，フィルタ演算部１２Ｈ２の２相になってい
る。

【００７２】フィルタ入力分配部１１ＢＶとフィルタ演
算部１２Ｖは、図１０と同一である。但し、ここでは、
フィルタ演算部１２Ｖの出力段には、図６におけるセレ
クタ１３０のようなメモリ入力分配／合成部１３を設け
ず、フィルタ演算部１２Ｖの２相の信号をそのまま出力
している。従って、水平方向の処理が２相となってい
る。

【００７３】フィルタ演算部１２Ｖの一方の出力データ
をＨV0とし、他方の出力データをＨV1とすると、データ
ＨV0はフィルタ入力分配部１１BH1 に入力され、データ
ＨV1はフィルタ入力分配部１１BH2 に入力される。これ
らのデータＨV0，ＨV1はそれぞれ図６と同様に分配さ
れ、フィルタ演算部１２Ｈ１，１２Ｈ２に入力される。
ここでも簡略化のため、１画素遅延素子１１２〜１１５
の出力を１本の信号線のみで示している。フィルタ入力
分配部１１BH1 ，１１BH2 は水平方向に等価的に２倍の
拡大処理をし、フィルタ演算部１２Ｈ１，１２Ｈ２はフ
ィルタ入力分配部１１BH1 ，１１BH2 の出力にフィルタ
リングを施す。

【００７４】フィルタ演算部１２Ｈ１の２系統の出力信
号ＦＨ00，ＦＨ01はセレクタ１３１に入力され、１系統
の信号に合成される。フィルタ演算部１２Ｈ２の２系統
の出力信号ＦＨ10，ＦＨ11はセレクタ１３２に入力さ
れ、１系統の信号に合成される。これらセレクタ１３
１，１３２はメモリ入力分配／合成部１３である。フィ
ルタ演算部１２Ｈ１，１２Ｈ２の合計４系統の信号をメ
モリ入力分配／合成部１３によって２系統にしているの
は、後述するように、この実施例では、後段のメモリ部
１４を２つのＦＩＦＯメモリによって構成しているから
である。

【００７５】メモリ入力分配／合成部１３を設けるか否
か、また、メモリ入力分配／合成部１３を設けた場合で
も、メモリ入力分配／合成部１３によって演算部１０の
出力を分配するか合成するかは、後段のメモリ部１４の
形態に応じて決定される。即ち、演算部１０の出力を何
相にするかは、メモリ部１４がいくつのＦＩＦＯメモリ
によって構成されているかによって決まる。例えば、メ
モリ部１４が１つのＦＩＦＯメモリで構成される場合に
は、演算部１０の出力を１相とし、メモリ部１４が２つ
のＦＩＦＯメモリで構成される場合には、演算部１０の
出力を２相とする。

【００７６】図１１の場合、仮に、後段のメモリ部１４
が４つのＦＩＦＯメモリで構成されていれば、セレクタ
１３１，１３２を削除することができるし、メモリ部１
４がさらに多数のＦＩＦＯメモリで構成されていれば、
図２３に示すようなマルチプレクサ５を用いて演算部１
０の出力を分配すればよい。このように、メモリ部１４
の形態に応じて演算部１０の出力を分配したり合成した
りするのが、メモリ入力分配／合成部１３の役割であ
る。

【００７７】このようにして、画像を水平方向及び垂直
方向に等価的に拡大し、フィルタリングを水平方向及び
垂直方向共に施すことができる。この図１１の構成で
も、演算部１０は垂直，水平の順で処理をしているが、
水平，垂直の順で処理をしてもよい。

【００７８】本実施例では、メモリ部１４は、図１２に
示すように２つのＦＩＦＯメモリ１４１，１４２によっ
て構成されている。図１１中のセレクタ１３１，１３２
の出力はそれぞれ図１２中のＦＩＦＯメモリ１４１，１
４２にそれぞれ入力１，２として入力される。ＦＩＦＯ
メモリ１４１，１４２は、図８で説明したように、拡大
縮小率（より正しくは、メモリ部１４における縮小率）
に応じて入力信号（入力１，２）を間引いて書き込み、
その後、書き込んだデータを連続的に読み出すことによ
って、演算部１０の出力を縮小する。なお、ここでは、
書き込みリセット信号WRSTと、書き込みイネーブル信号
WEN と、書き込みクロックWCK と、読み出しリセット信
号RRSTの図示を省略している。また、ＦＩＦＯメモリ１
４１，１４２への入力１，２は図８中の書き込みデータ
DIN に相当する。

【００７９】このＦＩＦＯメモリ１４１，１４２によっ
て、垂直方向ではラインが間引かれ、水平方向では画素
が間引かれることによって、演算部１０の出力が縮小さ
れる。ＦＩＦＯメモリ１４１，１４２の出力のままで
は、データが垂直方向に２相に分かれているので、これ
を１相にしなければならない。そこで、ＦＩＦＯメモリ
１４１，１４２の出力はセレクタ１５０に入力される。
セレクタ１５０はＦＩＦＯメモリ１４１，１４２の出力
を合成して１系統（１相）の信号にするものであり、図
１，図２中のメモリ出力合成部１５に相当する。

【００８０】セレクタ１５０には、制御部１６より読み
出しライン選択信号ＬSEL が入力され、このライン選択
信号ＬSEL に応じてＦＩＦＯメモリ１４１，１４２の出
力を選択的に出力する。ライン選択信号ＬSEL は、２相
となっているＦＩＦＯメモリ１４１，１４２の出力を正
しく選択して正しい出力画像を得るために必要である。

【００８１】この図１２に示す例では、セレクタ１５０
によってＦＩＦＯメモリ１４１，１４２の出力を合成し
たが、図１２中に破線で示すように、ライン選択信号Ｌ
SELを読み出しイネーブル信号REN としてＦＩＦＯメモ
リ１４１，１４２に入力することによって、ＦＩＦＯメ
モリ１４１，１４２の読み出しのイネーブル，ディスイ
ネーブルを両者が互いに逆となるように交互に切り換え
ると、セレクタ１５０による合成と全く等価となる。こ
のように制御すると、セレクタ１５０を削除することが
できる。

【００８２】このような場合でも、ＦＩＦＯメモリ１４
１，１４２の読み出し制御によってＦＩＦＯメモリ１４
１，１４２の出力を合成していることになる。メモリ出
力合成部１５には、セレクタ１５０のような独立した回
路ブロックが含まれるだけでなく、見掛上、回路ブロッ
クは存在しないが、動作の制御によって等価な信号を生
成している場合も含むものである。

【００８３】以上のようにして、図１１及び図１２との
構成により、目的とする任意の拡大率もしくは縮小率の
拡大縮小を施した画像を得ることができる。

【００８４】本発明の画像拡大縮小装置２００をＰＤＰ
やＬＣＤ等の表示パネル３０２を用いたパネルディスプ
レイ３００に設けた場合には、図１３に示すように、画
像拡大縮小装置２００内のメモリ部１４とパネルディス
プレイ３００のメモリ部（フレームバッファ）３０１と
を共用化することができる。図１３においては、本発明
の画像拡大縮小装置２００の必須の構成要素である基本
拡大部１１Ａもしくはフィルタ入力分配部１１Ｂ，フィ
ルタ演算部１２，メモリ部１４（３０１）のみを図示し
ている。

【００８５】従来においては、図２５のように、メモリ
部３０１の前段には、演算部２が必要であったので、メ
モリ１とメモリ部３０１とを共用化できなかったが、本
発明では、フィルタ演算部１２がメモリ部１４の前段に
あるので、メモリ部１４とメモリ部３０１とを共用化す
ることが可能である。

【００８６】先にも説明したように、非ラスタ型の表示
パネル３０２を用いたパネルディスプレイ３００では、
陰極線管を用いた画像表示装置と異なり、表示パネル３
０２に表示すべき画像信号を一旦書き込んだ後、表示パ
ネル３０２の表示速度に応じて読み出すメモリ部３０１
を設けることが必須である。本発明の画像拡大縮小装置
２００によれば、そのフレームバッファを拡大縮小処理
のフレームバッファとして用いることができるため、大
容量のフレームバッファは１つでよく、画像の拡大縮小
機能を備えたパネルディスプレイ３００を安価に提供す
ることが可能となる。

【００８７】ここで、本発明の画像拡大縮小装置２００
をＬＳＩで構成した場合を考える。図１，図２中のメモ
リ部１４はパネルディスプレイ３００のメモリ部３０１
と共用化され、また、メモリ入力分配／合成部１３やメ
モリ出力合成部１５は前述のように見掛上回路ブロック
としては削除することができるので、ＬＳＩとするの
は、演算部１０と制御部１６のみである。

【００８８】図２４と比較するため、メモリ部１４を４
つＦＩＦＯメモリで構成したとすると、演算部１０の入
力では、８ビット×３チャンネル×２相＝４８ビット、
演算部１０の出力では、８ビット×３チャンネル×２相
＝４８ビットで、合計９６本のピンとなる。制御部１６
のピンを加えても、１００本を越える程度である。即
ち、図２４におけるメモリ１の入出力に要する１９２本
のピンを削減することが可能となる。

【００８９】従って、本発明の画像拡大縮小装置２００
をＬＳＩ化した際のピン数は従来の画像拡大縮小装置１
００と比較して各段に少なく、安価なＬＳＩとすること
ができる。

【００９０】本発明の画像拡大縮小装置２００では、ハ
ードウェア規模が小さいので、たとえ入力信号のデータ
レートが高くて、画像拡大縮小装置２００の入力時点で
データを多相化していても、問題とならない。特に、フ
ィルタ入力分配部１１Ｂを備えた図２に示す構成では、
拡大縮小の一連の処理自体が複数の相によってなされる
ので、データレートの高い画像信号を処理するのに都合
のよい構成となっている。

【００９１】本発明は以上説明した本実施例に限定され
ることはなく、本発明の要旨を逸脱しない範囲において
種々変更可能である。本実施例では、画像拡大縮小装置
２００の入力信号をＲ，Ｇ，Ｂの３原色信号としたが、
輝度信号及び色差信号であってもよい。また、水平方向
の拡大縮小率と垂直方向の拡大縮小率は同一でなくても
よい。また、「拡大縮小装置」とは画像信号を拡大もし
くは縮小する装置を意味するものであり、画像信号を拡
大するだけでも、画像信号を縮小するだけでも、「拡大
縮小装置」に含まれることは当然である。

【００９２】なお、本発明に関連する公知技術として
は、例えば、特開平５−４０８２６号公報，特開平５−
２３３７９５号公報，特開平７−１４３３３２号公報，
特開平９−３７０７２号公報に記載のものがある。これ
らの公報には、データを拡大した後に縮小（もしくはそ
の逆）する技術が記載されているが、こられには、いず
れも、本発明の要旨たる構成は記載されていない。

【００９３】

【発明の効果】以上詳細に説明したように、本発明の画
像拡大縮小装置及び方法は、画像を整数倍に拡大して出
力する基本拡大部（基本拡大ステップ）もしくは画像信
号を複数の相に分配する分配部（分配ステップ）と、基
本拡大部もしくは分配部の出力にフィルタリングを施す
フィルタ演算部（フィルタ演算ステップ）と、フィルタ
演算部の出力の内、必要な信号のみを書き込んで読み出
すことによって、フィルタ演算部の出力を縮小して出力
するメモリ部（縮小ステップ）とをこの順で設けて構成
したので、ハードウェア規模が小さく、ＬＳＩ化した際
のピン数が少なく、安価なＬＳＩとすることができる。
また、非ラスタ型の表示パネルを用いたディスプレイ装
置のメモリ部（フレームバッファ）を画像の拡大縮小処
理のためのメモリ部として用いることができる。

【図面の簡単な説明】

【図１】本発明の基本的構成の第１実施例を示すブロッ
ク図である。

【図２】本発明の基本的構成の第２実施例を示すブロッ
ク図である。

【図３】図１中の基本拡大部１１の動作を説明するため
の図である。

【図４】図１中の基本拡大部１１の動作を説明するため
の周波数スペクトルを示す図である。

【図５】図１中の演算部１０の具体的構成を示すブロッ
ク図である。

【図６】図２中の演算部１０の具体的構成を示すブロッ
ク図である。

【図７】図６の動作を説明するための図である。

【図８】図１，図２中のメモリ部１４の具体的構成を示
すブロック図である。

【図９】図８の動作を説明するためのタイミング図であ
る。

【図１０】図２中の演算部１０を２次元的に拡大した場
合の具体的構成を示すブロック図である。

【図１１】図２中の演算部１０を２次元的に拡大した場
合の他の具体的構成を示すブロック図である。

【図１２】図１，図２中のメモリ部１４及びメモリ出力
合成部１５の具体的構成を示すブロック図である。

【図１３】本発明を非ラスタ型の表示パネルを用いたデ
ィスプレイ装置に設けた場合の構成を示すブロック図で
ある。

【図１４】従来の画像拡大装置の一般的構成を示すブロ
ック図である。

【図１５】従来の画像拡大装置の動作を説明するための
周波数スペクトルを示す図である。

【図１６】従来の画像拡大装置の動作を説明するための
図である。

【図１７】従来の画像拡大装置の動作を模式的に説明す
るための図である。

【図１８】従来の画像拡大装置の動作を説明するための
図である。

【図１９】従来の画像縮小装置の一般的構成を示すブロ
ック図である。

【図２０】従来の画像縮小装置の動作を説明するための
周波数スペクトルを示す図である。

【図２１】従来の画像拡大縮小装置の一般的構成を示す
ブロック図である。

【図２２】従来の画像拡大縮小装置の動作を説明するた
めの周波数スペクトルを示す図である。

【図２３】マルチプレクサを示すブロック図である。

【図２４】従来の画像拡大縮小装置をＬＳＩ化した際の
構成を示すブロック図である。

【図２５】従来の画像拡大縮小装置を非ラスタ型の表示
パネルを用いたディスプレイ装置に設けた場合の構成を
示すブロック図である。

【符号の説明】

１０演算部１１Ａ基本拡大部１１Ｂ，１１ＢＶ，１１ＢＨ，１１BH1 ，１１BH2 フ
ィルタ入力分配部１２，１２Ｖ，１２Ｈ，１２Ｈ１，１２Ｈ２フィルタ
演算部１３メモリ入力分配／合成部１４メモリ部１５メモリ出力合成部１６制御部１３０，１３１，１３２，１５０セレクタ１４０，１４１，１４２ＦＩＦＯメモリ２００画像拡大縮小装置３００パネルディスプレイ３０１メモリ部（バッファメモリ）３０２表示パネル

Claims

【特許請求の範囲】

【請求項１】入力された画像信号が表す画像を拡大もし
くは縮小する画像拡大縮小装置において、前記画像を整数倍に拡大して出力する基本拡大部と、前記基本拡大部の出力にフィルタリングを施して出力す
るフィルタ演算部と、前記フィルタ演算部の出力の内、必要な信号のみを書き
込んで読み出すことによって、前記フィルタ演算部の出
力を縮小して出力するメモリ部と、前記フィルタ演算部と前記メモリ部とを制御する制御部
とを設けて構成したことを特徴とする画像拡大縮小装
置。
【請求項２】入力された画像信号が表す画像を拡大もし
くは縮小する画像拡大縮小装置において、前記画像信号を複数の相に分配する分配部と、前記分配部の出力にフィルタリングを施して出力するフ
ィルタ演算部と、前記フィルタ演算部の出力の内、必要な信号のみを書き
込んで読み出すことによって、前記フィルタ演算部の出
力を縮小して出力するメモリ部と、前記フィルタ演算部と前記メモリ部とを制御する制御部
とを設けて構成したことを特徴とする画像拡大縮小装
置。
【請求項３】前記メモリ部は１または複数個のメモリに
よって構成され、前記フィルタ演算部と前記メモリ部と
の間に、前記メモリの個数に応じて前記フィルタ演算部
の出力を分配もしくは合成して前記メモリ部に入力する
メモリ入力分配／合成部を設けて構成したことを特徴と
する請求項１または２に記載の画像拡大縮小装置。
【請求項４】前記メモリ部は複数個のメモリによって構
成され、前記メモリ部の後段に、前記メモリの出力を合
成して出力するメモリ出力合成部を設けて構成したこと
を特徴とする請求項１または２に記載の画像拡大縮小装
置。
【請求項５】非ラスタ型の表示パネルと、この表示パネ
ルの前段に設けられ、前記表示パネルに表示する画像信
号を書き込んだ後に読み出して前記表示パネルに入力す
るフレームバッファとを備えたディスプレイ装置に用い
る画像拡大縮小装置において、前記画像拡大縮小装置は、前記画像信号が表す画像を拡
大もしくは縮小するために前記画像信号を書き込んで読
み出すメモリ部を含んで構成され、前記フレームバッファを前記画像拡大縮小装置の前記メ
モリ部として用いたことを特徴とする画像拡大縮小装
置。
【請求項６】非ラスタ型の表示パネルと、この表示パネ
ルの前段に設けられ、前記表示パネルに表示する画像信
号を書き込んだ後に読み出して前記表示パネルに供給す
るフレームバッファとを備えたディスプレイ装置に用い
る画像拡大縮小装置において、画像拡大縮小装置を、前記画像信号が表す画像を整数倍に拡大して出力する基
本拡大部と、前記基本拡大部の出力にフィルタリングを施して出力す
るフィルタ演算部と、前記フィルタ演算部の出力の内、必要な信号のみを書き
込んで読み出すことによって、前記フィルタ演算部の出
力を縮小して出力するメモリ部と、前記フィルタ演算部と前記メモリ部とを制御する制御部
とを設けて構成し、前記フレームバッファを前記画像拡大縮小装置の前記メ
モリ部として用いたことを特徴とする画像拡大縮小装
置。
【請求項７】非ラスタ型の表示パネルと、この表示パネ
ルの前段に設けられ、前記表示パネルに表示する画像信
号を書き込んだ後に読み出して前記表示パネルに供給す
るフレームバッファとを備えたディスプレイ装置に用い
る画像拡大縮小装置において、画像拡大縮小装置を、前記画像信号を複数の相に分配する分配部と、前記分配部の出力にフィルタリングを施して出力するフ
ィルタ演算部と、前記フィルタ演算部の出力の内、必要な信号のみを書き
込んで読み出すことによって、前記フィルタ演算部の出
力を縮小して出力するメモリ部と、前記フィルタ演算部と前記メモリ部とを制御する制御部
とを設けて構成し、前記フレームバッファを前記画像拡大縮小装置の前記メ
モリ部として用いたことを特徴とする画像拡大縮小装
置。
【請求項８】前記メモリ部は１または複数個のメモリに
よって構成され、前記フィルタ演算部と前記メモリ部と
の間に、前記メモリの個数に応じて前記フィルタ演算部
の出力を分配もしくは合成して前記メモリ部に入力する
メモリ入力分配／合成部を設けて構成したことを特徴と
する請求項６または７に記載の画像拡大縮小装置。
【請求項９】前記メモリ部は複数個のメモリによって構
成され、前記メモリ部の後段に、前記メモリの出力を合
成して出力するメモリ出力合成部を設けて構成したこと
を特徴とする請求項６または７に記載の画像拡大縮小装
置。
【請求項１０】入力された画像信号が表す画像を拡大も
しくは縮小する画像拡大縮小方法において、前記画像を整数倍に拡大する基本拡大ステップと、前記基本拡大ステップの出力にフィルタリングを施すこ
とによって、不要成分を除去するフィルタ演算ステップ
と、前記フィルタ演算ステップの出力を縮小する縮小ステッ
プとを含むことを特徴とする画像拡大縮小方法。
【請求項１１】入力された画像信号が表す画像を拡大も
しくは縮小する画像拡大縮小方法において、前記画像信号を複数の相に分配する分配ステップと、前記分配ステップの出力にフィルタリングを施すことに
よって、不要成分を除去するフィルタ演算ステップと、前記フィルタ演算ステップの出力を縮小する縮小ステッ
プと、前記フィルタ演算ステップの後段もしくは前記縮小ステ
ップの後段の少なくとも一方で前記複数の相を合成する
合成ステップとを含むことを特徴とする画像拡大縮小方
法。