JP2003029734A - メモリ制御システム及びメモリ制御方法 - Google Patents
メモリ制御システム及びメモリ制御方法Info
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- JP2003029734A JP2003029734A JP2001218038A JP2001218038A JP2003029734A JP 2003029734 A JP2003029734 A JP 2003029734A JP 2001218038 A JP2001218038 A JP 2001218038A JP 2001218038 A JP2001218038 A JP 2001218038A JP 2003029734 A JP2003029734 A JP 2003029734A
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Abstract
(57)【要約】
【課題】デジタルフィルタリングなどを行う画像処理に
関し、画像用途向けのフレームメモリなどに対して最適
なメモリ制御を行うこと。 【解決手段】フレーム単位で書き込まれた画像データ
を、フレームメモリから所定の形式に従って読み出すこ
とを制御する読み出し制御手段と、前記読み出された画
像データをライン毎に記憶する複数のバッファメモリ
と、前記所定の形式に従って読み出された画像データを
前記複数のバッファメモリに、ライン別に振分けて書き
込むことを制御する書き込み制御手段とを備えたもので
ある。
関し、画像用途向けのフレームメモリなどに対して最適
なメモリ制御を行うこと。 【解決手段】フレーム単位で書き込まれた画像データ
を、フレームメモリから所定の形式に従って読み出すこ
とを制御する読み出し制御手段と、前記読み出された画
像データをライン毎に記憶する複数のバッファメモリ
と、前記所定の形式に従って読み出された画像データを
前記複数のバッファメモリに、ライン別に振分けて書き
込むことを制御する書き込み制御手段とを備えたもので
ある。
Description
【０００１】
【発明の属する技術分野】本発明は、入力される画像デ
ータを表示装置に表示させるときのフィルタリングなど
を行う画像処理技術に関し、画像用途向けのフレームメ
モリ、例えばSDRAM（Synchronous Dynamic Random Acce
ss Memory）などに対して最適なメモリ制御を行うメモ
リ制御システムに関するものである。
ータを表示装置に表示させるときのフィルタリングなど
を行う画像処理技術に関し、画像用途向けのフレームメ
モリ、例えばSDRAM（Synchronous Dynamic Random Acce
ss Memory）などに対して最適なメモリ制御を行うメモ
リ制御システムに関するものである。
【０００２】
【従来の技術】画像の、例えばCRTなどのディスプレイ
上への表示において、任意の比率で縮小／拡大する場
合、画質の劣化を防止しなければならない。縮小／拡大
前の画像（以下、原画画像と称する）の原画画素に基づ
いて、縮小／拡大率に応じた画像（以下、仮想画像と称
する）の仮想画素を生成する。仮想画像は、縮小の場
合、画素間引きにより原画の画素数よりも少ない画素数
で構成され、拡大の場合は、画素補間によって原画の画
素数よりも多くの画素数で構成される。具体的には以下
のようにして生成する。
上への表示において、任意の比率で縮小／拡大する場
合、画質の劣化を防止しなければならない。縮小／拡大
前の画像（以下、原画画像と称する）の原画画素に基づ
いて、縮小／拡大率に応じた画像（以下、仮想画像と称
する）の仮想画素を生成する。仮想画像は、縮小の場
合、画素間引きにより原画の画素数よりも少ない画素数
で構成され、拡大の場合は、画素補間によって原画の画
素数よりも多くの画素数で構成される。具体的には以下
のようにして生成する。
【０００３】仮想画素を生成するには、仮想画素の直近
上下または左右（垂直または水平方向）にある２画素の
原画画素を利用して行う。例えば、図１に示すように、
仮想画素ｃを上下（垂直方向）の原画画素から生成する
場合、仮想画素ｃと上側原画画素ａとの距離をｍ、及び
仮想画素ｃと下側原画画素ｂとの距離をｎとして、仮想
画素ｃは次の式（１）から求められる。
上下または左右（垂直または水平方向）にある２画素の
原画画素を利用して行う。例えば、図１に示すように、
仮想画素ｃを上下（垂直方向）の原画画素から生成する
場合、仮想画素ｃと上側原画画素ａとの距離をｍ、及び
仮想画素ｃと下側原画画素ｂとの距離をｎとして、仮想
画素ｃは次の式（１）から求められる。
【０００４】
【式１】
【０００５】また、左右（水平方向）の縮小／拡大も同
様にして求めることが出来る。従って、画像の縮小／拡
大には、生成する画素（仮想画素）の上下または左右
（垂直または水平方向）にある原画画素が必要である。
様にして求めることが出来る。従って、画像の縮小／拡
大には、生成する画素（仮想画素）の上下または左右
（垂直または水平方向）にある原画画素が必要である。
【０００６】図２は、従来の画像処理システムの一例で
ある。従来の画像処理システムは、フレームメモリとし
て使用されるSDRAM１と、少なくとも１ライン分の画像
データを記憶保持することが出来る１つのFIFO（first-
in first-out：先入れ先出し方式）2及び２つのライン
メモリ３、４からなるメモリ部１０とで構成される。ラ
インメモリ３、４の書き込み／読み出し速度は、SDRAM
１からの読み出し速度に対して遅い。そのため、SDRAM
１とラインメモリ３、４との間のスピードギャップを吸
収するためにFIFO２が必要とされる。
ある。従来の画像処理システムは、フレームメモリとし
て使用されるSDRAM１と、少なくとも１ライン分の画像
データを記憶保持することが出来る１つのFIFO（first-
in first-out：先入れ先出し方式）2及び２つのライン
メモリ３、４からなるメモリ部１０とで構成される。ラ
インメモリ３、４の書き込み／読み出し速度は、SDRAM
１からの読み出し速度に対して遅い。そのため、SDRAM
１とラインメモリ３、４との間のスピードギャップを吸
収するためにFIFO２が必要とされる。
【０００７】本画像システムの動作は以下の通りであ
る。
る。
【０００８】画像データはフレーム単位でSDRAM１に書
き込まれる。SDRAM１に書き込まれた画像データはライ
ンスキャン順に順次読み出される。読み出された画像デ
ータは、メモリ部１０へ供給され、FIFO２、ラインメモ
リ（１）３、及びラインメモリ（２）４の順番で記憶さ
れる。例えば、３ライン分の画像データの読み出しが終
了したときには、一番目に読み出された第１ラインの画
像データはラインメモリ（２）４に、二番目に読み出さ
れた第２ラインの画像データはラインメモリ（１）３
に、そして三番目に読み出された第３ラインの画像デー
タはFIFO２に記憶される。ラインメモリ（２）４、ライ
ンメモリ（１）３、FIFO２に記憶された画像データを同
時に読み出すことで、縮小／拡大処理に必要な画像デー
タを取得することが出来る。
き込まれる。SDRAM１に書き込まれた画像データはライ
ンスキャン順に順次読み出される。読み出された画像デ
ータは、メモリ部１０へ供給され、FIFO２、ラインメモ
リ（１）３、及びラインメモリ（２）４の順番で記憶さ
れる。例えば、３ライン分の画像データの読み出しが終
了したときには、一番目に読み出された第１ラインの画
像データはラインメモリ（２）４に、二番目に読み出さ
れた第２ラインの画像データはラインメモリ（１）３
に、そして三番目に読み出された第３ラインの画像デー
タはFIFO２に記憶される。ラインメモリ（２）４、ライ
ンメモリ（１）３、FIFO２に記憶された画像データを同
時に読み出すことで、縮小／拡大処理に必要な画像デー
タを取得することが出来る。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
画像処理システムにおいては、縮小／拡大処理に必要な
画像データを取得するために、少なくとも２つのライン
メモリを必要とする。このラインメモリは、フレーム単
位の画像データの１ライン分（700〜800画素）を記憶保
持することが出来るものでなければならないため、メモ
リが大型化する。また、前に読み出した画像データと後
に読み出された画像データとを同時に取得するために
は、先に読み出された画像データを後の画像データの読
み出しまで記憶保持しておかなければならない。そのた
め、このような大容量のラインメモリをカスケード接続
する必要があり、チップ上の面積の大部分を占有してし
まう。このラインメモリによるチップ面積の占有は、他
の処理回路の配置及び配線のスペースを縮小して回路の
配置及び配線の柔軟性を低減させ、チップ面積全体を増
大させるという問題を生じさせていた。
画像処理システムにおいては、縮小／拡大処理に必要な
画像データを取得するために、少なくとも２つのライン
メモリを必要とする。このラインメモリは、フレーム単
位の画像データの１ライン分（700〜800画素）を記憶保
持することが出来るものでなければならないため、メモ
リが大型化する。また、前に読み出した画像データと後
に読み出された画像データとを同時に取得するために
は、先に読み出された画像データを後の画像データの読
み出しまで記憶保持しておかなければならない。そのた
め、このような大容量のラインメモリをカスケード接続
する必要があり、チップ上の面積の大部分を占有してし
まう。このラインメモリによるチップ面積の占有は、他
の処理回路の配置及び配線のスペースを縮小して回路の
配置及び配線の柔軟性を低減させ、チップ面積全体を増
大させるという問題を生じさせていた。
【００１０】
【課題を解決するための手段及び作用】本発明のメモリ
制御システムは、フレーム単位で書き込まれた画像デー
タを、フレームメモリから所定の形式に従って読み出す
ことを制御する読み出し制御手段と、前記読み出された
画像データをライン毎に記憶する複数のバッファメモリ
と、前記所定の形式に従って読み出された画像データを
前記複数のバッファメモリに、ライン別に振分けて書き
込むことを制御する書き込み制御手段とを備えたもので
ある。
制御システムは、フレーム単位で書き込まれた画像デー
タを、フレームメモリから所定の形式に従って読み出す
ことを制御する読み出し制御手段と、前記読み出された
画像データをライン毎に記憶する複数のバッファメモリ
と、前記所定の形式に従って読み出された画像データを
前記複数のバッファメモリに、ライン別に振分けて書き
込むことを制御する書き込み制御手段とを備えたもので
ある。
【００１１】このような構成によれば、複数ラインにま
たがる画像データを、メモリ容量の小さい複数のFIFOを
用いることで、同時に取得することが出来る。ゆえに、
画像データの１ライン分を記憶保持するための大容量の
ラインメモリが不要となる。
たがる画像データを、メモリ容量の小さい複数のFIFOを
用いることで、同時に取得することが出来る。ゆえに、
画像データの１ライン分を記憶保持するための大容量の
ラインメモリが不要となる。
【００１２】
【発明の実施の形態】図３は、本発明の原理を示す図で
ある。図３に示すように、３ライン分のデータを同時に
読み出す場合について以下に説明する。
ある。図３に示すように、３ライン分のデータを同時に
読み出す場合について以下に説明する。
【００１３】メモリ制御クロックをリードクロックとし
て、フレームメモリ上の矩形領域Ｉを左上から右下まで
ラインスキャンして、第１のラインから第３のラインま
での画像データ（、、）を読み出す。読み出した
画像データ（、、）を、各ライン毎にそれぞれFI
FO1、FIFO2、FIFO3に順次振分けて書き込む。続けて、
矩形領域IIの第１のラインから第３のラインまでの画像
データ（、、）を、左上から右下までラインスキ
ャンして読み出し、読み出した画像データ（、、
）をFIFO1、FIFO2、FIFO3に、データ（、、）
に追加する形で書き込む。このようにして、３ラインの
画像データの終わりまで繰り返すことにより、大容量の
ラインメモリを用いずに、メモリ容量の小さい３つのFI
FOを組み合わせることで、３ライン分のデータを同時に
得ることが出来る。
て、フレームメモリ上の矩形領域Ｉを左上から右下まで
ラインスキャンして、第１のラインから第３のラインま
での画像データ（、、）を読み出す。読み出した
画像データ（、、）を、各ライン毎にそれぞれFI
FO1、FIFO2、FIFO3に順次振分けて書き込む。続けて、
矩形領域IIの第１のラインから第３のラインまでの画像
データ（、、）を、左上から右下までラインスキ
ャンして読み出し、読み出した画像データ（、、
）をFIFO1、FIFO2、FIFO3に、データ（、、）
に追加する形で書き込む。このようにして、３ラインの
画像データの終わりまで繰り返すことにより、大容量の
ラインメモリを用いずに、メモリ容量の小さい３つのFI
FOを組み合わせることで、３ライン分のデータを同時に
得ることが出来る。
【００１４】次に、第２ラインから第４ラインまでの３
ライン分の画像データを、上記のシーケンスを繰り返す
ようにして、第２のラインの画像データをFIFO1に、第3
のラインの画像データをFIFO2に、第４のラインからの
画像データをFIFO3に書き込む。
ライン分の画像データを、上記のシーケンスを繰り返す
ようにして、第２のラインの画像データをFIFO1に、第3
のラインの画像データをFIFO2に、第４のラインからの
画像データをFIFO3に書き込む。
【００１５】さらに、フレーム内の画像データを全て読
み出すまで、直ぐ下のラインへ１ラインづつずらしなが
ら繰り返す。
み出すまで、直ぐ下のラインへ１ラインづつずらしなが
ら繰り返す。
【００１６】以上のようにして、大容量のラインメモリ
を用いずに、メモリ容量の小さい複数のFIFOを組み合わ
せることにより、複数のラインのデータを同時に得るこ
とが可能となる。
を用いずに、メモリ容量の小さい複数のFIFOを組み合わ
せることにより、複数のラインのデータを同時に得るこ
とが可能となる。
【００１７】前記矩形領域（水平、垂直サイズ）は以下
のようにして求めることが出来る。
のようにして求めることが出来る。
【００１８】フレームメモリ上に区画する矩形領域は、
下記、式（２）を満たすサイズ（水平、垂直方向）を有
するものでなければならない。
下記、式（２）を満たすサイズ（水平、垂直方向）を有
するものでなければならない。
【００１９】
【式２】
【００２０】
Ｌ：矩形領域の垂直サイズ（ライン数）
Ｈ：矩形領域の水平サイズ（ワード数）
Ｐ：矩形領域の水平サイズ（画素数）＝ｎ×Ｈ（ｎ：１
ワードに含まれる画素数） ｃ：水平サイズ（Ｈ）分のデータを読み出す場合のフレ
ームメモリのオーバーヘッドのサイクル数（例：アクテ
ィブコマンド、プリチャードコマンドなど） Ｎ：フレームメモリ読み出し以外のフレームメモリアク
セスサイクル数（例：フレームメモリ書き込み、リフレ
ッシュなど） ｆr：フレームメモリアクセスクロック周波数 ｆp：画像表示クロック周波数 上式（２）の左辺（Ｌ×（Ｈ＋ｃ）＋Ｎ）／ｆrは、あ
る矩形領域を読み出し始めてから、次の矩形領域を読み
出し始めるまでのフレームメモリのアクセス時間（１サ
イクル）に相当する。一方、右辺Ｐ／ｆpは、フレーム
メモリから読み出した画像データを表示するのに掛かる
時間に相当する。よって、左辺で求められる時間が右辺
のそれと同じか、それ以下でないと、フレームメモリか
ら表示する画像データの供給が間にあわず、画像を表示
することが出来なくなる。ゆえに、上式を満たす垂直サ
イズ（ライン数）及び水平サイズ（画素数）の矩形領域
を与えなければならない。
ワードに含まれる画素数） ｃ：水平サイズ（Ｈ）分のデータを読み出す場合のフレ
ームメモリのオーバーヘッドのサイクル数（例：アクテ
ィブコマンド、プリチャードコマンドなど） Ｎ：フレームメモリ読み出し以外のフレームメモリアク
セスサイクル数（例：フレームメモリ書き込み、リフレ
ッシュなど） ｆr：フレームメモリアクセスクロック周波数 ｆp：画像表示クロック周波数 上式（２）の左辺（Ｌ×（Ｈ＋ｃ）＋Ｎ）／ｆrは、あ
る矩形領域を読み出し始めてから、次の矩形領域を読み
出し始めるまでのフレームメモリのアクセス時間（１サ
イクル）に相当する。一方、右辺Ｐ／ｆpは、フレーム
メモリから読み出した画像データを表示するのに掛かる
時間に相当する。よって、左辺で求められる時間が右辺
のそれと同じか、それ以下でないと、フレームメモリか
ら表示する画像データの供給が間にあわず、画像を表示
することが出来なくなる。ゆえに、上式を満たす垂直サ
イズ（ライン数）及び水平サイズ（画素数）の矩形領域
を与えなければならない。
【００２１】図４は、FIFO中の画像データの入力（書き
込み）から出力（読み出し）までの流れを示したもので
ある。図４に示すように、フレームメモリから読み出さ
れた画像データは、各ライン毎にフレームメモリから前
回読み出された画像データの末尾に追加される形で随時
FIFOに書き込まれる。そして、表示出力の同期信号に同
期して読み出され、FIFO中から順次なくなっていく。従
って、各ライン毎のFIFOは、前回読み出された画像デー
タと随時追加して書き込まれる画像データを合わせた、
すなわち、フレームメモリから読み出される矩形領域の
水平方向画素数の２倍の画素数を記憶保持出来るだけの
容量が必要となる。これにより、フレーム単位の画像デ
ータの１ライン分の容量より小さいメモリ容量のFIFOを
用いて、ラインデータを途切れさせることなく同時に得
ることが出来る。そして、このようなFIFOを複数組み合
わせることにより、複数のラインデータを途切れさせる
ことなく同時に得ることが可能となる。
込み）から出力（読み出し）までの流れを示したもので
ある。図４に示すように、フレームメモリから読み出さ
れた画像データは、各ライン毎にフレームメモリから前
回読み出された画像データの末尾に追加される形で随時
FIFOに書き込まれる。そして、表示出力の同期信号に同
期して読み出され、FIFO中から順次なくなっていく。従
って、各ライン毎のFIFOは、前回読み出された画像デー
タと随時追加して書き込まれる画像データを合わせた、
すなわち、フレームメモリから読み出される矩形領域の
水平方向画素数の２倍の画素数を記憶保持出来るだけの
容量が必要となる。これにより、フレーム単位の画像デ
ータの１ライン分の容量より小さいメモリ容量のFIFOを
用いて、ラインデータを途切れさせることなく同時に得
ることが出来る。そして、このようなFIFOを複数組み合
わせることにより、複数のラインデータを途切れさせる
ことなく同時に得ることが可能となる。
【００２２】図５に、本発明の第一実施例を示す。本実
施例は、SDRAM１、画像処理回路５、SDRAM制御回路６、
３つのFIFO1−７ａ、FIFO2−７ｂ、FIFO3−７ｃ、補間
フィルタ８、そして表示制御回路９で構成される。
施例は、SDRAM１、画像処理回路５、SDRAM制御回路６、
３つのFIFO1−７ａ、FIFO2−７ｂ、FIFO3−７ｃ、補間
フィルタ８、そして表示制御回路９で構成される。
【００２３】このSDRAMはメモリ制御クロックに同期し
て制御され、SDRAMの出力は、３つのFIFOに分配され
る。３つのFIFOの入力は、メモリ制御クロックをライト
クロックとして動作して、SDRAMから読み出されるライ
ンに応じていずれかひとつに書き込まれるように制御さ
れる。３つのFIFOの出力は、表示装置（例えば、CRTモ
ニタなど）への出力クロックをリードクロックとして動
作して、３つのFIFOのデータが並列に読み出されるよう
に制御される。ここで、SDRAMから読み出す矩形領域の
水平方向画素数を128とし、FIFOの容量は、水平方向画
素数の2倍である最大256画素分の画像データが保持出来
るものとする。
て制御され、SDRAMの出力は、３つのFIFOに分配され
る。３つのFIFOの入力は、メモリ制御クロックをライト
クロックとして動作して、SDRAMから読み出されるライ
ンに応じていずれかひとつに書き込まれるように制御さ
れる。３つのFIFOの出力は、表示装置（例えば、CRTモ
ニタなど）への出力クロックをリードクロックとして動
作して、３つのFIFOのデータが並列に読み出されるよう
に制御される。ここで、SDRAMから読み出す矩形領域の
水平方向画素数を128とし、FIFOの容量は、水平方向画
素数の2倍である最大256画素分の画像データが保持出来
るものとする。
【００２４】第1のステップとして、SDRAM１から第1の
ラインの最初から１２８画素目までの画像データを読み
出し、読み出した画像データをFIFO1へ書き込む。次に
第２のラインの最初から１２８番目までの画像データを
読み出し、読み出した画像データをFIFO2へ書き込む。
さらに、第３のラインの最初から１２８番目までの画像
データを読み出し、読み出した画像データをFIFO3へ書
き込む。３つ全てのFIFOにデータの書き込みが完了する
と表示装置（たとえば、CRTモニタなど）への出力開始
のタイミングに合わせて、３つ全てのFIFOから並列にデ
ータが出力される。
ラインの最初から１２８画素目までの画像データを読み
出し、読み出した画像データをFIFO1へ書き込む。次に
第２のラインの最初から１２８番目までの画像データを
読み出し、読み出した画像データをFIFO2へ書き込む。
さらに、第３のラインの最初から１２８番目までの画像
データを読み出し、読み出した画像データをFIFO3へ書
き込む。３つ全てのFIFOにデータの書き込みが完了する
と表示装置（たとえば、CRTモニタなど）への出力開始
のタイミングに合わせて、３つ全てのFIFOから並列にデ
ータが出力される。
【００２５】第2のステップとして、再度、第1のライン
から、前回読み出した画像データに続く１２９番目から
１２８画素分のデータを読み出し、読み出した画像デー
タをFIFO1の前回書込まれたデータの末尾に追加して書
き込む。次に第２のラインから、前回読み出したデータ
に続く１２９番目の画素から１２８画素分のデータを読
み出し、読み出した画像データをFIFO2の前回書き込ま
れたデータの末尾に追加して書き込む。さらに、第３の
ラインから、前回読み出したデータに続く１２９番目の
画素から１２８画素分のデータを読み出し、読み出した
画像データをFIFO3の前回書き込まれたデータの末尾に
追加して書き込む。これらは前回に各FIFOに書き込まれ
たデータを全て出力し切らない間に行う。以下、３ライ
ン分の画像データを全て読み切るまで、第2のステップ
を繰り返すことによって、３ライン分のデータを途切れ
ることなく同時に得ることが出来る。
から、前回読み出した画像データに続く１２９番目から
１２８画素分のデータを読み出し、読み出した画像デー
タをFIFO1の前回書込まれたデータの末尾に追加して書
き込む。次に第２のラインから、前回読み出したデータ
に続く１２９番目の画素から１２８画素分のデータを読
み出し、読み出した画像データをFIFO2の前回書き込ま
れたデータの末尾に追加して書き込む。さらに、第３の
ラインから、前回読み出したデータに続く１２９番目の
画素から１２８画素分のデータを読み出し、読み出した
画像データをFIFO3の前回書き込まれたデータの末尾に
追加して書き込む。これらは前回に各FIFOに書き込まれ
たデータを全て出力し切らない間に行う。以下、３ライ
ン分の画像データを全て読み切るまで、第2のステップ
を繰り返すことによって、３ライン分のデータを途切れ
ることなく同時に得ることが出来る。
【００２６】さらに、第3のステップとして、第２のラ
インからの画像データをFIFO1に、第３のラインからの
画像データをFIFO2に、第４のラインからの画像データ
をFIFO3にそれぞれ書き込むようにして第２のステップ
と同様のシーケンスを繰り返す。
インからの画像データをFIFO1に、第３のラインからの
画像データをFIFO2に、第４のラインからの画像データ
をFIFO3にそれぞれ書き込むようにして第２のステップ
と同様のシーケンスを繰り返す。
【００２７】第1、第２、第３のステップをフレーム内
の画像データを全て読み出すまで、直ぐ下のラインへ１
ラインづつずらしながら繰り返す。このように、メモリ
容量の小さなFIFOを組み合わせることによって、画像デ
ータを途切れさせることなく、複数のラインのデータを
得ることが可能となる。即ち、１ライン分の画像データ
を記憶する大容量のラインメモリは不用となる。
の画像データを全て読み出すまで、直ぐ下のラインへ１
ラインづつずらしながら繰り返す。このように、メモリ
容量の小さなFIFOを組み合わせることによって、画像デ
ータを途切れさせることなく、複数のラインのデータを
得ることが可能となる。即ち、１ライン分の画像データ
を記憶する大容量のラインメモリは不用となる。
【００２８】図６に、本発明によるフレームメモリ（SD
RAM）読み出しコマンドの発行シーケンスの一例を示
す。ここで、バースト長（１回のアドレス指定により連
続的に読み出すワード数）を４とする。最初のACTVコマ
ンドで（ｎ−2）番目のラインのデータが保存されてい
るアドレスの上位を指定し、続けてREADコマンドでアド
レス下位を指定することにより（ｎ−2）番目のライン
のデータを読み出す。４ワード分データを読み出したと
ころでPREコマンドにより（ｎ−2）番目のラインの読み
出しを中断し、続けてACTV コマンドで（ｎ−１）番目
のラインを指定する。以下は、（ｎ−2）番目のライン
のときと同様にして、（ｎ）番目のラインまで読み出し
を行う。但し、（ｎ−2）、（ｎ−１）、（ｎ）の各ラ
インの読み出し順は、任意に変更可能である。
RAM）読み出しコマンドの発行シーケンスの一例を示
す。ここで、バースト長（１回のアドレス指定により連
続的に読み出すワード数）を４とする。最初のACTVコマ
ンドで（ｎ−2）番目のラインのデータが保存されてい
るアドレスの上位を指定し、続けてREADコマンドでアド
レス下位を指定することにより（ｎ−2）番目のライン
のデータを読み出す。４ワード分データを読み出したと
ころでPREコマンドにより（ｎ−2）番目のラインの読み
出しを中断し、続けてACTV コマンドで（ｎ−１）番目
のラインを指定する。以下は、（ｎ−2）番目のライン
のときと同様にして、（ｎ）番目のラインまで読み出し
を行う。但し、（ｎ−2）、（ｎ−１）、（ｎ）の各ラ
インの読み出し順は、任意に変更可能である。
【００２９】また、フレームメモリ（SDRAM）からの読
み出し速度は、FIFOの書き込み／読み出し速度よりも高
速のため、図７に示すように、読み出しサイクルを分散
して、空いた期間（OTHER）にフレームメモリ（SDRAM）
へ書き込みなどのその他のアクセスを挿入することが出
来る。
み出し速度は、FIFOの書き込み／読み出し速度よりも高
速のため、図７に示すように、読み出しサイクルを分散
して、空いた期間（OTHER）にフレームメモリ（SDRAM）
へ書き込みなどのその他のアクセスを挿入することが出
来る。
【００３０】
【発明の効果】１ライン当たり700〜800画素分のデータ
を保持するために大容量のラインメモリが複数必要であ
ったが、本発明では、ラインメモリの半分以下の容量の
FIFOを組み合わせた簡単な回路構成により、従来と同等
の機能を実現出来る。
を保持するために大容量のラインメモリが複数必要であ
ったが、本発明では、ラインメモリの半分以下の容量の
FIFOを組み合わせた簡単な回路構成により、従来と同等
の機能を実現出来る。
【００３１】また、画像処理のために画像データを一時
的に記憶するメモリが占有するチップ上の面積が大幅に
縮小され、他の処理回路の配置及び配線スペースを増大
させて、回路の配置及び配線の柔軟性をもたらすととも
に、チップ面積全体を縮小させることが出来る。
的に記憶するメモリが占有するチップ上の面積が大幅に
縮小され、他の処理回路の配置及び配線スペースを増大
させて、回路の配置及び配線の柔軟性をもたらすととも
に、チップ面積全体を縮小させることが出来る。
【００３２】更に、装置コストをも大幅に低減させるこ
とが出来る。
とが出来る。
【図１】画像データの垂直方向の補間（縮小／拡大）処
理を行うために必要な画素構成図である。
理を行うために必要な画素構成図である。
【図２】従来の画像処理システムの一例を示す図であ
る。
る。
【図３】本発明の原理図１である。
【図４】本発明の原理図２である。
【図５】本発明の第一実施例のブロック図である。
【図６】本発明おけるフレームメモリ（SDRAM）読み出
しコマンドの発行シーケンスの一例を示すブロック図で
ある。
しコマンドの発行シーケンスの一例を示すブロック図で
ある。
【図７】本発明におけるフレームメモリ（SDRAM）アク
セスの組み合わせの一例を示すブロック図である。
セスの組み合わせの一例を示すブロック図である。
ａ，ｂ 原画画素
ｃ 仮想画素
１ SDRAM
２ FIFO
３，４ ラインメモリ
５ 画像処理回路
６ SDRAM制御回路
７ａ FIFO1
７ｂ FIFO2
７ｃ FIFO3
８ 補間フィルタ
９ 表示制御回路
１０ メモリ部
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5C021 PA79 PA82 RB08 SA02 SA03
SA22 SA24 XB07 YC04 YC10
ZA01
5C023 AA02 CA02 DA04
5C082 BB15 BB25 CA21 CA32 CA85
DA55 DA59 DA61 MM04
Claims (6)
- 【請求項１】 フレーム単位で書き込まれた画像データ
を、フレームメモリから所定の形式に従って読み出すこ
とを制御する読み出し制御手段と、前記読み出された画
像データをライン毎に記憶する複数のバッファメモリ
と、前記所定の形式に従って読み出された画像データ
を、前記複数のバッファメモリに、ライン別に振分けて
書き込むことを制御する書き込み制御手段とを具備する
ことを特徴とするメモリ制御システム。 - 【請求項２】 前記所定の形式は、矩形領域をラインス
キャンすることであり、前記画像データを該矩形領域単
位で読み出すことを特徴とする請求項１記載のメモリ制
御システム。 - 【請求項３】 前記書き込み制御手段は、読み出される
ラインに応じて前記複数のバッファメモリに、画像デー
タが途切れることなく連続するように書き込むことを特
徴とする請求項１又は請求項２記載のメモリ制御システ
ム。 - 【請求項４】 前記バッファメモリがFIFOメモリである
ことを特徴とする請求項１乃至請求項３記載のメモリ制
御システム。 - 【請求項５】 前記バッファメモリは、前記矩形領域の
水平方向サイズの、少なくとも２倍のサイズを保持出来
る容量を有していることを特徴とする請求項２乃至請求
項４記載のメモリ制御システム。 - 【請求項６】 フレーム単位で書き込まれた画像データ
を所定の矩形領域の単位で読み出し、前記矩形領域の画
像データをライン別に振分けて複数のバッファメモリに
書き込むことを特徴とするメモリ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001218038A JP2003029734A (ja) | 2001-07-18 | 2001-07-18 | メモリ制御システム及びメモリ制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001218038A JP2003029734A (ja) | 2001-07-18 | 2001-07-18 | メモリ制御システム及びメモリ制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003029734A true JP2003029734A (ja) | 2003-01-31 |
Family
ID=19052274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001218038A Withdrawn JP2003029734A (ja) | 2001-07-18 | 2001-07-18 | メモリ制御システム及びメモリ制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003029734A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007114489A (ja) * | 2005-10-20 | 2007-05-10 | Fujitsu Ltd | 画像表示装置およびその制御方法 |
| CN102625031A (zh) * | 2012-03-21 | 2012-08-01 | 天津天地伟业数码科技有限公司 | 视频数据的中值滤波降噪系统及滤波降噪方法 |
| JP2012168322A (ja) * | 2011-02-14 | 2012-09-06 | Ricoh Co Ltd | フレームメモリ制御装置 |
-
2001
- 2001-07-18 JP JP2001218038A patent/JP2003029734A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007114489A (ja) * | 2005-10-20 | 2007-05-10 | Fujitsu Ltd | 画像表示装置およびその制御方法 |
| JP2012168322A (ja) * | 2011-02-14 | 2012-09-06 | Ricoh Co Ltd | フレームメモリ制御装置 |
| CN102625031A (zh) * | 2012-03-21 | 2012-08-01 | 天津天地伟业数码科技有限公司 | 视频数据的中值滤波降噪系统及滤波降噪方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20081007 |