JP2653579B2 - 液晶投写型映像表示装置の信号処理回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶投写型映像表示装
置に含まれる液晶パネルを駆動するための信号処理回路
に関するものである。

【０００２】

【従来の技術】液晶投写型映像表示装置の信号処理回路
は、映像信号の周波数帯域が広いため（特にハイビジョ
ン）、高速に動作させる必要がある。ところが、液晶駆
動用集積回路は動作速度が遅いので、映像信号を多層展
開処理して一層あたりの周波数を低くする必要がある。
このとき、液晶は例えば横方向に層数に等しく配置した
液晶駆動用集積回路によって駆動される。また、同装置
の信号処理回路においては、光学系等に起因する光学的
むら（シェーディング）に関する補正回路を有する。

【０００３】さらに、ハイビジョンの映像信号帯域は約
３０ＭＨｚと非常に広帯域であるため、ソース駆動用集
積回路（ソースドライバ）をカスケード接続する方式で
は、ソースドライバ内のシフトレジスタの動作周波数が
３０ＭＨｚ以上であることが必要となる。しかし、現在
このような高速なソースドライバはないので、ソースド
ライバの動作周波数を低減するために、ソースドライバ
をパラレルで動作させるための多層展開処理が必要とさ
れる。

【０００４】そこで従来から知られているこの種の信号
処理回路においては、図７に示されるように、まずシェ
ーディング補正回路５０において、同期信号に基づいて
作成したタイミング信号により映像信号をシェーディン
グ補正し、その後に多層展開処理回路５２によって上記
多層展開処理を行っていた。

【０００５】ここで図７に示した多層展開処理回路５２
では、図８に概略を示すとおり、液晶パネルのソースド
ライバの数に応じた数のメモリ（図では、説明の都合上
３個としてある）を持ち、１ラインの映像信号を分割し
て書き込んだ後、１ライン期間で同時に読み出すことを
行っている。すなわち、映像信号１ラインをＮ個の部分
に分割し、分割したそれぞれの部分を１ライン期間で同
時に表示することにより、動作周波数を１／Ｎに低減す
るものである。

【０００６】

【発明が解決しようとする課題】しかしながら、図７に
示したとおり、従来は映像信号のシェーディング補正を
多層展開処理より前段で行っていることから、シェーデ
ィング補正部の動作周波数を高くしなければならないと
いう欠点がある。また、画面を水平，垂直に任意に分割
したブロックごとにシェーディング補正することはむず
かしい。

【０００７】しかも、このような従来の方式では、各層
の液晶駆動用集積回路の液晶を駆動する電圧のばらつき
は補正できないという欠点がある。

【０００８】

【課題を解決するための手段】上述した課題を解決する
ために、本発明では多層展開処理手段の各層出力にそれ
ぞれ独立にシェーディング補正を施すよう構成する。

【０００９】

【作用】本発明では、多層展開処理手段の各層出力に対
してそれぞれ独立したシェーディング補正を行うことに
より、動作周波数を低くすることができる。

【００１０】

【実施例】以下、本発明の実施例を詳細に説明する。

【００１１】図１は、本発明の一実施例全体を示すブロ
ック図である。本図において、２はアナログ映像信号を
入力するＡ／Ｄ変換部、４はＡ／Ｄ変換部２からのＡ／
Ｄ変換出力に同期信号処理を施してデジタル映像信号を
出力する同期信号処理部、６は後に詳述する多層展開処
理部であって、同期信号処理部４からのデジタル映像信
号を入力する。７は同期信号に基づいてタイミング信号
（詳細は後述）を発生するタイミング信号発生部、８Ａ
〜８Ｆは多層展開処理部６からの各層出力１〜６に対し
て独立にシェーディング補正を行うシェーディング補正
部であって、タイミング信号発生部７からのタイミング
信号に基づいて、各層とも垂直方向に分割した各分割部
分毎にシェーディング補正を行う。１２Ａ〜１２Ｆはシ
ェーディング補正部８Ａ〜８Ｆからの各出力をＤ／Ａ変
換するＤ／Ａ変換部、１４Ａ〜１４ＦはＤ／Ａ変換部１
２Ａ〜１２Ｆからの各アナログ出力を入力する液晶駆動
部である。

【００１２】各シェーディング補正部は図２（Ａ）に示
すように、補正メモリとアドレスセレクトと乗算器とを
有する。８１Ａ〜８１Ｆは多層展開処理部６からの各出
力が入力される乗算器、８２Ａ〜８２Ｆは例えばＲＯＭ
（読み出し専用メモリ）からなる補正メモリであって、
多層展開処理部６からの各出力に対するシェーディング
補正情報を格納してあり、例えば図２（Ｂ）に示すよう
に、「０」から０．００１ごとに「２」までの値のシェ
ーディング補正情報を格納してある。８３Ａ〜８３Ｆは
アドレスセレクトであって、タイミング信号発生部７か
らのタイミング信号に基づいて、各補正メモリ８２Ａ〜
８２Ｆに対して「０」〜「２」までの複数のシェーディ
ング補正情報のアドレスから各タイミング信号毎に必要
なシェーディング補正値に該当するアドレスを選択する
信号を出力する。

【００１３】各補正メモリ８２Ａ〜８２Ｆは、各アドレ
スセレクト８３Ａ〜８３Ｆによって選択されたアドレス
のシェーディング補正情報を出力し、各乗算器８１Ａ〜
８１Ｆは、多層展開処理部６からの各出力に各補正メモ
リ８２Ａ〜８２Ｆからのシェーディング補正情報を乗算
し、各Ｄ／Ａ変換部に出力する。したがって、アドレス
セレクトから必要なアドレスを出力することにより（多
数展開の数）×（任意の水平走査線数）の数のブロック
で容易にシェーディング補正を行うことができる。

【００１４】図３は、図１に示した多層展開処理部６の
詳細な回路構成を示す。また図４は、図３の動作を示す
タイミング図である。

【００１５】次に、図３および図４を参照して、６層展
開を行うための具体的動作手順を述べる。

【００１６】（１）まず、デジタル映像信号を６個のＦ
ＩＦＯ（ファーストイン・ファーストアウト）メモリに
入力する。

【００１７】（２）各ＦＩＦＯメモリへの書込みのた
め、内部のポインタをリセットするライトリセット信号
を入力する。

【００１８】（３）各ＦＩＦＯメモリに書込み期間を指
定するためのライトイネーブル信号１〜６を入力する。

【００１９】ここで、各ライトイネーブル信号は映像信
号の１Ｈ（水平走査）における映像期間を６等分するた
め、（映像期間）／６期間だけ順次供給する。

【００２０】（４）一定期間後に全ＦＩＦＯメモリから
データを同時に読み出すための内部のポインタをリセッ
トする、リードリセット信号を入力する。

【００２１】（５）リードクロック（ライトクロックの
１／６の周波数）に同期して、液晶パネルの１Ｈ時間に
全ＦＩＦＯメモリから上記書込んだデータを同時に読み
出す。

【００２２】図５は、順次走査（ノンインターレース）
変換機能を備えた多層展開処理部６を示すブロック図で
ある。本図において、２１はデジタル映像信号を入力す
るラインメモリ、２２はライン補間用加算器、２３〜２
６はＤ型フリップフロップ（ＦＦ）、Ａ０〜Ｆ０，Ａ１
〜Ｆ１，Ａ００〜Ｆ００，Ａ１１〜Ｆ１１（Ａ〜Ｆで各
層を示し、０，００は１Ｈの前半でリードされ、１，１
１は１Ｈの後半でリードされることを示す）はそれぞれ
ＦＩＦＯ（ファーストイン・ファーストアウト）メモ
リ、２７〜３８はＤ型フリップフロップ（ＦＦ）であ
る。各Ｄ型ＦＦ２７〜３８の出力は独立した各シェーデ
ィング補正部に入力される。

【００２３】次に、図６に示すタイミング図を参照し
て、図５の動作を説明する（図６中のＡ〜Ｆおよび０，
１は図５中のＡ〜Ｆおよび０（００），１（１１）に対
応し、ライトクロックの周波数はラインメモリ２１の動
作クロックの周波数ｆの１／２である）。

【００２４】（１）各ＦＩＦＯメモリは、ライトリセッ
トパルスが“Ｌ”のときライトクロックの立上りでライ
トアドレスポインタを０にリセットする。

【００２５】（２）Ｈ／６毎に順次ずれるＡ〜Ｆの各ラ
イトイネーブルが“Ｌ”のとき、対応するＦＩＦＯメモ
リ（Ａ０〜Ｆ０，Ａ１〜Ｆ１）はライトクロックの立上
りで、ＦＩＦＯメモリ（Ａ００〜Ｆ００，Ａ１１〜Ｆ１
１）はライトクロックの立下りで各Ｄ型ＦＦ２３〜２６
を介してデータをライトアドレスポインタのアドレスに
書込む（したがって、ラインメモリ２１の入力側および
加算器２２の出力側のデータは、ラインメモリ２１の動
作クロックｆ毎に０（１）または００（１１）の付くＦ
ＩＦＯメモリにふり分けられる）。このとき、ライトア
ドレスポインタの値を１増やす。

【００２６】（３）リードリセットパルスが“Ｌ”のと
き、リードクロックの立上りで全ＦＩＦＯメモリはリー
ドアドレスポインタを０にリセットする。

【００２７】（４）０または１で示すリードイネーブル
が“Ｌ”のとき、リードクロック（リードクロックの周
波数はライトクロックの周波数の１／６）の立上りで該
当するＦＩＦＯメモリのリードアドレスポインタの値の
アドレスからデータを各Ｄ型ＦＦ２７〜３８を介して読
み出す。このとき、リードアドレスポインタの値を１増
やす。ここでリードイネーブルが“Ｈ”のときの該当す
るＦＩＦＯメモリの出力はハイインピーダンスとなり、
データバスから切離なされる。

【００２８】かくして、各ＦＩＦＯメモリにＨ／６期間
だけデータを書込み、次の１Ｈ期間に該当するＦＩＦＯ
メモリから、Ｈ／２期間ずつ同時にデータを読み出すこ
とで、６倍時間伸長，ノンインタレース変換を同時に行
うことが可能となる。

【００２９】

【発明の効果】以上説明したとおり、本発明によれば、
多層展開処理手段の各層出力にそれぞれ独立にシェーデ
ィング補正を施すよう構成してあるので、動作周波数を
低くすることができ、水平，垂直に任意に分割したブロ
ック単位のシェーディング補正を容易に行うことができ
る。さらに補正メモリのシェーディング補正情報の作成
も容易になる。

【図面の簡単な説明】

【図１】本発明の一実施例全体を示すブロック図であ
る。

【図２】図１に示したシェーディング補正部の構成を示
すブロック図である。

【図３】図１に示した多層展開処理部の構成を示すブロ
ック図である。

【図４】図３の動作を示すタイミング図である。

【図５】図１に示した多層展開処理部のその他の構成
（順次走査変換機能付き）を示す図である。

【図６】図５の動作を示すタイミング図である。

【図７】従来技術の説明図である。

【図８】従来技術の説明図である。

【符号の説明】

２ Ａ／Ｄ変換部 ４ 同期信号処理部 ６ 多層展開処理部 ７ タイミング信号発生部 ８Ａ〜８Ｆ シェーディング補正部 １２Ａ〜１２Ｆ Ｄ／Ａ変換部 １４Ａ〜１４Ｆ 液晶駆動部 Ａ０〜Ｆ０，Ａ００〜Ｆ００，Ａ１〜Ｆ１，Ａ１１〜Ｆ
１１ ＦＩＦＯメモリ ８１Ａ〜８１Ｆ 乗算器 ８２Ａ〜８２Ｆ 補正メモリ ８３Ａ〜８３Ｆ アドレスセレクト

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 液晶投写型映像表示装置に含まれる液晶
   パネルを駆動するための信号処理回路であって、 デジタル映像信号を入力し、Ｎ層（Ｎ＝２，３，…）に
   多層展開を行って、動作周波数を１／Ｎとした出力を得
   る多層展開手段と、 各々複数個のシェーディング補正手段を格納した複数個
   の補正メモリと、 タイミング信号に基づいて前記複数個の補正メモリの各
   々に対して複数個のシェーディング補正情報のアドレス
   から該当アドレスを選定する信号を出力する複数個のア
   ドレスセレクトと、 前記複数個の補正メモリの各々からとり出した前記アド
   レスセレクトによって選択されたアドレスのシェーディ
   ング補正情報を、前記多層展開手段から得られる各々の
   出力に乗算する複数個の乗算器とを具えたことを特徴と
   する液晶投写型映像表示装置の信号処理回路。