JPH0564114A - 液晶投写型映像表示装置の信号処理回路 - Google Patents
液晶投写型映像表示装置の信号処理回路Info
- Publication number
- JPH0564114A JPH0564114A JP3223029A JP22302991A JPH0564114A JP H0564114 A JPH0564114 A JP H0564114A JP 3223029 A JP3223029 A JP 3223029A JP 22302991 A JP22302991 A JP 22302991A JP H0564114 A JPH0564114 A JP H0564114A
- Authority
- JP
- Japan
- Prior art keywords
- liquid crystal
- layer
- correction
- display device
- signal processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【構成】 液晶投写型映像表示装置に含まれる液晶パネ
ルを駆動するための信号処理回路であって、デジタル映
像信号を入力し、Ｎ層（Ｎ＝２，３，…）に多層展開を
行って、動作周波数を１／Ｎとした出力を得る多層展開
手段と、前記多層展開手段から得られる各々の出力につ
いて、液晶の電圧−透過率特性に関する補正を独立に行
う補正手段とを具備した。 【効果】 本発明によれば、多層展開処理手段の各層出
力にそれぞれ独立にＶ−Ｔ補正を施すよう構成してある
ので、動作周波数を低くすることができる。従って、例
えばＲＯＭで構成することにより、各層の液晶駆動集積
回路の液晶を駆動する電圧のばらつきを補正することが
できる。
ルを駆動するための信号処理回路であって、デジタル映
像信号を入力し、Ｎ層（Ｎ＝２，３，…）に多層展開を
行って、動作周波数を１／Ｎとした出力を得る多層展開
手段と、前記多層展開手段から得られる各々の出力につ
いて、液晶の電圧−透過率特性に関する補正を独立に行
う補正手段とを具備した。 【効果】 本発明によれば、多層展開処理手段の各層出
力にそれぞれ独立にＶ−Ｔ補正を施すよう構成してある
ので、動作周波数を低くすることができる。従って、例
えばＲＯＭで構成することにより、各層の液晶駆動集積
回路の液晶を駆動する電圧のばらつきを補正することが
できる。
Description
【０００１】
【産業上の利用分野】本発明は、液晶投写型映像表示装
置に含まれる液晶パネルを駆動するための信号処理回路
に関するものである。
置に含まれる液晶パネルを駆動するための信号処理回路
に関するものである。
【０００２】
【従来の技術】液晶投写型映像表示装置の信号処理回路
は、映像信号の周波数帯域が広いため（特にハイビジョ
ン）、高速に動作させる必要がある。ところが、液晶駆
動用集積回路は動作速度が遅いので、映像信号を多層展
開処理して一層あたりの周波数を低くする必要がある。
このとき、液晶は例えば横方向に層数に等しく配置した
液晶駆動用集積回路によって駆動される。
は、映像信号の周波数帯域が広いため（特にハイビジョ
ン）、高速に動作させる必要がある。ところが、液晶駆
動用集積回路は動作速度が遅いので、映像信号を多層展
開処理して一層あたりの周波数を低くする必要がある。
このとき、液晶は例えば横方向に層数に等しく配置した
液晶駆動用集積回路によって駆動される。
【０００３】また、ハイビジョンの映像信号帯域は約３
０ＭＨｚと非常に広帯域であるため、ソース駆動用集積
回路（ソースドライバ）をカスケード接続する方式で
は、ソースドライバ内のシフトレジスタの動作周波数が
３０ＭＨｚ以上であることが必要となる。しかし、現在
このような高速なソースドライバはないので、ソースド
ライバの動作周波数を低減するために、ソースドライバ
をパラレルで動作させるための多層展開処理が必要とさ
れる。
０ＭＨｚと非常に広帯域であるため、ソース駆動用集積
回路（ソースドライバ）をカスケード接続する方式で
は、ソースドライバ内のシフトレジスタの動作周波数が
３０ＭＨｚ以上であることが必要となる。しかし、現在
このような高速なソースドライバはないので、ソースド
ライバの動作周波数を低減するために、ソースドライバ
をパラレルで動作させるための多層展開処理が必要とさ
れる。
【０００４】そこで従来から知られているこの種の信号
処理回路においては、図６に示されるように、まず液晶
の電圧−透過率特性（以下、Ｖ−Ｔ特性）を補正し、そ
の後に多層展開処理回路５２によって上記多層展開処理
を行っていた。
処理回路においては、図６に示されるように、まず液晶
の電圧−透過率特性（以下、Ｖ−Ｔ特性）を補正し、そ
の後に多層展開処理回路５２によって上記多層展開処理
を行っていた。
【０００５】ここで図６に示した多層展開処理回路５２
では、図７に概略を示すとおり、液晶パネルのソースド
ライバの数に応じた数のメモリ（図では、説明の都合上
３個としてある）を持ち、１ラインの映像信号を分割し
て書き込んだ後、１ライン期間で同時に読み出すことを
行っている。すなわち、映像信号１ラインをＮ個の部分
に分割し、分割したそれぞれの部分を１ライン期間で同
時に表示することにより、動作周波数を１／Ｎに低減す
るものである。
では、図７に概略を示すとおり、液晶パネルのソースド
ライバの数に応じた数のメモリ（図では、説明の都合上
３個としてある）を持ち、１ラインの映像信号を分割し
て書き込んだ後、１ライン期間で同時に読み出すことを
行っている。すなわち、映像信号１ラインをＮ個の部分
に分割し、分割したそれぞれの部分を１ライン期間で同
時に表示することにより、動作周波数を１／Ｎに低減す
るものである。
【０００６】
【発明が解決しようとする課題】しかしながら、図６に
示したとおり、従来は映像信号のＶ−Ｔ補正を多層展開
処理より前段で行っていることから、Ｖ−Ｔ補正部の動
作周波数を高くしなければならないという欠点がある。
示したとおり、従来は映像信号のＶ−Ｔ補正を多層展開
処理より前段で行っていることから、Ｖ−Ｔ補正部の動
作周波数を高くしなければならないという欠点がある。
【０００７】しかも、このような従来の方式では、各層
の液晶駆動用集積回路の液晶を駆動する電圧のばらつき
は補正できないという欠点がある。
の液晶駆動用集積回路の液晶を駆動する電圧のばらつき
は補正できないという欠点がある。
【０００８】
【課題を解決するための手段】上述した課題を解決する
ために、本発明では多層展開処理手段の各層出力にそれ
ぞれ独立にＶ−Ｔ補正を施すよう構成する。
ために、本発明では多層展開処理手段の各層出力にそれ
ぞれ独立にＶ−Ｔ補正を施すよう構成する。
【０００９】
【作用】本発明では、多層展開処理手段の各層出力に対
してそれぞれ独立したＶ−Ｔ補正を行うことにより、動
作周波数を低くすることができる。従って、例えばＲＯ
Ｍで構成することにより、各層の液晶駆動集積回路の液
晶を駆動する電圧のばらつきを補正することができる。
してそれぞれ独立したＶ−Ｔ補正を行うことにより、動
作周波数を低くすることができる。従って、例えばＲＯ
Ｍで構成することにより、各層の液晶駆動集積回路の液
晶を駆動する電圧のばらつきを補正することができる。
【００１０】
【実施例】以下、本発明の実施例を詳細に説明する。
【００１１】図１は、本発明の一実施例全体を示すブロ
ック図である。本図において、２はアナログ映像信号を
入力するＡ／Ｄ変換部、４はＡ／Ｄ変換部２からのＡ／
Ｄ変換出力に同期信号処理を施してデジタル映像信号を
出力する同期信号処理部、６は後に詳述する多層展開処
理部、８Ａ〜８Ｆは多層展開処理部６からの各層出力１
〜６に対して独立にＶ−Ｔ補正を行うＶ−Ｔ補正部、１
２Ａ〜１２ＦはＤ／Ａ変換部、１４Ａ〜１４Ｆは液晶駆
動部である。
ック図である。本図において、２はアナログ映像信号を
入力するＡ／Ｄ変換部、４はＡ／Ｄ変換部２からのＡ／
Ｄ変換出力に同期信号処理を施してデジタル映像信号を
出力する同期信号処理部、６は後に詳述する多層展開処
理部、８Ａ〜８Ｆは多層展開処理部６からの各層出力１
〜６に対して独立にＶ−Ｔ補正を行うＶ−Ｔ補正部、１
２Ａ〜１２ＦはＤ／Ａ変換部、１４Ａ〜１４Ｆは液晶駆
動部である。
【００１２】図２は、図１に示した多層展開処理部６の
詳細な回路構成を示す。また図３は、図２の動作を示す
タイミング図である。
詳細な回路構成を示す。また図３は、図２の動作を示す
タイミング図である。
【００１３】次に、図２および図３を参照して、６層展
開を行うための具体的動作手順を述べる。
開を行うための具体的動作手順を述べる。
【００１４】（１）まず、デジタル映像信号を６個のＦ
ＩＦＯ（ファーストイン・ファーストアウト）メモリに
入力する。
ＩＦＯ（ファーストイン・ファーストアウト）メモリに
入力する。
【００１５】（２）各ＦＩＦＯメモリへの書込みのた
め、内部のポインタをリセットするライトリセット信号
を入力する。
め、内部のポインタをリセットするライトリセット信号
を入力する。
【００１６】（３）各ＦＩＦＯメモリに書込み期間を指
定するためのライトイネーブル信号１〜６を入力する。
定するためのライトイネーブル信号１〜６を入力する。
【００１７】ここで、各ライトイネーブル信号は映像信
号の１Ｈ（水平走査）における映像期間を６等分するた
め、（映像期間）／６期間だけ順次供給する。
号の１Ｈ（水平走査）における映像期間を６等分するた
め、（映像期間）／６期間だけ順次供給する。
【００１８】（４）一定期間後に全ＦＩＦＯメモリから
データを同時に読み出すための内部のポインタをリセッ
トする、リードリセット信号を入力する。
データを同時に読み出すための内部のポインタをリセッ
トする、リードリセット信号を入力する。
【００１９】（５）リードクロック（ライトクロックの
１／６の周波数）に同期して、液晶パネルの１Ｈ時間に
全ＦＩＦＯメモリから上記書込んだデータを同時に読み
出す。
１／６の周波数）に同期して、液晶パネルの１Ｈ時間に
全ＦＩＦＯメモリから上記書込んだデータを同時に読み
出す。
【００２０】図４は、順次走査（ノンインターレース）
変換機能を備えた多層展開処理部６を示すブロック図で
ある。本図において、２１はデジタル映像信号を入力す
るラインメモリ、２２はライン補間用加算器、２３〜２
６はＤ型フリップフロップ（ＦＦ）、Ａ０〜Ｆ０，Ａ１
〜Ｆ１，Ａ００〜Ｆ００，Ａ１１〜Ｆ１１（Ａ〜Ｆで各
層を示し、０，００は１Ｈの前半でリードされ、１，１
１は１Ｈの後半でリードされることを示す）はそれぞれ
ＦＩＦＯ（ファーストイン・ファーストアウト）メモ
リ、２７〜３８はＤ型フリップフロップ（ＦＦ）であ
る。各Ｄ型ＦＦ２７〜３８の出力は独立した各ガンマ補
正部に入力される。
変換機能を備えた多層展開処理部６を示すブロック図で
ある。本図において、２１はデジタル映像信号を入力す
るラインメモリ、２２はライン補間用加算器、２３〜２
６はＤ型フリップフロップ（ＦＦ）、Ａ０〜Ｆ０，Ａ１
〜Ｆ１，Ａ００〜Ｆ００，Ａ１１〜Ｆ１１（Ａ〜Ｆで各
層を示し、０，００は１Ｈの前半でリードされ、１，１
１は１Ｈの後半でリードされることを示す）はそれぞれ
ＦＩＦＯ（ファーストイン・ファーストアウト）メモ
リ、２７〜３８はＤ型フリップフロップ（ＦＦ）であ
る。各Ｄ型ＦＦ２７〜３８の出力は独立した各ガンマ補
正部に入力される。
【００２１】次に、図５に示すタイミング図を参照し
て、図４の動作を説明する（図５中のＡ〜Ｆおよび０，
１は図４中のＡ〜Ｆおよび０（００），１（１１）に対
応し、ライトクロックの周波数はラインメモリ２１の動
作クロックの周波数ｆの１／２である）。
て、図４の動作を説明する（図５中のＡ〜Ｆおよび０，
１は図４中のＡ〜Ｆおよび０（００），１（１１）に対
応し、ライトクロックの周波数はラインメモリ２１の動
作クロックの周波数ｆの１／２である）。
【００２２】（１）各ＦＩＦＯメモリは、ライトリセッ
トパルスが“Ｌ”のときライトクロックの立上りでライ
トアドレスポインタを０にリセットする。
トパルスが“Ｌ”のときライトクロックの立上りでライ
トアドレスポインタを０にリセットする。
【００２３】（２）Ｈ／６毎に順次ずれるＡ〜Ｆの各ラ
イトイネーブルが“Ｌ”のとき、対応するＦＩＦＯメモ
リ（Ａ０〜Ｆ０，Ａ１〜Ｆ１）はライトクロックの立上
りで、ＦＩＦＯメモリ（Ａ００〜Ｆ００，Ａ１１〜Ｆ１
１）はライトクロックの立下りで各Ｄ型ＦＦ２３〜２６
を介してデータをライトアドレスポインタのアドレスに
書込む（したがって、ラインメモリ２１の入力側および
加算器２２の出力側のデータは、ラインメモリ２１の動
作クロックｆ毎に０（１）または００（１１）の付くＦ
ＩＦＯメモリにふり分けられる）。このとき、ライトア
ドレスポインタの値を１増やす。
イトイネーブルが“Ｌ”のとき、対応するＦＩＦＯメモ
リ（Ａ０〜Ｆ０，Ａ１〜Ｆ１）はライトクロックの立上
りで、ＦＩＦＯメモリ（Ａ００〜Ｆ００，Ａ１１〜Ｆ１
１）はライトクロックの立下りで各Ｄ型ＦＦ２３〜２６
を介してデータをライトアドレスポインタのアドレスに
書込む（したがって、ラインメモリ２１の入力側および
加算器２２の出力側のデータは、ラインメモリ２１の動
作クロックｆ毎に０（１）または００（１１）の付くＦ
ＩＦＯメモリにふり分けられる）。このとき、ライトア
ドレスポインタの値を１増やす。
【００２４】（３）リードリセットパルスが“Ｌ”のと
き、リードクロックの立上りで全ＦＩＦＯメモリはリー
ドアドレスポインタを０にリセットする。
き、リードクロックの立上りで全ＦＩＦＯメモリはリー
ドアドレスポインタを０にリセットする。
【００２５】（４）０または１で示すリードイネーブル
が“Ｌ”のとき、リードクロック（リードクロックの周
波数はライトクロックの周波数の１／６）の立上りで該
当するＦＩＦＯメモリのリードアドレスポインタの値の
アドレスからデータを各Ｄ型ＦＦ２７〜３８を介して読
み出す。このとき、リードアドレスポインタの値を１増
やす。ここでリードイネーブルが“Ｈ”のときの該当す
るＦＩＦＯメモリの出力はハイインピーダンスとなり、
データバスから切離なされる。
が“Ｌ”のとき、リードクロック（リードクロックの周
波数はライトクロックの周波数の１／６）の立上りで該
当するＦＩＦＯメモリのリードアドレスポインタの値の
アドレスからデータを各Ｄ型ＦＦ２７〜３８を介して読
み出す。このとき、リードアドレスポインタの値を１増
やす。ここでリードイネーブルが“Ｈ”のときの該当す
るＦＩＦＯメモリの出力はハイインピーダンスとなり、
データバスから切離なされる。
【００２６】かくして、各ＦＩＦＯメモリにＨ／６期間
だけデータを書込み、次の１Ｈ期間に該当するＦＩＦＯ
メモリから、Ｈ／２期間ずつ同時にデータを読み出すこ
とで、６倍時間伸長，ノンインタレース変換を同時に行
うことが可能となる。
だけデータを書込み、次の１Ｈ期間に該当するＦＩＦＯ
メモリから、Ｈ／２期間ずつ同時にデータを読み出すこ
とで、６倍時間伸長，ノンインタレース変換を同時に行
うことが可能となる。
【００２７】
【発明の効果】以上説明したとおり、本発明によれば、
多層展開処理手段の各層出力にそれぞれ独立にＶ−Ｔ補
正を施すよう構成してあるので、動作周波数を低くする
ことができる。従って、例えばＲＯＭで構成することに
より、各層の液晶駆動集積回路の液晶を駆動する電圧の
ばらつきも補正することができる。
多層展開処理手段の各層出力にそれぞれ独立にＶ−Ｔ補
正を施すよう構成してあるので、動作周波数を低くする
ことができる。従って、例えばＲＯＭで構成することに
より、各層の液晶駆動集積回路の液晶を駆動する電圧の
ばらつきも補正することができる。
【図１】本発明の一実施例全体を示すブロック図であ
る。
る。
【図２】図１に示した多層展開処理部の構成を示すブロ
ック図である。
ック図である。
【図３】図２の動作を示すタイミング図である。
【図４】図１に示した多層展開処理部のその他の構成
（順次走査変換機能付き）を示す図である。
（順次走査変換機能付き）を示す図である。
【図５】図４の動作を示すタイミング図である。
【図６】従来技術の説明図である。
【図７】従来技術の説明図である。
２ Ａ／Ｄ変換部 ４ 同期信号処理部 ６ 多層展開処理部 ８Ａ〜８Ｆ Ｖ−Ｔ（電圧−透過率）補正部 １２Ａ〜１２Ｆ Ｄ／Ａ変換部 １４Ａ〜１４Ｆ 液晶駆動部
Claims (1)
- 【請求項１】 液晶投写型映像表示装置に含まれる液晶
パネルを駆動するための信号処理回路であって、 デジタル映像信号を入力し、Ｎ層（Ｎ＝２，３，…）に
多層展開を行って、動作周波数を１／Ｎとした出力を得
る多層展開手段と、 前記多層展開手段から得られる各々の出力について、液
晶の電圧−透過率特性に関する補正を独立に行う補正手
段とを具備したことを特徴とする液晶投写型映像表示装
置の信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3223029A JPH0564114A (ja) | 1991-09-03 | 1991-09-03 | 液晶投写型映像表示装置の信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3223029A JPH0564114A (ja) | 1991-09-03 | 1991-09-03 | 液晶投写型映像表示装置の信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0564114A true JPH0564114A (ja) | 1993-03-12 |
Family
ID=16791731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3223029A Pending JPH0564114A (ja) | 1991-09-03 | 1991-09-03 | 液晶投写型映像表示装置の信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0564114A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190121414A (ko) | 2015-05-15 | 2019-10-25 | 미쓰보 시베루토 가부시키 가이샤 | 프로파일부 벨트 및 그 제조 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0527701A (ja) * | 1991-07-19 | 1993-02-05 | Seiko Epson Corp | 映像信号補正回路 |
-
1991
- 1991-09-03 JP JP3223029A patent/JPH0564114A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0527701A (ja) * | 1991-07-19 | 1993-02-05 | Seiko Epson Corp | 映像信号補正回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190121414A (ko) | 2015-05-15 | 2019-10-25 | 미쓰보 시베루토 가부시키 가이샤 | 프로파일부 벨트 및 그 제조 방법 |
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