JP2667738B2 - 映像信号処理装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、高精細液晶映像表示装置に適用して好適
な映像信号処理装置に関する。

［従来の技術］ ハイビジョン放送用の表示装置として、高精細用の液
晶表示装置を使用する場合、その取り扱う周波数はNTSC
信号よりもはるかに高いことから、液晶表示素子（液晶
パネルLCD）を分割駆動するようにした構成が提案され
ている。

第３図はこのような分割駆動方式を採用するときの液
晶パネル30の構成例を示したもので、図は水平走査方向
を３分割すると共に、垂直走査方向を２分割して駆動す
るようにした例である。

図に示すように、液晶パネル30上の画素は３分割され
た水平走査用ドライバ1HU〜3HDと２分割された垂直走査
用ドライバ1VL〜2VRのマトリクスにより駆動される。垂
直走査用ドライバ1VL〜2VRは左右に配置され、１ライン
毎交互に駆動される。水平走査用ドライバ1HU〜3HDは上
下に取り付けられていて１画素毎交互にドライブされ
る。そのため、水平方向1H期間の映像信号は水平方向ド
ット数の分解能を持つクロックでサンプリングされる。

第４図は液晶パネル30上の１画素分の等価回路を示
す。

サンプリングされたデータは、１水平ライン上のセル
（TFT）のソース側に各画素毎に対応した信号電圧が加
えられる。次に、垂直走査用ドライバが１水平ライン上
のセルを同時にオンし、１ライン単位の映像信号が各セ
ルに加えられる。

このような動作を水平周期で繰り返すことで液晶パネ
ル30上に１フィールド分の映像が表現される。以上の動
作をフィールド単位、垂直周期で繰り返して動画が表現
される。各セルへ加える信号は第５図に示すような1H毎
に反転した交番信号である。

ここでNTSC信号の帯域に対応した液晶パネル30のサン
プリング周波数は最大約15MHzであるのに対して、HDTV
等のハイビジョン信号（広帯域信号）は30MHz程度もあ
るので、それだけサンプリング周波数も高くなる（例え
ば50MHz）。

そこで、上述のように分割駆動方式を採用すると共
に、映像信号をディジタル信号に変換し、またラインメ
モリを用いて時間軸伸長したものを液晶パネル30上に加
えるようにしている。

第６図はこのような分割駆動方式を採用したときの映
像信号処理装置の従来例を示す。

ここでは、R,G,B3原色映像信号中、１色Ｒのみの信号
処理系を示す。

映像信号はA/D変換器１よりディジタル信号に変換さ
れ、その後ガンマー補正回路２によりガンマー補正さ
れ、６つのラインメモリ３〜８に入力される。

第７図（ａ）に示すように、1H期間の映像信号は、例
えば図に示す比率で３ブロックに分割して、３対の1Hメ
モリ（3,5,7）と（4,6,8）に交互に書き込む。３対の1H
メモリ（3,5,7）と（4,6,8）とは書き込みと読み出しが
相互に行われる。例えば、ラインメモリ３が書込み状態
のとき、これと対をなすラインメモリ４は読み出し状態
となされて、1H前に書き込まれたデータを読み出してい
る。従って、次の1H期間ではラインメモリ３は読み出し
状態、ラインメモリ４は書込み状態になる。ラインメモ
リ５と６、７と８も同様である。

ここで第７図（ｂ）のようにA/D変換器１のクロック
をCLKとし、その変換周波数をf CLK＝50MHzとすると、
各ラインメモリ３〜８の書き込みクロックもCLK（50MH
z）になる。また、各ラインメモリ３〜８の読み出しク
ロックは書き込みクロックの1/2の周波数であるクロッ
クCLK2（25MHz）になる。

つまり、例えば、ラインメモリ３にて1Hの2/5分のデ
ータを書き込んだ場合、同データの時間は２倍（4/5）
になって読み出される。

２倍に伸長された各データは、各ラッチ回路９〜11に
供給されてクロックCLKのタイミングでラッチされ、こ
れらがD/A変換器12〜17に入力される。D/A変換器12〜17
でアナログ信号に変換された各データは駆動回路18〜23
に入力され、液晶パネル30の水平走査用ドライバ1HU〜3
HDに導かれる。

先に述べたように、水平走査用ドライバは第３図に示
すように、上側の水平走査用ドライバ1HU,2HU,3HUと下
側の水平走査用ドライバ1HD,2HD,3HDの６チャネルに分
割されている。

従って、駆動回路18の出力は上側水平走査用ドライバ
1HUに、駆動回路19の出力は下側水平走査用ドライバ1HD
に導かれる。残るチャネルも同様である。つまり、ラッ
チ回路９〜11からの出力データは上側水平走査用ドライ
バ1HU〜3HUと、下側水平走査用ドライバ1HD〜3HD用のデ
ータに分割されることになる。

第７図（ｂ）に示すように、クロックCLKU,CLKDはク
ロックCLK2（25MHz）に対して半分の周波数12.5MHzであ
り、それぞれ180°位相がシフトした２位相クロックで
ある。２位相クロックによってデータは上側水平走査ド
ライバ用のデータと下側水平走査ドライバ用のデータに
分割される。

このように、クロックCLK（25MHz）の半分の12.5MHz
のクロックCLKU,CLKDを使用することによって、原デー
タに対し４倍の時間軸伸長されたデータが各水平走査用
ドライバ1HU〜3HDに供給されることになる。

［発明が解決しようとする課題］ ところで、このような従来の映像信号処理装置では、
各ラインメモリ３〜８の書き込みクロックはシステム
中、最速のクロックであるクロックCLK（50MHz）になる
ため、高速動作が可能なラインメモリが必要になる。こ
れに伴って、装置も高価になってしまう。

そこで、この発明はこのような欠点をなくしたもので
あって、低速のラインメモリを使用できるようにした映
像信号処理装置を提案するものである。

［課題を解決するための手段］ 上述の課題を解決するため、この発明においては、デ
ィジタル変換された映像信号が第１のクロックを用いて
Ｎ個（Ｎは整数）のラッチ回路でラッチされると共に、 ラッチされた複数の映像信号が対をなす2N個のライン
メモリに供給されて、第１のクロックに対し1/2分周さ
れた位相の異なる第２および第３のクロックによって時
分割的に対をなすラインメモリごとに書き込まれ、 第２および第３のクロックに対して、さらに1/2分周
されると共に、位相の異なる第４および第５のクロック
によって対をなすラインメモリ同士が同時に読み出さ
れ、 夫々のラインメモリから読み出された映像出力が対を
なす2N個の液晶表示素子駆動用の水平走査用ドライバに
供給されるようになされたことを特徴とするものであ
る。

［作用］ 書き込みと読み出しが非同期なラインメモリ24〜29が
使用され、第２図（ｂ）に示す２位相クロックWCLKa,WC
LKbによってディジタル映像信号が、対をなすラインメ
モリ（24,25）、（26,27）、（28,29）によって順次時
分割的に書き込まれる。

つまり、ラインメモリ24、25に関していえば、２位相
クロックWCLKa,WCLKbによって交互に書き込みが同時に
行われるから、２位相クロックWCLKa,WCLKbは基本クロ
ックCLKの1/2の周波数25MHzでよい。

読み出しクロックはさらに1/2だけ逓降されたクロッ
クRCLKa,RCLKb（第２図（ｃ））である。

［実施例］ 以下、図面を参照しながら、本発明に係る映像信号処
理装置の一例をハイビジョンシステムに適用した場合に
ついて説明する。本例においても、基本的には第６図に
示した従来例と同様に構成されるので、同一部分には同
一符号を付して説明する。

第１図において、映像信号はA/D変換器１によりディ
ジタル信号に変換された後、ガンマー補正回路２でガン
マー補正され、ラッチ回路９〜11で１度ラッチされる。
以上の動作タイミングは第２図（ｂ）に示すシステム最
速のクロック（第１のクロック）CLK（50MHz）で行われ
る。

次に、各信号は書き込みと読み出しが非同期で行われ
る対をなす６個のラインメモリ24〜29に書き込まれる。

ここで従来と異なる点は、ラインメモリ24〜29の書き
込みクロックとしてクロックCLKを1/2分周し、位相が18
0°シフトした第２図（ｂ）に示すクロックWCLKa,WCLKb
（第２および第３のクロック）を使用すること、およ
び、対をなすラインメモリ（24,25）、（26,27）、（2
8,29）同士を同時に処理することである。

すなわち、ラインメモリ24,26,28にはクロックWCLKa
が、これら対をなすラインメモリ25,27,29にはクロック
WCLKbが夫々書き込みクロックとして使用される。

WCLKa,WCLKbはクロックCLKを交互に間引きしたクロッ
クと同等であり、原データが両クロックWCLKa,WCLKbで
３対のラインメモリ（24,25）（26,27）、（28,29）に
書き込まれる。つまり、同じ対のラインメモリに対して
は１画素ごとに交互に書き込みが行われ、次の1Hでは今
度は１セルごとに交互に読み出し処理が行われる。

その結果、ラインメモリ24〜29の書き込みクロックWC
LKa,WCLKbは25MHzの速度になる。

これらラインメモリ24〜29内の書き込みアドレスポイ
ンタは、クロックWCLKa,WCLKbにより１アドレス毎に増
加する。また、リセットパルスWRESa,WRESbにより書き
込みアドレスポインタが０にリセットされる。

各ラインメモリ24〜29に書き込まれたデータは、第２
図（ｃ）に示す読み出しクロックRCLKa,RCLKb（第４お
よび第５のクロック）を使用して読み出される。両読み
出しクロックRCLKa,RCLKbは書き込みクロックWCLKa,WCL
Kbの1/2（12.5MHz）のクロックであり、共に180°の位
相がシフトしている。

これによって、読み出されるデータの時間は２倍に伸
長され、これが交互に読み出されてD/A変換器12〜17に
入力する。例えば、D/A変換器12へはラインメモリ24か
ら読み出された時間軸伸長されたデータが入力され、読
み出しクロックと同じ変換クロックRCLKaによってアナ
ログ映像信号に変換され、そして駆動回路18を経て液晶
パネル30の上側水平走査用ドライバ1HUに入力される。

また、D/A変換器13にはラインメモリ25から読み出さ
れた時間軸伸長後のデータが入力され、これが読み出し
クロックと同じ変換クロックRCLKbでアナログ信号に変
換され、そして駆動回路19を経て下側水平走査用ドライ
バ1HDに入力される。

従って、ラインメモリ24〜29への書き込みクロックWC
LKaは上側の水平走査用ドライバ1HU〜3HUに対応し、書
き込みクロックWCLKbは下側の水平走査用ドライバ1HD〜
3HDに対応している。

なお、読み出しアドレスのポインタは読み出しクロッ
クRCLKa,RCLKbにより１アドレス毎に増加する。また、
リセットパルスRRESa,RRESbにより読み出しアドレスポ
インタは０にリセットされる。

次に、本例による分割信号処理の実施例を第２図
（ａ）に示す。

上側水平走査用ドライバ1HUについてのみ説明する
と、まずリセットパルスWRESaにより対をなすラインメ
モリ24,25のラインアドレスポインタが０にリセットさ
れた後、書き込みクロックWCLKa,WCLKbにより1Hの2/5の
比率である、この例では０〜239画素分のデータ（ディ
ジタル映像データ）を交互に書き込む。

このように対のラインメモリ24,25に対し交互に書き
込み処理を行えば、書き込みクロックとして、今までの
1/2の周波数を使用しても、従来と同一の速度でデータ
を書き込んだのと等価になる。したがってその書き込み
周波数は従来の1/2である2MHzでよい。

239画素分のデータが書き込まれると、ラインメモリ2
4,25の書き込みアドレスポインタは239となる。

次の1Hでは、読み出しアドレスリセットパルスRRESa
によって読み出しアドレスポインタが０にリセットさ
れ、書き込みパルスWCLKa,WCLKbの倍の時間軸をもつク
ロックRCLKa,RCLKbによってアドレスポインタが更新さ
れながら、０〜239個のデータを読み出す。

この読み出し処理と同時に、ラインメモリ24,25の書
き込みアドレスポインタが240〜479画素までのデータ
を、書き込みクロックWCLKa,WCLKbによって、書き込み
アドレスポインタを更新しながらラインメモリ24,25に
順次交互に書き込む。

従って、479画素分のデータが書き込まれると、ライ
ンメモリ24,25の書き込みアドレスポインタは479、読み
出しアドレスポインタは239になっている。

次の1H期間で書き込みアドレスポインタはリセットパ
ルスWRESaによって０にリセットされ、再び０〜239の画
素分のデータを書き込む。

そして、この書き込み処理と同時に読み出しクロック
RCLKa,RCLKbにより、1H前に書き込まれた240〜479画素
分のデータを読み出す。このとき、ラインメモリ24,25
の書き込みアドレスポインタは239、読み出しアドレス
ポインタは479になっている。

次の1Hで読み出しアドレスポインタはリセットパルス
RRESbにより０にリセットされ、再び０〜239のアドレス
に書き込む。

以上のように読み出し、書き込み処理を1H毎に交互に
行い、また読み出し、書き込みアドレス信号をおのおの
2H周期で与えて書き込み、読み出しアドレスポインタの
制御を行うことによって、低速のラインメモリ24〜29を
使用しても従来例と同様な時間軸伸長処理を行うことが
できる。残る分割領域（中間の2/5の領域および最終の1
/5の領域）についての処理も同様である。他のB,Gのチ
ャネルについても同様である。

［発明の効果］ 以上説明したように、この発明によれば、映像信号の
時間軸伸長に使用するラインメモリを従来よりも低速の
ものを使用することができるため、システムのコストが
大幅に低減できる。

したがって、この発明は高速で、なおかつ分割駆動方
式が採用されるハイビジョンシステムなどの映像信号処
理装置に適用して極めて好適である。

【図面の簡単な説明】

第１図はこの発明の実施例を示すブロック図、第２図
（ａ）は実施例の時間軸伸長タイミング関係を示すタイ
ミングチャート、同図（ｂ），（ｃ）はラインメモリ書
き込みおよび読み出しクロックを示す図、第３図は液晶
パネルの構成例を示す図、第４図はTFT液晶パネル等価
回路図、第５図は液晶駆動波形の一例を示す図、第６図
は従来例を示すブロック図、第７図（ａ）は従来例の時
間軸伸長タイミングを示す図、同図（ｂ）はD/A変換器
のクロックを示す図である。 1HU〜3HU……上側水平走査用ドライバ 1HD〜3HD……下側水平走査用ドライバ 1VL,2VL……左側垂直走査用ドライバ 1VR,2VR……右側垂直走査用ドライバ ９〜11……ラッチ回路 12〜17……D/A変換器 18〜23……駆動回路 24〜29……ラインメモリ 30……液晶パネル

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】ディジタル変換された映像信号が第１のク
   ロックを用いてＮ個（Ｎは整数）のラッチ回路でラッチ
   されると共に、 ラッチされた複数の映像信号が対をなす2N個のラインメ
   モリに供給されて、上記第１のクロックに対し1/2分周
   された位相の異なる第２および第３のクロックによって
   時分割的に対をなすラインメモリごとに書き込まれ、 第２および第３のクロックに対して、さらに1/2分周さ
   れると共に、位相の異なる第４および第５のクロックに
   よって上記対をなすラインメモリ同士が同時に読み出さ
   れ、 夫々のラインメモリから読み出された映像出力が対をな
   す2N個の液晶表示素子駆動用の水平走査用ドライバに供
   給されるようになされたことを特徴とする映像信号処理
   装置。