JPS6228476B2 - - Google Patents
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- JPS6228476B2 JPS6228476B2 JP53113174A JP11317478A JPS6228476B2 JP S6228476 B2 JPS6228476 B2 JP S6228476B2 JP 53113174 A JP53113174 A JP 53113174A JP 11317478 A JP11317478 A JP 11317478A JP S6228476 B2 JPS6228476 B2 JP S6228476B2
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- hold
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- 238000005070 sampling Methods 0.000 claims description 56
- 239000011159 matrix material Substances 0.000 claims description 4
- 238000006243 chemical reaction Methods 0.000 claims 3
- 238000010586 diagram Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 2
- 230000001960 triggered effect Effects 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- Liquid Crystal Display Device Control (AREA)
- Transforming Electric Information Into Light Information (AREA)
Description
【発明の詳細な説明】
Ｘ―Ｙマトリクス型駆動方式の画像表示装置に
おいては、一般に、水平方向の各絵素に対応して
ビデオ信号のサンプル・ホールド回路を設け、垂
直、水平方向の走査信号の制御によつて順次各絵
素の画像表示が行なわれている。第１図は、液晶
などの表示装置に主に用いられる駆動方式を示し
たものであり、同図の例では、水平方向の絵素数
に対応してサンプル・ホールド回路１を配し、サ
ンプリング・パルス列２によつてビデオ信号３を
順次サンプリングしている。サンプリングされた
ビデオ信号は、各表示素子４に、ゲート回路５を
介して接続され、垂直方向の走査信号群６の制御
のもとに１ライン同時表示が行なわれる。
おいては、一般に、水平方向の各絵素に対応して
ビデオ信号のサンプル・ホールド回路を設け、垂
直、水平方向の走査信号の制御によつて順次各絵
素の画像表示が行なわれている。第１図は、液晶
などの表示装置に主に用いられる駆動方式を示し
たものであり、同図の例では、水平方向の絵素数
に対応してサンプル・ホールド回路１を配し、サ
ンプリング・パルス列２によつてビデオ信号３を
順次サンプリングしている。サンプリングされた
ビデオ信号は、各表示素子４に、ゲート回路５を
介して接続され、垂直方向の走査信号群６の制御
のもとに１ライン同時表示が行なわれる。
第２図にはMOS回路により構成される前記サ
ンプル・ホールド回路の代表的な構成例を示す。
前記サンプリング・パルス列２のうちの１つがサ
ンプル・ゲート７に接続される。サンプリング・
パルスの与えられたサンプル・ゲート７はON
（導通）状態となり、ビデオ信号３が、サンプ
ル・ゼート７を介してコンデンサ・メモリ８にた
くわえられる。たくわえられたビデオ信号は表示
のタイミングに合わせた転送パルス９によつて転
送ゲート１０を介して各表示素子に設けられたゲ
ート回路５に入力される。ゲート１１は、ビデオ
信号の転送が行なわれる直前に、それ以前にたく
わえられていたビデオ信号を消去するための消去
ゲートである。
ンプル・ホールド回路の代表的な構成例を示す。
前記サンプリング・パルス列２のうちの１つがサ
ンプル・ゲート７に接続される。サンプリング・
パルスの与えられたサンプル・ゲート７はON
（導通）状態となり、ビデオ信号３が、サンプ
ル・ゼート７を介してコンデンサ・メモリ８にた
くわえられる。たくわえられたビデオ信号は表示
のタイミングに合わせた転送パルス９によつて転
送ゲート１０を介して各表示素子に設けられたゲ
ート回路５に入力される。ゲート１１は、ビデオ
信号の転送が行なわれる直前に、それ以前にたく
わえられていたビデオ信号を消去するための消去
ゲートである。
第３図は、従来に用いられているサンプリン
グ・パルス列と、その発生回路の１例を示す。シ
フトレジスタ１２には、直列信号入力としてのス
タート・パルス１３と、サンプリング周波数に対
応したクロツク信号１４を加え、各段の出力端子
からサンプリング・パルス列としてシフト・信号
群２を得ている。
グ・パルス列と、その発生回路の１例を示す。シ
フトレジスタ１２には、直列信号入力としてのス
タート・パルス１３と、サンプリング周波数に対
応したクロツク信号１４を加え、各段の出力端子
からサンプリング・パルス列としてシフト・信号
群２を得ている。
ところで、広帯域のビデオ信号を忠実に表示す
るためには、前記サンプル・ホールド回路におけ
るサンプリング周波数を高くする必要があり、高
速のサンプリング動作が要求される。しかし、一
般にサンプル・ゲート７は、ON時にも完全な導
通状態とはならず、ON状態においても抵抗値
Ronをもつため、サンプリング周波数が高くなる
と前記Ronによるサンプリング動作の時定数が問
題になつてくる。すなわち、この時定数が無視で
きないような高いサンプリング周波数になると、
ビデオ信号の正確なサンプリングができなくなつ
てしまい、著しい場合には、サンプリング動作が
不安定になる。特に、第２図の例に示したような
MOS回路によつて構成されるサンプル・ホール
ド回路においては、この点が大きな問題となる。
いま仮に、水平方向の絵素数を240個とすると、
ビデオ信号の一水平走査期間中の実際の映像信号
期間は約53.3μｓであるから、各サンプル・ホー
ルド回路に許されるサンプリング時間は高々、
220ns程度である。これに対して、サンプルゲー
ト７のON時の抵抗値は普通、数キロΩ程度あ
り、仮に、ビデオ信号線の低抗値も含めてこれを
5KΩ，コンデンサ・メモリ８の容量を、10PFと
すると、サンプル・ゲート７の時定数は約
50ns、立上り時間は約110ns程度となる。従つ
て、サンプル・ゲート７の特性上のバラツキによ
つては、サンプリング動作が、不確実なものにな
る。また、水平方向の絵素数が、増加するにつれ
て、この条件は、さらに厳しいものとなる。
るためには、前記サンプル・ホールド回路におけ
るサンプリング周波数を高くする必要があり、高
速のサンプリング動作が要求される。しかし、一
般にサンプル・ゲート７は、ON時にも完全な導
通状態とはならず、ON状態においても抵抗値
Ronをもつため、サンプリング周波数が高くなる
と前記Ronによるサンプリング動作の時定数が問
題になつてくる。すなわち、この時定数が無視で
きないような高いサンプリング周波数になると、
ビデオ信号の正確なサンプリングができなくなつ
てしまい、著しい場合には、サンプリング動作が
不安定になる。特に、第２図の例に示したような
MOS回路によつて構成されるサンプル・ホール
ド回路においては、この点が大きな問題となる。
いま仮に、水平方向の絵素数を240個とすると、
ビデオ信号の一水平走査期間中の実際の映像信号
期間は約53.3μｓであるから、各サンプル・ホー
ルド回路に許されるサンプリング時間は高々、
220ns程度である。これに対して、サンプルゲー
ト７のON時の抵抗値は普通、数キロΩ程度あ
り、仮に、ビデオ信号線の低抗値も含めてこれを
5KΩ，コンデンサ・メモリ８の容量を、10PFと
すると、サンプル・ゲート７の時定数は約
50ns、立上り時間は約110ns程度となる。従つ
て、サンプル・ゲート７の特性上のバラツキによ
つては、サンプリング動作が、不確実なものにな
る。また、水平方向の絵素数が、増加するにつれ
て、この条件は、さらに厳しいものとなる。
これを解決するためには、サンプル・ゲート７
を構成するMOS回路のgmを大きくして、ON時
の抵抗値Ronを小さくすればよいが、そのために
は、MOSのゲート間隔を小さくする必要があ
り、製作プロセス上の困難さ、歩留りの低下など
の問題点を生ずる。本発明は、以上に述べてきた
ようなMOS回路構成による従来のサンプル・ホ
ールド回路における問題点に鑑みてなされたもの
であり、サンプリング・パルス列として、パルス
幅の広いものを用いることによつて簡単な回路構
成で、高速のサンプリング動作を可能にし、従来
の問題点を解決したサンプル・ホールド装置を提
供するものである。以下に図面に基づいて本発明
の一実施例を説明する。
を構成するMOS回路のgmを大きくして、ON時
の抵抗値Ronを小さくすればよいが、そのために
は、MOSのゲート間隔を小さくする必要があ
り、製作プロセス上の困難さ、歩留りの低下など
の問題点を生ずる。本発明は、以上に述べてきた
ようなMOS回路構成による従来のサンプル・ホ
ールド回路における問題点に鑑みてなされたもの
であり、サンプリング・パルス列として、パルス
幅の広いものを用いることによつて簡単な回路構
成で、高速のサンプリング動作を可能にし、従来
の問題点を解決したサンプル・ホールド装置を提
供するものである。以下に図面に基づいて本発明
の一実施例を説明する。
第４図は、本発明にかかるサンプル・ホールド
装置におけるサンプリング・パルス列と、それを
発生するためのパルス発生回路の一実施例を示す
図である。この回路は、２系統のシフト・レジス
タ群１５，１６を配し、シフトレジスタ群１５に
は、サンプリング周波数の半分の周波数からなる
クロツク信号１７を、シフト・レジスタ群１６に
は、前記クロツク信号１７と180゜位相の異なる
クロツク信号１８を、それぞれ加える。このシフ
ト・レジスタ群１５，１６は、クロツク信号の立
下り部分でトリガされるもので、直列信号入力と
して、両方のクロツク信号１７，１８に１回ずつ
トリガされるように、クロツク信号の一周期以上
の幅をもつスタートパルス１９を入力することに
よつて、それぞれシフト・レジスタ群の出力には
シフト信号群２０，２１が得られる。これらシフ
ト・レジスタ群の出力はいずれもサンプリング周
期の２倍のパルス幅をもつており、しかもシフト
信号群２０とシフト信号群２１とは、互いにサン
プリング周期分（パルス幅の半分に相当する）ず
つ位相がずれた信号となつている。
装置におけるサンプリング・パルス列と、それを
発生するためのパルス発生回路の一実施例を示す
図である。この回路は、２系統のシフト・レジス
タ群１５，１６を配し、シフトレジスタ群１５に
は、サンプリング周波数の半分の周波数からなる
クロツク信号１７を、シフト・レジスタ群１６に
は、前記クロツク信号１７と180゜位相の異なる
クロツク信号１８を、それぞれ加える。このシフ
ト・レジスタ群１５，１６は、クロツク信号の立
下り部分でトリガされるもので、直列信号入力と
して、両方のクロツク信号１７，１８に１回ずつ
トリガされるように、クロツク信号の一周期以上
の幅をもつスタートパルス１９を入力することに
よつて、それぞれシフト・レジスタ群の出力には
シフト信号群２０，２１が得られる。これらシフ
ト・レジスタ群の出力はいずれもサンプリング周
期の２倍のパルス幅をもつており、しかもシフト
信号群２０とシフト信号群２１とは、互いにサン
プリング周期分（パルス幅の半分に相当する）ず
つ位相がずれた信号となつている。
従つて、これらシフト信号群２０，２１の中か
ら順番に従つて１つずつを交互にとり出し、前記
サンプル・ホールド回路へのサンプリング・パル
ス列として接続すれば、クロツク信号の周波数の
２倍、すなわち当初のサンプリング周波数におけ
るサンプリング動作が実現できる。しかも、この
とき各サンプリング・パルスは、サンプリング周
期の２倍のパルス幅をもつているため、従来のサ
ンプリング周期幅のサンプリング・パルスを用い
た場合に比べ、容易に高い周波数にまで安定なサ
ンプリング動作を行なわせることができる。ま
た、高いサンプリング周波数を利用できることか
ら、マトリクスの画素数の増加を実現でき、より
精密な画像が得られるとともに、回路素子の時定
数の影響を少なくすることができ、広帯域のビデ
オ信号にも適用可能なサンプル・ホールド装置を
容易に実現できる。さらに第４図に示した実施例
においては、各シフト、レジスタはいずれも、サ
ンプリング周波数の半分の周波数からなるクロツ
ク信号によつて駆動されるため、Ｃ―MOSによ
る構成も可能となり、このＣ―MOS構成の回路
においては、該シフト・レジスタ部分における消
費電力を約半分に低減できるという効果も得られ
る。
ら順番に従つて１つずつを交互にとり出し、前記
サンプル・ホールド回路へのサンプリング・パル
ス列として接続すれば、クロツク信号の周波数の
２倍、すなわち当初のサンプリング周波数におけ
るサンプリング動作が実現できる。しかも、この
とき各サンプリング・パルスは、サンプリング周
期の２倍のパルス幅をもつているため、従来のサ
ンプリング周期幅のサンプリング・パルスを用い
た場合に比べ、容易に高い周波数にまで安定なサ
ンプリング動作を行なわせることができる。ま
た、高いサンプリング周波数を利用できることか
ら、マトリクスの画素数の増加を実現でき、より
精密な画像が得られるとともに、回路素子の時定
数の影響を少なくすることができ、広帯域のビデ
オ信号にも適用可能なサンプル・ホールド装置を
容易に実現できる。さらに第４図に示した実施例
においては、各シフト、レジスタはいずれも、サ
ンプリング周波数の半分の周波数からなるクロツ
ク信号によつて駆動されるため、Ｃ―MOSによ
る構成も可能となり、このＣ―MOS構成の回路
においては、該シフト・レジスタ部分における消
費電力を約半分に低減できるという効果も得られ
る。
第５図には、本発明にかかるサンプル・ホール
ド装置を用いたパネル駆動装置の一実施例を示
す。画像表示パネル２２の上下に分けて２系統の
シフト・レジスタ群１５，１６を配し、縦方向の
電極線２３をパネルの上端、下端から交互に１本
ずつとり出してサンプル・ホールド回路１の出力
に接続する。画像表示パネル２２の上部に配され
たサンプル・ホールド回路群はシフト・レジスタ
群１５によつてサンプリング・パルス列２０が与
えられ、前記パネル２２の下部に配されたサンプ
ル・ホールド回路群には、シフト・レジスタ群１
６によつて、前記サンプリング・パルス列２０と
はサンプリング周期分ずつ位相のずれた信号群２
１がサンプリングパルスとして与えられる。従つ
て画像表示パネル２２の水平方向の各絵素には当
初のサンプリング周波数でサンプリングされたビ
デオ信号を得ることができる。
ド装置を用いたパネル駆動装置の一実施例を示
す。画像表示パネル２２の上下に分けて２系統の
シフト・レジスタ群１５，１６を配し、縦方向の
電極線２３をパネルの上端、下端から交互に１本
ずつとり出してサンプル・ホールド回路１の出力
に接続する。画像表示パネル２２の上部に配され
たサンプル・ホールド回路群はシフト・レジスタ
群１５によつてサンプリング・パルス列２０が与
えられ、前記パネル２２の下部に配されたサンプ
ル・ホールド回路群には、シフト・レジスタ群１
６によつて、前記サンプリング・パルス列２０と
はサンプリング周期分ずつ位相のずれた信号群２
１がサンプリングパルスとして与えられる。従つ
て画像表示パネル２２の水平方向の各絵素には当
初のサンプリング周波数でサンプリングされたビ
デオ信号を得ることができる。
本実施例では、既に述べたように各サンプリン
グ・パルスのパルス幅はサンプリング周期の２倍
になつているため、従来に比べ、安定なサンプリ
ング動作を実現することができる。画像表示パネ
ルにおいて、電極間ピツチが狭くなつてくると、
電極線を１本ずつ交互に、上下、あるいは左右に
ふり分けてとり出すし、本実施例のように、シフ
ト・レジスタ群を２系統に分けて、前記ふり分け
られた電極線と接続することは実装上の設計の容
易化、実装密度の向上がはかれる点からも有利な
方法である。サンプリングをより確実にするため
には、各サンプリング・パルスのパルス幅をサン
プリング周期の３倍，４倍とさらに広くとる方法
も考えられるが、あまり、サンプリング・パルス
の幅が広いと、得られるサンプリング信号が、サ
ンプリング・パルス期間中の平均値になつてしま
うため、正確なサンプリングが行なわれない。ま
た、そのようなサンプリング・パルスを発生する
回路も複雑なものになるためサンプリング周期の
２倍の幅をもつたサンプリング・パルスを用いる
のが最適であるといえる。
グ・パルスのパルス幅はサンプリング周期の２倍
になつているため、従来に比べ、安定なサンプリ
ング動作を実現することができる。画像表示パネ
ルにおいて、電極間ピツチが狭くなつてくると、
電極線を１本ずつ交互に、上下、あるいは左右に
ふり分けてとり出すし、本実施例のように、シフ
ト・レジスタ群を２系統に分けて、前記ふり分け
られた電極線と接続することは実装上の設計の容
易化、実装密度の向上がはかれる点からも有利な
方法である。サンプリングをより確実にするため
には、各サンプリング・パルスのパルス幅をサン
プリング周期の３倍，４倍とさらに広くとる方法
も考えられるが、あまり、サンプリング・パルス
の幅が広いと、得られるサンプリング信号が、サ
ンプリング・パルス期間中の平均値になつてしま
うため、正確なサンプリングが行なわれない。ま
た、そのようなサンプリング・パルスを発生する
回路も複雑なものになるためサンプリング周期の
２倍の幅をもつたサンプリング・パルスを用いる
のが最適であるといえる。
以上のように、本発明のサンプル・ホールド装
置は、サンプル周期の２倍のパルス幅をもつたサ
ンプリング・パルス列を用いることによつて、高
いサンプリング周波数においても、正確で安定な
サンプリング動作を実現することができ、また簡
単な回路構成で得ることができるため工業的価値
も大なるものである。
置は、サンプル周期の２倍のパルス幅をもつたサ
ンプリング・パルス列を用いることによつて、高
いサンプリング周波数においても、正確で安定な
サンプリング動作を実現することができ、また簡
単な回路構成で得ることができるため工業的価値
も大なるものである。
第１図は、Ｘ―Ｙマトリクス型画像表示装置の
構成および駆動波形を示す説明図、第２図は、サ
ンプル・ホールド回路の構成図、第３図は、従来
のサンプリング・パルス列発生回路の構成図、第
４図は本発明のサンプルホールド装置の一実施例
においてサンプリング・パルス列発生回路を示す
構成図、第５図は本発明にかかるサンプル・ホー
ルド装置を用いた画像表示装置の駆動回路の一実
施例を示す構成図である。 １……サンプル・ホールド回路、２，２０，２
１……サンプリング・パルス列、３……ビデオ信
号、４……表示素子、５……ゲート回路、６……
垂直方向走査信号、７……サンプル・ゲート、８
……コンデンサ・メモリ、９……転送パルス、１
０……転送ゲート、１１……消去ゲート、１２，
１５，１６……シフト・レジスタ群、１３，１９
……スタート・パルス、１７，１８……クロツク
信号、２２……画像表示パネル。
構成および駆動波形を示す説明図、第２図は、サ
ンプル・ホールド回路の構成図、第３図は、従来
のサンプリング・パルス列発生回路の構成図、第
４図は本発明のサンプルホールド装置の一実施例
においてサンプリング・パルス列発生回路を示す
構成図、第５図は本発明にかかるサンプル・ホー
ルド装置を用いた画像表示装置の駆動回路の一実
施例を示す構成図である。 １……サンプル・ホールド回路、２，２０，２
１……サンプリング・パルス列、３……ビデオ信
号、４……表示素子、５……ゲート回路、６……
垂直方向走査信号、７……サンプル・ゲート、８
……コンデンサ・メモリ、９……転送パルス、１
０……転送ゲート、１１……消去ゲート、１２，
１５，１６……シフト・レジスタ群、１３，１９
……スタート・パルス、１７，１８……クロツク
信号、２２……画像表示パネル。
Claims (1)
- １ Ｘ―Ｙマトリクス型駆動方式の画像表示装置
におけるビデオ信号のサンプル・ホールド装置で
あつて、サンプリング周波数の1/2の周波数から
なる第１のクロツク信号によつて駆動され、サン
プリング周期の２倍のパルス幅を有する第１のパ
ルス列を発生する第１の直並列変換シフトレジス
タ群と、前記第１のクロツク信号と180゜位相の
異なる第２のクロツク信号によつて駆動され、第
１のパルス列のパルス幅と同じ幅を有する第２の
パルス列を発生する第２の直並列変換シフトレジ
スタ群とから成るパルス発生回路を備え、第１，
第２の直並列変換シフトレジスタ群は第１，第２
のパルス列の信号線が交互に上下あるいは左右に
ふりわけて取り出されるように配置され、前記２
種のパルス列のうちの一方を、前記画像表示装置
のＸ方向の各絵素に対応して設けたサンプル・ホ
ールド回路群の奇数番目の回路群にサンプル・パ
ルスとして印加し、前記２種のパルス列のうちの
他方を前記サンプル・ホールド回路群の偶数番目
の回路群にサンプル・パルスとして印加するよう
に構成したことを特徴とするサンプル・ホールド
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11317478A JPS5540456A (en) | 1978-09-14 | 1978-09-14 | Sample holing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11317478A JPS5540456A (en) | 1978-09-14 | 1978-09-14 | Sample holing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5540456A JPS5540456A (en) | 1980-03-21 |
| JPS6228476B2 true JPS6228476B2 (ja) | 1987-06-20 |
Family
ID=14605420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11317478A Granted JPS5540456A (en) | 1978-09-14 | 1978-09-14 | Sample holing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5540456A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6236575U (ja) * | 1985-08-20 | 1987-03-04 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6052892A (ja) * | 1983-09-01 | 1985-03-26 | セイコーエプソン株式会社 | 液晶表示装置 |
| JPS61144696A (ja) * | 1984-12-18 | 1986-07-02 | 松下電器産業株式会社 | 液晶パネル駆動回路 |
| JPH0654418B2 (ja) * | 1985-05-10 | 1994-07-20 | 松下電器産業株式会社 | 液晶パネル駆動用制御パルス発生回路 |
| JPS62209488A (ja) * | 1986-03-10 | 1987-09-14 | 富士通株式会社 | アナログデ−タのサンプリング方法 |
| JPH0682263B2 (ja) * | 1986-10-31 | 1994-10-19 | 富士通株式会社 | マトリクス表示装置のデ−タドライバ |
| JPH0221499A (ja) * | 1988-07-07 | 1990-01-24 | Toshiba Corp | サンプルホールド回路 |
| JPS6446383A (en) * | 1988-07-15 | 1989-02-20 | Seiko Epson Corp | Picture display device |
| JPH02146085A (ja) * | 1989-03-24 | 1990-06-05 | Toshiba Corp | 表示装置 |
| JPH06342272A (ja) * | 1994-05-09 | 1994-12-13 | Seiko Epson Corp | 液晶表示装置 |
| JPH08190366A (ja) * | 1995-10-06 | 1996-07-23 | Seiko Epson Corp | アクティブマトリクス基板 |
| JPH09171374A (ja) * | 1996-09-02 | 1997-06-30 | Seiko Epson Corp | アクティブマトリクス基板 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5021354A (ja) * | 1973-06-26 | 1975-03-06 | ||
| JPS5338223A (en) * | 1976-09-20 | 1978-04-08 | Matsushita Electric Ind Co Ltd | Driving system of liquid crystal panel |
-
1978
- 1978-09-14 JP JP11317478A patent/JPS5540456A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS6236575U (ja) * | 1985-08-20 | 1987-03-04 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5540456A (en) | 1980-03-21 |
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