KR890000649B1 - 2차원 어드레스 장치 - Google Patents

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Abstract

내용 없음.

Description

2차원 어드레스 장치
제1도, 제2도는 종래의 장치의 설명을 위한 도면.
제3도는 본 발명의 일예의 구성도.
제4도, 제5도는 그 설명을 위한 도면.
제6도, 제7도는 다른예의 설명을 위한 도면이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 입력단자 2 : 시프트 레지스터
11 내지 13 : 샘플 홀드 회로
본 발명은 예를들면 액정을 사용한 화상표시 장치와같은 2차원 어드레스 장치에 관한 것이다.
예를들면 액정을 사용하여 텔레비젼 화상을 표시하도록 제안되고 있다.
제1도에 있어서(11)은 텔레비젼의 영상신호가 공급되는 입력단자로서, 이 입력단자(1)에서의 신호가 각기 예를들면 N채널 FET로부터 이뤄지는 스윗칭 소자 M1, M2…Mm을 통해서 수직(Y축)방향의 라인 L1, L2…Lm에 공급된다. 역시 m은 수평(X축)방향의 화소수(畵素數)에 상당하는 수이다.
다시 m단의 시프트 레지스터(2)가 설치되어 이 시프트 레지스터(2)에 수평 주파수의 m배의 클럭신호가 공급되어 이 시프트 레지스터(2)의 각 출력단자로부터의 신호 ψH1, ψH2…ψHm이 스윗칭 소자 M1내지 Mm의 각 제어단자에 공급된다.
또한 각 라인 L1내지 Lm에 각기 스윗칭 소자 M11, M21…Mn1, M12, M22… Mn2…M1m, M2m…Mnm의 일단이 접속된다.
역시 n은수평주사선수에 상당하는 수이다.
이 스윗칭 소자 M11내지 Mnm의 타단이 각기 액정셀 C11, C21…Cnm을 통해 타-겔 단자(3)에 접속된다.
다시 n단의 시프트 레지스터(4)가 설치되어, 이 시프트 레지스터(4)에 수평주파수의 클럭신호가 공급되어 이 시프트 레지스터(4)의 각 출력단자로부터의 신호 ψV1,ψV2,…ψVn이, 스윗칭 소자 M11내지 Mnm의 X축 방향의 각열(M11내지 M1m), (M21내지 M2m)… (Mn1내지 Mnm)마다의 제어 단자에 각각 공급된다.
즉 이 회로에 있어서, 시프트 레지스터(2),(4)로부터는, 제2도 a,b에 나타내는 것과같이, 시프트 레지스터(4)에서 1수평 기간마다 ψV1내지 ψVn이 출력되어 이 사이의 유효화면 기간 THE에 시프트 레지스터(2)로부터 각 화소기간 마다 ψH1내지 ψHm이출력된다. 다시 입력단자(1)에는 제2도 c에 나타내는 것과같은 신호가 공급된다.
그래서 ψV1,ψH1이 출력되고 있을때는 스윗칭 소자 M1과 M11M1m이 온되어 입력단자(1)→ M1→L1→M11→C11→타-겔 단자(3)의 전류로가 형성되어 액정셀 C11에 입력단자(1)에 공급된 신호와 타-겔 단자(3)와의 전위차가 공급된다.
이를 위한 이 셀 C11의 용량분에 첫번째의 화소의 신호에 의한 전위차에 상당하는 전하가 샘플홀드된다.
이 전화량에 대응해서 액정의 광투과율이 변화된다.
이와같은 일이 셀 C12내지 Cnm에있어서 차례로 행하여져 다시 다음 필드의 신호가 공급된 시점에서 각 셀 C11내지 Cnm의 전하량이 고쳐 쓰여진다.
이렇게하여 영상신호의 각 화소에 대응해서 액정 셀 C11내지 Cnm의 광투과율이 변화되어 이것이 차례로 되풀이 되어 텔레비젼 화상이 표시가 행하여 진다. 그러나 이 장치에 있어서 수평화소수를 m로 하면은 시프트 레지스터(2)의 단수도 m단이 필요하여, 해상도의 높은 표시 장치를 만들려고하는 시프트 레지스터(2)가 극히 대형의 회로가 되어 버린다. 이 때문에 예를들면 회로를 IC화한 경우에 극히 큰 칩면적이 필요하게 된다.
또한 스윗칭 소자 M1내지 Mm의 온 기간이
Figure kpo00001
로 되어, 극히 짧으므로, 각 액정 셀 C11내지 Cnm에서의 전하의 축적이 불충분하여 진다. 여기서 입력신호의 진폭을 크게하는 것은 액정 셀의 구조등의 제약으로 불가능하다. 이 때문에 양호한 화질, 특히 콘트라스트가 얻어지지 않는다. 더우기 전하의 축적이 불충분한 상태에서 사용하므로서 입력신호의 레벨의 변화등에 의해 불충분함이 상이하여 파형의 왜곡이 일어나기 쉽다.
또한 스윗칭 소자의 온 저항을 적게할 필요가 있어 이때문에 스윗칭 소자의 게이트 폭이 커져서 IC화한 경우의 칩면적이 크게 필요하게 된다.
종래의 장치에는 이같은 결점이 있었다.
본 발명은 이같은 점에 비추어 간단한 구성으로 상술한 결점을 일소할 수 있도록 한 것이다.
이하 도면을 참조하면서 본 발명의 한 실시예에 관해서 설명한다.
제3도에 있어서 라인 L1내지 Lm이 2개씩 그룹이 되어 각 그룹의 스윗칭 소자(M1, M2), (M3, M4)…(Mm-1, Mm)의 제어단자가 서로 접속된다. 또한 입력단자 (1)에서의 신호가 샘플홀드회로(11)에 공급되어 이 샘플홀드회로(11)에서의 신호와 입력단자(1)에서의 신호가 각기 샘플홀드회로(12), (13)에 공급된다. 그래서 샘플홀드회로(12)에서의 신호가 기수번째의 스윗칭소자 M1, M3…Mm-1을 통해서 라인 L1, M3…Lm-1에 공급됨과 함께 샘플홀드회로(13)으로부터의 신호가 우수번째의 스윗칭 소자 M2, M4…Mm을 통해서 라인 L2, L4…Lm에 공급된다.
또한 시프트 레지스터(2)에는 종래의 1/2의 주파수의 클럭신호가 공급되어, 제4도 b에 나타내는 것같은 신호 0'H1, 0'H2…øH'
Figure kpo00002
이 형성되어 각 그룹의 스윗칭 소자 M1내지 Mm에 공급된다. 다시 샘플홀드회로(11)와 (12) 또는 (13)에는, 각기 제4도 c,d에 나타내는 것같이 화소 기간마다 서로 반전하는 신호 01, 02이 공급된다.
이 회로에 있어서 입력단자(1)에 제4도 e와 같은 입력신호가 공급되면은, 샘플홀드회로(11)에 신호 0이 고전위의 기간에 샘프링이 행하여져 제4도 f와같은 신호가 형성되어 샘플홀드회로(12), (13)에서 신호 02가 고전위의 기간에 샘프링이 행하여져 제4도 g,h와같은 신호가 형성된다.
따라서 각 그룹의 라인 L1내지 Lm에는 기수번째의 화소의 신호와 그 다음 화소의 신호가 동시화되어 공급된다. 다시 스윗칭 소자 M1내지 Mm이 그룹마다 그 화소기간씩 순번으로 온 되어, 동시화된 신호가 기수번째의 라인과 우수번째의 라인에 각기 공급된다.
그래서 ψV1, 0'H1이 출력되고 있을때는, 스윗칭 소자 M1, M2와 M11내지 M1m이 온되어 샘플홀드회로(12)→M1→L1→M11→C11-타-겔 단자(3) 또는 샘플홀드회로 (13)→M2→L2→M12→C12→타-겔 단자(3)의 전류로가 형성된다. 그래서 액정 셀 C11,C12에 각기 첫번째의 화소 또는 두번째의 화소의 신호에 의한 전위차에 상당하는 전하가 샘플홀드되어 이 전하량에 의해 각 액정의 광투과율이 변화된다.
이하같은 일이 셀 C13내지 Cnm에 관해서 차례로 행하여져, 다시 다음 필드의 신호에 따라 각 셀 C11내지 Cnm의 전하량이 고쳐 쓰여진다.
이렇게 하여 텔레비젼 화상의 표시가 행하여지는 것이나, 본 발명에 의하면 각 액정 셀 C11내지 Cnm에는 각기 2화소기간에 걸쳐 신호가 공급되어, 종래의 2배의 시간 공급이 행하여 지므로, 각 액정 셀 C11내지 Cnm에서의 전하의 축적은 충분히 행하여진다. 따라서 상술한 파형 왜곡의 염려는 없을 뿐더러 콘트라스트를 포함한 양질의 화상을 표시할 수가 있다.
또한 시프트 레지스터(2)의 단수가 1/2로서 족하므로, 회로구성이 극히 간단하게 되어, IC화한 경우의 칩면적도 작아지는 것과 함께 소비전력도 적어진다. 즉 시프트 레지스터의 소비전력은 클럭신호의 주파수에 비례하고, 또한 단수에도 비례한다.
따라서 상술한 보기에 있어서 주파수 또는 단수가 같이 1/2이 되므로, 소비전력은 1/4로 감소한다.
또한 신호의 공급시간이 길므로, 스윗칭 소자의 온 저항의 영향이 적어진다. 이때문에 게이트 폭을 넓게할 필요가 없으며 스윗칭 소자의 차지하는 면적도 적어진다.
아직 상술한 보기에서 샘플홀드회로가 3개 필요하나, 시프트 레지스터의 간수가 1/2로 되고 소비전력이 1/4로 되는 것과 비교하면은 칩면적 또는 소비전력 공히 증가는 근소하다.
다시 제5도에 샘플홀드회로(11) 내지 (13)의 구체적인 보기를 명시한다. 먼저 있어서 입력단자(1)이 트랜지스터(21)의 베이스에 접촉되어 이 트랜지스터(21)의 콜렉터가 전원에 접속되어 에미터가 정전류원(22)을 통해서 접지됨과 같이 이 에미터가 스윗칭 소자(23)를 통해서 콘덴서(24)의 일단에 접속되어, 이 콘덴서(24)의 타단이 전원에 접속된다. 다시 콘덴서(24)의 일단이 트랜지스터(25)의 베이스에 접속되어 트랜지스터(25)의 콜렉터가 전원에 접속되어, 에미터가 정전류원(26)을 통해서 접지됨과 함께 이 에미터가 스윗칭 소자(27)를 통해서 콘덴서(28)의 일단에 접속되어, 이 콘덴서 (28)의 타단이 전원에 접속된다. 다시 콘덴서(28)의 일단이 트랜지스터(29)의 베이스에 접속되어, 이 트랜지스터(29)의 콜렉터가 전원에 접속되어, 에미터가 정전류원(30)을 통해서 접지됨과 함께 이 에미터로부터 기수번째의 스윗칭 소자 M2, M4…Mm에 접속되는 출력단자(31)로 도출된다.
또한 트랜지스터(21)의 에미터가 트랜지스터(32)의 베이스에 접속되어, 이 트랜지스터(32)의 콜렉터가 전원에 접속되어, 에미터가 정전류원(33)을 통해서 접지됨과 함께 이 에미터가 스윗칭 소자(34)를 통해서 콘덴서(35)의 일단에 접속되어 이 콘덴서(35)의 타단이 전원에 접속된다.
다시 콘덴서(35)의 일단이 트랜지스터(36)의 베이스에 접속되어, 이 트랜지스터(36)의 콜렉터가 전원에 접속되어 에미터가 정전류원(37)을 통해서 접지됨과 함께, 이 에미터에서 우수번째의 스윗칭 소자 M2, M4…Mm에 접속되는 출력단자(38)가 도출된다. 그래서 이 회로에 있어서 스윗칭 소자(23)의 제어단자에 ψ1, 스윗칭 소자(27), (34)의 제어단자에 ψ2를 공급함으로서 상술의 샘플홀드회로(11) 내지 (13)의 동작을 행할 수가 있다. 다시 이 회로에 있어서 입력단자(1)에서 출력단자(31), (38)까지의 직류전위 변동은 함께 트랜지스터 3개분이며 같다.
다시 제5도 b는 모든 소자를 N채널의 FET로써 형성한 경우로, 이렇게 하면은 회로 전체를 LSI화하는 경우에 적합하다.
또한 본 발명은 상술과 같이 라인 L1내지 Lm를 2개씩의 그룹으로하는데 한정되지 않는다. 예를들면 제6도는 3개씩의 그룹으로한 경우로 이 경우에는 도시와같이 입력회로로서 샘플홀드회로가 5개 필요하게 된다. 그래서 이 회로에 제7도 a 내지 e와같은 제어신호 ψ'1내지 ψ'3,ψ″H1,ψ″H2…를 공급하는 것으로인하여 F와 같은 입력신호가 GH 또는 IJK와 같이 샘플홀드 되어 각기 각 그룹의 3개의 라인에 공급된다.
이렇게 하면은 시프트 레지스터(2)의 단수가 1/3로 되어 소비전력을 1/9로 할수가 있다. 또한 시프트 레지스터의 단수를 종래와 같이하여 화소수를 증가시킬 수도 있다.
다시 그룹내의 라인의 개수를 증가하므로서 시프트 레지스터의 단수를 감소시킬 수가 있으나 이 경우에는 샘플홀드회로에 의한 소비전력의 증가나 칩 면적의 증가가 많아져서 또한 샘플홀드 회로에서 장시간 신호를 간직하는 것으로 인하여 파형 왜곡의 염려도 있으므로 그룹내의 라인의 개수를 극단으로 많게할 수는 없다.
또한 제3도의 회로에 있어서 샘플홀드회로(11)는 1클럭 기간에 상당하는 지연회로라도 좋다. 여기에서 쓰이게 되는 지연회로는 입출력의 이득이 ψdB로 지연시간이
Figure kpo00003
으로 즉 e-J2πf
Figure kpo00004
단, f는 입력신호의 주파수의 전달 계수를 지니는 것이면 된다.
다시 그룹내의 개수를 증가시킬 경우에도 각기 1클럭기간, 2클럭기간…에 상당하는 지연회로를 설치하는 것으로 인하여 같은 작용효과가 얻어진다.
더구나 이와같이 지연회를 사용한 경우에는 샘플홀드에 의한 파형 왜곡의 우려가 적으므로 특히 그룹내를 여러개수로 하는 경우에 적합하다.
더구나 본 발명은 상술과 같은 화상표시 장치에 국한되지 않고 2차원 어드레스의 기억 장치등에도 응용된다.

Claims (1)

  1. X축 방향 및 Y축 방향에 매트릭스형으로 회로소자(C11…Cnm)를 배치함과 동시에 Y축 방향의 라인(L1…Lm)를 클럭신호(H01…φH
    Figure kpo00005
    )에 관련하여 차례로 선택하고 X축 방향의 라인을 상기 Y축 방향의 라인의 선택에 관련하여 차례로 선택하여 소정의 회로소자에 신호를 공급하도록 한 2차원 어드레스 장치에 있어서, 샘플홀드회로의 출력을 Y축 방향의 선택 스위치에 접속하여 Y축 방향 라인을 그룹마다 차례로 선택하기 위하여, 상기 Y축 방향의 라인을 소정의 수씩의 그룹으로 나누고, 입력영상신호가 공급되는 입력단자(1)와, 이 입력단자에 접속되어 상기 입력신호를 상기 클럭신호의 주기 및 상기 그룹중의 차례에 따라 지연시키는 회로(11)와, 이 지연회로 및 상기 입력단자에 접속되어 이들 지연 및 비지연 신호를 소정의 기간 샘플홀드하는 회로(12,13)와, 상기 클럭신호를 발생하는 수평 시프트레지스터(2)와, 상기 수평 시프트 레지스터의 출력에 접속된 Y축 방향라인 선택 스위치(M1…Mm)를 구비하는 것을 특징으로하는 2차원 어드레스 장치.
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