JPH07261714A - アクティブマトリクス表示素子及びディスプレイシステム - Google Patents
アクティブマトリクス表示素子及びディスプレイシステムInfo
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- JPH07261714A JPH07261714A JP7941294A JP7941294A JPH07261714A JP H07261714 A JPH07261714 A JP H07261714A JP 7941294 A JP7941294 A JP 7941294A JP 7941294 A JP7941294 A JP 7941294A JP H07261714 A JPH07261714 A JP H07261714A
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- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】
【目的】 アクティブマトリクス表示素子を直接デジタ
ル画像信号で駆動可能にする。 【構成】 アクティブマトリクス表示素子は一対の基板
間に液晶を保持したパネル構造を有し、行列配置した画
素ＬＣと、個々の画素を駆動する薄膜トランジスタＴｒ
と、行毎に薄膜トランジスタＴｒを順次選択する垂直走
査回路２と、選択された薄膜トランジスタＴｒを介して
画素ＬＣにアナログ画像信号ＡＮＧを分配する水平走査
回路３とを備えている。さらにＤ／Ａ変換回路４が同一
基板上に集積形成されており、外部から供給されたデジ
タル画像信号ＤＩＧを内部的にアナログ画像信号ＡＮＧ
に変換する。
ル画像信号で駆動可能にする。 【構成】 アクティブマトリクス表示素子は一対の基板
間に液晶を保持したパネル構造を有し、行列配置した画
素ＬＣと、個々の画素を駆動する薄膜トランジスタＴｒ
と、行毎に薄膜トランジスタＴｒを順次選択する垂直走
査回路２と、選択された薄膜トランジスタＴｒを介して
画素ＬＣにアナログ画像信号ＡＮＧを分配する水平走査
回路３とを備えている。さらにＤ／Ａ変換回路４が同一
基板上に集積形成されており、外部から供給されたデジ
タル画像信号ＤＩＧを内部的にアナログ画像信号ＡＮＧ
に変換する。
Description
【０００１】
【産業上の利用分野】本発明はアクティブマトリクス表
示素子及びこれを組み込んだディスプレイシステムに関
する。より詳しくは、アクティブマトリクス表示素子に
内蔵される周辺回路の構成に関する。
示素子及びこれを組み込んだディスプレイシステムに関
する。より詳しくは、アクティブマトリクス表示素子に
内蔵される周辺回路の構成に関する。
【０００２】
【従来の技術】図４を参照して従来のアクティブマトリ
クス表示素子の一般的な構成を簡潔に説明する。図示す
る様に、アクティブマトリクス表示素子は一対の基板１
０１，１０２間に、液晶１０３によって代表される電気
光学物質を保持したパネル構造を有する。一方の基板１
０１の内表面には画素電極１０４が行列配置している。
又、個々の画素電極１０４を駆動するスイッチング素子
として薄膜トランジスタ１０５も集積形成されている。
行方向に沿ってゲートライン１０７が設けられていると
ともに、これと交差する様に列方向に沿って信号ライン
１０８が設けられている。各薄膜トランジスタ１０５の
ゲート電極は対応するゲートライン１０７に接続され、
ソース電極は対応する信号ライン１０８に接続され、ド
レイン電極は対応する画素電極１０４に接続されてい
る。垂直走査回路１０９がゲートライン１０７に接続さ
れており、行毎に薄膜トランジスタ１０５を順次選択す
る。又、水平走査回路１１０が信号ライン１０８に接続
されており、選択された薄膜トランジスタ１０５を介し
て各画素電極にアナログ画像信号を分配する。これら垂
直走査回路１０９及び水平走査回路１１０等の周辺回路
は薄膜トランジスタを回路素子として構成されており、
画素スイッチング素子用の薄膜トランジスタ１０５と同
一基板上に集積形成されている。
クス表示素子の一般的な構成を簡潔に説明する。図示す
る様に、アクティブマトリクス表示素子は一対の基板１
０１，１０２間に、液晶１０３によって代表される電気
光学物質を保持したパネル構造を有する。一方の基板１
０１の内表面には画素電極１０４が行列配置している。
又、個々の画素電極１０４を駆動するスイッチング素子
として薄膜トランジスタ１０５も集積形成されている。
行方向に沿ってゲートライン１０７が設けられていると
ともに、これと交差する様に列方向に沿って信号ライン
１０８が設けられている。各薄膜トランジスタ１０５の
ゲート電極は対応するゲートライン１０７に接続され、
ソース電極は対応する信号ライン１０８に接続され、ド
レイン電極は対応する画素電極１０４に接続されてい
る。垂直走査回路１０９がゲートライン１０７に接続さ
れており、行毎に薄膜トランジスタ１０５を順次選択す
る。又、水平走査回路１１０が信号ライン１０８に接続
されており、選択された薄膜トランジスタ１０５を介し
て各画素電極にアナログ画像信号を分配する。これら垂
直走査回路１０９及び水平走査回路１１０等の周辺回路
は薄膜トランジスタを回路素子として構成されており、
画素スイッチング素子用の薄膜トランジスタ１０５と同
一基板上に集積形成されている。
【０００３】
【発明が解決しようとする課題】水平走査回路１１０に
よって各画素電極１０４に分配される画像信号はアナロ
グ波形である。かかる構成を有するアクティブマトリク
ス表示素子は例えばテレビ受像機等のディスプレイシス
テムに組み込まれる。ディスプレイシステムはアナログ
ビデオ信号を外部から入力する。しかしながら、アナロ
グビデオ信号は直接アクティブマトリクス表示素子に入
力されるものではなく、外付けの画像処理器により所定
の画像処理を受ける。例えば、ＥＤＴＶやＨＤＴＶ対応
の高精細表示素子を駆動する時、通常のＮＴＳＣ方式の
アナログビデオ信号が入力された場合、周辺の画像処理
器で補間信号等を作成し所謂倍速処理を行なう。倍速処
理は一般にメモリを用いて行なうので入力ビデオ信号は
外付けのＡ／Ｄ変換器で一旦デジタル信号に変換され所
定の処理が施される。この結果得られたデジタル信号は
再度外付けのＤ／Ａ変換器によりアナログ画像信号に変
換された後、アクティブマトリクス表示素子に入力され
る事になる。この様に、従来のディスプレイシステムで
は信号処理の為かなりの部品点数を必要とするという課
題があった。
よって各画素電極１０４に分配される画像信号はアナロ
グ波形である。かかる構成を有するアクティブマトリク
ス表示素子は例えばテレビ受像機等のディスプレイシス
テムに組み込まれる。ディスプレイシステムはアナログ
ビデオ信号を外部から入力する。しかしながら、アナロ
グビデオ信号は直接アクティブマトリクス表示素子に入
力されるものではなく、外付けの画像処理器により所定
の画像処理を受ける。例えば、ＥＤＴＶやＨＤＴＶ対応
の高精細表示素子を駆動する時、通常のＮＴＳＣ方式の
アナログビデオ信号が入力された場合、周辺の画像処理
器で補間信号等を作成し所謂倍速処理を行なう。倍速処
理は一般にメモリを用いて行なうので入力ビデオ信号は
外付けのＡ／Ｄ変換器で一旦デジタル信号に変換され所
定の処理が施される。この結果得られたデジタル信号は
再度外付けのＤ／Ａ変換器によりアナログ画像信号に変
換された後、アクティブマトリクス表示素子に入力され
る事になる。この様に、従来のディスプレイシステムで
は信号処理の為かなりの部品点数を必要とするという課
題があった。
【０００４】
【課題を解決するための手段】上述した従来の技術の課
題に鑑み、本発明は外付け部品点数の削減が可能なアク
ティブマトリクス表示素子及びディスプレイシステムを
提供する事を目的とする。かかる目的を達成する為に以
下の手段を講じた。即ち本発明にかかるアクティブマト
リクス表示素子は基本的に一対の基板間に液晶等の電気
光学物質を保持したパネル構造を有する。このパネル構
造は行列配置した画素と、個々の画素を駆動するスイッ
チング素子と、行毎にスイッチング素子を順次選択する
垂直走査回路と、選択されたスイッチング素子を介して
画素にアナログ画像信号を分配する水平走査回路とを備
えている。本発明の特徴事項として、垂直走査回路及び
水平走査回路とともにＤ／Ａ変換回路が同一基板上に集
積形成されており、外部から供給されたデジタル画像信
号を内部的にアナログ画像信号に変換している。
題に鑑み、本発明は外付け部品点数の削減が可能なアク
ティブマトリクス表示素子及びディスプレイシステムを
提供する事を目的とする。かかる目的を達成する為に以
下の手段を講じた。即ち本発明にかかるアクティブマト
リクス表示素子は基本的に一対の基板間に液晶等の電気
光学物質を保持したパネル構造を有する。このパネル構
造は行列配置した画素と、個々の画素を駆動するスイッ
チング素子と、行毎にスイッチング素子を順次選択する
垂直走査回路と、選択されたスイッチング素子を介して
画素にアナログ画像信号を分配する水平走査回路とを備
えている。本発明の特徴事項として、垂直走査回路及び
水平走査回路とともにＤ／Ａ変換回路が同一基板上に集
積形成されており、外部から供給されたデジタル画像信
号を内部的にアナログ画像信号に変換している。
【０００５】本発明にかかるディスプレイシステムは基
本的な構成として画像処理器とアクティブマトリクス表
示器とを含んでいる。画像処理器は、元のアナログビデ
オ信号から画像データをサンプリングし所定の演算処理
を行なってその結果をデジタル画像信号として出力す
る。アクティブマトリクス表示器は、該デジタル画像信
号から変換したアナログ画像信号に基づいて画像表示を
行なう。本発明の特徴事項として、前記アクティブマト
リクス表示器は画像処理器から供給されたデジタル画像
信号を受け入れ内部的にアナログ画像信号に変換するＤ
／Ａ変換回路を内蔵している。前記画像処理器は所定の
サンプリングクロックに応じて動作する一方、前記アク
ティブマトリクス表示器は所定のタイミングクロックに
応じて動作する。本発明にかかるディスプレイシステム
はさらにクロック発生器を含んでおり、互いに同期化さ
れたサンプリングクロック及びタイミングクロックを画
像処理器及び表示器に供給する様にしている。
本的な構成として画像処理器とアクティブマトリクス表
示器とを含んでいる。画像処理器は、元のアナログビデ
オ信号から画像データをサンプリングし所定の演算処理
を行なってその結果をデジタル画像信号として出力す
る。アクティブマトリクス表示器は、該デジタル画像信
号から変換したアナログ画像信号に基づいて画像表示を
行なう。本発明の特徴事項として、前記アクティブマト
リクス表示器は画像処理器から供給されたデジタル画像
信号を受け入れ内部的にアナログ画像信号に変換するＤ
／Ａ変換回路を内蔵している。前記画像処理器は所定の
サンプリングクロックに応じて動作する一方、前記アク
ティブマトリクス表示器は所定のタイミングクロックに
応じて動作する。本発明にかかるディスプレイシステム
はさらにクロック発生器を含んでおり、互いに同期化さ
れたサンプリングクロック及びタイミングクロックを画
像処理器及び表示器に供給する様にしている。
【０００６】
【作用】本発明によれば、アクティブマトリクス表示素
子は垂直走査回路及び水平走査回路に加えＤ／Ａ変換回
路を周辺回路部として内蔵している。従って、外部から
デジタル画像信号を直接受け入れ可能であり、内部的に
アナログ画像信号に変換して個々の画素に書き込む事が
できる。従来と異なり外付けのＤ／Ａ変換回路部品を接
続する必要がないので、部品点数の削減化になる。な
お、内蔵されるＤ／Ａ変換回路は垂直走査回路や水平走
査回路と同様なＬＳＩ製造技術により集積形成可能であ
る。又、本発明にかかるディスプレイシステムにおいて
は、画像処理器の駆動に用いられるサンプリングクロッ
クとアクティブマトリクス表示器の駆動に用いられるタ
イミングクロックは単一のクロック発生器により生成さ
れ且つ互いに同期化されている。従来の様に画像処理器
とアクティブマトリクス表示器について別々のクロック
発生器を用意する必要がない為、部品点数の削減に寄与
するとともに、サンプリングクロックとタイミングクロ
ック間のビート発生を防止できる。
子は垂直走査回路及び水平走査回路に加えＤ／Ａ変換回
路を周辺回路部として内蔵している。従って、外部から
デジタル画像信号を直接受け入れ可能であり、内部的に
アナログ画像信号に変換して個々の画素に書き込む事が
できる。従来と異なり外付けのＤ／Ａ変換回路部品を接
続する必要がないので、部品点数の削減化になる。な
お、内蔵されるＤ／Ａ変換回路は垂直走査回路や水平走
査回路と同様なＬＳＩ製造技術により集積形成可能であ
る。又、本発明にかかるディスプレイシステムにおいて
は、画像処理器の駆動に用いられるサンプリングクロッ
クとアクティブマトリクス表示器の駆動に用いられるタ
イミングクロックは単一のクロック発生器により生成さ
れ且つ互いに同期化されている。従来の様に画像処理器
とアクティブマトリクス表示器について別々のクロック
発生器を用意する必要がない為、部品点数の削減に寄与
するとともに、サンプリングクロックとタイミングクロ
ック間のビート発生を防止できる。
【０００７】
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は本発明にかかるアクティブマト
リクス表示素子の具体的な構成例を示す回路ブロック図
である。本アクティブマトリクス表示素子１は、一対の
基板間に電気光学物質として液晶を保持したパネル構造
を有する。尚本発明は液晶に限られるものではなく他の
電気光学物質を用いる事が可能である。図示する様に、
アクティブマトリクス表示素子１は行列配置した液晶画
素ＬＣを有している。各液晶画素ＬＣは対向基板（図示
せず）に形成された対向電極と、個々の画素電極との間
に挟持された液晶からなる。対向電極には所定の対向電
圧Ｖｃｏｍが印加される。個々の液晶画素ＬＣと並列し
て付加容量Ｃｓも形成されている。さらに、個々の液晶
画素ＬＣを駆動する為のスイッチング素子として薄膜ト
ランジスタＴｒが集積形成されている。液晶画素ＬＣの
行方向に沿ってゲートラインＸが配設されているととも
に、これと直交する列方向に沿って信号ラインＹが配設
されている。個々の薄膜トランジスタＴｒのソース電極
は対応する信号ラインＹに接続され、ドレイン電極は対
応する液晶画素ＬＣの画素電極に接続され、ゲート電極
は対応するゲートラインＸに接続されている。
詳細に説明する。図１は本発明にかかるアクティブマト
リクス表示素子の具体的な構成例を示す回路ブロック図
である。本アクティブマトリクス表示素子１は、一対の
基板間に電気光学物質として液晶を保持したパネル構造
を有する。尚本発明は液晶に限られるものではなく他の
電気光学物質を用いる事が可能である。図示する様に、
アクティブマトリクス表示素子１は行列配置した液晶画
素ＬＣを有している。各液晶画素ＬＣは対向基板（図示
せず）に形成された対向電極と、個々の画素電極との間
に挟持された液晶からなる。対向電極には所定の対向電
圧Ｖｃｏｍが印加される。個々の液晶画素ＬＣと並列し
て付加容量Ｃｓも形成されている。さらに、個々の液晶
画素ＬＣを駆動する為のスイッチング素子として薄膜ト
ランジスタＴｒが集積形成されている。液晶画素ＬＣの
行方向に沿ってゲートラインＸが配設されているととも
に、これと直交する列方向に沿って信号ラインＹが配設
されている。個々の薄膜トランジスタＴｒのソース電極
は対応する信号ラインＹに接続され、ドレイン電極は対
応する液晶画素ＬＣの画素電極に接続され、ゲート電極
は対応するゲートラインＸに接続されている。
【０００８】本アクティブマトリクス表示素子１は上述
した液晶画素ＬＣや薄膜トランジスタＴｒを含む画素ア
レイに加え、周辺部に垂直走査回路２及び水平走査回路
３を内蔵している。垂直走査回路２はゲートラインＸに
接続し、行毎に薄膜トランジスタＴｒを線順次選択す
る。垂直走査回路２は外部から入力される垂直スタート
信号（ＶＳＴ）や垂直クロック信号（ＶＣＫ１，ＶＣＫ
２）等のタイミングクロックに応じて動作する。具体的
には、垂直走査回路２はシフトレジスタを含んでおり、
垂直スタート信号ＶＳＴを一対の垂直クロック信号ＶＣ
Ｋ１，ＶＣＫ２に応じて順次転送し、選択パルスを各ゲ
ートラインＸに出力する。一方、水平走査回路３は選択
された薄膜トランジスタＴｒを介して各液晶画素ＬＣに
アナログ画像信号ＡＮＧを分配する。具体的には、個々
の画素列に対応してアナログスイッチＨＳＷが設けられ
ており、水平走査回路３はこの開閉制御を一水平期間内
で順次行なう。なお各信号ラインＹは対応するアナログ
スイッチＨＳＷを介してアナログ画像信号ＡＮＧの供給
を受ける。水平走査回路３にも外部から水平スタート信
号ＨＳＴや水平クロック信号ＨＣＫ１，ＨＣＫ２等のタ
イミングクロックが入力されている。水平走査回路３は
シフトレジスタを含んでおり、ＨＣＫ１，ＨＣＫ２に同
期してＨＳＴを順次転送し、各アナログスイッチＨＳＷ
の開閉制御を行なう。
した液晶画素ＬＣや薄膜トランジスタＴｒを含む画素ア
レイに加え、周辺部に垂直走査回路２及び水平走査回路
３を内蔵している。垂直走査回路２はゲートラインＸに
接続し、行毎に薄膜トランジスタＴｒを線順次選択す
る。垂直走査回路２は外部から入力される垂直スタート
信号（ＶＳＴ）や垂直クロック信号（ＶＣＫ１，ＶＣＫ
２）等のタイミングクロックに応じて動作する。具体的
には、垂直走査回路２はシフトレジスタを含んでおり、
垂直スタート信号ＶＳＴを一対の垂直クロック信号ＶＣ
Ｋ１，ＶＣＫ２に応じて順次転送し、選択パルスを各ゲ
ートラインＸに出力する。一方、水平走査回路３は選択
された薄膜トランジスタＴｒを介して各液晶画素ＬＣに
アナログ画像信号ＡＮＧを分配する。具体的には、個々
の画素列に対応してアナログスイッチＨＳＷが設けられ
ており、水平走査回路３はこの開閉制御を一水平期間内
で順次行なう。なお各信号ラインＹは対応するアナログ
スイッチＨＳＷを介してアナログ画像信号ＡＮＧの供給
を受ける。水平走査回路３にも外部から水平スタート信
号ＨＳＴや水平クロック信号ＨＣＫ１，ＨＣＫ２等のタ
イミングクロックが入力されている。水平走査回路３は
シフトレジスタを含んでおり、ＨＣＫ１，ＨＣＫ２に同
期してＨＳＴを順次転送し、各アナログスイッチＨＳＷ
の開閉制御を行なう。
【０００９】本発明の特徴事項として、アクティブマト
リクス表示素子１は垂直走査回路２及び水平走査回路３
とともにＤ／Ａ変換回路４が同一基板上に集積形成され
ている。このＤ／Ａ変換回路４は外部から入力されたデ
ジタル画像信号ＤＩＧ（本例では８ビット構成）を内部
的にアナログ画像信号ＡＮＧに変換し、アナログスイッ
チＨＳＷ及び薄膜トランジスタＴｒを介して各液晶画素
ＬＣに供給する。
リクス表示素子１は垂直走査回路２及び水平走査回路３
とともにＤ／Ａ変換回路４が同一基板上に集積形成され
ている。このＤ／Ａ変換回路４は外部から入力されたデ
ジタル画像信号ＤＩＧ（本例では８ビット構成）を内部
的にアナログ画像信号ＡＮＧに変換し、アナログスイッ
チＨＳＷ及び薄膜トランジスタＴｒを介して各液晶画素
ＬＣに供給する。
【００１０】図２は図１に示したＤ／Ａ変換回路４の具
体的な構成例を示す回路図である。図示する様に、Ｄ／
Ａ変換回路４はアンプ４１を備えている。アンプ４１の
正入力端子と出力端子との間には抵抗４２が接続されて
いる。アンプ４１の出力端子からアナログ画像信号ＡＮ
Ｇが供給される。アンプ４１の負入力端子には複数の抵
抗素子Ｒ，２Ｒ，４Ｒ，…，２n Ｒが並列接続されてい
る。各抵抗素子の入力端子には、ｎビット構成からなる
デジタル画像信号ＤＩＧの各ビット成分が印加される。
かかる構成により、入力されたデジタル画像信号ＤＩＧ
はそのビット構成に応じた振幅を有するアナログ画像信
号ＡＮＧに変換される。上述したアンプや抵抗素子はＬ
ＳＩプロセスにより垂直走査回路２及び水平走査回路３
と同時に同一基板上に集積形成できる。
体的な構成例を示す回路図である。図示する様に、Ｄ／
Ａ変換回路４はアンプ４１を備えている。アンプ４１の
正入力端子と出力端子との間には抵抗４２が接続されて
いる。アンプ４１の出力端子からアナログ画像信号ＡＮ
Ｇが供給される。アンプ４１の負入力端子には複数の抵
抗素子Ｒ，２Ｒ，４Ｒ，…，２n Ｒが並列接続されてい
る。各抵抗素子の入力端子には、ｎビット構成からなる
デジタル画像信号ＤＩＧの各ビット成分が印加される。
かかる構成により、入力されたデジタル画像信号ＤＩＧ
はそのビット構成に応じた振幅を有するアナログ画像信
号ＡＮＧに変換される。上述したアンプや抵抗素子はＬ
ＳＩプロセスにより垂直走査回路２及び水平走査回路３
と同時に同一基板上に集積形成できる。
【００１１】図３は、図１に示したアクティブマトリク
ス表示素子を用いて組み立てられたディスプレイシステ
ムの一例を示す模式的なブロック図である。図示するア
クティブマトリクス表示器１０は画素アレイ１１に加え
周辺部に垂直走査回路（Ｖスキャナ）１２、水平走査回
路（Ｈスキャナ）１３、Ｄ／Ａ変換回路１４を内蔵して
いる。本ディスプレイシステムはさらに外付けとして画
像処理器２０、クロック発生器３０、Ａ／Ｄ変換器４０
を備えている。画像処理器２０はＡ／Ｄ変換器４０を介
して元のアナログビデオ信号から画像データをサンプリ
ングし、所定の演算処理を行なってその結果をデジタル
画像信号ＤＩＧとしてアクティブマトリクス表示器１０
側に出力する。この画像処理器２０は例えば、ＮＴＳＣ
規格のアナログビデオ信号でＥＤＴＶ又はＨＤＴＶ対応
の高精細アクティブマトリクス表示器１０を駆動する
際、補間信号を作成して倍速処理を行ない、倍速変換さ
れたデジタル画像信号ＤＩＧを生成する。画像処理器２
０の具体的な演算処理内容はこれに限られるものではな
く、例えばサンプリングされた画像データを演算して拡
大処理、縮小処理、ワイド処理等を行なう事ができる。
一方アクティブマトリクス表示器１０は前述した様にＤ
／Ａ変換回路１４を内蔵しており、画像処理器２０から
供給されたデジタル画像信号ＤＩＧを受け入れ内部的に
アナログ画像信号に変換する。従って、本ディスプレイ
システムは外付けとしてＤ／Ａ変換器を用意する必要が
ない。
ス表示素子を用いて組み立てられたディスプレイシステ
ムの一例を示す模式的なブロック図である。図示するア
クティブマトリクス表示器１０は画素アレイ１１に加え
周辺部に垂直走査回路（Ｖスキャナ）１２、水平走査回
路（Ｈスキャナ）１３、Ｄ／Ａ変換回路１４を内蔵して
いる。本ディスプレイシステムはさらに外付けとして画
像処理器２０、クロック発生器３０、Ａ／Ｄ変換器４０
を備えている。画像処理器２０はＡ／Ｄ変換器４０を介
して元のアナログビデオ信号から画像データをサンプリ
ングし、所定の演算処理を行なってその結果をデジタル
画像信号ＤＩＧとしてアクティブマトリクス表示器１０
側に出力する。この画像処理器２０は例えば、ＮＴＳＣ
規格のアナログビデオ信号でＥＤＴＶ又はＨＤＴＶ対応
の高精細アクティブマトリクス表示器１０を駆動する
際、補間信号を作成して倍速処理を行ない、倍速変換さ
れたデジタル画像信号ＤＩＧを生成する。画像処理器２
０の具体的な演算処理内容はこれに限られるものではな
く、例えばサンプリングされた画像データを演算して拡
大処理、縮小処理、ワイド処理等を行なう事ができる。
一方アクティブマトリクス表示器１０は前述した様にＤ
／Ａ変換回路１４を内蔵しており、画像処理器２０から
供給されたデジタル画像信号ＤＩＧを受け入れ内部的に
アナログ画像信号に変換する。従って、本ディスプレイ
システムは外付けとしてＤ／Ａ変換器を用意する必要が
ない。
【００１２】クロック発生器３０は互いに同期化された
サンプリングクロックＳＣ及びタイミングクロックＴＣ
を供給する。サンプリングクロックＳＣはＡ／Ｄ変換器
４０及び画像処理器２０に入力され、その動作制御に用
いられる。一方タイミングクロックＴＣはアクティブマ
トリクス表示器１０に内蔵されたＶスキャナ１２やＨス
キャナ１３に供給されその動作制御に用いられる。前述
した様に、このタイミングクロックＴＣには、垂直スタ
ート信号ＶＳＴ、垂直クロック信号ＶＣＫ１，ＶＣＫ
２、水平スタート信号ＨＳＴ、水平クロック信号ＨＣＫ
１，ＨＣＫ２等が含まれる。従来画像処理器２０と表示
器１０は別々のクロック発生器から所望のクロック信号
を得ていた。これに対し、本発明では単一のクロック発
生器３０を用いて互いに同期化されたサンプリングクロ
ックＳＣとタイミングクロックＴＣを供給している。こ
れにより、従来問題となっていた、非同期のサンプリン
グクロックとタイミングクロック間で生じるビートを防
止する事ができる。
サンプリングクロックＳＣ及びタイミングクロックＴＣ
を供給する。サンプリングクロックＳＣはＡ／Ｄ変換器
４０及び画像処理器２０に入力され、その動作制御に用
いられる。一方タイミングクロックＴＣはアクティブマ
トリクス表示器１０に内蔵されたＶスキャナ１２やＨス
キャナ１３に供給されその動作制御に用いられる。前述
した様に、このタイミングクロックＴＣには、垂直スタ
ート信号ＶＳＴ、垂直クロック信号ＶＣＫ１，ＶＣＫ
２、水平スタート信号ＨＳＴ、水平クロック信号ＨＣＫ
１，ＨＣＫ２等が含まれる。従来画像処理器２０と表示
器１０は別々のクロック発生器から所望のクロック信号
を得ていた。これに対し、本発明では単一のクロック発
生器３０を用いて互いに同期化されたサンプリングクロ
ックＳＣとタイミングクロックＴＣを供給している。こ
れにより、従来問題となっていた、非同期のサンプリン
グクロックとタイミングクロック間で生じるビートを防
止する事ができる。
【００１３】
【発明の効果】以上説明した様に、本発明によれば、ア
クティブマトリクス表示素子は垂直走査回路及び水平走
査回路に加えＤ／Ａ変換回路が同一基板上に集積形成さ
れており、外部から供給されたデジタル画像信号を内部
的にアナログ画像信号に変換している。これにより、外
付けで別途Ｄ／Ａ変換器を用意する必要がなく、ディス
プレイシステム全体として見た場合部品点数の削減が可
能になるという効果がある。又、単一のクロック発生器
を用いて画像処理器及びアクティブマトリクス表示器に
対し互いに同期化されたクロック信号を供給している。
これにより、複数のクロック発生器を用意する必要がな
くなり部品点数の削減が可能になるとともに、非同期の
クロック信号間で生じるビート発生を防止する事が可能
になるという効果が得られる。
クティブマトリクス表示素子は垂直走査回路及び水平走
査回路に加えＤ／Ａ変換回路が同一基板上に集積形成さ
れており、外部から供給されたデジタル画像信号を内部
的にアナログ画像信号に変換している。これにより、外
付けで別途Ｄ／Ａ変換器を用意する必要がなく、ディス
プレイシステム全体として見た場合部品点数の削減が可
能になるという効果がある。又、単一のクロック発生器
を用いて画像処理器及びアクティブマトリクス表示器に
対し互いに同期化されたクロック信号を供給している。
これにより、複数のクロック発生器を用意する必要がな
くなり部品点数の削減が可能になるとともに、非同期の
クロック信号間で生じるビート発生を防止する事が可能
になるという効果が得られる。
【図１】本発明にかかるアクティブマトリクス表示素子
の基本的な構成を示すブロック図である。
の基本的な構成を示すブロック図である。
【図２】図１に示したアクティブマトリクス表示素子に
内蔵されるＤ／Ａ変換回路の具体的な構成例を示す回路
図である。
内蔵されるＤ／Ａ変換回路の具体的な構成例を示す回路
図である。
【図３】図１に示したアクティブマトリクス表示素子を
用いて組み立てられたディスプレイシステムの一例を示
すブロック図である。
用いて組み立てられたディスプレイシステムの一例を示
すブロック図である。
【図４】従来のアクティブマトリクス表示素子の一例を
示す模式的な斜視図である。
示す模式的な斜視図である。
１ アクティブマトリクス表示素子 ２ 垂直走査回路 ３ 水平走査回路 ４ Ｄ／Ａ変換回路 １０ アクティブマトリクス表示器 １１ 画素アレイ １２ Ｖスキャナ １３ Ｈスキャナ １４ Ｄ／Ａ変換回路 ２０ 画像処理器 ３０ クロック発生器 ４０ Ａ／Ｄ変換器
Claims (3)
- 【請求項１】 一対の基板間に電気光学物質を保持した
パネル構造を有し、行列配置した画素と、個々の画素を
駆動するスイッチング素子と、行毎にスイッチング素子
を順次選択する垂直走査回路と、選択されたスイッチン
グ素子を介して画素にアナログ画像信号を分配する水平
走査回路とを備えたアクティブマトリクス表示素子であ
って、 垂直走査回路及び水平走査回路とともにＤ／Ａ変換回路
が同一基板上に集積形成されており、外部から供給され
たデジタル画像信号を内部的にアナログ画像信号に変換
する事を特徴とするアクティブマトリクス表示素子。 - 【請求項２】 元のアナログビデオ信号から画像データ
をサンプリングして所定の演算処理を行ないその結果を
デジタル画像信号として出力する画像処理器と、該デジ
タル画像信号から変換したアナログ画像信号に基づいて
画像表示を行なうアクティブマトリクス表示器とを含む
ディスプレイシステムにおいて、 前記アクティブマトリクス表示器は、画像処理器から供
給されたデジタル画像信号を受け入れ内部的にアナログ
画像信号に変換するＤ／Ａ変換回路を内蔵している事を
特徴とするディスプレイシステム。 - 【請求項３】 前記画像処理器は所定のサンプリングク
ロックに応じて動作し、前記アクティブマトリクス表示
器は所定のタイミングクロックに応じて動作する一方、
クロック発生器を備えており互いに同期化された該サン
プリングクロック及びタイミングクロックを前記画像処
理器及びアクティブマトリクス表示器に供給する事を特
徴とする請求項２記載のディスプレイシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7941294A JPH07261714A (ja) | 1994-03-24 | 1994-03-24 | アクティブマトリクス表示素子及びディスプレイシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7941294A JPH07261714A (ja) | 1994-03-24 | 1994-03-24 | アクティブマトリクス表示素子及びディスプレイシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07261714A true JPH07261714A (ja) | 1995-10-13 |
Family
ID=13689157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7941294A Pending JPH07261714A (ja) | 1994-03-24 | 1994-03-24 | アクティブマトリクス表示素子及びディスプレイシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07261714A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11218739A (ja) * | 1997-04-22 | 1999-08-10 | Matsushita Electric Ind Co Ltd | アクティブマトリクス型液晶表示装置の駆動回路 |
| JP2000089736A (ja) * | 1998-07-16 | 2000-03-31 | Sanyo Electric Co Ltd | 表示装置及びその駆動回路 |
| JP2001337650A (ja) * | 2000-05-24 | 2001-12-07 | Canon Inc | メモリ手段を混載した液晶表示装置 |
| US6380917B2 (en) | 1997-04-18 | 2002-04-30 | Seiko Epson Corporation | Driving circuit of electro-optical device, driving method for electro-optical device, and electro-optical device and electronic equipment employing the electro-optical device |
| US6961054B2 (en) | 2001-05-24 | 2005-11-01 | Sanyo Electric Co., Ltd. | Driving circuit and display comprising the same |
-
1994
- 1994-03-24 JP JP7941294A patent/JPH07261714A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6380917B2 (en) | 1997-04-18 | 2002-04-30 | Seiko Epson Corporation | Driving circuit of electro-optical device, driving method for electro-optical device, and electro-optical device and electronic equipment employing the electro-optical device |
| US6674420B2 (en) | 1997-04-18 | 2004-01-06 | Seiko Epson Corporation | Driving circuit of electro-optical device, driving method for electro-optical device, and electro-optical device and electronic equipment employing the electro-optical device |
| JPH11218739A (ja) * | 1997-04-22 | 1999-08-10 | Matsushita Electric Ind Co Ltd | アクティブマトリクス型液晶表示装置の駆動回路 |
| JP2000089736A (ja) * | 1998-07-16 | 2000-03-31 | Sanyo Electric Co Ltd | 表示装置及びその駆動回路 |
| JP2001337650A (ja) * | 2000-05-24 | 2001-12-07 | Canon Inc | メモリ手段を混載した液晶表示装置 |
| US6961054B2 (en) | 2001-05-24 | 2005-11-01 | Sanyo Electric Co., Ltd. | Driving circuit and display comprising the same |
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