JPH11218739A - アクティブマトリクス型液晶表示装置の駆動回路 - Google Patents
アクティブマトリクス型液晶表示装置の駆動回路Info
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- JPH11218739A JPH11218739A JP10111646A JP11164698A JPH11218739A JP H11218739 A JPH11218739 A JP H11218739A JP 10111646 A JP10111646 A JP 10111646A JP 11164698 A JP11164698 A JP 11164698A JP H11218739 A JPH11218739 A JP H11218739A
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Abstract
(57)【要約】
【課題】液晶表示装置の構成部品から駆動ＩＣを削減す
ることにより、コストを低減し、駆動ＩＣをアレイ基板
に装着する工程を削減し、液晶表示装置の厚みを薄くす
ることを目的としている。 【解決手段】抵抗分割型デジタル／アナログ変換回路を
備え、このデジタル／アナログ変換回路からのアナログ
出力電圧を信号増幅素子によって増幅し、この増幅され
たアナログ出力電圧によって液晶表示素子を駆動するア
クティブマトリクス型液晶表示装置の駆動回路におい
て、抵抗素子Ｒが液晶表示装置のアレイ基板上のｐ−Ｓ
ｉのｎ＋層で形成されると共に、スイッチング素子Ｔｒ
及び信号増幅素子が前記アレイ基板に形成されているこ
とを特徴とする。
ることにより、コストを低減し、駆動ＩＣをアレイ基板
に装着する工程を削減し、液晶表示装置の厚みを薄くす
ることを目的としている。 【解決手段】抵抗分割型デジタル／アナログ変換回路を
備え、このデジタル／アナログ変換回路からのアナログ
出力電圧を信号増幅素子によって増幅し、この増幅され
たアナログ出力電圧によって液晶表示素子を駆動するア
クティブマトリクス型液晶表示装置の駆動回路におい
て、抵抗素子Ｒが液晶表示装置のアレイ基板上のｐ−Ｓ
ｉのｎ＋層で形成されると共に、スイッチング素子Ｔｒ
及び信号増幅素子が前記アレイ基板に形成されているこ
とを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、抵抗分割型デジタ
ル／アナログ変換回路を備えたアクティブマトリクス型
液晶表示装置の駆動回路に関する。
ル／アナログ変換回路を備えたアクティブマトリクス型
液晶表示装置の駆動回路に関する。
【０００２】
【従来の技術】多階調画像やフルカラー画像などを表示
し得るアクティブマトリクス型液晶表示装置の駆動回路
は、映像信号としてのアナログ信号を出力するために、
デジタル／アナログ変換回路を備えている。デジタル／
アナログ変換回路としては、容量素子を用いたものがあ
るが、このような容量素子を用いたデジタル／アナログ
変換回路で駆動回路を構成した場合、駆動回路に通常使
用する範囲の電源電圧では、出力電圧特性に直線性が得
られにくいという欠点がある。そのため、液晶表示装置
の駆動回路としては、抵抗素子を用いた抵抗分割型デジ
タル／アナログ変換回路で構成したものも使用されてい
る。
し得るアクティブマトリクス型液晶表示装置の駆動回路
は、映像信号としてのアナログ信号を出力するために、
デジタル／アナログ変換回路を備えている。デジタル／
アナログ変換回路としては、容量素子を用いたものがあ
るが、このような容量素子を用いたデジタル／アナログ
変換回路で駆動回路を構成した場合、駆動回路に通常使
用する範囲の電源電圧では、出力電圧特性に直線性が得
られにくいという欠点がある。そのため、液晶表示装置
の駆動回路としては、抵抗素子を用いた抵抗分割型デジ
タル／アナログ変換回路で構成したものも使用されてい
る。
【０００３】ところで、抵抗分割型デジタル／アナログ
変換回路は、個別部品としての抵抗素子やスイッチング
素子を用いて構成される他に、単結晶シリコンのＩＣ
（集積回路）の内部で構成され１チップ化されている製
品も多数存在している。従来の液晶表示装置の駆動回路
には、これらの駆動ＩＣが用いられている。即ち、従来
の抵抗分割型デジタル／アナログ変換回路を備えた液晶
表示装置の駆動回路では、駆動ＩＣを、テープ自動実装
方式により、あるいはアレイ基板上に直接実装を行うな
どして、アレイ基板に装着している。
変換回路は、個別部品としての抵抗素子やスイッチング
素子を用いて構成される他に、単結晶シリコンのＩＣ
（集積回路）の内部で構成され１チップ化されている製
品も多数存在している。従来の液晶表示装置の駆動回路
には、これらの駆動ＩＣが用いられている。即ち、従来
の抵抗分割型デジタル／アナログ変換回路を備えた液晶
表示装置の駆動回路では、駆動ＩＣを、テープ自動実装
方式により、あるいはアレイ基板上に直接実装を行うな
どして、アレイ基板に装着している。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
液晶表示装置の駆動回路では、以下の課題を有してい
た。 液晶表示装置の構成部品として駆動ＩＣが必要であ
り、その分、部品コストが高くつく。 また、駆動ＩＣをアレイ基板に装着する工程が必要と
なる。 また、駆動ＩＣの分だけ厚みが増大するうえ、駆動Ｉ
Ｃがアレイ基板上に占める面積が大きく、液晶表示装置
の薄型化や小型化を図る上で問題となっていた。更
に、従来の結晶シリコンを用いた駆動回路では、デジタ
ル／アナログ変換回路を構成する抵抗素子としては、１
０16個／ｃｍ3 程度のＮ型あるいはＰ型不純物がドーピ
ングされたシリコンを用いる場合が一般的である。これ
らの不純物濃度は、チップ間での平均的な出力バラツキ
を抑えるために極めて精度よく、その抵抗値を制御する
必要がある。一般的にはチップ間での平均出力が２０ｍ
Ｖ違えばチップ間のつなぎ目が目立つ。従って、抵抗値
を精度よく作成するためにはイオン注入法を用いてＮ型
あるいはＰ型の不純物を結晶シリコンにドーピングしな
ければならない。しかしながら、この方法では、チップ
のサイズあるいは個数が増加した場合にすべてのチップ
においてそのバラツキを規定された範囲内に納めること
は、極めて困難であり、かつ駆動回路作成までのスルー
プットが低い。
液晶表示装置の駆動回路では、以下の課題を有してい
た。 液晶表示装置の構成部品として駆動ＩＣが必要であ
り、その分、部品コストが高くつく。 また、駆動ＩＣをアレイ基板に装着する工程が必要と
なる。 また、駆動ＩＣの分だけ厚みが増大するうえ、駆動Ｉ
Ｃがアレイ基板上に占める面積が大きく、液晶表示装置
の薄型化や小型化を図る上で問題となっていた。更
に、従来の結晶シリコンを用いた駆動回路では、デジタ
ル／アナログ変換回路を構成する抵抗素子としては、１
０16個／ｃｍ3 程度のＮ型あるいはＰ型不純物がドーピ
ングされたシリコンを用いる場合が一般的である。これ
らの不純物濃度は、チップ間での平均的な出力バラツキ
を抑えるために極めて精度よく、その抵抗値を制御する
必要がある。一般的にはチップ間での平均出力が２０ｍ
Ｖ違えばチップ間のつなぎ目が目立つ。従って、抵抗値
を精度よく作成するためにはイオン注入法を用いてＮ型
あるいはＰ型の不純物を結晶シリコンにドーピングしな
ければならない。しかしながら、この方法では、チップ
のサイズあるいは個数が増加した場合にすべてのチップ
においてそのバラツキを規定された範囲内に納めること
は、極めて困難であり、かつ駆動回路作成までのスルー
プットが低い。
【０００５】また、従来の液晶表示装置の駆動回路は、
駆動回路の低消費電力化を図る観点から以下の問題が生
じていた。即ち、従来、抵抗分割型のデジタル／アナロ
グ変換回路は一般的な回路であり、単体の抵抗素子、ス
イッチ素子を用いて構成される他、単結晶シリコン（ｃ
−Ｓｉ）のＩＣ内部で構成され、１チップ化されている
製品も多数ある。最近ではガラス基板上の薄膜トランジ
スタ（以下、ＴＦＴと略称する。）をポリシリコン（ｐ
−Ｓｉ）で形成し、ガラス基板上にこのようなデジタル
／アナログ変換回路を含む液晶表示装置の駆動回路を一
体化するための開発も進んでいる。しかし、ｐ−Ｓｉの
ＴＦＴはｃ−Ｓｉのトランジスタに比べて性能が劣るた
めに回路の電力効率が悪く、ガラス基板上に一体化した
液晶表示装置の駆動回路ではドライバＩＣを不要にでき
るコストのメリットや、ドライバＩＣがないことによる
小型化、薄型化のメリットはあるが、低消費電力化は困
難であった。特に、従来の液晶表示装置の駆動回路で
は、ソースライン及び画素電極への書込み期間中に電力
消費の無駄が生じていた。この点に関して、以下に具体
的に説明する。一般的には、ソースラインとゲートライ
ンとの交点や、ソースラインと対向電極間等に容量が生
じるため、ソースラインには大きな容量性負荷が接続さ
れていると考えられる。そのため、駆動回路から駆動電
圧をソースラインに出力しても、ソースラインの電位は
直ぐに液晶を駆動させるために必要な電圧が得られず、
希望する電圧に達するまでに一定時間を要する。そし
て、この期間、即ち、ソースラインへの書込み期間経過
後に、画素トランジスタにゲート走査パルスが与えら
れ、画素電極の電位が所望の電位に変化するか、若しく
は、駆動電圧の出力とほぼ同時にゲート走査パルスが与
えられてソースラインの電位の変化に応じて画素電極の
電位が所望の電位に変化し、画素電極への書き込みが行
われる。よって、ソースライン及び画素電極への書込み
期間経過後は、ソースラインへ所定の駆動電圧を印加し
続ける必要は、本来的にはない。ところが、従来の駆動
方式では、かかるソースライン及び画素電極への書込み
期間は、１水平同期期間と対応していた。これは、水平
同期信号を用いてソースライン及び画素電極への書込み
を制御していたからである。そのため、従来例では、ソ
ースラインへ所定の駆動電圧を印加し続ける必要のない
期間まで、駆動電圧を印加すべく駆動回路が通常動作を
行っており、消費電力の低減化の観点から問題となって
いた。
駆動回路の低消費電力化を図る観点から以下の問題が生
じていた。即ち、従来、抵抗分割型のデジタル／アナロ
グ変換回路は一般的な回路であり、単体の抵抗素子、ス
イッチ素子を用いて構成される他、単結晶シリコン（ｃ
−Ｓｉ）のＩＣ内部で構成され、１チップ化されている
製品も多数ある。最近ではガラス基板上の薄膜トランジ
スタ（以下、ＴＦＴと略称する。）をポリシリコン（ｐ
−Ｓｉ）で形成し、ガラス基板上にこのようなデジタル
／アナログ変換回路を含む液晶表示装置の駆動回路を一
体化するための開発も進んでいる。しかし、ｐ−Ｓｉの
ＴＦＴはｃ−Ｓｉのトランジスタに比べて性能が劣るた
めに回路の電力効率が悪く、ガラス基板上に一体化した
液晶表示装置の駆動回路ではドライバＩＣを不要にでき
るコストのメリットや、ドライバＩＣがないことによる
小型化、薄型化のメリットはあるが、低消費電力化は困
難であった。特に、従来の液晶表示装置の駆動回路で
は、ソースライン及び画素電極への書込み期間中に電力
消費の無駄が生じていた。この点に関して、以下に具体
的に説明する。一般的には、ソースラインとゲートライ
ンとの交点や、ソースラインと対向電極間等に容量が生
じるため、ソースラインには大きな容量性負荷が接続さ
れていると考えられる。そのため、駆動回路から駆動電
圧をソースラインに出力しても、ソースラインの電位は
直ぐに液晶を駆動させるために必要な電圧が得られず、
希望する電圧に達するまでに一定時間を要する。そし
て、この期間、即ち、ソースラインへの書込み期間経過
後に、画素トランジスタにゲート走査パルスが与えら
れ、画素電極の電位が所望の電位に変化するか、若しく
は、駆動電圧の出力とほぼ同時にゲート走査パルスが与
えられてソースラインの電位の変化に応じて画素電極の
電位が所望の電位に変化し、画素電極への書き込みが行
われる。よって、ソースライン及び画素電極への書込み
期間経過後は、ソースラインへ所定の駆動電圧を印加し
続ける必要は、本来的にはない。ところが、従来の駆動
方式では、かかるソースライン及び画素電極への書込み
期間は、１水平同期期間と対応していた。これは、水平
同期信号を用いてソースライン及び画素電極への書込み
を制御していたからである。そのため、従来例では、ソ
ースラインへ所定の駆動電圧を印加し続ける必要のない
期間まで、駆動電圧を印加すべく駆動回路が通常動作を
行っており、消費電力の低減化の観点から問題となって
いた。
【０００６】本発明の第１の目的は、上記従来の課題を
考慮したものであって、液晶表示装置の構成部品として
の駆動ＩＣを不要にして、部品コストの低減を図ると共
に、製造工程を簡素化し、更に液晶表示装置の薄型化、
小型化を図ることができるアクティブマトリクス型液晶
表示装置の駆動回路を提供することである。
考慮したものであって、液晶表示装置の構成部品として
の駆動ＩＣを不要にして、部品コストの低減を図ると共
に、製造工程を簡素化し、更に液晶表示装置の薄型化、
小型化を図ることができるアクティブマトリクス型液晶
表示装置の駆動回路を提供することである。
【０００７】また、本発明の第２の目的は、上記従来の
課題を考慮したものであって、通常動作期間以外の期間
について、デジタル／アナログ変換回路の消費電流を削
減することにより、低消費電力化を可能としたアクティ
ブマトリクス型液晶表示装置の駆動回路を提供すること
である。
課題を考慮したものであって、通常動作期間以外の期間
について、デジタル／アナログ変換回路の消費電流を削
減することにより、低消費電力化を可能としたアクティ
ブマトリクス型液晶表示装置の駆動回路を提供すること
である。
【０００８】
【課題を解決するための手段】本発明のうち請求項１に
記載の発明は、液晶表示装置のアレイ基板上に形成され
たアクティブマトリクス型液晶表示装置の駆動回路であ
って、複数の抵抗素子と抵抗素子に関連する複数のスイ
ッチング素子とを有する抵抗分割型デジタル／アナログ
変換回路を備え、このデジタル／アナログ変換回路の出
力を、電圧増幅率が１倍でインピーダンス変換機能を備
える電流増幅素子を介して、液晶表示部の駆動電圧とし
て出力するように構成された、そのようなアクティブマ
トリクス型液晶表示装置の駆動回路であって、前記各抵
抗素子が、前記アレイ基板上に形成された不純物を含む
半導体層によって構成されていることを特徴とする。
記載の発明は、液晶表示装置のアレイ基板上に形成され
たアクティブマトリクス型液晶表示装置の駆動回路であ
って、複数の抵抗素子と抵抗素子に関連する複数のスイ
ッチング素子とを有する抵抗分割型デジタル／アナログ
変換回路を備え、このデジタル／アナログ変換回路の出
力を、電圧増幅率が１倍でインピーダンス変換機能を備
える電流増幅素子を介して、液晶表示部の駆動電圧とし
て出力するように構成された、そのようなアクティブマ
トリクス型液晶表示装置の駆動回路であって、前記各抵
抗素子が、前記アレイ基板上に形成された不純物を含む
半導体層によって構成されていることを特徴とする。
【０００９】上記の構成により、液晶表示装置の構成部
品としての駆動ＩＣを用いることなく、アレイ基板上に
駆動回路が形成されるので、部品コストが低減されるう
え、駆動ＩＣの実装工程が不要になるため、製造コスト
が低減されると共に、液晶表示装置の薄型化及び小型化
が容易に図られる。特に、上記半導体層の形成工程を新
たに設けることなく、画素トランジスタを形成する工程
で同時に上記半導体層を形成することにより、大幅に製
造コストを低減することができる。
品としての駆動ＩＣを用いることなく、アレイ基板上に
駆動回路が形成されるので、部品コストが低減されるう
え、駆動ＩＣの実装工程が不要になるため、製造コスト
が低減されると共に、液晶表示装置の薄型化及び小型化
が容易に図られる。特に、上記半導体層の形成工程を新
たに設けることなく、画素トランジスタを形成する工程
で同時に上記半導体層を形成することにより、大幅に製
造コストを低減することができる。
【００１０】また、デジタル／アナログ変換回路を構成
する抵抗素子をガラス基板上にアレイと一体で構成する
ことにより、チップ間でのつなぎ目を考慮せずに大面積
にわたる駆動回路の抵抗素子を作成することが可能であ
る。なぜなら、一般的には大面積にわたりＮ型あるいは
Ｐ型の不純物をドーピングする方法は、スループットが
高い質量非分離型のイオンシャワー法がとられる。この
場合ガラス全面にわたる抵抗のバラツキは大きく、全面
での出力バラツキは２０ｍＶ以上あるが、隣接するチャ
ネル間の出力バラツキは最大数ｍＶであり、従ってチッ
プのつなぎ目がパターン的に存在しないためにイオン注
入におけるプロセスマージンを大きくとることが可能で
ある。アレイ全面にわたる出力バラツキは０．１Ｖ程度
であるが、これは液晶パネル面内の輝度バラツキに換算
すれば、１０％以内であり問題とならない。
する抵抗素子をガラス基板上にアレイと一体で構成する
ことにより、チップ間でのつなぎ目を考慮せずに大面積
にわたる駆動回路の抵抗素子を作成することが可能であ
る。なぜなら、一般的には大面積にわたりＮ型あるいは
Ｐ型の不純物をドーピングする方法は、スループットが
高い質量非分離型のイオンシャワー法がとられる。この
場合ガラス全面にわたる抵抗のバラツキは大きく、全面
での出力バラツキは２０ｍＶ以上あるが、隣接するチャ
ネル間の出力バラツキは最大数ｍＶであり、従ってチッ
プのつなぎ目がパターン的に存在しないためにイオン注
入におけるプロセスマージンを大きくとることが可能で
ある。アレイ全面にわたる出力バラツキは０．１Ｖ程度
であるが、これは液晶パネル面内の輝度バラツキに換算
すれば、１０％以内であり問題とならない。
【００１１】また、電流増幅素子を介して電流を増幅す
るため、デジタル／アナログ変換回路の出力を、ソース
ラインの容量性負荷を充電するために必要な電流出力能
力に比べて大幅に小さくすることができ、回路構成の自
由度が高く、したがってやはり装置の小型化や製造コス
トの低減を容易に図ることができる。尚、電流増幅素子
としては、ボルテージホロア型のオペアンプや、ソース
ホロア型の薄膜トランジスタ（ＴＦＴ）等により実現さ
れる。
るため、デジタル／アナログ変換回路の出力を、ソース
ラインの容量性負荷を充電するために必要な電流出力能
力に比べて大幅に小さくすることができ、回路構成の自
由度が高く、したがってやはり装置の小型化や製造コス
トの低減を容易に図ることができる。尚、電流増幅素子
としては、ボルテージホロア型のオペアンプや、ソース
ホロア型の薄膜トランジスタ（ＴＦＴ）等により実現さ
れる。
【００１２】本発明のうち請求項２に記載の発明は、液
晶表示装置のアレイ基板上に形成されたアクティブマト
リクス型液晶表示装置の駆動回路であって、複数の抵抗
素子と抵抗素子に関連する複数のスイッチング素子とを
有する抵抗分割型デジタル／アナログ変換回路を備え、
このデジタル／アナログ変換回路の出力を、直接そのま
ま、液晶表示部の駆動電圧として出力するように構成さ
れた、そのようなアクティブマトリクス型液晶表示装置
の駆動回路であって、前記各抵抗素子が、前記アレイ基
板上に形成された不純物を含む半導体層によって構成さ
れていることを特徴とする
晶表示装置のアレイ基板上に形成されたアクティブマト
リクス型液晶表示装置の駆動回路であって、複数の抵抗
素子と抵抗素子に関連する複数のスイッチング素子とを
有する抵抗分割型デジタル／アナログ変換回路を備え、
このデジタル／アナログ変換回路の出力を、直接そのま
ま、液晶表示部の駆動電圧として出力するように構成さ
れた、そのようなアクティブマトリクス型液晶表示装置
の駆動回路であって、前記各抵抗素子が、前記アレイ基
板上に形成された不純物を含む半導体層によって構成さ
れていることを特徴とする
【００１３】上記の構成により、液晶表示部の駆動電圧
として必要な電圧をデジタル／アナログ変換回路だけで
発生させる必要はあるが、回路規模を小さく抑えて、装
置の小型化を図ると共に、製造コストを低減できる。ま
た、デジタル／アナログ変換回路から出力される電圧が
そのまま液晶表示部の駆動電圧として出力されるため
に、ばらつきの少ない高精度な出力電圧特性を容易に得
ることができる。
として必要な電圧をデジタル／アナログ変換回路だけで
発生させる必要はあるが、回路規模を小さく抑えて、装
置の小型化を図ると共に、製造コストを低減できる。ま
た、デジタル／アナログ変換回路から出力される電圧が
そのまま液晶表示部の駆動電圧として出力されるため
に、ばらつきの少ない高精度な出力電圧特性を容易に得
ることができる。
【００１４】また、上記の如く信号増幅素子を用いない
構成としたことにより、増幅素子を用いる構成のうち
で、例えば増幅素子をアレイ基板に形成する場合比べ
て、信号増幅素子の回路面積分だけ全体の回路面積を小
さくすることができ、更に、増幅素子の消費電力を削減
することができる。また、信号増幅素子を用いる構成の
うちで、例えば個別部品としての信号増幅素子をアレイ
基板に実装する場合に比べて、液晶表示装置の構成部品
から当該信号増幅素子を削除することができ、コストの
低減を図ることができ、また、当該信号増幅素子をアレ
イ基板に実装する工程を削減することができる。
構成としたことにより、増幅素子を用いる構成のうち
で、例えば増幅素子をアレイ基板に形成する場合比べ
て、信号増幅素子の回路面積分だけ全体の回路面積を小
さくすることができ、更に、増幅素子の消費電力を削減
することができる。また、信号増幅素子を用いる構成の
うちで、例えば個別部品としての信号増幅素子をアレイ
基板に実装する場合に比べて、液晶表示装置の構成部品
から当該信号増幅素子を削除することができ、コストの
低減を図ることができ、また、当該信号増幅素子をアレ
イ基板に実装する工程を削減することができる。
【００１５】本発明のうち請求項３に記載の発明は、複
数の抵抗素子と抵抗素子に関連する複数のスイッチング
素子とを有する抵抗分割型デジタル／アナログ変換回路
を備え、このデジタル／アナログ変換回路の出力を、電
圧増幅率が１倍でインピーダンス変換機能を備える電流
増幅素子を介して、液晶表示部の駆動電圧として出力す
るように構成されたアクティブマトリクス型液晶表示装
置の駆動回路であって、前記電流増幅素子は液晶表示装
置のアレイ基板上に実装されたものであり、電流増幅素
子を除く残余の駆動回路構成部分は前記アレイ基板上に
形成されたものである、そのようなアクティブマトリク
ス型液晶表示装置の駆動回路であって、前記各抵抗素子
が、前記アレイ基板上に形成された不純物を含む半導体
層によって構成されていることを特徴とする
数の抵抗素子と抵抗素子に関連する複数のスイッチング
素子とを有する抵抗分割型デジタル／アナログ変換回路
を備え、このデジタル／アナログ変換回路の出力を、電
圧増幅率が１倍でインピーダンス変換機能を備える電流
増幅素子を介して、液晶表示部の駆動電圧として出力す
るように構成されたアクティブマトリクス型液晶表示装
置の駆動回路であって、前記電流増幅素子は液晶表示装
置のアレイ基板上に実装されたものであり、電流増幅素
子を除く残余の駆動回路構成部分は前記アレイ基板上に
形成されたものである、そのようなアクティブマトリク
ス型液晶表示装置の駆動回路であって、前記各抵抗素子
が、前記アレイ基板上に形成された不純物を含む半導体
層によって構成されていることを特徴とする
【００１６】上記の構成によれば、電流増幅素子をアレ
イ基板上に実装する工程が必要となるため、駆動回路全
てをアレイ基板上に形成する場合に比べて、製造工程が
増加し、又、ＩＣチップ化された電流増幅素子の分だけ
液晶表示装置の薄型化及び小型化を図れない等の問題が
ある。しかしながら、アレイ基板上に増幅素子を形成す
る場合には、スイッチングトランジスタと異なり、正確
な増幅度を達成するトランジスタを形成しなければなら
ず、特に非単結晶材料で形成する場合には製造に困難さ
が伴う。従って、電流増幅素子のみＩＣチップ化された
個別部品を使用する場合は、電流増幅素子をアレイ基板
に形成する場合に比べて製造が容易となるという利点を
有する。
イ基板上に実装する工程が必要となるため、駆動回路全
てをアレイ基板上に形成する場合に比べて、製造工程が
増加し、又、ＩＣチップ化された電流増幅素子の分だけ
液晶表示装置の薄型化及び小型化を図れない等の問題が
ある。しかしながら、アレイ基板上に増幅素子を形成す
る場合には、スイッチングトランジスタと異なり、正確
な増幅度を達成するトランジスタを形成しなければなら
ず、特に非単結晶材料で形成する場合には製造に困難さ
が伴う。従って、電流増幅素子のみＩＣチップ化された
個別部品を使用する場合は、電流増幅素子をアレイ基板
に形成する場合に比べて製造が容易となるという利点を
有する。
【００１７】本発明のうち請求項４に記載の発明は、請
求項１乃至請求項３のいずれかに記載のアクティブマト
リクス型液晶表示装置の駆動回路において、上記半導体
層はシリコンまたはゲルマニウムを含む非単結晶材料で
あって、ドナーまたはアクセプタとなる不純物質を含む
ことを特徴とする。
求項１乃至請求項３のいずれかに記載のアクティブマト
リクス型液晶表示装置の駆動回路において、上記半導体
層はシリコンまたはゲルマニウムを含む非単結晶材料で
あって、ドナーまたはアクセプタとなる不純物質を含む
ことを特徴とする。
【００１８】上記構成によっても、請求項１の発明と同
様な作用を奏する。
様な作用を奏する。
【００１９】本発明のうち請求項５に記載の発明は、請
求項１乃至請求項３のいずれかに記載のアクティブマト
リクス型液晶表示装置の駆動回路において、上記半導体
層は、非単結晶シリコン層であって、かつ、ｎ型層また
はｐ型層の少なくともいずれか一方であることを特徴と
する。
求項１乃至請求項３のいずれかに記載のアクティブマト
リクス型液晶表示装置の駆動回路において、上記半導体
層は、非単結晶シリコン層であって、かつ、ｎ型層また
はｐ型層の少なくともいずれか一方であることを特徴と
する。
【００２０】上記構成によっても、請求項１の発明と同
様な作用を奏する。
様な作用を奏する。
【００２１】本発明のうち請求項６に記載の発明は、請
求項１乃至請求項３のいずれかに記載のアクティブマト
リクス型液晶表示装置の駆動回路において、前記デジタ
ル／アナログ変換回路が、Ｒ−２Ｒラダー型デジタル／
アナログ変換回路であることを特徴とする。
求項１乃至請求項３のいずれかに記載のアクティブマト
リクス型液晶表示装置の駆動回路において、前記デジタ
ル／アナログ変換回路が、Ｒ−２Ｒラダー型デジタル／
アナログ変換回路であることを特徴とする。
【００２２】上記の如くＲ−２Ｒラダー型デジタル／ア
ナログ変換回路で構成することにより、直線性の出力電
圧特性を得ることができる。また、抵抗値の異なる２種
類の抵抗素子でデジタル／アナログ変換回路を構成する
ことができるため、抵抗値のばらつきによる出力電圧特
性への影響が小さいことに加えて、Ｒ−２Ｒラダー型以
外の構成のデジタル／アナログ変換回路で同様の出力電
圧特性を得る場合に比べて、デジタル／アナログ変換回
路内での抵抗素子が占める総面積を格段に小さくするこ
とができる。
ナログ変換回路で構成することにより、直線性の出力電
圧特性を得ることができる。また、抵抗値の異なる２種
類の抵抗素子でデジタル／アナログ変換回路を構成する
ことができるため、抵抗値のばらつきによる出力電圧特
性への影響が小さいことに加えて、Ｒ−２Ｒラダー型以
外の構成のデジタル／アナログ変換回路で同様の出力電
圧特性を得る場合に比べて、デジタル／アナログ変換回
路内での抵抗素子が占める総面積を格段に小さくするこ
とができる。
【００２３】この理由を以下に説明すると、４ビットの
デジタル入力信号のＲ−２Ｒラダー型デジタル／アナロ
グ変換回路を使用した場合、基準抵抗値をｒ１とする
と、全体の使用抵抗値（合成抵抗値ではなく、抵抗素子
の回路使用面積に換算した抵抗値を意味する）は１３×
ｒ１となる。ここで、この請求項６記載の発明の場合と
同様な直線的な出力電圧特性を、いわゆる重み抵抗方式
のデジタル／アナログ変換回路で構成した場合を想定し
てみる。この重み抵抗方式のデジタル／アナログ変換回
路の構成としては、例えば、２種類の電源（図２のＶ
Ｈ，ＶＬに対応する）を備え、これらの電源を択一的に
選択するスイッチング素子と、このスイッチング素子に
一端側が接続されると共に他端側が出力端に接続される
抵抗素子とから成る直列回路をデジタル入力信号のビッ
ト数だけ、並列に接続し、デジタル入力信号に応じて各
スイッチング素子のスイッチング態様を切換えて２種類
の電源のうちの一方を選択するように構成したものが考
えられる。そして、この場合の基準抵抗値（最小桁のビ
ットに対応する抵抗素子の抵抗値）に対する各抵抗素子
の抵抗比は、１：２n-1 （ｎはデジタル入力信号のビッ
ト）に設定される。
デジタル入力信号のＲ−２Ｒラダー型デジタル／アナロ
グ変換回路を使用した場合、基準抵抗値をｒ１とする
と、全体の使用抵抗値（合成抵抗値ではなく、抵抗素子
の回路使用面積に換算した抵抗値を意味する）は１３×
ｒ１となる。ここで、この請求項６記載の発明の場合と
同様な直線的な出力電圧特性を、いわゆる重み抵抗方式
のデジタル／アナログ変換回路で構成した場合を想定し
てみる。この重み抵抗方式のデジタル／アナログ変換回
路の構成としては、例えば、２種類の電源（図２のＶ
Ｈ，ＶＬに対応する）を備え、これらの電源を択一的に
選択するスイッチング素子と、このスイッチング素子に
一端側が接続されると共に他端側が出力端に接続される
抵抗素子とから成る直列回路をデジタル入力信号のビッ
ト数だけ、並列に接続し、デジタル入力信号に応じて各
スイッチング素子のスイッチング態様を切換えて２種類
の電源のうちの一方を選択するように構成したものが考
えられる。そして、この場合の基準抵抗値（最小桁のビ
ットに対応する抵抗素子の抵抗値）に対する各抵抗素子
の抵抗比は、１：２n-1 （ｎはデジタル入力信号のビッ
ト）に設定される。
【００２４】したがって、４ビットのデジタル入力信号
の場合、基準抵抗値をｒ１とすると、他の３個の抵抗素
子の抵抗値は、２×ｒ１，４×ｒ１，８×ｒ１となり、
全体の使用抵抗値は、１５×ｒ１となる。一方、上述し
たように請求項６記載の発明の場合の全体の使用抵抗値
は１３×ｒ１である。この結果、各抵抗素子が同一のシ
ート抵抗を有する非単結晶半導体層で形成されていると
した場合、この重み抵抗方式の場合の抵抗素子の総面積
は、請求項６記載の発明の場合の１５／１３倍必要とな
る。このことは、デジタル入力信号のビット数が更に大
となればなるほど、重み抵抗方式の場合の抵抗素子の総
面積は、請求項６記載の発明の場合よりも一層大きくな
る。よって、この一例からしても、請求項６記載の発明
の場合、デジタル／アナログ変換回路内での抵抗素子が
占める総面積を格段に小さくできることが理解できる。
の場合、基準抵抗値をｒ１とすると、他の３個の抵抗素
子の抵抗値は、２×ｒ１，４×ｒ１，８×ｒ１となり、
全体の使用抵抗値は、１５×ｒ１となる。一方、上述し
たように請求項６記載の発明の場合の全体の使用抵抗値
は１３×ｒ１である。この結果、各抵抗素子が同一のシ
ート抵抗を有する非単結晶半導体層で形成されていると
した場合、この重み抵抗方式の場合の抵抗素子の総面積
は、請求項６記載の発明の場合の１５／１３倍必要とな
る。このことは、デジタル入力信号のビット数が更に大
となればなるほど、重み抵抗方式の場合の抵抗素子の総
面積は、請求項６記載の発明の場合よりも一層大きくな
る。よって、この一例からしても、請求項６記載の発明
の場合、デジタル／アナログ変換回路内での抵抗素子が
占める総面積を格段に小さくできることが理解できる。
【００２５】本発明のうち請求項７に記載の発明は、請
求項４記載のアクティブマトリクス型液晶表示装置の駆
動回路において、前記デジタル／アナログ変換回路が、
Ｒ−２Ｒラダー型デジタル／アナログ変換回路であるこ
とを特徴とする。
求項４記載のアクティブマトリクス型液晶表示装置の駆
動回路において、前記デジタル／アナログ変換回路が、
Ｒ−２Ｒラダー型デジタル／アナログ変換回路であるこ
とを特徴とする。
【００２６】上記構成によってもまた、請求項６記載の
発明と同様な作用を奏する。
発明と同様な作用を奏する。
【００２７】本発明のうち請求項８に記載の発明は、請
求項５に記載のアクティブマトリクス型液晶表示装置の
駆動回路において、前記デジタル／アナログ変換回路
が、Ｒ−２Ｒラダー型デジタル／アナログ変換回路であ
ることを特徴とする。
求項５に記載のアクティブマトリクス型液晶表示装置の
駆動回路において、前記デジタル／アナログ変換回路
が、Ｒ−２Ｒラダー型デジタル／アナログ変換回路であ
ることを特徴とする。
【００２８】上記構成によってもまた、請求項６記載の
発明と同様な作用を奏する。
発明と同様な作用を奏する。
【００２９】本発明のうち請求項９に記載の発明は、請
求項１乃至請求項３のいずれかに記載のアクティブマト
リクス型液晶表示装置の駆動回路において、前記デジタ
ル／アナログ変換回路が、電圧ポテンショメータ型デジ
タル／アナログ変換回路であることを特徴とする。
求項１乃至請求項３のいずれかに記載のアクティブマト
リクス型液晶表示装置の駆動回路において、前記デジタ
ル／アナログ変換回路が、電圧ポテンショメータ型デジ
タル／アナログ変換回路であることを特徴とする。
【００３０】上記の如く電圧ポテンショメータ型デジタ
ル／アナログ変換回路で構成することにより、出力電圧
は、直列に接続された抵抗素子の抵抗値の比率に応じて
重み付けされたものとなる。したがって、各抵抗素子の
抵抗値の設定により、出力電圧特性を直線のみならず、
所望の任意の曲線の特性にすることが容易にできる。し
かも、スイッチング素子を介して流れる電流が小さけれ
ば、このスイッチング素子による分流や電圧降下が生じ
ず、出力電圧が抵抗素子による分圧のみによって決定さ
れるため、スイッチング素子のＯＮ抵抗を考慮すること
なく回路設計をすることができる。
ル／アナログ変換回路で構成することにより、出力電圧
は、直列に接続された抵抗素子の抵抗値の比率に応じて
重み付けされたものとなる。したがって、各抵抗素子の
抵抗値の設定により、出力電圧特性を直線のみならず、
所望の任意の曲線の特性にすることが容易にできる。し
かも、スイッチング素子を介して流れる電流が小さけれ
ば、このスイッチング素子による分流や電圧降下が生じ
ず、出力電圧が抵抗素子による分圧のみによって決定さ
れるため、スイッチング素子のＯＮ抵抗を考慮すること
なく回路設計をすることができる。
【００３１】本発明のうち請求項１０に記載の発明は、
請求項４に記載のアクティブマトリクス型液晶表示装置
の駆動回路において、前記デジタル／アナログ変換回路
が、電圧ポテンショメータ型デジタル／アナログ変換回
路であることを特徴とする。
請求項４に記載のアクティブマトリクス型液晶表示装置
の駆動回路において、前記デジタル／アナログ変換回路
が、電圧ポテンショメータ型デジタル／アナログ変換回
路であることを特徴とする。
【００３２】上記構成によってもまた、請求項９記載の
発明と同様な作用を奏する。
発明と同様な作用を奏する。
【００３３】本発明のうち請求項１１に記載の発明は、
請求項５に記載のアクティブマトリクス型液晶表示装置
の駆動回路において、前記デジタル／アナログ変換回路
が、電圧ポテンショメータ型デジタル／アナログ変換回
路であることを特徴とする。。
請求項５に記載のアクティブマトリクス型液晶表示装置
の駆動回路において、前記デジタル／アナログ変換回路
が、電圧ポテンショメータ型デジタル／アナログ変換回
路であることを特徴とする。。
【００３４】上記構成によってもまた、請求項９記載の
発明と同様な作用を奏する。
発明と同様な作用を奏する。
【００３５】本発明のうち請求項１２に記載の発明は、
請求項１乃至請求項３のいずれかに記載のアクティブマ
トリクス型液晶表示装置の駆動回路において、前記デジ
タル／アナログ変換回路は、デジタル画像入力データの
上位ビットデータ又は下位ビットデータのうちの一方の
ビットデータに応じて動作する第１のデジタル／アナロ
グ変換回路部と、第１のデジタル／アナログ変換回路部
からの出力電圧を基準電圧とし、デジタル画像入力デー
タの上位ビットデータ又は下位ビットデータのうちの他
方のビットデータに応じて動作する第２のデジタル／ア
ナログ変換回路部と、から構成され、前記第１のデジタ
ル／アナログ変換回路部と前記第２のデジタル／アナロ
グ変換回路部のうちの一方のデジタル／アナログ変換回
路部が、Ｒ−２Ｒラダー型デジタル／アナログ変換回路
で構成されており、他方のデジタル／アナログ変換回路
部が電圧ポテンショメータ型デジタル／アナログ変換回
路で構成されていることを特徴とする。
請求項１乃至請求項３のいずれかに記載のアクティブマ
トリクス型液晶表示装置の駆動回路において、前記デジ
タル／アナログ変換回路は、デジタル画像入力データの
上位ビットデータ又は下位ビットデータのうちの一方の
ビットデータに応じて動作する第１のデジタル／アナロ
グ変換回路部と、第１のデジタル／アナログ変換回路部
からの出力電圧を基準電圧とし、デジタル画像入力デー
タの上位ビットデータ又は下位ビットデータのうちの他
方のビットデータに応じて動作する第２のデジタル／ア
ナログ変換回路部と、から構成され、前記第１のデジタ
ル／アナログ変換回路部と前記第２のデジタル／アナロ
グ変換回路部のうちの一方のデジタル／アナログ変換回
路部が、Ｒ−２Ｒラダー型デジタル／アナログ変換回路
で構成されており、他方のデジタル／アナログ変換回路
部が電圧ポテンショメータ型デジタル／アナログ変換回
路で構成されていることを特徴とする。
【００３６】上記の構成の如く、駆動回路に内蔵されて
いるデジタル／アナログ変換回路を、Ｒ−２Ｒラダー型
デジタル／アナログ変換回路と、電圧ポテンショメータ
型デジタル／アナログ変換回路の２つのデジタル／アナ
ログ変換回路により構成することにより、各々のデジタ
ル／アナログ変換回路の長所を有する駆動回路が得られ
る。
いるデジタル／アナログ変換回路を、Ｒ−２Ｒラダー型
デジタル／アナログ変換回路と、電圧ポテンショメータ
型デジタル／アナログ変換回路の２つのデジタル／アナ
ログ変換回路により構成することにより、各々のデジタ
ル／アナログ変換回路の長所を有する駆動回路が得られ
る。
【００３７】また、本発明のうち請求項１３記載の発明
は、請求項１乃至請求項３に記載のアクティブマトリク
ス型液晶表示装置の駆動回路において、所定の基準信号
を入力し、この基準信号から、１水平同期期間内におい
て通常動作期間と通常動作期間以外の残余の期間の２つ
の期間を選択的に切り換える第１切換信号を生成する第
１切換信号生成回路を備え、前記デジタル／アナログ変
換回路は、前記抵抗素子が複数個直列に接続された直列
回路であって、一端が高電圧用電源端子に接続され、他
端が低電圧用電源端子に接続された、そのような直列回
路と、前記直列回路の一端と高電圧用電源端子との間又
は前記直列回路の他端と低電圧用電源端子との間のいず
れか一方の間に介在し、第１切換信号生成回路からの第
１切換信号によって、通常動作期間中はＯＮ状態とさ
れ、前記残余の期間中はＯＦＦ状態とされる第１スイッ
チと、前記直列回路を構成する抵抗素子の各接続点と、
デジタル／アナログ変換回路の出力端子との間に、それ
ぞれ介在し、デジタル画像データに応じてスイッチング
態様が制御される第２スイッチ群と、を有する電圧ポテ
ンショメータ型デジタル／アナログ変換回路で構成さ
れ、更に、前記第１切換信号生成回路からの第１切換信
号に応答して、前記残余の期間中にのみ、ソースライン
に接続される容量性負荷との電気的接続を切断する手段
を設けたことを特徴とする。
は、請求項１乃至請求項３に記載のアクティブマトリク
ス型液晶表示装置の駆動回路において、所定の基準信号
を入力し、この基準信号から、１水平同期期間内におい
て通常動作期間と通常動作期間以外の残余の期間の２つ
の期間を選択的に切り換える第１切換信号を生成する第
１切換信号生成回路を備え、前記デジタル／アナログ変
換回路は、前記抵抗素子が複数個直列に接続された直列
回路であって、一端が高電圧用電源端子に接続され、他
端が低電圧用電源端子に接続された、そのような直列回
路と、前記直列回路の一端と高電圧用電源端子との間又
は前記直列回路の他端と低電圧用電源端子との間のいず
れか一方の間に介在し、第１切換信号生成回路からの第
１切換信号によって、通常動作期間中はＯＮ状態とさ
れ、前記残余の期間中はＯＦＦ状態とされる第１スイッ
チと、前記直列回路を構成する抵抗素子の各接続点と、
デジタル／アナログ変換回路の出力端子との間に、それ
ぞれ介在し、デジタル画像データに応じてスイッチング
態様が制御される第２スイッチ群と、を有する電圧ポテ
ンショメータ型デジタル／アナログ変換回路で構成さ
れ、更に、前記第１切換信号生成回路からの第１切換信
号に応答して、前記残余の期間中にのみ、ソースライン
に接続される容量性負荷との電気的接続を切断する手段
を設けたことを特徴とする。
【００３８】上記の構成により以下の作用を奏する。通
常動作期間中は、第１切換信号により、第１スイッチが
ＯＮ状態となり、且つ第２スイッチ群のスイッチング態
様がデジタル画像データに応じて制御される。これによ
り、デジタル画像データに対応した駆動電圧がソースラ
インに出力されることになる。
常動作期間中は、第１切換信号により、第１スイッチが
ＯＮ状態となり、且つ第２スイッチ群のスイッチング態
様がデジタル画像データに応じて制御される。これによ
り、デジタル画像データに対応した駆動電圧がソースラ
インに出力されることになる。
【００３９】１水平同期期間内において通常動作期間以
外の残余の期間中は、第１切換信号により、第１スイッ
チがＯＦＦ状態とされる。これにより、抵抗素子への電
源が遮断され、抵抗素子に定常的に流れる電流が０とな
る。よって、低電力期間中の抵抗素子で消費する電力を
削減することができる。尚、この低電力期間中は、容量
性負荷との電気的接続を切断する手段により、駆動回路
と容量性負荷との電気的接続が切断される。これによ
り、容量性負荷の電位が保持され、画素電極の電位の変
動に起因した液晶の表示特性の劣化を防止することがで
きる。従って、容量性負荷の電圧変化に必要な期間以外
の期間すべてを、低電力期間とすることができる。
外の残余の期間中は、第１切換信号により、第１スイッ
チがＯＦＦ状態とされる。これにより、抵抗素子への電
源が遮断され、抵抗素子に定常的に流れる電流が０とな
る。よって、低電力期間中の抵抗素子で消費する電力を
削減することができる。尚、この低電力期間中は、容量
性負荷との電気的接続を切断する手段により、駆動回路
と容量性負荷との電気的接続が切断される。これによ
り、容量性負荷の電位が保持され、画素電極の電位の変
動に起因した液晶の表示特性の劣化を防止することがで
きる。従って、容量性負荷の電圧変化に必要な期間以外
の期間すべてを、低電力期間とすることができる。
【００４０】ここで、用語「通常動作期間」とは、実施
の形態の項において詳細に定義しているとおり、ゲー
ト走査パルスが画素トランジスタに与えられるタイミン
グが、駆動回路の出力変化によりソースラインの電位が
完全に所望の電位に到達した後である場合は、ソースラ
インの電位が変化し始めた時点から所望の電位に到達す
るまでの期間（いわゆるソースライン書き込み期間を意
味する。）を意味し、 ゲート走査パルスが画素トランジスタに与えられるタ
イミングが、駆動回路の出力変化によりソースラインの
電位が変化し始めた時点とほぼ同じである場合は、ゲー
ト走査パルスが与えられた時点から画素電極が所望の電
位に到達するまでの期間（いわゆる画素電極書き込み期
間を意味する。）を意味する。即ち、ソースラインに接
続されている種々の容量を考慮して、本質的に画素電極
の電位を完全に変化させるために、デジタル／アナログ
変換回路がデジタルデータに応じた駆動電圧を出力し続
けることが必要とされる期間を意味する。従って、１水
平同期期間の内、当該通常動作期間以外の残余の期間
は、デジタル／アナログ変換回路は通常動作をし続ける
必要はなく、この残余の期間中も通常動作期間中と同様
な通常動作をし続ける従来例に比べて、本発明は消費電
力の低減を図ることができるという作用を奏することに
なる。
の形態の項において詳細に定義しているとおり、ゲー
ト走査パルスが画素トランジスタに与えられるタイミン
グが、駆動回路の出力変化によりソースラインの電位が
完全に所望の電位に到達した後である場合は、ソースラ
インの電位が変化し始めた時点から所望の電位に到達す
るまでの期間（いわゆるソースライン書き込み期間を意
味する。）を意味し、 ゲート走査パルスが画素トランジスタに与えられるタ
イミングが、駆動回路の出力変化によりソースラインの
電位が変化し始めた時点とほぼ同じである場合は、ゲー
ト走査パルスが与えられた時点から画素電極が所望の電
位に到達するまでの期間（いわゆる画素電極書き込み期
間を意味する。）を意味する。即ち、ソースラインに接
続されている種々の容量を考慮して、本質的に画素電極
の電位を完全に変化させるために、デジタル／アナログ
変換回路がデジタルデータに応じた駆動電圧を出力し続
けることが必要とされる期間を意味する。従って、１水
平同期期間の内、当該通常動作期間以外の残余の期間
は、デジタル／アナログ変換回路は通常動作をし続ける
必要はなく、この残余の期間中も通常動作期間中と同様
な通常動作をし続ける従来例に比べて、本発明は消費電
力の低減を図ることができるという作用を奏することに
なる。
【００４１】尚、「容量性負荷との電気的接続を切断す
る手段」としては、駆動回路における出力側に第１切
換信号により制御される出力スイッチを設け、通常動作
期間中はＯＮ状態とし、前記残余の期間中はＯＦＦ状態
とするように構成してもよく、また、電流増幅素子の
駆動電源を通常動作期間中はＯＮ状態とし、前記残余の
期間中はＯＦＦ状態とするように構成してもよい。但
し、電流増幅素子の駆動電源をＯＦＦにしたとき、出力
インピーダンスがハイインピーダンスとなる構成の電流
増幅素子に限られる。出力インピーダンスがハイインピ
ーダンスとならない構成の電流増幅素子の場合は、出力
スイッチが必要となる。更に、デジタル／アナログ変
換回路を構成する第２スイッチ群を前記残余の期間中
は、強制的にＯＦＦとするように構成してもよい。
る手段」としては、駆動回路における出力側に第１切
換信号により制御される出力スイッチを設け、通常動作
期間中はＯＮ状態とし、前記残余の期間中はＯＦＦ状態
とするように構成してもよく、また、電流増幅素子の
駆動電源を通常動作期間中はＯＮ状態とし、前記残余の
期間中はＯＦＦ状態とするように構成してもよい。但
し、電流増幅素子の駆動電源をＯＦＦにしたとき、出力
インピーダンスがハイインピーダンスとなる構成の電流
増幅素子に限られる。出力インピーダンスがハイインピ
ーダンスとならない構成の電流増幅素子の場合は、出力
スイッチが必要となる。更に、デジタル／アナログ変
換回路を構成する第２スイッチ群を前記残余の期間中
は、強制的にＯＦＦとするように構成してもよい。
【００４２】また、本発明のうち請求項１４記載の発明
は、請求項１３に記載のアクティブマトリクス型液晶表
示装置の駆動回路において、前記容量性負荷との電気的
接続を切断する手段は、駆動回路における出力側に設け
られた出力スイッチであって、第１切換信号により前記
通常動作期間中はＯＮ状態とされ、前記残余の期間中は
ソースラインに接続される容量性負荷との電気的接続を
切断すべくＯＦＦ状態とされる、そのような出力スイッ
チであることを特徴とする。
は、請求項１３に記載のアクティブマトリクス型液晶表
示装置の駆動回路において、前記容量性負荷との電気的
接続を切断する手段は、駆動回路における出力側に設け
られた出力スイッチであって、第１切換信号により前記
通常動作期間中はＯＮ状態とされ、前記残余の期間中は
ソースラインに接続される容量性負荷との電気的接続を
切断すべくＯＦＦ状態とされる、そのような出力スイッ
チであることを特徴とする。
【００４３】上記の構成の如く、駆動回路における出力
側に設けられた出力スイッチにより、前記残余の期間、
ソースラインに接続される容量性負荷との電気的接続を
切断するようにしたので、例えば電流増幅素子の電源切
断の場合、電流増幅素子の構成如何によっては、電源切
断により電流増幅素子の出力インピーダンスがハイイン
ピーダンスとならない場合が生じ、駆動回路と容量性負
荷との電気的接続を切断できない。また、デジタル／ア
ナログ変換回路を構成する第２スイッチ群を強制的にＯ
ＦＦにする場合は、例えば第２スイッチ群を強制的にＯ
ＦＦするための固定データを予め記憶させておき、通常
動作期間では画像データに、残余の期間では固定データ
に、それぞれ切り換える切り換えスイッチを設ける必要
があり、回路構成が複雑化する。一方、出力スイッチに
よれば、上記の問題が生じることはなく、容易に容量性
負荷との電気的接続を切断することが可能となる。
側に設けられた出力スイッチにより、前記残余の期間、
ソースラインに接続される容量性負荷との電気的接続を
切断するようにしたので、例えば電流増幅素子の電源切
断の場合、電流増幅素子の構成如何によっては、電源切
断により電流増幅素子の出力インピーダンスがハイイン
ピーダンスとならない場合が生じ、駆動回路と容量性負
荷との電気的接続を切断できない。また、デジタル／ア
ナログ変換回路を構成する第２スイッチ群を強制的にＯ
ＦＦにする場合は、例えば第２スイッチ群を強制的にＯ
ＦＦするための固定データを予め記憶させておき、通常
動作期間では画像データに、残余の期間では固定データ
に、それぞれ切り換える切り換えスイッチを設ける必要
があり、回路構成が複雑化する。一方、出力スイッチに
よれば、上記の問題が生じることはなく、容易に容量性
負荷との電気的接続を切断することが可能となる。
【００４４】また、本発明のうち請求項１５記載の発明
は、請求項１乃至請求項３に記載のアクティブマトリク
ス型液晶表示装置の駆動回路において、所定の基準信号
を入力し、この基準信号から、１水平同期期間内におい
て通常動作期間と通常動作期間以外の残余の期間の２つ
の期間を選択的に切り換える第１切換信号を生成する第
１切換信号生成回路を備え、前記デジタル／アナログ変
換回路は、前記抵抗素子が複数個直列に接続された直列
回路であって、一端が第１高電圧用電源端子とこの第１
高電圧用電源よりも電圧レベルが低い第２高電圧用電源
端子とに共通に接続され、他端が低電圧用電源端子に接
続された、そのような直列回路と、前記第１高電圧用電
源端子及び前記第２高電圧用電源端子の２種類の電源端
子と前記直列回路の一端との間に介在し、第１切換信号
生成回路からの第１切換信号によって直列回路の一端と
の接続が、通常動作期間中は第１高電圧用電源端子側に
切り換えられ、前記残余の期間中は第２高電圧用電源端
子側に切り換えられる第３スイッチと、前記直列回路を
構成する抵抗素子の各接続点と、デジタル／アナログ変
換回路の出力端子との間に、それぞれ介在し、デジタル
画像データに応じてスイッチング態様が制御される第２
スイッチ群と、を有する電圧ポテンショメータ型デジタ
ル／アナログ変換回路で構成され、更に、前記第１切換
信号生成回路からの第１切換信号に応答して、前記残余
の期間中にのみ、ソースラインに接続される容量性負荷
との電気的接続を切断する手段を設けたことを特徴とす
る。
は、請求項１乃至請求項３に記載のアクティブマトリク
ス型液晶表示装置の駆動回路において、所定の基準信号
を入力し、この基準信号から、１水平同期期間内におい
て通常動作期間と通常動作期間以外の残余の期間の２つ
の期間を選択的に切り換える第１切換信号を生成する第
１切換信号生成回路を備え、前記デジタル／アナログ変
換回路は、前記抵抗素子が複数個直列に接続された直列
回路であって、一端が第１高電圧用電源端子とこの第１
高電圧用電源よりも電圧レベルが低い第２高電圧用電源
端子とに共通に接続され、他端が低電圧用電源端子に接
続された、そのような直列回路と、前記第１高電圧用電
源端子及び前記第２高電圧用電源端子の２種類の電源端
子と前記直列回路の一端との間に介在し、第１切換信号
生成回路からの第１切換信号によって直列回路の一端と
の接続が、通常動作期間中は第１高電圧用電源端子側に
切り換えられ、前記残余の期間中は第２高電圧用電源端
子側に切り換えられる第３スイッチと、前記直列回路を
構成する抵抗素子の各接続点と、デジタル／アナログ変
換回路の出力端子との間に、それぞれ介在し、デジタル
画像データに応じてスイッチング態様が制御される第２
スイッチ群と、を有する電圧ポテンショメータ型デジタ
ル／アナログ変換回路で構成され、更に、前記第１切換
信号生成回路からの第１切換信号に応答して、前記残余
の期間中にのみ、ソースラインに接続される容量性負荷
との電気的接続を切断する手段を設けたことを特徴とす
る。
【００４５】上記の構成によれば、以下の作用を奏す
る。通常動作期間中は、第１切換信号により、第３スイ
ッチは第１高電圧用電源端子側に切り換えられ、且つ第
２スイッチ群のスイッチング態様がデジタル画像データ
に応じて制御される。これにより、デジタル画像データ
に対応した駆動電圧がソースラインに出力されることに
なる。
る。通常動作期間中は、第１切換信号により、第３スイ
ッチは第１高電圧用電源端子側に切り換えられ、且つ第
２スイッチ群のスイッチング態様がデジタル画像データ
に応じて制御される。これにより、デジタル画像データ
に対応した駆動電圧がソースラインに出力されることに
なる。
【００４６】残余の期間中は、第１切換信号により、第
３スイッチは第２高電圧用電源端子側に切り換えられ
る。これにより、デジタル／アナログ変換回路に流れる
電流を低減でき、低電力化が可能となる。尚、この低電
力期間中は、容量性負荷との電気的接続を切断する手段
により、駆動回路と容量性負荷との電気的接続が切断さ
れる。これにより、容量性負荷の電位が保持される。従
って、容量性負荷の電圧変化に必要な期間以外の期間す
べてを、低電力期間とすることができる。
３スイッチは第２高電圧用電源端子側に切り換えられ
る。これにより、デジタル／アナログ変換回路に流れる
電流を低減でき、低電力化が可能となる。尚、この低電
力期間中は、容量性負荷との電気的接続を切断する手段
により、駆動回路と容量性負荷との電気的接続が切断さ
れる。これにより、容量性負荷の電位が保持される。従
って、容量性負荷の電圧変化に必要な期間以外の期間す
べてを、低電力期間とすることができる。
【００４７】尚、電源を遮断する場合に比べれば、低電
力化は劣るけれども、本発明では一定値の電流が回路に
流れるので、回路内の電位を確定することができる。よ
って、通常動作期間に移行する際の通常動作電圧による
急激な電流増加による信号ノイズの発生を低減できる。
力化は劣るけれども、本発明では一定値の電流が回路に
流れるので、回路内の電位を確定することができる。よ
って、通常動作期間に移行する際の通常動作電圧による
急激な電流増加による信号ノイズの発生を低減できる。
【００４８】また、本発明のうち請求項１６記載の発明
は、請求項１５に記載のアクティブマトリクス型液晶表
示装置の駆動回路において、前記容量性負荷との電気的
接続を切断する手段は、駆動回路における出力側に設け
られた出力スイッチであって、第１切換信号により前記
通常動作期間中はＯＮ状態とされ、前記残余の期間中は
ソースラインに接続される容量性負荷との電気的接続を
切断すべくＯＦＦ状態とされる、そのような出力スイッ
チであることを特徴とする。
は、請求項１５に記載のアクティブマトリクス型液晶表
示装置の駆動回路において、前記容量性負荷との電気的
接続を切断する手段は、駆動回路における出力側に設け
られた出力スイッチであって、第１切換信号により前記
通常動作期間中はＯＮ状態とされ、前記残余の期間中は
ソースラインに接続される容量性負荷との電気的接続を
切断すべくＯＦＦ状態とされる、そのような出力スイッ
チであることを特徴とする。
【００４９】上記の構成の如く、出力スイッチによれ
ば、簡単な回路構成で、しかも完全に容量性負荷との電
気的接続を切断することができる。
ば、簡単な回路構成で、しかも完全に容量性負荷との電
気的接続を切断することができる。
【００５０】また、本発明のうち請求項１７記載の発明
は、請求項１乃至請求項３に記載のアクティブマトリク
ス型液晶表示装置の駆動回路において、所定の基準信号
を入力し、この基準信号から、１水平同期期間内におい
て通常動作期間と通常動作期間以外の残余の期間の２つ
の期間を選択的に切り換える第１切換信号を生成する第
１切換信号生成回路を備え、前記デジタル／アナログ変
換回路は、前記抵抗素子を用いて抵抗値の異なる２種類
の抵抗素子により構成されるＲ−２Ｒラダー抵抗素子網
と、デジタル画像データの各ビット毎に設けられ、高電
圧用電源端子との接続状態と低電圧用電源端子との接続
状態の２つの接続状態を選択的に切り換えて出力電圧を
決定する第４スイッチ群と、前記第４スイッチ群のスイ
ッチング態様を制御する第２切換信号を生成して、この
第２切換信号を第４スイッチ群に出力する第２切換信号
生成回路であって、デジタル画像データと前記第１切換
信号生成回路からの第１切換信号とを入力し、前記通常
動作期間中は、デジタル画像入力データに対応した第２
切換信号を出力し、前記残余の期間中はデジタル画像デ
ータのうち少なくとも前記抵抗素子網に流れる電流の最
小電流値と最大電流値のうちの中間の電流値以下となる
入力データのいずれかの入力データに固定して、この固
定された入力データを第２切換信号として出力する、そ
のような第２切換信号生成回路と、を有するＲ−２Ｒラ
ダー型デジタル／アナログ変換回路で構成され、更に、
前記第１切換信号生成回路からの第１切換信号に応答し
て、前記残余の期間中にのみ、ソースラインに接続され
る容量性負荷との電気的接続を切断する手段を設けたこ
とを特徴とする。
は、請求項１乃至請求項３に記載のアクティブマトリク
ス型液晶表示装置の駆動回路において、所定の基準信号
を入力し、この基準信号から、１水平同期期間内におい
て通常動作期間と通常動作期間以外の残余の期間の２つ
の期間を選択的に切り換える第１切換信号を生成する第
１切換信号生成回路を備え、前記デジタル／アナログ変
換回路は、前記抵抗素子を用いて抵抗値の異なる２種類
の抵抗素子により構成されるＲ−２Ｒラダー抵抗素子網
と、デジタル画像データの各ビット毎に設けられ、高電
圧用電源端子との接続状態と低電圧用電源端子との接続
状態の２つの接続状態を選択的に切り換えて出力電圧を
決定する第４スイッチ群と、前記第４スイッチ群のスイ
ッチング態様を制御する第２切換信号を生成して、この
第２切換信号を第４スイッチ群に出力する第２切換信号
生成回路であって、デジタル画像データと前記第１切換
信号生成回路からの第１切換信号とを入力し、前記通常
動作期間中は、デジタル画像入力データに対応した第２
切換信号を出力し、前記残余の期間中はデジタル画像デ
ータのうち少なくとも前記抵抗素子網に流れる電流の最
小電流値と最大電流値のうちの中間の電流値以下となる
入力データのいずれかの入力データに固定して、この固
定された入力データを第２切換信号として出力する、そ
のような第２切換信号生成回路と、を有するＲ−２Ｒラ
ダー型デジタル／アナログ変換回路で構成され、更に、
前記第１切換信号生成回路からの第１切換信号に応答し
て、前記残余の期間中にのみ、ソースラインに接続され
る容量性負荷との電気的接続を切断する手段を設けたこ
とを特徴とする。
【００５１】上記の構成によれば、以下の作用を奏す
る。通常動作期間中は、第２切換信号生成回路は、デジ
タル画像入力データに対応した第２切換信号を第４スイ
ッチ群に出力する。これにより、デジタル画像データに
対応した駆動電圧がソースラインに出力されることにな
る。
る。通常動作期間中は、第２切換信号生成回路は、デジ
タル画像入力データに対応した第２切換信号を第４スイ
ッチ群に出力する。これにより、デジタル画像データに
対応した駆動電圧がソースラインに出力されることにな
る。
【００５２】残余の期間中は、第２切換信号生成回路
は、デジタル画像データのうち少なくとも前記抵抗素子
網に流れる電流の最小電流値と最大電流値のうちの中間
の電流値以下となる入力データのいずれかの入力データ
に固定して、この固定された入力データを第２切換信号
として第４スイッチ群に出力する。これにより、デジタ
ル／アナログ変換回路の動作時間が長時間にわたる場
合、デジタル／アナログ変換回路における消費電力が、
１水平同期期間の全てを通常動作し続ける従来例におけ
る平均消費電力以下となる。よって、本発明によっても
また、デジタル／アナログ変換回路の低電力化が可能と
なる。
は、デジタル画像データのうち少なくとも前記抵抗素子
網に流れる電流の最小電流値と最大電流値のうちの中間
の電流値以下となる入力データのいずれかの入力データ
に固定して、この固定された入力データを第２切換信号
として第４スイッチ群に出力する。これにより、デジタ
ル／アナログ変換回路の動作時間が長時間にわたる場
合、デジタル／アナログ変換回路における消費電力が、
１水平同期期間の全てを通常動作し続ける従来例におけ
る平均消費電力以下となる。よって、本発明によっても
また、デジタル／アナログ変換回路の低電力化が可能と
なる。
【００５３】尚、電源を遮断する場合に比べれば、低電
力化は劣るけれども、本発明では一定値の電流が回路に
流れるので、回路内の電位を確定することができる。よ
って、通常動作期間に移行する際の通常動作電圧による
急激な電流増加による信号ノイズの発生を低減できる。
力化は劣るけれども、本発明では一定値の電流が回路に
流れるので、回路内の電位を確定することができる。よ
って、通常動作期間に移行する際の通常動作電圧による
急激な電流増加による信号ノイズの発生を低減できる。
【００５４】また、本発明のうち請求項１８記載の発明
は、請求項１７に記載のアクティブマトリクス型液晶表
示装置の駆動回路において、前記容量性負荷との電気的
接続を切断する手段は、駆動回路における出力側に設け
られた出力スイッチであって、第１切換信号により前記
通常動作期間中はＯＮ状態とされ、前記残余の期間中は
ソースラインに接続される容量性負荷との電気的接続を
切断すべくＯＦＦ状態とされる、そのような出力スイッ
チであることを特徴とする。
は、請求項１７に記載のアクティブマトリクス型液晶表
示装置の駆動回路において、前記容量性負荷との電気的
接続を切断する手段は、駆動回路における出力側に設け
られた出力スイッチであって、第１切換信号により前記
通常動作期間中はＯＮ状態とされ、前記残余の期間中は
ソースラインに接続される容量性負荷との電気的接続を
切断すべくＯＦＦ状態とされる、そのような出力スイッ
チであることを特徴とする。
【００５５】上記の構成の如く、出力スイッチによれ
ば、簡単な回路構成で、しかも完全に容量性負荷との電
気的接続を切断することができる。
ば、簡単な回路構成で、しかも完全に容量性負荷との電
気的接続を切断することができる。
【００５６】また、請求項１９記載の発明は、請求項１
乃至請求項３に記載のアクティブマトリクス型液晶表示
装置の駆動回路において、所定の基準信号を入力し、こ
の基準信号から、１水平同期期間内において通常動作期
間と通常動作期間以外の残余の期間の２つの期間を選択
的に切り換える第１切換信号を生成する第１切換信号生
成回路を備え、前記デジタル／アナログ変換回路は、前
記抵抗素子を用いて抵抗値の異なる２種類の抵抗素子に
より構成されるＲ−２Ｒラダー抵抗素子網と、出力電圧
を決定する第５スイッチ群と、前記第５スイッチ群のス
イッチング態様を制御する第３切換信号を生成して、こ
の第３切換信号を第５スイッチ群に出力する第３切換信
号生成回路であって、前記第５スイッチ群を全てＯＦＦ
状態とする固定データを記憶する記憶回路を有し、デジ
タル画像データと前記第１切換信号生成回路からの第１
切換信号とを入力して、前記通常動作期間中は、デジタ
ル画像入力データに対応した第３切換信号を出力し、前
記残余の期間中は、抵抗素子網への電源を切断状態とす
べく、前記記憶回路に記憶されている固定データを、第
３切換信号として出力する、そのような第３切換信号生
成回路と、を有するＲ−２Ｒラダー型デジタル／アナロ
グ変換回路で構成され、更に、前記第１切換信号生成回
路からの第１切換信号に応答して、前記残余の期間中に
のみ、ソースラインに接続される容量性負荷との電気的
接続を切断する手段を設けたことを特徴とする。
乃至請求項３に記載のアクティブマトリクス型液晶表示
装置の駆動回路において、所定の基準信号を入力し、こ
の基準信号から、１水平同期期間内において通常動作期
間と通常動作期間以外の残余の期間の２つの期間を選択
的に切り換える第１切換信号を生成する第１切換信号生
成回路を備え、前記デジタル／アナログ変換回路は、前
記抵抗素子を用いて抵抗値の異なる２種類の抵抗素子に
より構成されるＲ−２Ｒラダー抵抗素子網と、出力電圧
を決定する第５スイッチ群と、前記第５スイッチ群のス
イッチング態様を制御する第３切換信号を生成して、こ
の第３切換信号を第５スイッチ群に出力する第３切換信
号生成回路であって、前記第５スイッチ群を全てＯＦＦ
状態とする固定データを記憶する記憶回路を有し、デジ
タル画像データと前記第１切換信号生成回路からの第１
切換信号とを入力して、前記通常動作期間中は、デジタ
ル画像入力データに対応した第３切換信号を出力し、前
記残余の期間中は、抵抗素子網への電源を切断状態とす
べく、前記記憶回路に記憶されている固定データを、第
３切換信号として出力する、そのような第３切換信号生
成回路と、を有するＲ−２Ｒラダー型デジタル／アナロ
グ変換回路で構成され、更に、前記第１切換信号生成回
路からの第１切換信号に応答して、前記残余の期間中に
のみ、ソースラインに接続される容量性負荷との電気的
接続を切断する手段を設けたことを特徴とする。
【００５７】上記の構成によれば、以下の作用を奏す
る。通常動作期間中は、第３切換信号生成回路は、デジ
タル画像入力データに対応した第３切換信号を第５スイ
ッチ群に出力する。これにより、デジタル画像データに
対応した駆動電圧がソースラインに出力されることにな
る。残余の期間中は、第３切換信号生成回路は、記憶回
路に記憶されている固定データを、第３切換信号として
出力する。これにより、第５スイッチ群が全てＯＦＦ状
態となる。よって、回路内を流れる電流が０となり、消
費電力を低減できる。
る。通常動作期間中は、第３切換信号生成回路は、デジ
タル画像入力データに対応した第３切換信号を第５スイ
ッチ群に出力する。これにより、デジタル画像データに
対応した駆動電圧がソースラインに出力されることにな
る。残余の期間中は、第３切換信号生成回路は、記憶回
路に記憶されている固定データを、第３切換信号として
出力する。これにより、第５スイッチ群が全てＯＦＦ状
態となる。よって、回路内を流れる電流が０となり、消
費電力を低減できる。
【００５８】また、請求項２０記載の発明は、請求項１
９に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記容量性負荷との電気的接続を切断す
る手段は、駆動回路における出力側に設けられた出力ス
イッチであって、第１切換信号により前記通常動作期間
中はＯＮ状態とされ、前記残余の期間中はソースライン
に接続される容量性負荷との電気的接続を切断すべくＯ
ＦＦ状態とされる、そのような出力スイッチであること
を特徴とする。
９に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記容量性負荷との電気的接続を切断す
る手段は、駆動回路における出力側に設けられた出力ス
イッチであって、第１切換信号により前記通常動作期間
中はＯＮ状態とされ、前記残余の期間中はソースライン
に接続される容量性負荷との電気的接続を切断すべくＯ
ＦＦ状態とされる、そのような出力スイッチであること
を特徴とする。
【００５９】上記の構成の如く、出力スイッチによれ
ば、簡単な回路構成で、しかも完全に容量性負荷との電
気的接続を切断することができる。
ば、簡単な回路構成で、しかも完全に容量性負荷との電
気的接続を切断することができる。
【００６０】また、請求項２１記載の発明は、請求項１
乃至請求項３のいずれかに記載のアクティブマトリクス
型液晶表示装置の駆動回路において、所定の基準信号を
入力し、この基準信号から、１水平同期期間内において
通常動作期間と通常動作期間以外の残余の期間の２つの
期間を選択的に切り換える第１切換信号を生成する第１
切換信号生成回路を備え、前記デジタル／アナログ変換
回路は、デジタル画像入力データの上位ビットに応じて
動作する第１のデジタル／アナログ変換回路部と、第１
のデジタル／アナログ変換回路部からの高電圧側出力が
与えられる第１接続端子と、第１のデジタル／アナログ
変換回路部からの低電圧側出力が与えられる第２接続端
子とを備え、この第１接続端子と第２接続端子間の電圧
を基準電圧とし、デジタル画像入力データの下位ビット
に応じて動作する第２のデジタル／アナログ変換回路部
と、から構成され、前記第１のデジタル／アナログ変換
回路部は、電圧ポテンショメータ型デジタル／アナログ
変換回路で構成され、前記第２のデジタル／アナログ変
換回路部は、Ｒ−２Ｒラダー型デジタル／アナログ変換
回路で構成され、前記第１のデジタル／アナログ変換回
路部は、前記抵抗素子が複数個直列に接続された直列回
路であって、一端が高電圧用電源端子に接続され、他端
が低電圧用電源端子に接続された、そのような直列回路
と、前記直列回路の一端と高電圧用電源端子との間又は
前記直列回路の他端と低電圧用電源端子との間のいずれ
か一方の間に介在し、第１切換信号生成回路からの第１
切換信号によって、通常動作期間中はＯＮ状態とされ、
前記残余の期間中はＯＦＦ状態とされる第６スイッチ
と、前記直列回路を構成する抵抗素子の各接続点と、前
記第１接続端子との間に、それぞれ介在し、デジタル画
像入力データの上位ビットにより制御される第７スイッ
チ群と、前記直列回路を構成する抵抗素子の各接続点
と、前記第２接続端子との間に、それぞれ介在し、デジ
タル画像入力データの上位ビットにより制御される第８
スイッチ群と、を有し、前記第２のデジタル／アナログ
変換回路部は、前記抵抗素子を用いて抵抗値の異なる２
種類の抵抗素子により構成されるＲ−２Ｒラダー抵抗素
子網と、第１接続端子との接続状態と第２接続端子との
接続状態の２つの接続状態をデジタル入力データの下位
ビットにより選択的に切り換える第９スイッチ群とを有
し、更に、前記第１切換信号生成回路からの第１切換信
号に応答して、前記残余の期間中にのみ、ソースライン
に接続される容量性負荷との電気的接続を切断する手段
が設けられ、前記通常動作期間中は、第６スイッチがＯ
Ｎ状態とされ、且つデジタル画像データの上位ビットに
応じて第７スイッチ群及び第８スイッチ群のスイッチン
グ態様が制御され、更に、デジタル画像データの下位ビ
ットに応じて第９スイッチ群のスイッチング態様が制御
され、前記残余の期間中は、第６スイッチがＯＦＦ状態
とされ、更に、前記切断手段により容量性負荷との電気
的接続が切断されることを特徴とする。
乃至請求項３のいずれかに記載のアクティブマトリクス
型液晶表示装置の駆動回路において、所定の基準信号を
入力し、この基準信号から、１水平同期期間内において
通常動作期間と通常動作期間以外の残余の期間の２つの
期間を選択的に切り換える第１切換信号を生成する第１
切換信号生成回路を備え、前記デジタル／アナログ変換
回路は、デジタル画像入力データの上位ビットに応じて
動作する第１のデジタル／アナログ変換回路部と、第１
のデジタル／アナログ変換回路部からの高電圧側出力が
与えられる第１接続端子と、第１のデジタル／アナログ
変換回路部からの低電圧側出力が与えられる第２接続端
子とを備え、この第１接続端子と第２接続端子間の電圧
を基準電圧とし、デジタル画像入力データの下位ビット
に応じて動作する第２のデジタル／アナログ変換回路部
と、から構成され、前記第１のデジタル／アナログ変換
回路部は、電圧ポテンショメータ型デジタル／アナログ
変換回路で構成され、前記第２のデジタル／アナログ変
換回路部は、Ｒ−２Ｒラダー型デジタル／アナログ変換
回路で構成され、前記第１のデジタル／アナログ変換回
路部は、前記抵抗素子が複数個直列に接続された直列回
路であって、一端が高電圧用電源端子に接続され、他端
が低電圧用電源端子に接続された、そのような直列回路
と、前記直列回路の一端と高電圧用電源端子との間又は
前記直列回路の他端と低電圧用電源端子との間のいずれ
か一方の間に介在し、第１切換信号生成回路からの第１
切換信号によって、通常動作期間中はＯＮ状態とされ、
前記残余の期間中はＯＦＦ状態とされる第６スイッチ
と、前記直列回路を構成する抵抗素子の各接続点と、前
記第１接続端子との間に、それぞれ介在し、デジタル画
像入力データの上位ビットにより制御される第７スイッ
チ群と、前記直列回路を構成する抵抗素子の各接続点
と、前記第２接続端子との間に、それぞれ介在し、デジ
タル画像入力データの上位ビットにより制御される第８
スイッチ群と、を有し、前記第２のデジタル／アナログ
変換回路部は、前記抵抗素子を用いて抵抗値の異なる２
種類の抵抗素子により構成されるＲ−２Ｒラダー抵抗素
子網と、第１接続端子との接続状態と第２接続端子との
接続状態の２つの接続状態をデジタル入力データの下位
ビットにより選択的に切り換える第９スイッチ群とを有
し、更に、前記第１切換信号生成回路からの第１切換信
号に応答して、前記残余の期間中にのみ、ソースライン
に接続される容量性負荷との電気的接続を切断する手段
が設けられ、前記通常動作期間中は、第６スイッチがＯ
Ｎ状態とされ、且つデジタル画像データの上位ビットに
応じて第７スイッチ群及び第８スイッチ群のスイッチン
グ態様が制御され、更に、デジタル画像データの下位ビ
ットに応じて第９スイッチ群のスイッチング態様が制御
され、前記残余の期間中は、第６スイッチがＯＦＦ状態
とされ、更に、前記切断手段により容量性負荷との電気
的接続が切断されることを特徴とする。
【００６１】上記の構成によれば、以下の作用を奏す
る。通常動作期間中は、第６スイッチがＯＮ状態とさ
れ、且つデジタル画像データの上位ビットに応じて第７
スイッチ群及び第８スイッチ群のスイッチング態様が制
御され、更に、デジタル画像データの下位ビットに応じ
て第９スイッチ群のスイッチング態様が制御される。こ
れにより、デジタル画像データに対応した駆動電圧がソ
ースラインに出力されることになる。
る。通常動作期間中は、第６スイッチがＯＮ状態とさ
れ、且つデジタル画像データの上位ビットに応じて第７
スイッチ群及び第８スイッチ群のスイッチング態様が制
御され、更に、デジタル画像データの下位ビットに応じ
て第９スイッチ群のスイッチング態様が制御される。こ
れにより、デジタル画像データに対応した駆動電圧がソ
ースラインに出力されることになる。
【００６２】残余の期間中は、第６スイッチがＯＦＦ状
態とされ、更に、前記切断手段により容量性負荷との電
気的接続が切断される。これにより、回路内を流れる電
流が０となり、消費電力を低減できる。こようにして、
電圧ポテンショメータ型で且つ上位ビット対応の第１の
デジタル／アナログ変換回路部の電源切断によって、低
電力化を図ることができる。
態とされ、更に、前記切断手段により容量性負荷との電
気的接続が切断される。これにより、回路内を流れる電
流が０となり、消費電力を低減できる。こようにして、
電圧ポテンショメータ型で且つ上位ビット対応の第１の
デジタル／アナログ変換回路部の電源切断によって、低
電力化を図ることができる。
【００６３】また、請求項２２記載の発明は、請求項２
１に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記容量性負荷との電気的接続を切断す
る手段は、駆動回路における出力側に設けられた出力ス
イッチであって、第１切換信号により前記通常動作期間
中はＯＮ状態とされ、前記残余の期間中はソースライン
に接続される容量性負荷との電気的接続を切断すべくＯ
ＦＦ状態とされる、そのような出力スイッチであること
を特徴とする。
１に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記容量性負荷との電気的接続を切断す
る手段は、駆動回路における出力側に設けられた出力ス
イッチであって、第１切換信号により前記通常動作期間
中はＯＮ状態とされ、前記残余の期間中はソースライン
に接続される容量性負荷との電気的接続を切断すべくＯ
ＦＦ状態とされる、そのような出力スイッチであること
を特徴とする。
【００６４】上記の構成の如く、出力スイッチによれ
ば、簡単な回路構成で、しかも完全に容量性負荷との電
気的接続を切断することができる。
ば、簡単な回路構成で、しかも完全に容量性負荷との電
気的接続を切断することができる。
【００６５】また、請求項２２記載の発明は、請求項１
乃至請求項３のいずれかに記載のアクティブマトリクス
型液晶表示装置の駆動回路において、所定の基準信号を
入力し、この基準信号から、１水平同期期間内において
通常動作期間と通常動作期間以外の残余の期間の２つの
期間を選択的に切り換える第１切換信号を生成する第１
切換信号生成回路を備え、前記デジタル／アナログ変換
回路は、デジタル画像入力データの上位ビットに応じて
動作する第１のデジタル／アナログ変換回路部と、第１
のデジタル／アナログ変換回路部からの高電圧側出力が
与えられる第１接続端子と、第１のデジタル／アナログ
変換回路部からの低電圧側出力が与えられる第２接続端
子とを備え、この第１接続端子と第２接続端子間の電圧
を基準電圧とし、デジタル画像入力データの下位ビット
に応じて動作する第２のデジタル／アナログ変換回路部
と、から構成され、前記第１のデジタル／アナログ変換
回路部は、電圧ポテンショメータ型デジタル／アナログ
変換回路で構成され、前記第２のデジタル／アナログ変
換回路部は、Ｒ−２Ｒラダー型デジタル／アナログ変換
回路で構成され、前記第１のデジタル／アナログ変換回
路部は、前記抵抗素子を複数個直列に接続して直列回路
を構成し、この直列回路の一端は、第１切換信号により
制御される電源切換え用第１０スイッチを介して、第１
高電圧用電源端子とこの第１高電圧用電源よりも電圧レ
ベルが低い第２高電圧用電源端子とに共通に接続され、
直列回路の他端は、低電圧用電源端子に接続され、前記
直列回路を構成する抵抗素子の各接続点と前記第１接続
端子との間に、デジタル画像入力データの上位ビットに
より制御される第７スイッチ群がそれぞれ介在され、各
抵抗素子の各接続点と前記第２接続端子との間に、デジ
タル画像入力データの上位ビットにより制御される第８
スイッチ群がそれぞれ介在された構成を有し、前記第２
のデジタル／アナログ変換回路部は、前記抵抗素子を用
いて抵抗値の異なる２種類の抵抗素子により構成される
Ｒ−２Ｒラダー抵抗素子網と、第１接続端子との接続状
態と第２接続端子との接続状態の２つの接続状態をデジ
タル入力データの下位ビットにより選択的に切り換える
第９スイッチ群とを有し、更に、前記第１切換信号生成
回路からの第１切換信号に応答して、前記残余の期間中
にのみ、ソースラインに接続される容量性負荷との電気
的接続を切断する手段が設けられ、前記通常動作期間中
は、電源切換え用第１０スイッチが第１高電圧用電源端
子側に切り換えられ、更に、デジタル画像データの上位
ビットに応じて第７スイッチ群及び第８スイッチ群のス
イッチング態様が制御され、且つデジタル画像データの
下位ビットに応じて第９スイッチ群のスイッチング態様
が制御され、前記残余の期間中は、電源切換え用第１０
スイッチが第２高電圧用電源端子側に切り換えられ、更
に、前記切断手段により容量性負荷との電気的接続が切
断されることを特徴とする。
乃至請求項３のいずれかに記載のアクティブマトリクス
型液晶表示装置の駆動回路において、所定の基準信号を
入力し、この基準信号から、１水平同期期間内において
通常動作期間と通常動作期間以外の残余の期間の２つの
期間を選択的に切り換える第１切換信号を生成する第１
切換信号生成回路を備え、前記デジタル／アナログ変換
回路は、デジタル画像入力データの上位ビットに応じて
動作する第１のデジタル／アナログ変換回路部と、第１
のデジタル／アナログ変換回路部からの高電圧側出力が
与えられる第１接続端子と、第１のデジタル／アナログ
変換回路部からの低電圧側出力が与えられる第２接続端
子とを備え、この第１接続端子と第２接続端子間の電圧
を基準電圧とし、デジタル画像入力データの下位ビット
に応じて動作する第２のデジタル／アナログ変換回路部
と、から構成され、前記第１のデジタル／アナログ変換
回路部は、電圧ポテンショメータ型デジタル／アナログ
変換回路で構成され、前記第２のデジタル／アナログ変
換回路部は、Ｒ−２Ｒラダー型デジタル／アナログ変換
回路で構成され、前記第１のデジタル／アナログ変換回
路部は、前記抵抗素子を複数個直列に接続して直列回路
を構成し、この直列回路の一端は、第１切換信号により
制御される電源切換え用第１０スイッチを介して、第１
高電圧用電源端子とこの第１高電圧用電源よりも電圧レ
ベルが低い第２高電圧用電源端子とに共通に接続され、
直列回路の他端は、低電圧用電源端子に接続され、前記
直列回路を構成する抵抗素子の各接続点と前記第１接続
端子との間に、デジタル画像入力データの上位ビットに
より制御される第７スイッチ群がそれぞれ介在され、各
抵抗素子の各接続点と前記第２接続端子との間に、デジ
タル画像入力データの上位ビットにより制御される第８
スイッチ群がそれぞれ介在された構成を有し、前記第２
のデジタル／アナログ変換回路部は、前記抵抗素子を用
いて抵抗値の異なる２種類の抵抗素子により構成される
Ｒ−２Ｒラダー抵抗素子網と、第１接続端子との接続状
態と第２接続端子との接続状態の２つの接続状態をデジ
タル入力データの下位ビットにより選択的に切り換える
第９スイッチ群とを有し、更に、前記第１切換信号生成
回路からの第１切換信号に応答して、前記残余の期間中
にのみ、ソースラインに接続される容量性負荷との電気
的接続を切断する手段が設けられ、前記通常動作期間中
は、電源切換え用第１０スイッチが第１高電圧用電源端
子側に切り換えられ、更に、デジタル画像データの上位
ビットに応じて第７スイッチ群及び第８スイッチ群のス
イッチング態様が制御され、且つデジタル画像データの
下位ビットに応じて第９スイッチ群のスイッチング態様
が制御され、前記残余の期間中は、電源切換え用第１０
スイッチが第２高電圧用電源端子側に切り換えられ、更
に、前記切断手段により容量性負荷との電気的接続が切
断されることを特徴とする。
【００６６】上記の構成によれば、以下の作用を奏す
る。通常動作期間中は、電源切換え用第１０スイッチが
第１高電圧用電源端子側に切り換えられ、更に、デジタ
ル画像データの上位ビットに応じて第７スイッチ群及び
第８スイッチ群のスイッチング態様が制御され、且つデ
ジタル画像データの下位ビットに応じて第９スイッチ群
のスイッチング態様が制御される。これにより、デジタ
ル画像データに対応した駆動電圧がソースラインに出力
されることになる。
る。通常動作期間中は、電源切換え用第１０スイッチが
第１高電圧用電源端子側に切り換えられ、更に、デジタ
ル画像データの上位ビットに応じて第７スイッチ群及び
第８スイッチ群のスイッチング態様が制御され、且つデ
ジタル画像データの下位ビットに応じて第９スイッチ群
のスイッチング態様が制御される。これにより、デジタ
ル画像データに対応した駆動電圧がソースラインに出力
されることになる。
【００６７】残余の期間中は、電源切換え用第１０スイ
ッチが第２高電圧用電源端子側に切り換えられ、更に、
前記切断手段により容量性負荷との電気的接続が切断さ
れる。これにより、回路内を流れる電流が減少し、消費
電力を低減できる。こようにして、電圧ポテンショメー
タ型で且つ上位ビット対応の第１のデジタル／アナログ
変換回路部の電源電圧の切り換えによって、低電力化を
図ることができる。
ッチが第２高電圧用電源端子側に切り換えられ、更に、
前記切断手段により容量性負荷との電気的接続が切断さ
れる。これにより、回路内を流れる電流が減少し、消費
電力を低減できる。こようにして、電圧ポテンショメー
タ型で且つ上位ビット対応の第１のデジタル／アナログ
変換回路部の電源電圧の切り換えによって、低電力化を
図ることができる。
【００６８】また、請求項２４記載の発明は、請求項２
３に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記容量性負荷との電気的接続を切断す
る手段は、駆動回路における出力側に設けられた出力ス
イッチであって、第１切換信号により前記通常動作期間
中はＯＮ状態とされ、前記残余の期間中はソースライン
に接続される容量性負荷との電気的接続を切断すべくＯ
ＦＦ状態とされる、そのような出力スイッチであること
を特徴とする。
３に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記容量性負荷との電気的接続を切断す
る手段は、駆動回路における出力側に設けられた出力ス
イッチであって、第１切換信号により前記通常動作期間
中はＯＮ状態とされ、前記残余の期間中はソースライン
に接続される容量性負荷との電気的接続を切断すべくＯ
ＦＦ状態とされる、そのような出力スイッチであること
を特徴とする。
【００６９】上記の構成の如く、出力スイッチによれ
ば、簡単な回路構成で、しかも完全に容量性負荷との電
気的接続を切断することができる。
ば、簡単な回路構成で、しかも完全に容量性負荷との電
気的接続を切断することができる。
【００７０】また、請求項２５記載の発明は、請求項１
乃至請求項３のいずれかに記載のアクティブマトリクス
型液晶表示装置の駆動回路において、所定の基準信号を
入力し、この基準信号から、１水平同期期間内において
通常動作期間と通常動作期間以外の残余の期間の２つの
期間を選択的に切り換える第１切換信号を生成する第１
切換信号生成回路を備え、前記デジタル／アナログ変換
回路は、デジタル画像入力データの上位ビットデータに
応じて動作する第１のデジタル／アナログ変換回路部
と、第１のデジタル／アナログ変換回路部からの高電圧
側出力が与えられる第１接続端子と、低電圧側出力が与
えられる第２接続端子とを備え、この第１接続端子と第
２接続端子間の電圧を基準電圧とし、デジタル画像入力
データの下位ビットデータに応じて動作する第２のデジ
タル／アナログ変換回路部と、を有し、前記第１のデジ
タル／アナログ変換回路部は、電圧ポテンショメータ型
デジタル／アナログ変換回路で構成され、前記第２のデ
ジタル／アナログ変換回路部は、Ｒ−２Ｒラダー型デジ
タル／アナログ変換回路で構成され、前記第１のデジタ
ル／アナログ変換回路部は、前記抵抗素子を複数個直列
に接続して直列回路を構成し、この直列回路の一端は、
高電圧用電源端子に接続され、直列回路の他端は、低電
圧用電源端子に接続され、前記直列回路を構成する抵抗
素子の各接続点と前記第１接続端子との間に、デジタル
画像入力データの上位ビットにより制御される第７スイ
ッチ群がそれぞれ介在され、各抵抗素子の各接続点と前
記第２接続端子との間に、デジタル画像入力データの上
位ビットにより制御される第８スイッチ群がそれぞれ介
在された構成を有し、前記第２のデジタル／アナログ変
換回路部は、前記抵抗素子を用いて抵抗値の異なる２種
類の抵抗素子により構成されるＲ−２Ｒラダー抵抗素子
網と、デジタル入力データの各ビット毎に設けられ第１
接続端子との接続状態と第２接続端子との接続状態の２
つの接続状態を選択的に切り換える第９スイッチ群と、
前記第９スイッチ群のスイッチング態様を制御する第４
切換信号を生成して、この第４切換信号を第９スイッチ
群に出力する第４切換信号生成回路であって、デジタル
画像データの下位ビットと前記第１切換信号生成回路か
らの第１切換信号とを入力し、前記通常動作期間中は、
下位ビットのデジタル画像入力データに対応した第４切
換信号を出力し、前記残余の期間中は下位ビットのデジ
タル画像データのうち少なくとも前記抵抗素子網に流れ
る電流の最小電流値と最大電流値のうちの中間の電流値
以下となる入力データのいずれかの入力データに固定し
て、この固定された入力データを第４切換信号として出
力する、そのような第４切換信号生成回路と、を有し、
更に、前記第１切換信号生成回路からの第１切換信号に
応答して、前記残余の期間中にのみ、ソースラインに接
続される容量性負荷との電気的接続を切断する手段が設
けられたことを特徴とする。
乃至請求項３のいずれかに記載のアクティブマトリクス
型液晶表示装置の駆動回路において、所定の基準信号を
入力し、この基準信号から、１水平同期期間内において
通常動作期間と通常動作期間以外の残余の期間の２つの
期間を選択的に切り換える第１切換信号を生成する第１
切換信号生成回路を備え、前記デジタル／アナログ変換
回路は、デジタル画像入力データの上位ビットデータに
応じて動作する第１のデジタル／アナログ変換回路部
と、第１のデジタル／アナログ変換回路部からの高電圧
側出力が与えられる第１接続端子と、低電圧側出力が与
えられる第２接続端子とを備え、この第１接続端子と第
２接続端子間の電圧を基準電圧とし、デジタル画像入力
データの下位ビットデータに応じて動作する第２のデジ
タル／アナログ変換回路部と、を有し、前記第１のデジ
タル／アナログ変換回路部は、電圧ポテンショメータ型
デジタル／アナログ変換回路で構成され、前記第２のデ
ジタル／アナログ変換回路部は、Ｒ−２Ｒラダー型デジ
タル／アナログ変換回路で構成され、前記第１のデジタ
ル／アナログ変換回路部は、前記抵抗素子を複数個直列
に接続して直列回路を構成し、この直列回路の一端は、
高電圧用電源端子に接続され、直列回路の他端は、低電
圧用電源端子に接続され、前記直列回路を構成する抵抗
素子の各接続点と前記第１接続端子との間に、デジタル
画像入力データの上位ビットにより制御される第７スイ
ッチ群がそれぞれ介在され、各抵抗素子の各接続点と前
記第２接続端子との間に、デジタル画像入力データの上
位ビットにより制御される第８スイッチ群がそれぞれ介
在された構成を有し、前記第２のデジタル／アナログ変
換回路部は、前記抵抗素子を用いて抵抗値の異なる２種
類の抵抗素子により構成されるＲ−２Ｒラダー抵抗素子
網と、デジタル入力データの各ビット毎に設けられ第１
接続端子との接続状態と第２接続端子との接続状態の２
つの接続状態を選択的に切り換える第９スイッチ群と、
前記第９スイッチ群のスイッチング態様を制御する第４
切換信号を生成して、この第４切換信号を第９スイッチ
群に出力する第４切換信号生成回路であって、デジタル
画像データの下位ビットと前記第１切換信号生成回路か
らの第１切換信号とを入力し、前記通常動作期間中は、
下位ビットのデジタル画像入力データに対応した第４切
換信号を出力し、前記残余の期間中は下位ビットのデジ
タル画像データのうち少なくとも前記抵抗素子網に流れ
る電流の最小電流値と最大電流値のうちの中間の電流値
以下となる入力データのいずれかの入力データに固定し
て、この固定された入力データを第４切換信号として出
力する、そのような第４切換信号生成回路と、を有し、
更に、前記第１切換信号生成回路からの第１切換信号に
応答して、前記残余の期間中にのみ、ソースラインに接
続される容量性負荷との電気的接続を切断する手段が設
けられたことを特徴とする。
【００７１】上記の構成によれば、以下の作用を奏す
る。通常動作期間中は、第７及び第８スイッチ群が上位
ビットに応じてスイッチング態様が制御され、第９スイ
ッチ群が画像データに応じた駆動電圧が得られるように
高電源側または低電源側のいずれかに接続が切り換えら
れる。これにより、デジタル画像データに対応した駆動
電圧がソースラインに出力されることになる。
る。通常動作期間中は、第７及び第８スイッチ群が上位
ビットに応じてスイッチング態様が制御され、第９スイ
ッチ群が画像データに応じた駆動電圧が得られるように
高電源側または低電源側のいずれかに接続が切り換えら
れる。これにより、デジタル画像データに対応した駆動
電圧がソースラインに出力されることになる。
【００７２】残余の期間中は、第４切換信号生成回路
は、デジタル画像データのうち少なくとも前記抵抗素子
網に流れる電流の最小電流値と最大電流値のうちの中間
の電流値以下となる入力データのいずれかの入力データ
に固定して、この固定された入力データを第４切換信号
として第９スイッチ群に出力する。これにより、第９ス
イッチ群は固定データに応じてスイッチングされ、その
ため、第２のデジタル／アナログ変換回路部内を流れる
電流が減少し、消費電力を低減できる。このようにし
て、Ｒ−２Ｒラダー型で且つ下位ビット対応の第２のデ
ジタル／アナログ変換回路部の入力データ切り換えによ
って、低電力化を図ることができる。
は、デジタル画像データのうち少なくとも前記抵抗素子
網に流れる電流の最小電流値と最大電流値のうちの中間
の電流値以下となる入力データのいずれかの入力データ
に固定して、この固定された入力データを第４切換信号
として第９スイッチ群に出力する。これにより、第９ス
イッチ群は固定データに応じてスイッチングされ、その
ため、第２のデジタル／アナログ変換回路部内を流れる
電流が減少し、消費電力を低減できる。このようにし
て、Ｒ−２Ｒラダー型で且つ下位ビット対応の第２のデ
ジタル／アナログ変換回路部の入力データ切り換えによ
って、低電力化を図ることができる。
【００７３】また、請求項２６記載の発明は、請求項２
５に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記容量性負荷との電気的接続を切断す
る手段は、駆動回路における出力側に設けられた出力ス
イッチであって、第１切換信号により前記通常動作期間
中はＯＮ状態とされ、前記残余の期間中はソースライン
に接続される容量性負荷との電気的接続を切断すべくＯ
ＦＦ状態とされる、そのような出力スイッチであること
を特徴とする。
５に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記容量性負荷との電気的接続を切断す
る手段は、駆動回路における出力側に設けられた出力ス
イッチであって、第１切換信号により前記通常動作期間
中はＯＮ状態とされ、前記残余の期間中はソースライン
に接続される容量性負荷との電気的接続を切断すべくＯ
ＦＦ状態とされる、そのような出力スイッチであること
を特徴とする。
【００７４】上記の構成の如く、出力スイッチによれ
ば、簡単な回路構成で、しかも完全に容量性負荷との電
気的接続を切断することができる。
ば、簡単な回路構成で、しかも完全に容量性負荷との電
気的接続を切断することができる。
【００７５】また、請求項２７記載の発明は、請求項１
乃至請求項３のいずれかに記載のアクティブマトリクス
型液晶表示装置の駆動回路において、所定の基準信号を
入力し、この基準信号から、１水平同期期間内において
通常動作期間と通常動作期間以外の残余の期間の２つの
期間を選択的に切り換える第１切換信号を生成する第１
切換信号生成回路を備え、前記デジタル／アナログ変換
回路は、デジタル画像入力データの上位ビットデータに
応じて動作する第１のデジタル／アナログ変換回路部
と、第１のデジタル／アナログ変換回路部からの高電圧
側出力が与えられる第１接続端子と、この第１接続端子
に連なる電源入力ラインに介在する第１１スイッチと、
低電圧側出力が与えられる第２接続端子と、この第２接
続端子に連なる電源入力ラインに介在する第１２スイッ
チとを備え、この第１接続端子と第２接続端子間の電圧
を基準電圧とし、デジタル画像入力データの下位ビット
データに応じて動作する第２のデジタル／アナログ変換
回路部と、から構成され、前記第１のデジタル／アナロ
グ変換回路部は、電圧ポテンショメータ型デジタル／ア
ナログ変換回路で構成され、前記第２のデジタル／アナ
ログ変換回路部は、Ｒ−２Ｒラダー型デジタル／アナロ
グ変換回路で構成され、前記第１のデジタル／アナログ
変換回路部は、前記抵抗素子を複数個直列に接続して直
列回路を構成し、この直列回路の一端は、高電圧用電源
端子に接続され、直列回路の他端は、低電圧用電源端子
に接続され、前記直列回路を構成する抵抗素子の各接続
点と前記第１接続端子との間に、デジタル画像入力デー
タの上位ビットにより制御される第７スイッチ群がそれ
ぞれ介在され、各抵抗素子の各接続点と前記第２接続端
子との間に、デジタル画像入力データの上位ビットによ
り制御される第８スイッチ群がそれぞれ介在された構成
を有し、前記第２のデジタル／アナログ変換回路部は、
前記抵抗素子を用いて抵抗値の異なる２種類の抵抗素子
により構成されるＲ−２Ｒラダー抵抗素子網と、デジタ
ル入力データの下位ビット毎に設けられ第１接続端子と
の接続状態と第２接続端子との接続状態の２つの接続状
態を選択的に切り換える第９スイッチ群とを有し、更
に、前記第１切換信号生成回路からの第１切換信号に応
答して、前記残余の期間中にのみ、ソースラインに接続
される容量性負荷との電気的接続を切断する手段が設け
られたことを特徴とする。
乃至請求項３のいずれかに記載のアクティブマトリクス
型液晶表示装置の駆動回路において、所定の基準信号を
入力し、この基準信号から、１水平同期期間内において
通常動作期間と通常動作期間以外の残余の期間の２つの
期間を選択的に切り換える第１切換信号を生成する第１
切換信号生成回路を備え、前記デジタル／アナログ変換
回路は、デジタル画像入力データの上位ビットデータに
応じて動作する第１のデジタル／アナログ変換回路部
と、第１のデジタル／アナログ変換回路部からの高電圧
側出力が与えられる第１接続端子と、この第１接続端子
に連なる電源入力ラインに介在する第１１スイッチと、
低電圧側出力が与えられる第２接続端子と、この第２接
続端子に連なる電源入力ラインに介在する第１２スイッ
チとを備え、この第１接続端子と第２接続端子間の電圧
を基準電圧とし、デジタル画像入力データの下位ビット
データに応じて動作する第２のデジタル／アナログ変換
回路部と、から構成され、前記第１のデジタル／アナロ
グ変換回路部は、電圧ポテンショメータ型デジタル／ア
ナログ変換回路で構成され、前記第２のデジタル／アナ
ログ変換回路部は、Ｒ−２Ｒラダー型デジタル／アナロ
グ変換回路で構成され、前記第１のデジタル／アナログ
変換回路部は、前記抵抗素子を複数個直列に接続して直
列回路を構成し、この直列回路の一端は、高電圧用電源
端子に接続され、直列回路の他端は、低電圧用電源端子
に接続され、前記直列回路を構成する抵抗素子の各接続
点と前記第１接続端子との間に、デジタル画像入力デー
タの上位ビットにより制御される第７スイッチ群がそれ
ぞれ介在され、各抵抗素子の各接続点と前記第２接続端
子との間に、デジタル画像入力データの上位ビットによ
り制御される第８スイッチ群がそれぞれ介在された構成
を有し、前記第２のデジタル／アナログ変換回路部は、
前記抵抗素子を用いて抵抗値の異なる２種類の抵抗素子
により構成されるＲ−２Ｒラダー抵抗素子網と、デジタ
ル入力データの下位ビット毎に設けられ第１接続端子と
の接続状態と第２接続端子との接続状態の２つの接続状
態を選択的に切り換える第９スイッチ群とを有し、更
に、前記第１切換信号生成回路からの第１切換信号に応
答して、前記残余の期間中にのみ、ソースラインに接続
される容量性負荷との電気的接続を切断する手段が設け
られたことを特徴とする。
【００７６】上記の構成によれば、以下の作用を奏す
る。通常動作期間中は、第１１スイッチ及び第１２スイ
ッチがＯＮ状態とされ、且つデジタル画像データの上位
ビットに応じて第７スイッチ群及び第８スイッチ群のス
イッチング態様が制御され、且つデジタル画像データの
下位ビットに応じて第９スイッチ群のスイッチング態様
が制御される。これにより、デジタル画像データに対応
した駆動電圧がソースラインに出力されることになる。
る。通常動作期間中は、第１１スイッチ及び第１２スイ
ッチがＯＮ状態とされ、且つデジタル画像データの上位
ビットに応じて第７スイッチ群及び第８スイッチ群のス
イッチング態様が制御され、且つデジタル画像データの
下位ビットに応じて第９スイッチ群のスイッチング態様
が制御される。これにより、デジタル画像データに対応
した駆動電圧がソースラインに出力されることになる。
【００７７】残余の期間中は、第１１スイッチ及び第１
２スイッチがＯＦＦ状態とされる。これにより、第２の
デジタル／アナログ変換回路部内を流れる電流が０とな
り、消費電力を低減できる。このようにして、Ｒ−２Ｒ
ラダー型で且つ下位ビット対応の第２のデジタル／アナ
ログ変換回路部の電源切断によって、低電力化を図るこ
とができる。
２スイッチがＯＦＦ状態とされる。これにより、第２の
デジタル／アナログ変換回路部内を流れる電流が０とな
り、消費電力を低減できる。このようにして、Ｒ−２Ｒ
ラダー型で且つ下位ビット対応の第２のデジタル／アナ
ログ変換回路部の電源切断によって、低電力化を図るこ
とができる。
【００７８】また、請求項２８記載の発明は、請求項２
７に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記容量性負荷との電気的接続を切断す
る手段は、駆動回路における出力側に設けられた出力ス
イッチであって、第１切換信号により前記通常動作期間
中はＯＮ状態とされ、前記残余の期間中はソースライン
に接続される容量性負荷との電気的接続を切断すべくＯ
ＦＦ状態とされる、そのような出力スイッチであること
を特徴とする。
７に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記容量性負荷との電気的接続を切断す
る手段は、駆動回路における出力側に設けられた出力ス
イッチであって、第１切換信号により前記通常動作期間
中はＯＮ状態とされ、前記残余の期間中はソースライン
に接続される容量性負荷との電気的接続を切断すべくＯ
ＦＦ状態とされる、そのような出力スイッチであること
を特徴とする。
【００７９】上記の構成の如く、出力スイッチによれ
ば、簡単な回路構成で、しかも完全に容量性負荷との電
気的接続を切断することができる。
ば、簡単な回路構成で、しかも完全に容量性負荷との電
気的接続を切断することができる。
【００８０】また、請求項２９記載の発明は、請求項１
乃至請求項３のいずれかに記載のアクティブマトリクス
型液晶表示装置の駆動回路において、所定の基準信号を
入力し、この基準信号から、１水平同期期間内において
通常動作期間と通常動作期間以外の残余の期間の２つの
期間を選択的に切り換える第１切換信号を生成する第１
切換信号生成回路を備え、前記デジタル／アナログ変換
回路は、デジタル画像入力データの上位ビットに応じて
動作する第１のデジタル／アナログ変換回路部と、第１
のデジタル／アナログ変換回路部からの高電圧側出力が
与えられる第１接続端子と、低電圧側出力が与えられる
第２接続端子とを備え、この第１接続端子と第２接続端
子間の電圧を基準電圧とし、デジタル画像入力データの
下位ビットに応じて動作する第２のデジタル／アナログ
変換回路部と、前記第１のデジタル／アナログ変換回路
部は、電圧ポテンショメータ型デジタル／アナログ変換
回路で構成され、前記第２のデジタル／アナログ変換回
路部は、Ｒ−２Ｒラダー型デジタル／アナログ変換回路
で構成され、前記第１のデジタル／アナログ変換回路部
は、前記抵抗素子を複数個直列に接続して直列回路を構
成し、この直列回路の一端は、電源切換え用第１０スイ
ッチを介して、第１高電圧用電源端子とこの第１高電圧
用電源よりも電圧レベルが低い第２高電圧用電源端子と
に共通に接続され、直列回路の他端は、低電圧用電源端
子に接続され、前記直列回路を構成する抵抗素子の各接
続点と前記第１接続端子との間に、デジタル画像入力デ
ータの上位ビットにより制御される第７スイッチ群がそ
れぞれ介在され、各抵抗素子の各接続点と前記第２接続
端子との間に、デジタル画像入力データの上位ビットに
より制御される第８スイッチ群がそれぞれ介在された構
成を有し、前記第２のデジタル／アナログ変換回路部
は、前記抵抗素子を用いて抵抗値の異なる２種類の抵抗
素子により構成されるＲ−２Ｒラダー抵抗素子網と、デ
ジタル入力データの下位ビット毎に設けられ第１接続端
子との接続状態と第２接続端子との接続状態の２つの接
続状態を選択的に切り換える第９スイッチ群と、前記第
９スイッチ群のスイッチング態様を制御する第４切換信
号を生成して、この第４切換信号を第９スイッチ群に出
力する第４切換信号生成回路であって、デジタル画像デ
ータの下位ビットと前記第１切換信号生成回路からの第
１切換信号とを入力し、前記通常動作期間中は、下位ビ
ットのデジタル画像入力データに対応した第４切換信号
を出力し、前記残余の期間中は下位ビットのデジタル画
像データのうち少なくとも前記抵抗素子網に流れる電流
の最小電流値と最大電流値のうちの中間の電流値以下と
なる入力データのいずれかの入力データに固定して、こ
の固定された入力データを第４切換信号として出力す
る、そのような第４切換信号生成回路と、を有し、更
に、前記第１切換信号生成回路からの第１切換信号に応
答して、前記残余の期間中にのみ、ソースラインに接続
される容量性負荷との電気的接続を切断する手段が設け
られたことを特徴とする。
乃至請求項３のいずれかに記載のアクティブマトリクス
型液晶表示装置の駆動回路において、所定の基準信号を
入力し、この基準信号から、１水平同期期間内において
通常動作期間と通常動作期間以外の残余の期間の２つの
期間を選択的に切り換える第１切換信号を生成する第１
切換信号生成回路を備え、前記デジタル／アナログ変換
回路は、デジタル画像入力データの上位ビットに応じて
動作する第１のデジタル／アナログ変換回路部と、第１
のデジタル／アナログ変換回路部からの高電圧側出力が
与えられる第１接続端子と、低電圧側出力が与えられる
第２接続端子とを備え、この第１接続端子と第２接続端
子間の電圧を基準電圧とし、デジタル画像入力データの
下位ビットに応じて動作する第２のデジタル／アナログ
変換回路部と、前記第１のデジタル／アナログ変換回路
部は、電圧ポテンショメータ型デジタル／アナログ変換
回路で構成され、前記第２のデジタル／アナログ変換回
路部は、Ｒ−２Ｒラダー型デジタル／アナログ変換回路
で構成され、前記第１のデジタル／アナログ変換回路部
は、前記抵抗素子を複数個直列に接続して直列回路を構
成し、この直列回路の一端は、電源切換え用第１０スイ
ッチを介して、第１高電圧用電源端子とこの第１高電圧
用電源よりも電圧レベルが低い第２高電圧用電源端子と
に共通に接続され、直列回路の他端は、低電圧用電源端
子に接続され、前記直列回路を構成する抵抗素子の各接
続点と前記第１接続端子との間に、デジタル画像入力デ
ータの上位ビットにより制御される第７スイッチ群がそ
れぞれ介在され、各抵抗素子の各接続点と前記第２接続
端子との間に、デジタル画像入力データの上位ビットに
より制御される第８スイッチ群がそれぞれ介在された構
成を有し、前記第２のデジタル／アナログ変換回路部
は、前記抵抗素子を用いて抵抗値の異なる２種類の抵抗
素子により構成されるＲ−２Ｒラダー抵抗素子網と、デ
ジタル入力データの下位ビット毎に設けられ第１接続端
子との接続状態と第２接続端子との接続状態の２つの接
続状態を選択的に切り換える第９スイッチ群と、前記第
９スイッチ群のスイッチング態様を制御する第４切換信
号を生成して、この第４切換信号を第９スイッチ群に出
力する第４切換信号生成回路であって、デジタル画像デ
ータの下位ビットと前記第１切換信号生成回路からの第
１切換信号とを入力し、前記通常動作期間中は、下位ビ
ットのデジタル画像入力データに対応した第４切換信号
を出力し、前記残余の期間中は下位ビットのデジタル画
像データのうち少なくとも前記抵抗素子網に流れる電流
の最小電流値と最大電流値のうちの中間の電流値以下と
なる入力データのいずれかの入力データに固定して、こ
の固定された入力データを第４切換信号として出力す
る、そのような第４切換信号生成回路と、を有し、更
に、前記第１切換信号生成回路からの第１切換信号に応
答して、前記残余の期間中にのみ、ソースラインに接続
される容量性負荷との電気的接続を切断する手段が設け
られたことを特徴とする。
【００８１】上記の構成によれば、以下の作用を奏す
る。通常動作期間中は、電源切換え用第１０スイッチが
第１高電圧用電源端子側に切り換えられ、第７スイッチ
群及び第８スイッチ群が画像データの上位ビットに応じ
たスイッチング態様に制御され、且つ第９スイッチ群が
画像データの下位ビットに応じた駆動電圧が得られるよ
うに高電源側または低電源側のいずれかに接続を切り換
えられる。これにより、デジタル画像データに対応した
駆動電圧がソースラインに出力されることになる。
る。通常動作期間中は、電源切換え用第１０スイッチが
第１高電圧用電源端子側に切り換えられ、第７スイッチ
群及び第８スイッチ群が画像データの上位ビットに応じ
たスイッチング態様に制御され、且つ第９スイッチ群が
画像データの下位ビットに応じた駆動電圧が得られるよ
うに高電源側または低電源側のいずれかに接続を切り換
えられる。これにより、デジタル画像データに対応した
駆動電圧がソースラインに出力されることになる。
【００８２】残余の期間中は、電源切換え用第１０スイ
ッチが第２高電圧用電源端子側に切り換えられ、且つ第
９スイッチ群が前記固定された入力データによりスイッ
チングされ、前記切断手段により容量性負荷との電気的
接続が切断される。これにより、第１のデジタル／アナ
ログ変換回路部では、第２高電圧用電源が供給され、回
路内を流れる電流が減少し、また、これに応じて第２の
デジタル／アナログ変換回路部の供給電源も減少する。
更に、第２のデジタル／アナログ変換回路部では、固定
データにより消費電力を低減できる。このようにして、
電圧ポテンショメータ型で且つ上位ビット対応の第１の
デジタル／アナログ変換回路部の電源切り換え、及びＲ
−２Ｒラダー型で且つ下位ビット対応の第２のデジタル
／アナログ変換回路部の入力データ切り換えによって、
低電力化を図ることができる。
ッチが第２高電圧用電源端子側に切り換えられ、且つ第
９スイッチ群が前記固定された入力データによりスイッ
チングされ、前記切断手段により容量性負荷との電気的
接続が切断される。これにより、第１のデジタル／アナ
ログ変換回路部では、第２高電圧用電源が供給され、回
路内を流れる電流が減少し、また、これに応じて第２の
デジタル／アナログ変換回路部の供給電源も減少する。
更に、第２のデジタル／アナログ変換回路部では、固定
データにより消費電力を低減できる。このようにして、
電圧ポテンショメータ型で且つ上位ビット対応の第１の
デジタル／アナログ変換回路部の電源切り換え、及びＲ
−２Ｒラダー型で且つ下位ビット対応の第２のデジタル
／アナログ変換回路部の入力データ切り換えによって、
低電力化を図ることができる。
【００８３】また、請求項３０記載の発明は、請求項２
９に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記容量性負荷との電気的接続を切断す
る手段は、駆動回路における出力側に設けられた出力ス
イッチであって、第１切換信号により前記通常動作期間
中はＯＮ状態とされ、前記残余の期間中はソースライン
に接続される容量性負荷との電気的接続を切断すべくＯ
ＦＦ状態とされる、そのような出力スイッチであること
を特徴とする。
９に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記容量性負荷との電気的接続を切断す
る手段は、駆動回路における出力側に設けられた出力ス
イッチであって、第１切換信号により前記通常動作期間
中はＯＮ状態とされ、前記残余の期間中はソースライン
に接続される容量性負荷との電気的接続を切断すべくＯ
ＦＦ状態とされる、そのような出力スイッチであること
を特徴とする。
【００８４】上記の構成の如く、出力スイッチによれ
ば、簡単な回路構成で、しかも完全に容量性負荷との電
気的接続を切断することができる。
ば、簡単な回路構成で、しかも完全に容量性負荷との電
気的接続を切断することができる。
【００８５】また、請求項３１記載の発明は、請求項１
乃至請求項３のいずれかに記載のアクティブマトリクス
型液晶表示装置の駆動回路において、所定の基準信号を
入力し、この基準信号から、１水平同期期間内において
通常動作期間と通常動作期間以外の残余の期間の２つの
期間を選択的に切り換える第１切換信号を生成する第１
切換信号生成回路を備え、前記デジタル／アナログ変換
回路は、デジタル画像入力データの上位ビットに応じて
動作する第１のデジタル／アナログ変換回路部と、第１
のデジタル／アナログ変換回路部からの高電圧側出力が
与えられる第１接続端子と、この第１接続端子に連なる
電源入力ラインに介在する第１１スイッチと、低電圧側
出力が与えられる第２接続端子と、この第２接続端子に
連なる電源入力ラインに介在する第１２スイッチとを備
え、この第１接続端子と第２接続端子間の電圧を基準電
圧とし、デジタル画像入力データの下位ビットデータに
応じて動作する第２のデジタル／アナログ変換回路部
と、から構成され、前記第１のデジタル／アナログ変換
回路部は、電圧ポテンショメータ型デジタル／アナログ
変換回路で構成され、前記第２のデジタル／アナログ変
換回路部は、Ｒ−２Ｒラダー型デジタル／アナログ変換
回路で構成され、前記第１のデジタル／アナログ変換回
路部は、前記抵抗素子を複数個直列に接続して直列回路
を構成し、この直列回路の一端は、電源切換え用第１０
スイッチを介して、第１高電圧用電源端子とこの第１高
電圧用電源よりも電圧レベルが低い第２高電圧用電源端
子とに共通に接続され、直列回路の他端は、低電圧用電
源端子に接続され、前記直列回路を構成する抵抗素子の
各接続点と前記第１接続端子との間に、デジタル画像入
力データの上位ビットにより制御される第７スイッチ群
がそれぞれ介在され、各抵抗素子の各接続点と前記第２
接続端子との間に、デジタル画像入力データの上位ビッ
トにより制御される第８スイッチ群がそれぞれ介在され
た構成を有し、前記第２のデジタル／アナログ変換回路
部は、前記抵抗素子を用いて抵抗値の異なる２種類の抵
抗素子により構成されるＲ−２Ｒラダー抵抗素子網と、
デジタル入力データの下位ビット毎に設けられ第１接続
端子との接続状態と第２接続端子との接続状態の２つの
接続状態を選択的に切り換える第９スイッチとを有し、
更に、前記第１切換信号生成回路からの第１切換信号に
応答して、前記残余の期間中にのみ、ソースラインに接
続される容量性負荷との電気的接続を切断する手段が設
けられ、通常動作期間中は、電源切換え用第１０スイッ
チが第１高電圧用電源端子側に切り換えられ、第７スイ
ッチ群及び第８スイッチ群が画像データの上位ビットに
応じたスイッチング態様に制御され、第９スイッチ群が
画像データの下位ビットに応じた駆動電圧が得られるよ
うに高電源側または低電源側のいずれかに接続を切り換
え、且つ、第１１スイッチ及び第１２スイッチがＯＮ状
態とされ、前記残余の期間中は、電源切換え用第１０ス
イッチが第２高電圧用電源端子側に切り換えられ、且つ
第１１スイッチ及び第１２スイッチがＯＦＦ状態とさ
れ、更に、前記切断手段により、ソースラインに接続さ
れる容量性負荷との電気的接続を切断されることを特徴
とする。
乃至請求項３のいずれかに記載のアクティブマトリクス
型液晶表示装置の駆動回路において、所定の基準信号を
入力し、この基準信号から、１水平同期期間内において
通常動作期間と通常動作期間以外の残余の期間の２つの
期間を選択的に切り換える第１切換信号を生成する第１
切換信号生成回路を備え、前記デジタル／アナログ変換
回路は、デジタル画像入力データの上位ビットに応じて
動作する第１のデジタル／アナログ変換回路部と、第１
のデジタル／アナログ変換回路部からの高電圧側出力が
与えられる第１接続端子と、この第１接続端子に連なる
電源入力ラインに介在する第１１スイッチと、低電圧側
出力が与えられる第２接続端子と、この第２接続端子に
連なる電源入力ラインに介在する第１２スイッチとを備
え、この第１接続端子と第２接続端子間の電圧を基準電
圧とし、デジタル画像入力データの下位ビットデータに
応じて動作する第２のデジタル／アナログ変換回路部
と、から構成され、前記第１のデジタル／アナログ変換
回路部は、電圧ポテンショメータ型デジタル／アナログ
変換回路で構成され、前記第２のデジタル／アナログ変
換回路部は、Ｒ−２Ｒラダー型デジタル／アナログ変換
回路で構成され、前記第１のデジタル／アナログ変換回
路部は、前記抵抗素子を複数個直列に接続して直列回路
を構成し、この直列回路の一端は、電源切換え用第１０
スイッチを介して、第１高電圧用電源端子とこの第１高
電圧用電源よりも電圧レベルが低い第２高電圧用電源端
子とに共通に接続され、直列回路の他端は、低電圧用電
源端子に接続され、前記直列回路を構成する抵抗素子の
各接続点と前記第１接続端子との間に、デジタル画像入
力データの上位ビットにより制御される第７スイッチ群
がそれぞれ介在され、各抵抗素子の各接続点と前記第２
接続端子との間に、デジタル画像入力データの上位ビッ
トにより制御される第８スイッチ群がそれぞれ介在され
た構成を有し、前記第２のデジタル／アナログ変換回路
部は、前記抵抗素子を用いて抵抗値の異なる２種類の抵
抗素子により構成されるＲ−２Ｒラダー抵抗素子網と、
デジタル入力データの下位ビット毎に設けられ第１接続
端子との接続状態と第２接続端子との接続状態の２つの
接続状態を選択的に切り換える第９スイッチとを有し、
更に、前記第１切換信号生成回路からの第１切換信号に
応答して、前記残余の期間中にのみ、ソースラインに接
続される容量性負荷との電気的接続を切断する手段が設
けられ、通常動作期間中は、電源切換え用第１０スイッ
チが第１高電圧用電源端子側に切り換えられ、第７スイ
ッチ群及び第８スイッチ群が画像データの上位ビットに
応じたスイッチング態様に制御され、第９スイッチ群が
画像データの下位ビットに応じた駆動電圧が得られるよ
うに高電源側または低電源側のいずれかに接続を切り換
え、且つ、第１１スイッチ及び第１２スイッチがＯＮ状
態とされ、前記残余の期間中は、電源切換え用第１０ス
イッチが第２高電圧用電源端子側に切り換えられ、且つ
第１１スイッチ及び第１２スイッチがＯＦＦ状態とさ
れ、更に、前記切断手段により、ソースラインに接続さ
れる容量性負荷との電気的接続を切断されることを特徴
とする。
【００８６】上記の構成によれば、以下の作用を奏す
る。通常動作期間中は、電源切換え用第１０スイッチが
第１高電圧用電源端子側に切り換えられ、第７スイッチ
群及び第８スイッチ群が画像データの上位ビットに応じ
たスイッチング態様に制御され、第９スイッチ群が画像
データの下位ビットに応じた駆動電圧が得られるように
高電源側または低電源側のいずれかに接続を切り換え、
且つ、第１１スイッチ及び第１２スイッチがＯＮ状態と
される。これにより、デジタル画像データに対応した駆
動電圧がソースラインに出力されることになる。
る。通常動作期間中は、電源切換え用第１０スイッチが
第１高電圧用電源端子側に切り換えられ、第７スイッチ
群及び第８スイッチ群が画像データの上位ビットに応じ
たスイッチング態様に制御され、第９スイッチ群が画像
データの下位ビットに応じた駆動電圧が得られるように
高電源側または低電源側のいずれかに接続を切り換え、
且つ、第１１スイッチ及び第１２スイッチがＯＮ状態と
される。これにより、デジタル画像データに対応した駆
動電圧がソースラインに出力されることになる。
【００８７】残余の期間中は、電源切換え用第１０スイ
ッチが第２高電圧用電源端子側に切り換えられ、且つ第
１１スイッチ及び第１２スイッチがＯＦＦ状態とされ、
更に、前記切断手段により、ソースラインに接続される
容量性負荷との電気的接続を切断される。これにより、
第１のデジタル／アナログ変換回路部では、第２高電圧
用電源が供給され、回路内に流れる電流が減少する。ま
た、第２のデジタル／アナログ変換回路部では、電源切
断により、回路内に流れる電流が０となる。このように
して、電圧ポテンショメータ型で且つ上位ビット対応の
第１のデジタル／アナログ変換回路部の電源切り換え、
及びＲ−２Ｒラダー型で且つ下位ビット対応の第２のデ
ジタル／アナログ変換回路部の電源切断によって、低電
力化を図ることができる。
ッチが第２高電圧用電源端子側に切り換えられ、且つ第
１１スイッチ及び第１２スイッチがＯＦＦ状態とされ、
更に、前記切断手段により、ソースラインに接続される
容量性負荷との電気的接続を切断される。これにより、
第１のデジタル／アナログ変換回路部では、第２高電圧
用電源が供給され、回路内に流れる電流が減少する。ま
た、第２のデジタル／アナログ変換回路部では、電源切
断により、回路内に流れる電流が０となる。このように
して、電圧ポテンショメータ型で且つ上位ビット対応の
第１のデジタル／アナログ変換回路部の電源切り換え、
及びＲ−２Ｒラダー型で且つ下位ビット対応の第２のデ
ジタル／アナログ変換回路部の電源切断によって、低電
力化を図ることができる。
【００８８】また、請求項３２記載の発明は、請求項３
１に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記容量性負荷との電気的接続を切断す
る手段は、駆動回路における出力側に設けられた出力ス
イッチであって、第１切換信号により前記通常動作期間
中はＯＮ状態とされ、前記残余の期間中はソースライン
に接続される容量性負荷との電気的接続を切断すべくＯ
ＦＦ状態とされる、そのような出力スイッチであること
を特徴とする。
１に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記容量性負荷との電気的接続を切断す
る手段は、駆動回路における出力側に設けられた出力ス
イッチであって、第１切換信号により前記通常動作期間
中はＯＮ状態とされ、前記残余の期間中はソースライン
に接続される容量性負荷との電気的接続を切断すべくＯ
ＦＦ状態とされる、そのような出力スイッチであること
を特徴とする。
【００８９】上記の構成の如く、出力スイッチによれ
ば、簡単な回路構成で、しかも完全に容量性負荷との電
気的接続を切断することができる。
ば、簡単な回路構成で、しかも完全に容量性負荷との電
気的接続を切断することができる。
【００９０】また、請求項３３記載の発明は、請求項１
乃至請求項３のいずれかに記載のアクティブマトリクス
型液晶表示装置の駆動回路において、所定の基準信号を
入力し、ソースラインに画像データを書き込むのに先立
って行われるプリチャージのためのプリチャージ期間モ
ードと、プリチャージ期間以外の残余の期間モードのい
ずれかのモードに切り換える第５切換信号を生成する第
５切換信号生成回路を備え、前記デジタル／アナログ変
換回路は、前記抵抗素子を用いて抵抗値の異なる２種類
の抵抗素子により構成されるＲ−２Ｒラダー抵抗素子網
と、デジタル画像データの各ビット毎に設けられ、高電
圧用電源端子との接続状態と低電圧用電源端子との接続
状態の２つの接続状態を選択的に切り換えて出力電圧を
決定する第４スイッチ群と、前記第４スイッチ群のスイ
ッチング態様を制御する第６切換信号を生成して、この
第６切換信号を第４スイッチ群に出力する第６切換信号
生成回路であって、デジタル画像データと前記第５切換
信号生成回路からの第５切換信号とを入力し、前記プリ
チャージ期間以外の残余の期間中は、デジタル画像入力
データに対応した第６切換信号を出力し、前記プリチャ
ージ期間中はデジタル画像データのうち少なくとも前記
抵抗素子網に流れる電流の最小電流値と最大電流値のう
ちの中間の電流値以下となる入力データのいずれかの入
力データに固定して、この固定された入力データを第６
切換信号として出力する、そのような第６切換信号生成
回路と、を有するＲ−２Ｒラダー型デジタル／アナログ
変換回路で構成されていることを特徴とする。
乃至請求項３のいずれかに記載のアクティブマトリクス
型液晶表示装置の駆動回路において、所定の基準信号を
入力し、ソースラインに画像データを書き込むのに先立
って行われるプリチャージのためのプリチャージ期間モ
ードと、プリチャージ期間以外の残余の期間モードのい
ずれかのモードに切り換える第５切換信号を生成する第
５切換信号生成回路を備え、前記デジタル／アナログ変
換回路は、前記抵抗素子を用いて抵抗値の異なる２種類
の抵抗素子により構成されるＲ−２Ｒラダー抵抗素子網
と、デジタル画像データの各ビット毎に設けられ、高電
圧用電源端子との接続状態と低電圧用電源端子との接続
状態の２つの接続状態を選択的に切り換えて出力電圧を
決定する第４スイッチ群と、前記第４スイッチ群のスイ
ッチング態様を制御する第６切換信号を生成して、この
第６切換信号を第４スイッチ群に出力する第６切換信号
生成回路であって、デジタル画像データと前記第５切換
信号生成回路からの第５切換信号とを入力し、前記プリ
チャージ期間以外の残余の期間中は、デジタル画像入力
データに対応した第６切換信号を出力し、前記プリチャ
ージ期間中はデジタル画像データのうち少なくとも前記
抵抗素子網に流れる電流の最小電流値と最大電流値のう
ちの中間の電流値以下となる入力データのいずれかの入
力データに固定して、この固定された入力データを第６
切換信号として出力する、そのような第６切換信号生成
回路と、を有するＲ−２Ｒラダー型デジタル／アナログ
変換回路で構成されていることを特徴とする。
【００９１】上記の構成によれば、プリチャージ期間
中、第６切換信号生成回路により第４スイッチング群の
組合わせのうち、デジタル／アナログ変換回路の抵抗素
子に流れる電流の最小電流値と最大電流値のうちの中間
の電流値以下となるスイッチング態様の組合わせとな
る。よって、プリチャージ期間における低電力化が可能
となる。
中、第６切換信号生成回路により第４スイッチング群の
組合わせのうち、デジタル／アナログ変換回路の抵抗素
子に流れる電流の最小電流値と最大電流値のうちの中間
の電流値以下となるスイッチング態様の組合わせとな
る。よって、プリチャージ期間における低電力化が可能
となる。
【００９２】また、請求項３４記載の発明は、請求項１
乃至請求項３のいずれかに記載のアクティブマトリクス
型液晶表示装置の駆動回路において、所定の基準信号を
入力し、ソースラインに画像データを書き込むのに先立
って行われるプリチャージのためのプリチャージ期間モ
ードと、プリチャージ期間以外の残余の期間モードのい
ずれかのモードに切り換える第５切換信号を生成する第
５切換信号生成回路を備え、前記デジタル／アナログ変
換回路は、デジタル画像入力データの上位ビットに応じ
て動作する第１のデジタル／アナログ変換回路部と、第
１のデジタル／アナログ変換回路部からの高電圧側出力
が与えられる第１接続端子と、低電圧側出力が与えられ
る第２接続端子とを備え、この第１接続端子と第２接続
端子間の電圧を基準電圧とし、デジタル画像入力データ
の下位ビットに応じて動作する第２のデジタル／アナロ
グ変換回路部と、から構成され、前記第１のデジタル／
アナログ変換回路部は、電圧ポテンショメータ型デジタ
ル／アナログ変換回路で構成され、前記第２のデジタル
／アナログ変換回路部は、Ｒ−２Ｒラダー型デジタル／
アナログ変換回路で構成され、前記第１のデジタル／ア
ナログ変換回路部は、前記抵抗素子を複数個直列に接続
して直列回路を構成し、この直列回路の一端は、電源切
換え用第１０スイッチを介して、第１高電圧用電源端子
とこの第１高電圧用電源よりも電圧レベルが低い第２高
電圧用電源端子とに共通に接続され、直列回路の他端
は、低電圧用電源端子に接続され、前記直列回路を構成
する抵抗素子の各接続点と前記第１接続端子との間に、
デジタル画像入力データの上位ビットにより制御される
第７スイッチ群がそれぞれ介在され、各抵抗素子の各接
続点と前記第２接続端子との間に、デジタル画像入力デ
ータの上位ビットにより制御される第８スイッチ群がそ
れぞれ介在された構成を有し、前記第２のデジタル／ア
ナログ変換回路部は、前記抵抗素子を用いて抵抗値の異
なる２種類の抵抗素子により構成されるＲ−２Ｒラダー
抵抗素子網と、デジタル入力データの下位ビット毎に設
けられ第１接続端子との接続状態と第２接続端子との接
続状態の２つの接続状態を選択的に切り換える第９スイ
ッチ群と、前記第９スイッチ群のスイッチング態様を制
御する第７切換信号を生成して、この第７切換信号を第
９スイッチ群に出力する第７切換信号生成回路であっ
て、デジタル画像データの下位ビットと前記第５切換信
号生成回路からの第５切換信号とを入力し、前記プリチ
ャージ期間以外の残余の期間中は、下位ビットのデジタ
ル画像入力データに対応した第７切換信号を出力し、前
記プリチャージ期間中は、下位ビットのデジタル画像デ
ータのうち少なくとも前記抵抗素子網に流れる電流の最
小電流値と最大電流値のうちの中間の電流値以下となる
入力データのいずれかの入力データに固定して、この固
定された入力データを第７切換信号として出力する、そ
のような第４切換信号生成回路と、を有し、プリチャー
ジ期間以外の残余の期間中は、電源切換え用第１０スイ
ッチが第１高電圧用電源端子側に切り換えられ、第７ス
イッチ群及び第８スイッチ群が画像データの上位ビット
に応じたスイッチング態様に制御され、且つ第９スイッ
チ群が画像データの下位ビットに応じた駆動電圧が得ら
れるように高電源側または低電源側のいずれかに接続を
切り換え、プリチャージ期間中は、電源切換え用第１０
スイッチが第２高電圧用電源端子側に切り換えられ、且
つ第９スイッチ群が前記固定された入力データによりス
イッチングされることを特徴とする。
乃至請求項３のいずれかに記載のアクティブマトリクス
型液晶表示装置の駆動回路において、所定の基準信号を
入力し、ソースラインに画像データを書き込むのに先立
って行われるプリチャージのためのプリチャージ期間モ
ードと、プリチャージ期間以外の残余の期間モードのい
ずれかのモードに切り換える第５切換信号を生成する第
５切換信号生成回路を備え、前記デジタル／アナログ変
換回路は、デジタル画像入力データの上位ビットに応じ
て動作する第１のデジタル／アナログ変換回路部と、第
１のデジタル／アナログ変換回路部からの高電圧側出力
が与えられる第１接続端子と、低電圧側出力が与えられ
る第２接続端子とを備え、この第１接続端子と第２接続
端子間の電圧を基準電圧とし、デジタル画像入力データ
の下位ビットに応じて動作する第２のデジタル／アナロ
グ変換回路部と、から構成され、前記第１のデジタル／
アナログ変換回路部は、電圧ポテンショメータ型デジタ
ル／アナログ変換回路で構成され、前記第２のデジタル
／アナログ変換回路部は、Ｒ−２Ｒラダー型デジタル／
アナログ変換回路で構成され、前記第１のデジタル／ア
ナログ変換回路部は、前記抵抗素子を複数個直列に接続
して直列回路を構成し、この直列回路の一端は、電源切
換え用第１０スイッチを介して、第１高電圧用電源端子
とこの第１高電圧用電源よりも電圧レベルが低い第２高
電圧用電源端子とに共通に接続され、直列回路の他端
は、低電圧用電源端子に接続され、前記直列回路を構成
する抵抗素子の各接続点と前記第１接続端子との間に、
デジタル画像入力データの上位ビットにより制御される
第７スイッチ群がそれぞれ介在され、各抵抗素子の各接
続点と前記第２接続端子との間に、デジタル画像入力デ
ータの上位ビットにより制御される第８スイッチ群がそ
れぞれ介在された構成を有し、前記第２のデジタル／ア
ナログ変換回路部は、前記抵抗素子を用いて抵抗値の異
なる２種類の抵抗素子により構成されるＲ−２Ｒラダー
抵抗素子網と、デジタル入力データの下位ビット毎に設
けられ第１接続端子との接続状態と第２接続端子との接
続状態の２つの接続状態を選択的に切り換える第９スイ
ッチ群と、前記第９スイッチ群のスイッチング態様を制
御する第７切換信号を生成して、この第７切換信号を第
９スイッチ群に出力する第７切換信号生成回路であっ
て、デジタル画像データの下位ビットと前記第５切換信
号生成回路からの第５切換信号とを入力し、前記プリチ
ャージ期間以外の残余の期間中は、下位ビットのデジタ
ル画像入力データに対応した第７切換信号を出力し、前
記プリチャージ期間中は、下位ビットのデジタル画像デ
ータのうち少なくとも前記抵抗素子網に流れる電流の最
小電流値と最大電流値のうちの中間の電流値以下となる
入力データのいずれかの入力データに固定して、この固
定された入力データを第７切換信号として出力する、そ
のような第４切換信号生成回路と、を有し、プリチャー
ジ期間以外の残余の期間中は、電源切換え用第１０スイ
ッチが第１高電圧用電源端子側に切り換えられ、第７ス
イッチ群及び第８スイッチ群が画像データの上位ビット
に応じたスイッチング態様に制御され、且つ第９スイッ
チ群が画像データの下位ビットに応じた駆動電圧が得ら
れるように高電源側または低電源側のいずれかに接続を
切り換え、プリチャージ期間中は、電源切換え用第１０
スイッチが第２高電圧用電源端子側に切り換えられ、且
つ第９スイッチ群が前記固定された入力データによりス
イッチングされることを特徴とする。
【００９３】上記の構成によれば、プリチャージ期間以
外の残余の期間中は、電源切換え用第１０スイッチが第
１高電圧用電源端子側に切り換えられ、第７スイッチ群
及び第８スイッチ群が画像データの上位ビットに応じた
スイッチング態様に制御され、且つ第９スイッチ群が画
像データの下位ビットに応じた駆動電圧が得られるよう
に高電源側または低電源側のいずれかに接続を切り換え
られる。プリチャージ期間中は、電源切換え用第１０ス
イッチが第２高電圧用電源端子側に切り換えられ、且つ
第９スイッチ群が前記固定された入力データによりスイ
ッチングされる。よって、プリチャージ期間における低
電力化が可能となる。
外の残余の期間中は、電源切換え用第１０スイッチが第
１高電圧用電源端子側に切り換えられ、第７スイッチ群
及び第８スイッチ群が画像データの上位ビットに応じた
スイッチング態様に制御され、且つ第９スイッチ群が画
像データの下位ビットに応じた駆動電圧が得られるよう
に高電源側または低電源側のいずれかに接続を切り換え
られる。プリチャージ期間中は、電源切換え用第１０ス
イッチが第２高電圧用電源端子側に切り換えられ、且つ
第９スイッチ群が前記固定された入力データによりスイ
ッチングされる。よって、プリチャージ期間における低
電力化が可能となる。
【００９４】また、請求項３５記載の発明は、請求項１
３に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記第１切換信号生成回路は、水平同期
信号を入力し、この水平同期信号から第１切換信号を生
成して前記デジタル／アナログ変換回路へ第１切換信号
を出力する回路であって、抵抗素子と容量素子から構成
される積分回路を含み、積分回路を構成する抵抗素子の
抵抗値により決定される予め定めた遅延時間だけ水平同
期信号を遅延させる遅延回路と、遅延回路の出力と水平
同期信号とのアンド条件をとって、第１切換信号として
出力する論理回路と、を有することを特徴とする。
３に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記第１切換信号生成回路は、水平同期
信号を入力し、この水平同期信号から第１切換信号を生
成して前記デジタル／アナログ変換回路へ第１切換信号
を出力する回路であって、抵抗素子と容量素子から構成
される積分回路を含み、積分回路を構成する抵抗素子の
抵抗値により決定される予め定めた遅延時間だけ水平同
期信号を遅延させる遅延回路と、遅延回路の出力と水平
同期信号とのアンド条件をとって、第１切換信号として
出力する論理回路と、を有することを特徴とする。
【００９５】上記の構成によれば、積分回路を構成する
抵抗素子の抵抗値により決定される予め定めた遅延時間
だけ水平同期信号を遅延させる遅延回路の出力と、水平
同期信号とのアンド条件をとって、第１切換信号を生成
するので、抵抗値により第１切換信号のハイレベルの期
間を決定することができる。そのため、基板毎の抵抗素
子の抵抗値のばらつきにより生じるデジタル／アナログ
変換回路内の抵抗素子に流れる定常電流の差を吸収する
ことができる。
抵抗素子の抵抗値により決定される予め定めた遅延時間
だけ水平同期信号を遅延させる遅延回路の出力と、水平
同期信号とのアンド条件をとって、第１切換信号を生成
するので、抵抗値により第１切換信号のハイレベルの期
間を決定することができる。そのため、基板毎の抵抗素
子の抵抗値のばらつきにより生じるデジタル／アナログ
変換回路内の抵抗素子に流れる定常電流の差を吸収する
ことができる。
【００９６】具体的に説明すると、アレイ基板上の抵抗
素子の抵抗値が高い場合にはデジタル／アナログ変換回
路に流れる電流は減少し、ソースラインＳＬに接続され
ている容量性負荷を充電する時間が長くかかるため、低
電力期間は短い方が望ましい。また、低電力期間が短く
なっても（従って、通常動作期間が長くなっても）、抵
抗素子が高抵抗のため、通常動作期間における消費電力
は減少しているため、消費電力の観点からは何ら問題を
生じない。一方、抵抗素子の抵抗値が低い場合には、デ
ジタル／アナログ変換回路に流れる電流が増加し、ソー
スラインの充電に必要な時間は短くなるため、低電力期
間は長い方が望ましい。このようなアレイ基板上の抵抗
素子の抵抗値の大きさに応じて、ソースラインの充電及
び消費電力の低減の２つの要望を満たすため、通常動作
期間と低電力期間の長さを変化させる必要が生じる場合
に、第１切換信号生成回路により第１切換信号が上記要
望を満たすようにハイレベル期間の長さを自動的に最適
に長さに変化させる。このようにして、デジタル／アナ
ログ変換回路の抵抗素子と同一のアレイ基板上に形成さ
れた抵抗素子で積分回路を構成することにより、抵抗素
子の精度の如何にかかわらず、常に消費電力の最適化を
自動的に設定することが可能となる。よって、抵抗値の
ばらつきに関係なくすべての基板の消費電力の最適化を
自動的に設定することが可能となる。
素子の抵抗値が高い場合にはデジタル／アナログ変換回
路に流れる電流は減少し、ソースラインＳＬに接続され
ている容量性負荷を充電する時間が長くかかるため、低
電力期間は短い方が望ましい。また、低電力期間が短く
なっても（従って、通常動作期間が長くなっても）、抵
抗素子が高抵抗のため、通常動作期間における消費電力
は減少しているため、消費電力の観点からは何ら問題を
生じない。一方、抵抗素子の抵抗値が低い場合には、デ
ジタル／アナログ変換回路に流れる電流が増加し、ソー
スラインの充電に必要な時間は短くなるため、低電力期
間は長い方が望ましい。このようなアレイ基板上の抵抗
素子の抵抗値の大きさに応じて、ソースラインの充電及
び消費電力の低減の２つの要望を満たすため、通常動作
期間と低電力期間の長さを変化させる必要が生じる場合
に、第１切換信号生成回路により第１切換信号が上記要
望を満たすようにハイレベル期間の長さを自動的に最適
に長さに変化させる。このようにして、デジタル／アナ
ログ変換回路の抵抗素子と同一のアレイ基板上に形成さ
れた抵抗素子で積分回路を構成することにより、抵抗素
子の精度の如何にかかわらず、常に消費電力の最適化を
自動的に設定することが可能となる。よって、抵抗値の
ばらつきに関係なくすべての基板の消費電力の最適化を
自動的に設定することが可能となる。
【００９７】また、請求項３６記載の発明は、請求項１
５に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記第１切換信号生成回路は、水平同期
信号を入力し、この水平同期信号から第１切換信号を生
成して前記デジタル／アナログ変換回路へ第１切換信号
を出力する回路であって、抵抗素子と容量素子から構成
される積分回路を含み、積分回路を構成する抵抗素子の
抵抗値により決定される予め定めた遅延時間だけ水平同
期信号を遅延させる遅延回路と、遅延回路の出力と水平
同期信号とのアンド条件をとって、第１切換信号として
出力する論理回路と、を有することを特徴とする。
５に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記第１切換信号生成回路は、水平同期
信号を入力し、この水平同期信号から第１切換信号を生
成して前記デジタル／アナログ変換回路へ第１切換信号
を出力する回路であって、抵抗素子と容量素子から構成
される積分回路を含み、積分回路を構成する抵抗素子の
抵抗値により決定される予め定めた遅延時間だけ水平同
期信号を遅延させる遅延回路と、遅延回路の出力と水平
同期信号とのアンド条件をとって、第１切換信号として
出力する論理回路と、を有することを特徴とする。
【００９８】上記の構成によれば、請求項３５記載の発
明と同様に作用を奏する。
明と同様に作用を奏する。
【００９９】また、請求項３７記載の発明は、請求項１
７に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記第１切換信号生成回路は、水平同期
信号を入力し、この水平同期信号から第１切換信号を生
成して前記デジタル／アナログ変換回路へ第１切換信号
を出力する回路であって、抵抗素子と容量素子から構成
される積分回路を含み、積分回路を構成する抵抗素子の
抵抗値により決定される予め定めた遅延時間だけ水平同
期信号を遅延させる遅延回路と、遅延回路の出力と水平
同期信号とのアンド条件をとって、第１切換信号として
出力する論理回路と、を有することを特徴とする。
７に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記第１切換信号生成回路は、水平同期
信号を入力し、この水平同期信号から第１切換信号を生
成して前記デジタル／アナログ変換回路へ第１切換信号
を出力する回路であって、抵抗素子と容量素子から構成
される積分回路を含み、積分回路を構成する抵抗素子の
抵抗値により決定される予め定めた遅延時間だけ水平同
期信号を遅延させる遅延回路と、遅延回路の出力と水平
同期信号とのアンド条件をとって、第１切換信号として
出力する論理回路と、を有することを特徴とする。
【０１００】上記の構成によれば、請求項３５記載の発
明と同様に作用を奏する。
明と同様に作用を奏する。
【０１０１】また、請求項３８記載の発明は、請求項１
９に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記第１切換信号生成回路は、水平同期
信号を入力し、この水平同期信号から第１切換信号を生
成して前記デジタル／アナログ変換回路へ第１切換信号
を出力する回路であって、抵抗素子と容量素子から構成
される積分回路を含み、積分回路を構成する抵抗素子の
抵抗値により決定される予め定めた遅延時間だけ水平同
期信号を遅延させる遅延回路と、遅延回路の出力と水平
同期信号とのアンド条件をとって、第１切換信号として
出力する論理回路と、を有することを特徴とする。
９に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記第１切換信号生成回路は、水平同期
信号を入力し、この水平同期信号から第１切換信号を生
成して前記デジタル／アナログ変換回路へ第１切換信号
を出力する回路であって、抵抗素子と容量素子から構成
される積分回路を含み、積分回路を構成する抵抗素子の
抵抗値により決定される予め定めた遅延時間だけ水平同
期信号を遅延させる遅延回路と、遅延回路の出力と水平
同期信号とのアンド条件をとって、第１切換信号として
出力する論理回路と、を有することを特徴とする。
【０１０２】上記の構成によれば、請求項３５記載の発
明と同様に作用を奏する。
明と同様に作用を奏する。
【０１０３】また、請求項３９記載の発明は、請求項２
１に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記第１切換信号生成回路は、水平同期
信号を入力し、この水平同期信号から第１切換信号を生
成して前記デジタル／アナログ変換回路へ第１切換信号
を出力する回路であって、抵抗素子と容量素子から構成
される積分回路を含み、積分回路を構成する抵抗素子の
抵抗値により決定される予め定めた遅延時間だけ水平同
期信号を遅延させる遅延回路と、遅延回路の出力と水平
同期信号とのアンド条件をとって、第１切換信号として
出力する論理回路と、を有することを特徴とする。
１に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記第１切換信号生成回路は、水平同期
信号を入力し、この水平同期信号から第１切換信号を生
成して前記デジタル／アナログ変換回路へ第１切換信号
を出力する回路であって、抵抗素子と容量素子から構成
される積分回路を含み、積分回路を構成する抵抗素子の
抵抗値により決定される予め定めた遅延時間だけ水平同
期信号を遅延させる遅延回路と、遅延回路の出力と水平
同期信号とのアンド条件をとって、第１切換信号として
出力する論理回路と、を有することを特徴とする。
【０１０４】上記の構成によれば、請求項３５記載の発
明と同様に作用を奏する。
明と同様に作用を奏する。
【０１０５】また、請求項４０記載の発明は、請求項２
３に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記第１切換信号生成回路は、水平同期
信号を入力し、この水平同期信号から第１切換信号を生
成して前記デジタル／アナログ変換回路へ第１切換信号
を出力する回路であって、抵抗素子と容量素子から構成
される積分回路を含み、積分回路を構成する抵抗素子の
抵抗値により決定される予め定めた遅延時間だけ水平同
期信号を遅延させる遅延回路と、遅延回路の出力と水平
同期信号とのアンド条件をとって、第１切換信号として
出力する論理回路と、を有することを特徴とする。
３に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記第１切換信号生成回路は、水平同期
信号を入力し、この水平同期信号から第１切換信号を生
成して前記デジタル／アナログ変換回路へ第１切換信号
を出力する回路であって、抵抗素子と容量素子から構成
される積分回路を含み、積分回路を構成する抵抗素子の
抵抗値により決定される予め定めた遅延時間だけ水平同
期信号を遅延させる遅延回路と、遅延回路の出力と水平
同期信号とのアンド条件をとって、第１切換信号として
出力する論理回路と、を有することを特徴とする。
【０１０６】上記の構成によれば、請求項３５記載の発
明と同様に作用を奏する。
明と同様に作用を奏する。
【０１０７】また、請求項４１記載の発明は、請求項２
５に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記第１切換信号生成回路は、水平同期
信号を入力し、この水平同期信号から第１切換信号を生
成して前記デジタル／アナログ変換回路へ第１切換信号
を出力する回路であって、抵抗素子と容量素子から構成
される積分回路を含み、積分回路を構成する抵抗素子の
抵抗値により決定される予め定めた遅延時間だけ水平同
期信号を遅延させる遅延回路と、遅延回路の出力と水平
同期信号とのアンド条件をとって、第１切換信号として
出力する論理回路と、を有することを特徴とする。
５に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記第１切換信号生成回路は、水平同期
信号を入力し、この水平同期信号から第１切換信号を生
成して前記デジタル／アナログ変換回路へ第１切換信号
を出力する回路であって、抵抗素子と容量素子から構成
される積分回路を含み、積分回路を構成する抵抗素子の
抵抗値により決定される予め定めた遅延時間だけ水平同
期信号を遅延させる遅延回路と、遅延回路の出力と水平
同期信号とのアンド条件をとって、第１切換信号として
出力する論理回路と、を有することを特徴とする。
【０１０８】上記の構成によれば、請求項３５記載の発
明と同様に作用を奏する。
明と同様に作用を奏する。
【０１０９】また、請求項４２記載の発明は、請求項２
７に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記第１切換信号生成回路は、水平同期
信号を入力し、この水平同期信号から第１切換信号を生
成して前記デジタル／アナログ変換回路へ第１切換信号
を出力する回路であって、抵抗素子と容量素子から構成
される積分回路を含み、積分回路を構成する抵抗素子の
抵抗値により決定される予め定めた遅延時間だけ水平同
期信号を遅延させる遅延回路と、遅延回路の出力と水平
同期信号とのアンド条件をとって、第１切換信号として
出力する論理回路と、を有することを特徴とする。
７に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記第１切換信号生成回路は、水平同期
信号を入力し、この水平同期信号から第１切換信号を生
成して前記デジタル／アナログ変換回路へ第１切換信号
を出力する回路であって、抵抗素子と容量素子から構成
される積分回路を含み、積分回路を構成する抵抗素子の
抵抗値により決定される予め定めた遅延時間だけ水平同
期信号を遅延させる遅延回路と、遅延回路の出力と水平
同期信号とのアンド条件をとって、第１切換信号として
出力する論理回路と、を有することを特徴とする。
【０１１０】上記の構成によれば、請求項３５記載の発
明と同様に作用を奏する。
明と同様に作用を奏する。
【０１１１】また、請求項４３記載の発明は、請求項２
９に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記第１切換信号生成回路は、水平同期
信号を入力し、この水平同期信号から第１切換信号を生
成して前記デジタル／アナログ変換回路へ第１切換信号
を出力する回路であって、抵抗素子と容量素子から構成
される積分回路を含み、積分回路を構成する抵抗素子の
抵抗値により決定される予め定めた遅延時間だけ水平同
期信号を遅延させる遅延回路と、遅延回路の出力と水平
同期信号とのアンド条件をとって、第１切換信号として
出力する論理回路と、を有することを特徴とする。
９に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記第１切換信号生成回路は、水平同期
信号を入力し、この水平同期信号から第１切換信号を生
成して前記デジタル／アナログ変換回路へ第１切換信号
を出力する回路であって、抵抗素子と容量素子から構成
される積分回路を含み、積分回路を構成する抵抗素子の
抵抗値により決定される予め定めた遅延時間だけ水平同
期信号を遅延させる遅延回路と、遅延回路の出力と水平
同期信号とのアンド条件をとって、第１切換信号として
出力する論理回路と、を有することを特徴とする。
【０１１２】上記の構成によれば、請求項３５記載の発
明と同様に作用を奏する。
明と同様に作用を奏する。
【０１１３】また、請求項４４記載の発明は、請求項３
１に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記第１切換信号生成回路は、水平同期
信号を入力し、この水平同期信号から第１切換信号を生
成して前記デジタル／アナログ変換回路へ第１切換信号
を出力する回路であって、抵抗素子と容量素子から構成
される積分回路を含み、積分回路を構成する抵抗素子の
抵抗値により決定される予め定めた遅延時間だけ水平同
期信号を遅延させる遅延回路と、遅延回路の出力と水平
同期信号とのアンド条件をとって、第１切換信号として
出力する論理回路と、を有することを特徴とする。
１に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記第１切換信号生成回路は、水平同期
信号を入力し、この水平同期信号から第１切換信号を生
成して前記デジタル／アナログ変換回路へ第１切換信号
を出力する回路であって、抵抗素子と容量素子から構成
される積分回路を含み、積分回路を構成する抵抗素子の
抵抗値により決定される予め定めた遅延時間だけ水平同
期信号を遅延させる遅延回路と、遅延回路の出力と水平
同期信号とのアンド条件をとって、第１切換信号として
出力する論理回路と、を有することを特徴とする。
【０１１４】上記の構成によれば、請求項３５記載の発
明と同様に作用を奏する。
明と同様に作用を奏する。
【０１１５】また、請求項４５記載の発明は、請求項１
３に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記第１切換信号生成回路は、水平同期
信号を入力し、この水平同期信号から第１切換信号を生
成して前記デジタル／アナログ変換回路へ第１切換信号
を出力する回路であって、抵抗素子と容量素子から構成
される積分回路を含み、この容量素子はソースラインに
接続される容量性負荷により構成され、積分回路を構成
する抵抗素子の抵抗値と容量素子の容量値とにより決定
される時定数に応じた予め定めた遅延時間だけ水平同期
信号を遅延させる遅延回路と、遅延回路の出力と水平同
期信号とのアンド条件をとって、第１切換信号として出
力する論理回路と、を有することを特徴とする。
３に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記第１切換信号生成回路は、水平同期
信号を入力し、この水平同期信号から第１切換信号を生
成して前記デジタル／アナログ変換回路へ第１切換信号
を出力する回路であって、抵抗素子と容量素子から構成
される積分回路を含み、この容量素子はソースラインに
接続される容量性負荷により構成され、積分回路を構成
する抵抗素子の抵抗値と容量素子の容量値とにより決定
される時定数に応じた予め定めた遅延時間だけ水平同期
信号を遅延させる遅延回路と、遅延回路の出力と水平同
期信号とのアンド条件をとって、第１切換信号として出
力する論理回路と、を有することを特徴とする。
【０１１６】上記の構成の如く、容量素子がソースライ
ンに接続される容量性負荷により構成することにより、
抵抗素子のばらつきに加えて、容量性負荷のばらつきを
も考慮して通常動作期間の最適化が図れる。よって、抵
抗素子のばらつきのみ考慮する場合に比べて、更に通常
動作期間の最適化が図れることになる。
ンに接続される容量性負荷により構成することにより、
抵抗素子のばらつきに加えて、容量性負荷のばらつきを
も考慮して通常動作期間の最適化が図れる。よって、抵
抗素子のばらつきのみ考慮する場合に比べて、更に通常
動作期間の最適化が図れることになる。
【０１１７】また、請求項４６記載の発明は、請求項１
５に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記第１切換信号生成回路は、水平同期
信号を入力し、この水平同期信号から第１切換信号を生
成して前記デジタル／アナログ変換回路へ第１切換信号
を出力する回路であって、抵抗素子と容量素子から構成
される積分回路を含み、この容量素子はソースラインに
接続される容量性負荷により構成され、積分回路を構成
する抵抗素子の抵抗値と容量素子の容量値とにより決定
される時定数に応じた予め定めた遅延時間だけ水平同期
信号を遅延させる遅延回路と、遅延回路の出力と水平同
期信号とのアンド条件をとって、第１切換信号として出
力する論理回路と、を有することを特徴とする。
５に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記第１切換信号生成回路は、水平同期
信号を入力し、この水平同期信号から第１切換信号を生
成して前記デジタル／アナログ変換回路へ第１切換信号
を出力する回路であって、抵抗素子と容量素子から構成
される積分回路を含み、この容量素子はソースラインに
接続される容量性負荷により構成され、積分回路を構成
する抵抗素子の抵抗値と容量素子の容量値とにより決定
される時定数に応じた予め定めた遅延時間だけ水平同期
信号を遅延させる遅延回路と、遅延回路の出力と水平同
期信号とのアンド条件をとって、第１切換信号として出
力する論理回路と、を有することを特徴とする。
【０１１８】上記の構成によれば、請求項４５記載の発
明と同様に作用を奏する。
明と同様に作用を奏する。
【０１１９】また、請求項４７記載の発明は、請求項１
７に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記第１切換信号生成回路は、水平同期
信号を入力し、この水平同期信号から第１切換信号を生
成して前記デジタル／アナログ変換回路へ第１切換信号
を出力する回路であって、抵抗素子と容量素子から構成
される積分回路を含み、この容量素子はソースラインに
接続される容量性負荷により構成され、積分回路を構成
する抵抗素子の抵抗値と容量素子の容量値とにより決定
される時定数に応じた予め定めた遅延時間だけ水平同期
信号を遅延させる遅延回路と、遅延回路の出力と水平同
期信号とのアンド条件をとって、第１切換信号として出
力する論理回路と、を有することを特徴とする。
７に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記第１切換信号生成回路は、水平同期
信号を入力し、この水平同期信号から第１切換信号を生
成して前記デジタル／アナログ変換回路へ第１切換信号
を出力する回路であって、抵抗素子と容量素子から構成
される積分回路を含み、この容量素子はソースラインに
接続される容量性負荷により構成され、積分回路を構成
する抵抗素子の抵抗値と容量素子の容量値とにより決定
される時定数に応じた予め定めた遅延時間だけ水平同期
信号を遅延させる遅延回路と、遅延回路の出力と水平同
期信号とのアンド条件をとって、第１切換信号として出
力する論理回路と、を有することを特徴とする。
【０１２０】上記の構成によれば、請求項４５記載の発
明と同様に作用を奏する。
明と同様に作用を奏する。
【０１２１】また、請求項４８記載の発明は、請求項１
９に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記第１切換信号生成回路は、水平同期
信号を入力し、この水平同期信号から第１切換信号を生
成して前記デジタル／アナログ変換回路へ第１切換信号
を出力する回路であって、抵抗素子と容量素子から構成
される積分回路を含み、この容量素子はソースラインに
接続される容量性負荷により構成され、積分回路を構成
する抵抗素子の抵抗値と容量素子の容量値とにより決定
される時定数に応じた予め定めた遅延時間だけ水平同期
信号を遅延させる遅延回路と、遅延回路の出力と水平同
期信号とのアンド条件をとって、第１切換信号として出
力する論理回路と、を有することを特徴とする。
９に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記第１切換信号生成回路は、水平同期
信号を入力し、この水平同期信号から第１切換信号を生
成して前記デジタル／アナログ変換回路へ第１切換信号
を出力する回路であって、抵抗素子と容量素子から構成
される積分回路を含み、この容量素子はソースラインに
接続される容量性負荷により構成され、積分回路を構成
する抵抗素子の抵抗値と容量素子の容量値とにより決定
される時定数に応じた予め定めた遅延時間だけ水平同期
信号を遅延させる遅延回路と、遅延回路の出力と水平同
期信号とのアンド条件をとって、第１切換信号として出
力する論理回路と、を有することを特徴とする。
【０１２２】上記の構成によれば、請求項４５記載の発
明と同様に作用を奏する。
明と同様に作用を奏する。
【０１２３】また、請求項４９記載の発明は、請求項２
１に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記第１切換信号生成回路は、水平同期
信号を入力し、この水平同期信号から第１切換信号を生
成して前記デジタル／アナログ変換回路へ第１切換信号
を出力する回路であって、抵抗素子と容量素子から構成
される積分回路を含み、この容量素子はソースラインに
接続される容量性負荷により構成され、積分回路を構成
する抵抗素子の抵抗値と容量素子の容量値とにより決定
される時定数に応じた予め定めた遅延時間だけ水平同期
信号を遅延させる遅延回路と、遅延回路の出力と水平同
期信号とのアンド条件をとって、第１切換信号として出
力する論理回路と、を有することを特徴とする。
１に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記第１切換信号生成回路は、水平同期
信号を入力し、この水平同期信号から第１切換信号を生
成して前記デジタル／アナログ変換回路へ第１切換信号
を出力する回路であって、抵抗素子と容量素子から構成
される積分回路を含み、この容量素子はソースラインに
接続される容量性負荷により構成され、積分回路を構成
する抵抗素子の抵抗値と容量素子の容量値とにより決定
される時定数に応じた予め定めた遅延時間だけ水平同期
信号を遅延させる遅延回路と、遅延回路の出力と水平同
期信号とのアンド条件をとって、第１切換信号として出
力する論理回路と、を有することを特徴とする。
【０１２４】上記の構成によれば、請求項４５記載の発
明と同様に作用を奏する。
明と同様に作用を奏する。
【０１２５】また、請求項５０記載の発明は、請求項２
３に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記第１切換信号生成回路は、水平同期
信号を入力し、この水平同期信号から第１切換信号を生
成して前記デジタル／アナログ変換回路へ第１切換信号
を出力する回路であって、抵抗素子と容量素子から構成
される積分回路を含み、この容量素子はソースラインに
接続される容量性負荷により構成され、積分回路を構成
する抵抗素子の抵抗値と容量素子の容量値とにより決定
される時定数に応じた予め定めた遅延時間だけ水平同期
信号を遅延させる遅延回路と、遅延回路の出力と水平同
期信号とのアンド条件をとって、第１切換信号として出
力する論理回路と、を有することを特徴とする。
３に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記第１切換信号生成回路は、水平同期
信号を入力し、この水平同期信号から第１切換信号を生
成して前記デジタル／アナログ変換回路へ第１切換信号
を出力する回路であって、抵抗素子と容量素子から構成
される積分回路を含み、この容量素子はソースラインに
接続される容量性負荷により構成され、積分回路を構成
する抵抗素子の抵抗値と容量素子の容量値とにより決定
される時定数に応じた予め定めた遅延時間だけ水平同期
信号を遅延させる遅延回路と、遅延回路の出力と水平同
期信号とのアンド条件をとって、第１切換信号として出
力する論理回路と、を有することを特徴とする。
【０１２６】上記の構成によれば、請求項４５記載の発
明と同様に作用を奏する。
明と同様に作用を奏する。
【０１２７】また、請求項５１記載の発明は、請求項２
５に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記第１切換信号生成回路は、水平同期
信号を入力し、この水平同期信号から第１切換信号を生
成して前記デジタル／アナログ変換回路へ第１切換信号
を出力する回路であって、抵抗素子と容量素子から構成
される積分回路を含み、この容量素子はソースラインに
接続される容量性負荷により構成され、積分回路を構成
する抵抗素子の抵抗値と容量素子の容量値とにより決定
される時定数に応じた予め定めた遅延時間だけ水平同期
信号を遅延させる遅延回路と、遅延回路の出力と水平同
期信号とのアンド条件をとって、第１切換信号として出
力する論理回路と、を有することを特徴とする。
５に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記第１切換信号生成回路は、水平同期
信号を入力し、この水平同期信号から第１切換信号を生
成して前記デジタル／アナログ変換回路へ第１切換信号
を出力する回路であって、抵抗素子と容量素子から構成
される積分回路を含み、この容量素子はソースラインに
接続される容量性負荷により構成され、積分回路を構成
する抵抗素子の抵抗値と容量素子の容量値とにより決定
される時定数に応じた予め定めた遅延時間だけ水平同期
信号を遅延させる遅延回路と、遅延回路の出力と水平同
期信号とのアンド条件をとって、第１切換信号として出
力する論理回路と、を有することを特徴とする。
【０１２８】上記の構成によれば、請求項４５記載の発
明と同様に作用を奏する。
明と同様に作用を奏する。
【０１２９】また、請求項５２記載の発明は、請求項２
７に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記第１切換信号生成回路は、水平同期
信号を入力し、この水平同期信号から第１切換信号を生
成して前記デジタル／アナログ変換回路へ第１切換信号
を出力する回路であって、抵抗素子と容量素子から構成
される積分回路を含み、この容量素子はソースラインに
接続される容量性負荷により構成され、積分回路を構成
する抵抗素子の抵抗値と容量素子の容量値とにより決定
される時定数に応じた予め定めた遅延時間だけ水平同期
信号を遅延させる遅延回路と、遅延回路の出力と水平同
期信号とのアンド条件をとって、第１切換信号として出
力する論理回路と、を有することを特徴とする。
７に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記第１切換信号生成回路は、水平同期
信号を入力し、この水平同期信号から第１切換信号を生
成して前記デジタル／アナログ変換回路へ第１切換信号
を出力する回路であって、抵抗素子と容量素子から構成
される積分回路を含み、この容量素子はソースラインに
接続される容量性負荷により構成され、積分回路を構成
する抵抗素子の抵抗値と容量素子の容量値とにより決定
される時定数に応じた予め定めた遅延時間だけ水平同期
信号を遅延させる遅延回路と、遅延回路の出力と水平同
期信号とのアンド条件をとって、第１切換信号として出
力する論理回路と、を有することを特徴とする。
【０１３０】上記の構成によれば、請求項４５記載の発
明と同様に作用を奏する。
明と同様に作用を奏する。
【０１３１】また、請求項５３記載の発明は、請求項２
９に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記第１切換信号生成回路は、水平同期
信号を入力し、この水平同期信号から第１切換信号を生
成して前記デジタル／アナログ変換回路へ第１切換信号
を出力する回路であって、抵抗素子と容量素子から構成
される積分回路を含み、この容量素子はソースラインに
接続される容量性負荷により構成され、積分回路を構成
する抵抗素子の抵抗値と容量素子の容量値とにより決定
される時定数に応じた予め定めた遅延時間だけ水平同期
信号を遅延させる遅延回路と、遅延回路の出力と水平同
期信号とのアンド条件をとって、第１切換信号として出
力する論理回路と、を有することを特徴とする。
９に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記第１切換信号生成回路は、水平同期
信号を入力し、この水平同期信号から第１切換信号を生
成して前記デジタル／アナログ変換回路へ第１切換信号
を出力する回路であって、抵抗素子と容量素子から構成
される積分回路を含み、この容量素子はソースラインに
接続される容量性負荷により構成され、積分回路を構成
する抵抗素子の抵抗値と容量素子の容量値とにより決定
される時定数に応じた予め定めた遅延時間だけ水平同期
信号を遅延させる遅延回路と、遅延回路の出力と水平同
期信号とのアンド条件をとって、第１切換信号として出
力する論理回路と、を有することを特徴とする。
【０１３２】上記の構成によれば、請求項４５記載の発
明と同様に作用を奏する。
明と同様に作用を奏する。
【０１３３】また、請求項５４記載の発明は、請求項３
１に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記第１切換信号生成回路は、水平同期
信号を入力し、この水平同期信号から第１切換信号を生
成して前記デジタル／アナログ変換回路へ第１切換信号
を出力する回路であって、抵抗素子と容量素子から構成
される積分回路を含み、この容量素子はソースラインに
接続される容量性負荷により構成され、積分回路を構成
する抵抗素子の抵抗値と容量素子の容量値とにより決定
される時定数に応じた予め定めた遅延時間だけ水平同期
信号を遅延させる遅延回路と、遅延回路の出力と水平同
期信号とのアンド条件をとって、第１切換信号として出
力する論理回路と、を有することを特徴とする。
１に記載のアクティブマトリクス型液晶表示装置の駆動
回路において、前記第１切換信号生成回路は、水平同期
信号を入力し、この水平同期信号から第１切換信号を生
成して前記デジタル／アナログ変換回路へ第１切換信号
を出力する回路であって、抵抗素子と容量素子から構成
される積分回路を含み、この容量素子はソースラインに
接続される容量性負荷により構成され、積分回路を構成
する抵抗素子の抵抗値と容量素子の容量値とにより決定
される時定数に応じた予め定めた遅延時間だけ水平同期
信号を遅延させる遅延回路と、遅延回路の出力と水平同
期信号とのアンド条件をとって、第１切換信号として出
力する論理回路と、を有することを特徴とする。
【０１３４】上記の構成によれば、請求項４５記載の発
明と同様に作用を奏する。
明と同様に作用を奏する。
【０１３５】
【発明の実施の形態】〔第１の形態〕 （実施の形態１−１）実施の形態１−１に係るアクティ
ブマトリクス型液晶表示装置の駆動回路を、図１〜図３
を用いて以下に説明する。アクティブマトリクス型液晶
表示装置は、図１に模式的に示すように、偏光フィルタ
層５１、ガラス基板５２、液晶パネルＰＮＬ、対向透明
電極５３が形成された対向ガラス基板５４、および偏光
フィルタ層５５等が積層されて構成されている。
ブマトリクス型液晶表示装置の駆動回路を、図１〜図３
を用いて以下に説明する。アクティブマトリクス型液晶
表示装置は、図１に模式的に示すように、偏光フィルタ
層５１、ガラス基板５２、液晶パネルＰＮＬ、対向透明
電極５３が形成された対向ガラス基板５４、および偏光
フィルタ層５５等が積層されて構成されている。
【０１３６】ガラス基板５２上には、画像表示領域６０
に、水平方向の画素数に応じた互いに平行なソースライ
ンＳＬ…と、垂直方向の画素数に応じた、上記ソースラ
インＳＬ…に直行する方向のゲートラインＧＬ…とが図
示しない絶縁層を介して形成されている。さらに、各ソ
ースラインＳＬ…とゲートラインＧＬ…との交差位置ご
とに、画素スイッチングトランジスタ６１…、および画
素電極６２…が形成されている。
に、水平方向の画素数に応じた互いに平行なソースライ
ンＳＬ…と、垂直方向の画素数に応じた、上記ソースラ
インＳＬ…に直行する方向のゲートラインＧＬ…とが図
示しない絶縁層を介して形成されている。さらに、各ソ
ースラインＳＬ…とゲートラインＧＬ…との交差位置ご
とに、画素スイッチングトランジスタ６１…、および画
素電極６２…が形成されている。
【０１３７】ガラス基板５２上には、また、ソースライ
ンＳＬ…に駆動電圧を印加するデジタル／アナログ変換
回路を含む駆動回路７１、およびゲートラインＧＬ…に
選択的に電圧Ｖｇを印加する垂直走査スイッチＧＳＷ…
が形成されている。なお、駆動回路７１は、スイッチに
よって選択的に接続される所定本数のソースラインＳＬ
の組ごとに設けてもよいが、ここでは説明の便宜上、各
ソースラインＳＬごとに設けられているとし、そのうち
の１本のソースラインＳＬに対応するもののみについて
説明する。上記駆動回路７１のデジタル／アナログ変換
回路を構成する抵抗素子は、画素スイッチングトランジ
スタ６１…とともに、図２に示すように、ガラス基板５
２上に形成された多結晶シリコン（Ｐｏｌｙｃｒｙｓｔ
ａｌｌｉｎｅ ｓｉｌｉｃｏｎ：略してｐ−Ｓｉ）を用
いて構成されている。
ンＳＬ…に駆動電圧を印加するデジタル／アナログ変換
回路を含む駆動回路７１、およびゲートラインＧＬ…に
選択的に電圧Ｖｇを印加する垂直走査スイッチＧＳＷ…
が形成されている。なお、駆動回路７１は、スイッチに
よって選択的に接続される所定本数のソースラインＳＬ
の組ごとに設けてもよいが、ここでは説明の便宜上、各
ソースラインＳＬごとに設けられているとし、そのうち
の１本のソースラインＳＬに対応するもののみについて
説明する。上記駆動回路７１のデジタル／アナログ変換
回路を構成する抵抗素子は、画素スイッチングトランジ
スタ６１…とともに、図２に示すように、ガラス基板５
２上に形成された多結晶シリコン（Ｐｏｌｙｃｒｙｓｔ
ａｌｌｉｎｅ ｓｉｌｉｃｏｎ：略してｐ−Ｓｉ）を用
いて構成されている。
【０１３８】図２（ａ）は、駆動回路７１のデジタル／
アナログ変換回路を構成するスイッチング素子と抵抗素
子の回路図であり、図２（ｂ）は図２（ａ）に示すスイ
ッチング素子と抵抗素子の配線パタ−ンを示す図であ
る。なお、図２では、本発明に係る液晶表示装置の駆動
回路の特徴をより明確に理解できるように、デジタル／
アナログ変換回路を構成する１つの抵抗素子と、この抵
抗素子に接続された１つのスイッチング素子が示されて
いる。
アナログ変換回路を構成するスイッチング素子と抵抗素
子の回路図であり、図２（ｂ）は図２（ａ）に示すスイ
ッチング素子と抵抗素子の配線パタ−ンを示す図であ
る。なお、図２では、本発明に係る液晶表示装置の駆動
回路の特徴をより明確に理解できるように、デジタル／
アナログ変換回路を構成する１つの抵抗素子と、この抵
抗素子に接続された１つのスイッチング素子が示されて
いる。
【０１３９】図２（ｂ）に示す抵抗素子Ｒは、液晶表示
装置のアレイ基板上ｐ−Ｓｉのｎ＋層で形成されてい
る。この抵抗素子Ｒに接続されるスイッチング素子Ｔｒ
は，ｎチヤネルのトランジスタである。また、図２
（ｂ）において、Ｓはスイッチング素子Ｔｒのソース端
子であり、Ｄはスイッチング素子Ｔｒのドレイン端子で
あり、Ｇはスイッチング素子Ｔｒのゲート端子であり、
１はアルミニウムなどから成るゲート電極であり、２は
出力端子である。また、３はｐ−Ｓｉのｎ＋層で形成さ
れるソース領域であり、４はｐ−Ｓｉのｎ＋層で形成さ
れるドレイン領域であり、５はソース領域３とドレイン
領域４間に介在するチヤネル領域である。
装置のアレイ基板上ｐ−Ｓｉのｎ＋層で形成されてい
る。この抵抗素子Ｒに接続されるスイッチング素子Ｔｒ
は，ｎチヤネルのトランジスタである。また、図２
（ｂ）において、Ｓはスイッチング素子Ｔｒのソース端
子であり、Ｄはスイッチング素子Ｔｒのドレイン端子で
あり、Ｇはスイッチング素子Ｔｒのゲート端子であり、
１はアルミニウムなどから成るゲート電極であり、２は
出力端子である。また、３はｐ−Ｓｉのｎ＋層で形成さ
れるソース領域であり、４はｐ−Ｓｉのｎ＋層で形成さ
れるドレイン領域であり、５はソース領域３とドレイン
領域４間に介在するチヤネル領域である。
【０１４０】ソース端子Ｓは、コンタクト部Ｒｃｓを介
してソース領域３と接続されており、ゲート端子Ｇは、
コンタクト部Ｒｃｇを介してゲート電極１と接続されて
おり、ドレイン端子Ｄは、コンタクト部Ｒｃｄを介し
て、ドレイン領域４及び抵抗素子Ｒと共通に接続されて
いる。また、出力端子２は、コンタクト部Ｒｃｒを介し
て、抵抗素子Ｒと接続されている。これらのコンタクト
部Ｒｃｓ、Ｒｃｇ、Ｒｃｄ、Ｒｃｒは、面積に反比例し
た抵抗素子として機能する。したがって、図２（ｂ）に
示す配線パターンの等価回路は図２（ａ）に示すように
なる。
してソース領域３と接続されており、ゲート端子Ｇは、
コンタクト部Ｒｃｇを介してゲート電極１と接続されて
おり、ドレイン端子Ｄは、コンタクト部Ｒｃｄを介し
て、ドレイン領域４及び抵抗素子Ｒと共通に接続されて
いる。また、出力端子２は、コンタクト部Ｒｃｒを介し
て、抵抗素子Ｒと接続されている。これらのコンタクト
部Ｒｃｓ、Ｒｃｇ、Ｒｃｄ、Ｒｃｒは、面積に反比例し
た抵抗素子として機能する。したがって、図２（ｂ）に
示す配線パターンの等価回路は図２（ａ）に示すように
なる。
【０１４１】このような抵抗素子Ｒとして機能するｐ−
Ｓｉのｎ＋層の形状は、以下に述べる考えに基づき決定
される。即ち、抵抗素子Ｒの抵抗値ｒは、ｐ−Ｓｉのｎ
＋層の長さＬに比例し、幅Ｗに反比例する。したがっ
て、抵抗値ｒは、ｐ−Ｓｉのｎ＋層のシート抵抗をρと
すると、ｒ＝ρ×Ｌ／Ｗとなる。したがって、ｒ＝１０
ＫΩの抵抗素子Ｒを形成する場合を想定すると、シート
抵抗ρ＝２ＫΩ／□であれば、Ｌ／Ｗ＝５で実現でき、
例えばＬ＝１００μｍ、Ｗ＝２０μｍとすればよい。こ
のようにｎ＋層の長さＬと幅Ｗの組合せを任意に選択し
て、希望する抵抗値を得ることができる。こうして、ｐ
−Ｓｉのｎ＋層で形成された抵抗素子Ｒと、スイッチン
グ素子Ｔｒとが接続された回路をアレイ基板に形成する
ことができる。
Ｓｉのｎ＋層の形状は、以下に述べる考えに基づき決定
される。即ち、抵抗素子Ｒの抵抗値ｒは、ｐ−Ｓｉのｎ
＋層の長さＬに比例し、幅Ｗに反比例する。したがっ
て、抵抗値ｒは、ｐ−Ｓｉのｎ＋層のシート抵抗をρと
すると、ｒ＝ρ×Ｌ／Ｗとなる。したがって、ｒ＝１０
ＫΩの抵抗素子Ｒを形成する場合を想定すると、シート
抵抗ρ＝２ＫΩ／□であれば、Ｌ／Ｗ＝５で実現でき、
例えばＬ＝１００μｍ、Ｗ＝２０μｍとすればよい。こ
のようにｎ＋層の長さＬと幅Ｗの組合せを任意に選択し
て、希望する抵抗値を得ることができる。こうして、ｐ
−Ｓｉのｎ＋層で形成された抵抗素子Ｒと、スイッチン
グ素子Ｔｒとが接続された回路をアレイ基板に形成する
ことができる。
【０１４２】本発明に係るデジタル／アナログ変換回路
は、上述の抵抗素子Ｒとスイッチング素子Ｔｒが複数個
使用され、かつ所定の配線接続されて構成されている。
このようにしてデジタル／アナログ変換回路をアレイ基
板に内蔵した構成とすることにより、液晶表示装置の構
成部品から駆動ＩＣを削除することができ、コストの低
減を図ることができる。また、駆動ＩＣをアレイ基板に
装着する工程を削減することができ、更に液晶表示装置
の厚みを薄くすることが可能となる。
は、上述の抵抗素子Ｒとスイッチング素子Ｔｒが複数個
使用され、かつ所定の配線接続されて構成されている。
このようにしてデジタル／アナログ変換回路をアレイ基
板に内蔵した構成とすることにより、液晶表示装置の構
成部品から駆動ＩＣを削除することができ、コストの低
減を図ることができる。また、駆動ＩＣをアレイ基板に
装着する工程を削減することができ、更に液晶表示装置
の厚みを薄くすることが可能となる。
【０１４３】図３は液晶表示装置の駆動回路の具体的な
回路構成を示す構成図である。この駆動回路に内蔵され
るデジタル／アナログ変換回路１０は、Ｒ−２Ｒラダー
型デジタル／アナログ変換回路で構成されている。即
ち、デジタル／アナログ変換回路１０は、抵抗素子Ｒｎ
０，Ｒｎ１，Ｒｎ２，Ｒｎ３，Ｒｎ００，Ｒｎ０１，Ｒ
ｎ１２，Ｒｎ２３と、デジタル入力データの各ビット毎
に設けられ高電源ＶＨと低電源ＶＬとを選択的に切り換
えるスイッチ回路１５ａ〜１５ｄとを有する。各抵抗素
子Ｒｎ０，Ｒｎ１，Ｒｎ２，Ｒｎ３，Ｒｎ００，Ｒｎ０
１，Ｒｎ１２，Ｒｎ２３は、ｐ−Ｓｉのｎ＋層で形成さ
れたものである。抵抗素子Ｒｎ００，Ｒｎ０，Ｒｎ１，
Ｒｎ２，Ｒｎ３の抵抗値はすべて同一であり、抵抗素子
Ｒｎ０１，Ｒｎ１２，Ｒｎ２３の抵抗値はすべて同一で
あり、かつ抵抗素子Ｒｎ００，Ｒｎ０，Ｒｎ１，Ｒｎ
２，Ｒｎ３の抵抗値が、抵抗素子Ｒｎ０１，Ｒｎ１２，
Ｒｎ２３の抵抗値の２倍とされている。即ち、抵抗素子
Ｒｎ０１，Ｒｎ１２，Ｒｎ２３の抵抗値をｒ１とする
と、抵抗素子Ｒｎ００，Ｒｎ０，Ｒｎ１，Ｒｎ２，Ｒｎ
３の抵抗値は２×ｒ１である。
回路構成を示す構成図である。この駆動回路に内蔵され
るデジタル／アナログ変換回路１０は、Ｒ−２Ｒラダー
型デジタル／アナログ変換回路で構成されている。即
ち、デジタル／アナログ変換回路１０は、抵抗素子Ｒｎ
０，Ｒｎ１，Ｒｎ２，Ｒｎ３，Ｒｎ００，Ｒｎ０１，Ｒ
ｎ１２，Ｒｎ２３と、デジタル入力データの各ビット毎
に設けられ高電源ＶＨと低電源ＶＬとを選択的に切り換
えるスイッチ回路１５ａ〜１５ｄとを有する。各抵抗素
子Ｒｎ０，Ｒｎ１，Ｒｎ２，Ｒｎ３，Ｒｎ００，Ｒｎ０
１，Ｒｎ１２，Ｒｎ２３は、ｐ−Ｓｉのｎ＋層で形成さ
れたものである。抵抗素子Ｒｎ００，Ｒｎ０，Ｒｎ１，
Ｒｎ２，Ｒｎ３の抵抗値はすべて同一であり、抵抗素子
Ｒｎ０１，Ｒｎ１２，Ｒｎ２３の抵抗値はすべて同一で
あり、かつ抵抗素子Ｒｎ００，Ｒｎ０，Ｒｎ１，Ｒｎ
２，Ｒｎ３の抵抗値が、抵抗素子Ｒｎ０１，Ｒｎ１２，
Ｒｎ２３の抵抗値の２倍とされている。即ち、抵抗素子
Ｒｎ０１，Ｒｎ１２，Ｒｎ２３の抵抗値をｒ１とする
と、抵抗素子Ｒｎ００，Ｒｎ０，Ｒｎ１，Ｒｎ２，Ｒｎ
３の抵抗値は２×ｒ１である。
【０１４４】また、抵抗素子Ｒｎ０に関連するスイッチ
回路１５ａは、スイッチング素子Ｔｒ０ａ，Ｔｒ０ｂか
ら構成されており、抵抗素子Ｒｎ１に関連するスイッチ
回路１５ｂは、スイッチング素子Ｔｒ１ａ，Ｔｒ１ｂか
ら構成されており、抵抗素子Ｒｎ２に関連するスイッチ
回路１５ｃは、スイッチング素子Ｔｒ２ａ，Ｔｒ２ｂか
ら構成されており、抵抗素子Ｒｎ３に関連するスイッチ
回路１５ｄは、スイッチング素子Ｔｒ３ａ，Ｔｒ３ｂか
ら構成されている。これら８個のスイッチング素子Ｔｒ
０ａ〜Ｔｒ３ｂは、アレイ基板に形成されたｎチヤネル
トランジスタである。
回路１５ａは、スイッチング素子Ｔｒ０ａ，Ｔｒ０ｂか
ら構成されており、抵抗素子Ｒｎ１に関連するスイッチ
回路１５ｂは、スイッチング素子Ｔｒ１ａ，Ｔｒ１ｂか
ら構成されており、抵抗素子Ｒｎ２に関連するスイッチ
回路１５ｃは、スイッチング素子Ｔｒ２ａ，Ｔｒ２ｂか
ら構成されており、抵抗素子Ｒｎ３に関連するスイッチ
回路１５ｄは、スイッチング素子Ｔｒ３ａ，Ｔｒ３ｂか
ら構成されている。これら８個のスイッチング素子Ｔｒ
０ａ〜Ｔｒ３ｂは、アレイ基板に形成されたｎチヤネル
トランジスタである。
【０１４５】また、前記スイッチング素子Ｔｒ０ａ，Ｔ
ｒ０ｂ；Ｔｒ１ａ，Ｔｒ１ｂ；Ｔｒ２ａ，Ｔｒ２ｂ；Ｔ
ｒ３ａ，Ｔｒ３ｂの各ゲートには、デジタル入力データ
の各ビットＤ０，Ｄ０＊；Ｄ１，Ｄ１＊；Ｄ２，Ｄ２
＊；Ｄ３，Ｄ３＊が与えられる。ここで、ビットＤ０〜
Ｄ３は４ビットのデジタル入力信号の各ビットを示し、
ビットＤ０＊〜Ｄ３＊は各ビットＤ０〜Ｄ３の反転され
たものである。これらのビットＤ０，Ｄ０＊は、スイッ
チング素子Ｔｒ０ａ，Ｔｒ０ｂのスイッチ切換信号とし
て、またビットＤ１，Ｄ１＊は、スイッチング素子Ｔｒ
１ａ，Ｔｒ１ｂのスイッチ切換信号として、またビット
Ｄ２，Ｄ２＊は、スイッチング素子Ｔｒ２ａ，Ｔｒ２ｂ
のスイッチ切換信号として、またビットＤ３，Ｄ３＊
は、スイッチング素子Ｔｒ３ａ，Ｔｒ３ｂのスイッチ切
換信号として機能する。すなわち、例えばＴｒ０ａは、
ビットＤ０が論理「１」のときにＯＮになり、論理
「０」のときにＯＦＦになるようになっている。
ｒ０ｂ；Ｔｒ１ａ，Ｔｒ１ｂ；Ｔｒ２ａ，Ｔｒ２ｂ；Ｔ
ｒ３ａ，Ｔｒ３ｂの各ゲートには、デジタル入力データ
の各ビットＤ０，Ｄ０＊；Ｄ１，Ｄ１＊；Ｄ２，Ｄ２
＊；Ｄ３，Ｄ３＊が与えられる。ここで、ビットＤ０〜
Ｄ３は４ビットのデジタル入力信号の各ビットを示し、
ビットＤ０＊〜Ｄ３＊は各ビットＤ０〜Ｄ３の反転され
たものである。これらのビットＤ０，Ｄ０＊は、スイッ
チング素子Ｔｒ０ａ，Ｔｒ０ｂのスイッチ切換信号とし
て、またビットＤ１，Ｄ１＊は、スイッチング素子Ｔｒ
１ａ，Ｔｒ１ｂのスイッチ切換信号として、またビット
Ｄ２，Ｄ２＊は、スイッチング素子Ｔｒ２ａ，Ｔｒ２ｂ
のスイッチ切換信号として、またビットＤ３，Ｄ３＊
は、スイッチング素子Ｔｒ３ａ，Ｔｒ３ｂのスイッチ切
換信号として機能する。すなわち、例えばＴｒ０ａは、
ビットＤ０が論理「１」のときにＯＮになり、論理
「０」のときにＯＦＦになるようになっている。
【０１４６】この実施の形態では、４ビットのデジタル
入力信号の例が示されているけれども、同様な構成を更
に複数用いれば、その他の複数ビットのデジタル入力信
号にも実施することができる。
入力信号の例が示されているけれども、同様な構成を更
に複数用いれば、その他の複数ビットのデジタル入力信
号にも実施することができる。
【０１４７】また、信号増幅素子１１は、アレイ基板上
に形成されているｎチヤネルトランジスタから構成され
ている。勿論、信号増幅素子１１は、ｐチヤネルトラン
ジスタから構成されたものであってもよく、また、ｎチ
ヤネルトランジスタとｐチヤネルトランジスタを適宜組
み合わせたもので合ってもよい。この信号増幅素子１１
は、具体的には、ボルテージホロアとして動作するオペ
アンプにより実現されている。勿論、ボルテージホロア
として動作するオペアンプに代えて、ソースホロア型の
ｎチヤネルトランジスタ又はソースホロア型のｐチヤネ
ルトランジスタにより、信号増幅素子１１を構成するよ
うにしてもよい。このような構成の信号増幅素子１１に
より、デジタル／アナログ変換回路１０からのアナログ
出力電圧は、電圧の増幅率が１倍のまま、出力電流を増
幅して液晶表示素子のソースラインＳＬを駆動する。こ
の増幅素子１１にはインピーダンスを変換する機能も備
わっているため、デジタル／アナログ変換回路の出力能
力を小さく抑えたまま、容量性負荷が大きいソースライ
ンＳＬを短時間に駆動することを可能とする。なお、こ
のように信号増幅素子１１をアレイ基板上に形成するよ
うにしたので、個別部品としての信号増幅素子をアレイ
基板に実装する場合に比べて、液晶表示装置の構成部品
から当該信号増幅素子を削除することができ、コストの
低減を図ることができ、また、当該信号増幅素子をアレ
イ基板に装着する工程を削減することができる。
に形成されているｎチヤネルトランジスタから構成され
ている。勿論、信号増幅素子１１は、ｐチヤネルトラン
ジスタから構成されたものであってもよく、また、ｎチ
ヤネルトランジスタとｐチヤネルトランジスタを適宜組
み合わせたもので合ってもよい。この信号増幅素子１１
は、具体的には、ボルテージホロアとして動作するオペ
アンプにより実現されている。勿論、ボルテージホロア
として動作するオペアンプに代えて、ソースホロア型の
ｎチヤネルトランジスタ又はソースホロア型のｐチヤネ
ルトランジスタにより、信号増幅素子１１を構成するよ
うにしてもよい。このような構成の信号増幅素子１１に
より、デジタル／アナログ変換回路１０からのアナログ
出力電圧は、電圧の増幅率が１倍のまま、出力電流を増
幅して液晶表示素子のソースラインＳＬを駆動する。こ
の増幅素子１１にはインピーダンスを変換する機能も備
わっているため、デジタル／アナログ変換回路の出力能
力を小さく抑えたまま、容量性負荷が大きいソースライ
ンＳＬを短時間に駆動することを可能とする。なお、こ
のように信号増幅素子１１をアレイ基板上に形成するよ
うにしたので、個別部品としての信号増幅素子をアレイ
基板に実装する場合に比べて、液晶表示装置の構成部品
から当該信号増幅素子を削除することができ、コストの
低減を図ることができ、また、当該信号増幅素子をアレ
イ基板に装着する工程を削減することができる。
【０１４８】このような構成のデジタル／アナログ変換
回路１０内で使用する抵抗素子の総面積は、以下のよう
になる。即ち、基準抵抗素子Ｒｎ０１の抵抗値ｒ１＝１
０ＫΩとし、ｐ−Ｓｉのｎ＋層のシート抵抗をρ＝２Ｋ
Ω／□とし、Ｗ＝２０μｍとすると、抵抗素子Ｒｎ０
１，Ｒｎ１２，Ｒｎ２３として機能するｐ−Ｓｉのｎ＋
層はそれぞれ長さＬ１＝１００μｍとなり、抵抗素子Ｒ
ｎ００、Ｒｎ０，Ｒｎ１，Ｒｎ２，Ｒｎ３として機能す
るｐ−Ｓｉのｎ＋層はそれぞれ長さＬ２＝２００μｍと
なる。したがって、デジタル／アナログ変換回路１０内
で使用する抵抗素子の総面積は、パターンのクリアラン
ス部分（抵抗素子としてのｎ＋層相互間の隙間部分）を
除けば０．０２６ｍｍ2 となる。
回路１０内で使用する抵抗素子の総面積は、以下のよう
になる。即ち、基準抵抗素子Ｒｎ０１の抵抗値ｒ１＝１
０ＫΩとし、ｐ−Ｓｉのｎ＋層のシート抵抗をρ＝２Ｋ
Ω／□とし、Ｗ＝２０μｍとすると、抵抗素子Ｒｎ０
１，Ｒｎ１２，Ｒｎ２３として機能するｐ−Ｓｉのｎ＋
層はそれぞれ長さＬ１＝１００μｍとなり、抵抗素子Ｒ
ｎ００、Ｒｎ０，Ｒｎ１，Ｒｎ２，Ｒｎ３として機能す
るｐ−Ｓｉのｎ＋層はそれぞれ長さＬ２＝２００μｍと
なる。したがって、デジタル／アナログ変換回路１０内
で使用する抵抗素子の総面積は、パターンのクリアラン
ス部分（抵抗素子としてのｎ＋層相互間の隙間部分）を
除けば０．０２６ｍｍ2 となる。
【０１４９】このように、デジタル／アナログ変換回路
としてＲ−２Ｒラダー型デジタル／アナログ変換回路を
使用することにより、抵抗値ｒ１の抵抗素子と、抵抗値
２×ｒ１の抵抗素子の２種類の抵抗素子でデジタル／ア
ナログ変換回路を構成することができ、これにより、Ｒ
−２Ｒラダー型以外の構成のデジタル／アナログ変換回
路で同様の出力電圧特性を得る場合に比べて、デジタル
／アナログ変換回路内での抵抗素子が占める総面積を格
段に小さくすることができ、且つデジタルデータのデコ
ードに要する回路の規模を小さくすることができる。
としてＲ−２Ｒラダー型デジタル／アナログ変換回路を
使用することにより、抵抗値ｒ１の抵抗素子と、抵抗値
２×ｒ１の抵抗素子の２種類の抵抗素子でデジタル／ア
ナログ変換回路を構成することができ、これにより、Ｒ
−２Ｒラダー型以外の構成のデジタル／アナログ変換回
路で同様の出力電圧特性を得る場合に比べて、デジタル
／アナログ変換回路内での抵抗素子が占める総面積を格
段に小さくすることができ、且つデジタルデータのデコ
ードに要する回路の規模を小さくすることができる。
【０１５０】次に、このような構成のデジタル／アナロ
グ変換回路の動作の概要を説明する。例えば、デジタル
入力のビットＤ０，Ｄ１，Ｄ２が論理「１」で、デジタ
ル入力のビットＤ３が論理「０」である場合を想定する
と、ビットＤ０＊，Ｄ１＊，Ｄ２＊は論理「０」で、ビ
ツトＤ３＊は論理「１」である。したがって、スイッチ
ング素子Ｔｒ０ａはＯＮ状態で、スイッチング素子Ｔｒ
０ｂはＯＦＦ状態となり、電源ＶＬと電源ＶＨのうちの
ＶＨの方の電圧がスイッチング素子Ｔｒ０ａを介して抵
抗素子Ｒｎ０に印加される。同様にして、電源ＶＨの電
圧がスイッチング素子Ｔｒ１ａを介して抵抗素子Ｒｎ１
に印加され、電源ＶＨの電圧がスイッチング素子Ｔｒ２
ａを介して抵抗素子Ｒｎ２に印加される。一方、スイッ
チング素子Ｔｒ３ａはＯＦＦ状態で、スイッチング素子
Ｔｒ３ｂはＯＮ状態となるため、電源ＶＬと電源ＶＨの
うちのＶＬの方の電圧がスイッチング素子Ｔｒ３ａを介
して抵抗素子Ｒｎ３に印加されることになる。こうし
て、デジタル入力の各ビットＤ０〜Ｄ３及び反転デジタ
ル入力の各ビットＤ０＊〜Ｄ３＊に応じて、電源ＶＬ，
ＶＨのうちの一方が選択されて各スイッチング素子Ｔｒ
０ａ…又はスイッチング素子Ｔｒ０ｂ…を介して各抵抗
素子Ｒｎ０，Ｒ１，Ｒｎ２，Ｒｎ３に印加される。そこ
で、前段の抵抗素子Ｒ００，Ｒｎ０，Ｒｎ１，Ｒｎ２，
Ｒｎ３が後段の抵抗素子Ｒ０１，Ｒ１２，Ｒ２３の２倍
の抵抗値を有するため、接続端２４の電圧は、ＶＬ＋
（ＶＨ−ＶＬ）（Ｄ０＋２×Ｄ１＋４×Ｄ２＋８×Ｄ
３）／８となり、デジタル入力Ｄ０…に応じた１６通り
でかつ直線的な出力電圧を得ることができる。
グ変換回路の動作の概要を説明する。例えば、デジタル
入力のビットＤ０，Ｄ１，Ｄ２が論理「１」で、デジタ
ル入力のビットＤ３が論理「０」である場合を想定する
と、ビットＤ０＊，Ｄ１＊，Ｄ２＊は論理「０」で、ビ
ツトＤ３＊は論理「１」である。したがって、スイッチ
ング素子Ｔｒ０ａはＯＮ状態で、スイッチング素子Ｔｒ
０ｂはＯＦＦ状態となり、電源ＶＬと電源ＶＨのうちの
ＶＨの方の電圧がスイッチング素子Ｔｒ０ａを介して抵
抗素子Ｒｎ０に印加される。同様にして、電源ＶＨの電
圧がスイッチング素子Ｔｒ１ａを介して抵抗素子Ｒｎ１
に印加され、電源ＶＨの電圧がスイッチング素子Ｔｒ２
ａを介して抵抗素子Ｒｎ２に印加される。一方、スイッ
チング素子Ｔｒ３ａはＯＦＦ状態で、スイッチング素子
Ｔｒ３ｂはＯＮ状態となるため、電源ＶＬと電源ＶＨの
うちのＶＬの方の電圧がスイッチング素子Ｔｒ３ａを介
して抵抗素子Ｒｎ３に印加されることになる。こうし
て、デジタル入力の各ビットＤ０〜Ｄ３及び反転デジタ
ル入力の各ビットＤ０＊〜Ｄ３＊に応じて、電源ＶＬ，
ＶＨのうちの一方が選択されて各スイッチング素子Ｔｒ
０ａ…又はスイッチング素子Ｔｒ０ｂ…を介して各抵抗
素子Ｒｎ０，Ｒ１，Ｒｎ２，Ｒｎ３に印加される。そこ
で、前段の抵抗素子Ｒ００，Ｒｎ０，Ｒｎ１，Ｒｎ２，
Ｒｎ３が後段の抵抗素子Ｒ０１，Ｒ１２，Ｒ２３の２倍
の抵抗値を有するため、接続端２４の電圧は、ＶＬ＋
（ＶＨ−ＶＬ）（Ｄ０＋２×Ｄ１＋４×Ｄ２＋８×Ｄ
３）／８となり、デジタル入力Ｄ０…に応じた１６通り
でかつ直線的な出力電圧を得ることができる。
【０１５１】（実施の形態１−２）図４は実施の形態１
−２に係る駆動回路の構成図である。この実施の形態１
−２に係る駆動回路では、実施の形態１−１に使用され
ていたＲ−２Ｒラダー型デジタル／アナログ変換回路に
代えて電圧ポテンショメータ型が使用されている。尚、
デジタル入力は、３ビットＤ０〜Ｄ２からなる。このデ
ジタル／アナログ変換回路２８は、出力電圧の基準とな
る高電圧源ＶＨと低電圧源ＶＬ間に、抵抗素子Ｒ１〜Ｒ
７が直列に接続され、各抵抗素子Ｒ１〜Ｒ７の接続端Ｃ
０〜Ｃ７と出力端間に、スイッチング素子Ｔｒ０〜Ｔｒ
７が介在され、このスイッチング素子Ｔｒ０〜Ｔｒ７に
関連して選択回路３０を備えた構成されている。前記選
択回路３０は、デジタル入力Ｄ０〜Ｄ２に対応して抵抗
素子Ｒ１〜Ｒ７の接続端Ｃ０〜Ｃ７を択一的に選択する
選択回路であり、この選択回路３０はスイッチング素子
Ｔｒ０〜Ｔｒ７のスイッチング態様を切り換える３入力
ゲート回路Ｂ０〜Ｂ７から構成されている。このゲート
回路Ｂ０〜Ｂ７は、ｎチヤネルトランジスタから構成さ
れている。なお、ゲート回路Ｂ０〜Ｂ７は、ｐチヤネル
トランジスタから構成されてもよく、ｎチヤネルトラン
ジスタとｐチヤネルトランジスタとから構成されてもよ
い。
−２に係る駆動回路の構成図である。この実施の形態１
−２に係る駆動回路では、実施の形態１−１に使用され
ていたＲ−２Ｒラダー型デジタル／アナログ変換回路に
代えて電圧ポテンショメータ型が使用されている。尚、
デジタル入力は、３ビットＤ０〜Ｄ２からなる。このデ
ジタル／アナログ変換回路２８は、出力電圧の基準とな
る高電圧源ＶＨと低電圧源ＶＬ間に、抵抗素子Ｒ１〜Ｒ
７が直列に接続され、各抵抗素子Ｒ１〜Ｒ７の接続端Ｃ
０〜Ｃ７と出力端間に、スイッチング素子Ｔｒ０〜Ｔｒ
７が介在され、このスイッチング素子Ｔｒ０〜Ｔｒ７に
関連して選択回路３０を備えた構成されている。前記選
択回路３０は、デジタル入力Ｄ０〜Ｄ２に対応して抵抗
素子Ｒ１〜Ｒ７の接続端Ｃ０〜Ｃ７を択一的に選択する
選択回路であり、この選択回路３０はスイッチング素子
Ｔｒ０〜Ｔｒ７のスイッチング態様を切り換える３入力
ゲート回路Ｂ０〜Ｂ７から構成されている。このゲート
回路Ｂ０〜Ｂ７は、ｎチヤネルトランジスタから構成さ
れている。なお、ゲート回路Ｂ０〜Ｂ７は、ｐチヤネル
トランジスタから構成されてもよく、ｎチヤネルトラン
ジスタとｐチヤネルトランジスタとから構成されてもよ
い。
【０１５２】このような構成のデジタル／アナログ変換
回路において、例えば、デジタル入力Ｄ１，Ｄ２が論理
「０」で、デジタル入力Ｄ０が論理「１」であるとき
は、ゲート回路Ｂ０，Ｂ２〜Ｂ７の出力がローレベル
で、ゲート回路Ｂ１の出力がハイレベルとなり、したが
って、スイッチング素子Ｔｒ０，Ｔｒ２〜Ｔｒ７がＯＦ
Ｆ状態で、スイッチング素子Ｔｒ１がＯＮ状態となる。
これにより、高電圧源ＶＨから抵抗素子Ｒ７〜Ｒ２で電
圧降下した接続端Ｃ１の電圧が、出力電圧として信号増
幅素子１１に印加される。こうしてスイッチング素子Ｔ
ｒ０〜Ｔｒ７のスイッチング態様に応じて、接続端Ｃ０
〜Ｃ７のうちの１つの接続端が選択されて、抵抗素子Ｒ
１〜Ｒ７により分圧された電圧のうちの当該選択された
接続端の電圧が出力電圧として取り出される。したがっ
て、出力電圧は、各抵抗素子Ｒ１〜Ｒ７の抵抗値で重み
付けされたものとなる。そのため、抵抗素子Ｒ１〜Ｒ７
の抵抗値をすべて同一とすれば、直線的な出力電圧特性
を得ることができ、抵抗素子Ｒ１〜Ｒ７の抵抗値の比を
任意に設定すれば、出力電圧特性を希望する曲線とする
ことができる。
回路において、例えば、デジタル入力Ｄ１，Ｄ２が論理
「０」で、デジタル入力Ｄ０が論理「１」であるとき
は、ゲート回路Ｂ０，Ｂ２〜Ｂ７の出力がローレベル
で、ゲート回路Ｂ１の出力がハイレベルとなり、したが
って、スイッチング素子Ｔｒ０，Ｔｒ２〜Ｔｒ７がＯＦ
Ｆ状態で、スイッチング素子Ｔｒ１がＯＮ状態となる。
これにより、高電圧源ＶＨから抵抗素子Ｒ７〜Ｒ２で電
圧降下した接続端Ｃ１の電圧が、出力電圧として信号増
幅素子１１に印加される。こうしてスイッチング素子Ｔ
ｒ０〜Ｔｒ７のスイッチング態様に応じて、接続端Ｃ０
〜Ｃ７のうちの１つの接続端が選択されて、抵抗素子Ｒ
１〜Ｒ７により分圧された電圧のうちの当該選択された
接続端の電圧が出力電圧として取り出される。したがっ
て、出力電圧は、各抵抗素子Ｒ１〜Ｒ７の抵抗値で重み
付けされたものとなる。そのため、抵抗素子Ｒ１〜Ｒ７
の抵抗値をすべて同一とすれば、直線的な出力電圧特性
を得ることができ、抵抗素子Ｒ１〜Ｒ７の抵抗値の比を
任意に設定すれば、出力電圧特性を希望する曲線とする
ことができる。
【０１５３】また、この例では、電源間に抵抗素子のみ
が直列に接続された構成としたので、抵抗素子のみを用
いて設計した出力電圧特性を実際に得られることにな
る。この理由を以下に詳述すると、実際の回路設計に当
っては、図３の構成あるいはその他の構成のデジタル／
アナログ変換回路では、回路構成上スイッチング素子の
ＯＮ抵抗を考慮して出力電圧を決定する必要がある。し
かしながら、この実施の形態では、図４から明らかなよ
うに、スイッチング素子を介して流れる電流が小さけれ
ば、すなわち、信号増幅素子１１の入力インピーダンス
が大きければ、スイッチング素子による分流や電圧降下
が生じず、出力電圧は抵抗素子による分圧のみによって
決定される。したがって、スイッチング素子のＯＮ抵抗
を考慮する必要がなく、抵抗素子のみで出力電圧を決定
することができることになる。
が直列に接続された構成としたので、抵抗素子のみを用
いて設計した出力電圧特性を実際に得られることにな
る。この理由を以下に詳述すると、実際の回路設計に当
っては、図３の構成あるいはその他の構成のデジタル／
アナログ変換回路では、回路構成上スイッチング素子の
ＯＮ抵抗を考慮して出力電圧を決定する必要がある。し
かしながら、この実施の形態では、図４から明らかなよ
うに、スイッチング素子を介して流れる電流が小さけれ
ば、すなわち、信号増幅素子１１の入力インピーダンス
が大きければ、スイッチング素子による分流や電圧降下
が生じず、出力電圧は抵抗素子による分圧のみによって
決定される。したがって、スイッチング素子のＯＮ抵抗
を考慮する必要がなく、抵抗素子のみで出力電圧を決定
することができることになる。
【０１５４】（実施の形態１−３）図５は実施の形態１
−３に係る駆動回路の構成図である。本実施の形態１−
３の駆動回路は、実施の形態１−１の駆動回路に類似
し、対応する部分には同一の参照符号を付す。本実施の
形態１−３では、信号増幅素子１１を用いない構成とさ
れている点において、実施の形態１−１と異なる。した
がって、本実施の形態１−３のデジタル／アナログ変換
回路１０からのアナログ出力電圧は、増幅されることな
くそのままソースラインＳＬに出力され、液晶表示素子
の駆動電圧とされている。そのため、この駆動回路で
は、液晶表示素子の駆動電圧として必要な電圧レベル
が、デジタル／アナログ変換回路１０の出力電圧で得ら
れるように各抵抗素子Ｒｎ０〜Ｒｎ３，Ｒｎ００，Ｒｎ
０１，Ｒｎ１２，Ｒｎ２３の抵抗値及び電源ＶＧ・ＶＤ
の電圧などが設定されている。上記の如く信号増幅素子
１１を用いない構成としたことにより、信号増幅素子１
１をアレイ基板に形成する場合比べて、信号増幅素子１
１の回路面積分だけ全体の回路面積を小さくすることが
でき、更に、信号増幅素子１１の消費電力を削減するこ
とができる。
−３に係る駆動回路の構成図である。本実施の形態１−
３の駆動回路は、実施の形態１−１の駆動回路に類似
し、対応する部分には同一の参照符号を付す。本実施の
形態１−３では、信号増幅素子１１を用いない構成とさ
れている点において、実施の形態１−１と異なる。した
がって、本実施の形態１−３のデジタル／アナログ変換
回路１０からのアナログ出力電圧は、増幅されることな
くそのままソースラインＳＬに出力され、液晶表示素子
の駆動電圧とされている。そのため、この駆動回路で
は、液晶表示素子の駆動電圧として必要な電圧レベル
が、デジタル／アナログ変換回路１０の出力電圧で得ら
れるように各抵抗素子Ｒｎ０〜Ｒｎ３，Ｒｎ００，Ｒｎ
０１，Ｒｎ１２，Ｒｎ２３の抵抗値及び電源ＶＧ・ＶＤ
の電圧などが設定されている。上記の如く信号増幅素子
１１を用いない構成としたことにより、信号増幅素子１
１をアレイ基板に形成する場合比べて、信号増幅素子１
１の回路面積分だけ全体の回路面積を小さくすることが
でき、更に、信号増幅素子１１の消費電力を削減するこ
とができる。
【０１５５】なお、参考までに述べると、信号増幅素子
１１を用いる場合は、出力電圧特性が信号増幅素子１１
の性能に大きく依存するため、信号増幅素子１１が高性
能のものであることが必要である。しかし、現状のｐ−
Ｓｉのトランジスタは、結晶シリコンのトランジスタと
比較してトランジスタ性能が劣るため、上述した図３に
示す信号増幅素子１１をアレイ基板に形成した構成で
は、高い精度の出力電圧特性及び出力電流特性を得るた
めには、回路規模が大きくなり、アレイ基板上の限られ
た面積内では要求精度がえられない場合がある。この点
において、信号増幅素子１１を用いない図５の構成で
は、信頼性のより向上した液晶表示装置の駆動回路を実
現することができ、高精度の出力電圧特性を必要とする
場合にも好適に実施することができる。なお、この駆動
回路の例では、図３の駆動回路に対して信号増幅素子１
１を削減した構成とされたけれども、上述した図４の構
成から信号増幅素子１１を削減するようにした構成であ
ってもよい。
１１を用いる場合は、出力電圧特性が信号増幅素子１１
の性能に大きく依存するため、信号増幅素子１１が高性
能のものであることが必要である。しかし、現状のｐ−
Ｓｉのトランジスタは、結晶シリコンのトランジスタと
比較してトランジスタ性能が劣るため、上述した図３に
示す信号増幅素子１１をアレイ基板に形成した構成で
は、高い精度の出力電圧特性及び出力電流特性を得るた
めには、回路規模が大きくなり、アレイ基板上の限られ
た面積内では要求精度がえられない場合がある。この点
において、信号増幅素子１１を用いない図５の構成で
は、信頼性のより向上した液晶表示装置の駆動回路を実
現することができ、高精度の出力電圧特性を必要とする
場合にも好適に実施することができる。なお、この駆動
回路の例では、図３の駆動回路に対して信号増幅素子１
１を削減した構成とされたけれども、上述した図４の構
成から信号増幅素子１１を削減するようにした構成であ
ってもよい。
【０１５６】（実施の形態１−４）図６は実施の形態１
−４に係る駆動回路の構成図である。このデジタル／ア
ナログ変換回路４０は、デジタル入力Ｄ０〜Ｄ３のうち
の上位２ビットＤ３、Ｄ２に対応によって動作する第１
のデジタル／アナログ変換回路部４１と、下位２ビット
Ｄ１、Ｄ０によって動作する第２のデジタル／アナログ
変換回路部４２とから構成されている。第１のデジタル
／アナログ変換回路部４１では、出力電圧の基準となる
高電圧源ＶＨと低電圧源ＶＬの間に抵抗素子Ｒ４〜Ｒ７
が直列に接続され、各抵抗素子Ｒ４〜Ｒ７の接続端の高
電位側と端子ＶＨ２の間にスイッチング素子Ｔｒ４Ｈ〜
Ｔｒ７Ｈが介在し、各抵抗素子Ｒ４〜Ｒ７の接続端の低
電位側と端子ＶＬ２の間にスイッチング素子Ｔｒ４Ｌ〜
Ｔｒ７Ｌが介在している。また、スイッチング素子Ｔｒ
４Ｈ〜Ｔｒ７Ｈに関連して選択回路４４が備えられてい
る。この選択回路４４は、デジタル入力Ｄ２、Ｄ３に対
応して抵抗素子群Ｒ４ｎ〜Ｒ７ｎの接続端を択一的に選
択する選択回路であり、この選択回路４４は、スイッチ
ング素子Ｔｒ４Ｈ〜Ｔｒ７Ｈ，Ｔｒ４Ｌ〜Ｔｒ７Ｌのス
イッチング状態を切り替える２入力ゲート回路ＶＳＬ４
〜ＶＳＬ７で構成されている。
−４に係る駆動回路の構成図である。このデジタル／ア
ナログ変換回路４０は、デジタル入力Ｄ０〜Ｄ３のうち
の上位２ビットＤ３、Ｄ２に対応によって動作する第１
のデジタル／アナログ変換回路部４１と、下位２ビット
Ｄ１、Ｄ０によって動作する第２のデジタル／アナログ
変換回路部４２とから構成されている。第１のデジタル
／アナログ変換回路部４１では、出力電圧の基準となる
高電圧源ＶＨと低電圧源ＶＬの間に抵抗素子Ｒ４〜Ｒ７
が直列に接続され、各抵抗素子Ｒ４〜Ｒ７の接続端の高
電位側と端子ＶＨ２の間にスイッチング素子Ｔｒ４Ｈ〜
Ｔｒ７Ｈが介在し、各抵抗素子Ｒ４〜Ｒ７の接続端の低
電位側と端子ＶＬ２の間にスイッチング素子Ｔｒ４Ｌ〜
Ｔｒ７Ｌが介在している。また、スイッチング素子Ｔｒ
４Ｈ〜Ｔｒ７Ｈに関連して選択回路４４が備えられてい
る。この選択回路４４は、デジタル入力Ｄ２、Ｄ３に対
応して抵抗素子群Ｒ４ｎ〜Ｒ７ｎの接続端を択一的に選
択する選択回路であり、この選択回路４４は、スイッチ
ング素子Ｔｒ４Ｈ〜Ｔｒ７Ｈ，Ｔｒ４Ｌ〜Ｔｒ７Ｌのス
イッチング状態を切り替える２入力ゲート回路ＶＳＬ４
〜ＶＳＬ７で構成されている。
【０１５７】第２デジタル／アナログ変換回路部４２
は、抵抗素子Ｒ００，Ｒ０１，Ｒ０，Ｒ１と、スイッチ
ング素子Ｔｒ０Ｌ，Ｔｒ０Ｈ，Ｔｒ１Ｌ，Ｔｒ１Ｈを有
し、第１デジタル／アナログ変換回路部４１からの出力
電圧である端子ＶＨ２とＶＬ２を基準電源としたＲ−２
Ｒラダー型デジタル／アナログ変換回路を構成するし、
デジタル入力Ｄ０、Ｄ１に対応して出力端ＳＬｎにデジ
タル／アナログ変換後の信号を出力する。抵抗素子Ｒ０
１の抵抗値はｒ１、Ｒ００、Ｒ０、Ｒ１の抵抗値はｒ１
の２倍である。このような構成のデジタル／アナログ変
換回路の動作の概要を説明する。第１デジタル／アナロ
グ変換回路部４１は図４に示す実施の形態と基本的に同
様の動作を行う。デジタル入力Ｄ３、Ｄ２を選択回路４
４でデコードし、抵抗素子群Ｒ４ｎ〜Ｒ７ｎの中のいず
れか一つの抵抗素子の両接続端の電位を択一的に選択
し、高電位側の接続端をスイッチング素子Ｔｒ４Ｈ〜Ｔ
ｒ７Ｈのいずれか一つをスイッチングすることで端子Ｖ
Ｈ２に接続し、低電位側の接続端をスイッチング素子Ｔ
ｒ４Ｌ〜Ｔｒ７Ｌのいずれか一つで、かつ高電位側で唯
一スイッチングしているスイッチング素子に対応する素
子をスイッチングして端子ＶＬ２に接続する。このよう
にして高電圧源ＶＨと低電圧源ＶＬの任意の中間電位を
端子ＶＨ２、ＶＬ２間に発生させる。
は、抵抗素子Ｒ００，Ｒ０１，Ｒ０，Ｒ１と、スイッチ
ング素子Ｔｒ０Ｌ，Ｔｒ０Ｈ，Ｔｒ１Ｌ，Ｔｒ１Ｈを有
し、第１デジタル／アナログ変換回路部４１からの出力
電圧である端子ＶＨ２とＶＬ２を基準電源としたＲ−２
Ｒラダー型デジタル／アナログ変換回路を構成するし、
デジタル入力Ｄ０、Ｄ１に対応して出力端ＳＬｎにデジ
タル／アナログ変換後の信号を出力する。抵抗素子Ｒ０
１の抵抗値はｒ１、Ｒ００、Ｒ０、Ｒ１の抵抗値はｒ１
の２倍である。このような構成のデジタル／アナログ変
換回路の動作の概要を説明する。第１デジタル／アナロ
グ変換回路部４１は図４に示す実施の形態と基本的に同
様の動作を行う。デジタル入力Ｄ３、Ｄ２を選択回路４
４でデコードし、抵抗素子群Ｒ４ｎ〜Ｒ７ｎの中のいず
れか一つの抵抗素子の両接続端の電位を択一的に選択
し、高電位側の接続端をスイッチング素子Ｔｒ４Ｈ〜Ｔ
ｒ７Ｈのいずれか一つをスイッチングすることで端子Ｖ
Ｈ２に接続し、低電位側の接続端をスイッチング素子Ｔ
ｒ４Ｌ〜Ｔｒ７Ｌのいずれか一つで、かつ高電位側で唯
一スイッチングしているスイッチング素子に対応する素
子をスイッチングして端子ＶＬ２に接続する。このよう
にして高電圧源ＶＨと低電圧源ＶＬの任意の中間電位を
端子ＶＨ２、ＶＬ２間に発生させる。
【０１５８】一方、第２デジタル／アナログ変換回路部
４２は、図３に示す実施の形態と基本的に同様の動作を
する。基準電圧として第１デジタル／アナログ変換回路
部と接続しているＶＨ２端子とＶＬ２端子を用い、デジ
タル入力Ｄ０、Ｄ１に対応してスイッチング素子Ｔｒ０
Ｌ、Ｔｒ０Ｈ、Ｔｒ１Ｌ、Ｔｒ１Ｈのスイッチングを行
い、端子ＶＨ２と端子ＶＬ２の電位の間を更に４等分圧
した電圧の一電位を択一的に端子ＳＬに出力する。この
ような構成にすると、図３に示す実施の形態において上
位ビットに対応するスイッチング素子のＯＮ抵抗の誤差
により発生する比較的大きな出力電圧誤差を回避するこ
とができ、かつ、出力特性を上位ビットの範囲内で任意
の折れ線にすることができる。また、下位ビットをこの
構成にすることで選択回路の回路規模を縮小し、下位ビ
ットが３ビット以上の場合には抵抗素子数を図４の構成
に比べて削減することができる。なお、この実施の形態
において、端子ＶＨ２とＶＬ２には一つの抵抗素子の両
接続端の電位を選択しているが、複数の抵抗素子にまた
がる任意の接続端をそれぞれ選択しても何ら問題はな
い。
４２は、図３に示す実施の形態と基本的に同様の動作を
する。基準電圧として第１デジタル／アナログ変換回路
部と接続しているＶＨ２端子とＶＬ２端子を用い、デジ
タル入力Ｄ０、Ｄ１に対応してスイッチング素子Ｔｒ０
Ｌ、Ｔｒ０Ｈ、Ｔｒ１Ｌ、Ｔｒ１Ｈのスイッチングを行
い、端子ＶＨ２と端子ＶＬ２の電位の間を更に４等分圧
した電圧の一電位を択一的に端子ＳＬに出力する。この
ような構成にすると、図３に示す実施の形態において上
位ビットに対応するスイッチング素子のＯＮ抵抗の誤差
により発生する比較的大きな出力電圧誤差を回避するこ
とができ、かつ、出力特性を上位ビットの範囲内で任意
の折れ線にすることができる。また、下位ビットをこの
構成にすることで選択回路の回路規模を縮小し、下位ビ
ットが３ビット以上の場合には抵抗素子数を図４の構成
に比べて削減することができる。なお、この実施の形態
において、端子ＶＨ２とＶＬ２には一つの抵抗素子の両
接続端の電位を選択しているが、複数の抵抗素子にまた
がる任意の接続端をそれぞれ選択しても何ら問題はな
い。
【０１５９】なお、上述の実施の形態では、抵抗素子を
ｐ−Ｓｉのｎ＋層で形成するようにしたけれども、本発
明はこれに限定されるものではなく、ｐ−Ｓｉのｎ−層
あるいはｐ−Ｓｉのｐ＋層又はｐ−層で形成してもよ
く、また非晶質シリコン（Ａｍｏｒｐｈｏｕｓ ｓｉｌ
ｉｃｏｎ：略してａ−Ｓｉ）のｎ＋層、ｎ−層、ｐ＋
層、ｐ−層のいずれで形成してもよい。更に、ｐ−Ｓｉ
又はａ−Ｓｉのｎ＋層、ｎ−層、ｐ＋層、ｐ−層を適宜
組み合わせるようにしてもよい。即ち、本発明に係る抵
抗素子は、不純物質を含む非単結晶半導体層で形成され
ていればよい。特に、低濃度不純物質層（ｎ−層又はｐ
−層）は、高濃度不純物質層（ｎ＋層又はｐ＋層）より
も高抵抗であるため、同一抵抗値の抵抗素子を形成する
場合、ｎ−層又はｐ−層を用いた場合の方が回路面積を
小さくできるという利点がある。また、回路面積を小さ
くできるという観点を考慮しつつも回路全体の設計とい
う観点からすれば、ｐ−Ｓｉあるいはａ−Ｓｉのｎ＋
層、ｎ−層、ｐ＋層、ｐ−層を任意に選択して仕様に応
じた配線パターンを形成することも可能となり、回路設
計の自由度を大とすることができる。
ｐ−Ｓｉのｎ＋層で形成するようにしたけれども、本発
明はこれに限定されるものではなく、ｐ−Ｓｉのｎ−層
あるいはｐ−Ｓｉのｐ＋層又はｐ−層で形成してもよ
く、また非晶質シリコン（Ａｍｏｒｐｈｏｕｓ ｓｉｌ
ｉｃｏｎ：略してａ−Ｓｉ）のｎ＋層、ｎ−層、ｐ＋
層、ｐ−層のいずれで形成してもよい。更に、ｐ−Ｓｉ
又はａ−Ｓｉのｎ＋層、ｎ−層、ｐ＋層、ｐ−層を適宜
組み合わせるようにしてもよい。即ち、本発明に係る抵
抗素子は、不純物質を含む非単結晶半導体層で形成され
ていればよい。特に、低濃度不純物質層（ｎ−層又はｐ
−層）は、高濃度不純物質層（ｎ＋層又はｐ＋層）より
も高抵抗であるため、同一抵抗値の抵抗素子を形成する
場合、ｎ−層又はｐ−層を用いた場合の方が回路面積を
小さくできるという利点がある。また、回路面積を小さ
くできるという観点を考慮しつつも回路全体の設計とい
う観点からすれば、ｐ−Ｓｉあるいはａ−Ｓｉのｎ＋
層、ｎ−層、ｐ＋層、ｐ−層を任意に選択して仕様に応
じた配線パターンを形成することも可能となり、回路設
計の自由度を大とすることができる。
【０１６０】また、上述の実施の形態では、デジタル／
アナログ変換回路を構成するスイッチング素子はｎチヤ
ネルトランジスタであったけれども、ｐチヤネルトラン
ジスタであってもよく、また、ｎチヤネルトランジスタ
とｐチヤネルトランジスタを適宜組み合わせたものであ
ってもよい。また、上述の実施の形態では、信号増幅素
子１１がアレイ基板に形成されていたけれども、個別部
品としての信号増幅素子をアレイ基板に実装するように
してもよい。
アナログ変換回路を構成するスイッチング素子はｎチヤ
ネルトランジスタであったけれども、ｐチヤネルトラン
ジスタであってもよく、また、ｎチヤネルトランジスタ
とｐチヤネルトランジスタを適宜組み合わせたものであ
ってもよい。また、上述の実施の形態では、信号増幅素
子１１がアレイ基板に形成されていたけれども、個別部
品としての信号増幅素子をアレイ基板に実装するように
してもよい。
【０１６１】〔第２の形態〕第２の形態に係る発明は、
デジタル／アナログ変換回路の通常動作期間以外の期間
を低電力期間とし、この低電力期間中はデジタル／アナ
ログ変換回路への消費電流を削減することにより、低電
力化を実現したものである。ここで、通常動作期間と
は、ゲートパルスのタイミングにより、以下の又は
を意味する。即ち、ゲートパルスが与えられるのと、
駆動回路の出力電圧の変化とがほぼ同時である場合は、
画素電極が所望の電位に変化するまでの期間（画素電極
書き込み期間）を意味し、駆動回路の出力電圧の変化
によりソースラインが所望の電位に到達した後、ゲート
パルスが与えられる場合には、ソースラインの電位が所
望の電位に到達するまでの期間（ソースライン書き込み
期間）を意味する。
デジタル／アナログ変換回路の通常動作期間以外の期間
を低電力期間とし、この低電力期間中はデジタル／アナ
ログ変換回路への消費電流を削減することにより、低電
力化を実現したものである。ここで、通常動作期間と
は、ゲートパルスのタイミングにより、以下の又は
を意味する。即ち、ゲートパルスが与えられるのと、
駆動回路の出力電圧の変化とがほぼ同時である場合は、
画素電極が所望の電位に変化するまでの期間（画素電極
書き込み期間）を意味し、駆動回路の出力電圧の変化
によりソースラインが所望の電位に到達した後、ゲート
パルスが与えられる場合には、ソースラインの電位が所
望の電位に到達するまでの期間（ソースライン書き込み
期間）を意味する。
【０１６２】また、ソースライン書込み期間とは、ソー
スラインに連なる全ての容量性負荷の電位が、デジタル
／アナログ変換回路からの出力により希望する電位に完
全に変化するまでに要する時間を意味する。また、画素
電極書込み期間とは、ゲートラインからの走査パルスに
より画素トランジスタがＯＮし、画素電極とソースライ
ンが導通した後、画素電極の電位が希望する電位に完全
に変化するまでに要する時間を意味する。
スラインに連なる全ての容量性負荷の電位が、デジタル
／アナログ変換回路からの出力により希望する電位に完
全に変化するまでに要する時間を意味する。また、画素
電極書込み期間とは、ゲートラインからの走査パルスに
より画素トランジスタがＯＮし、画素電極とソースライ
ンが導通した後、画素電極の電位が希望する電位に完全
に変化するまでに要する時間を意味する。
【０１６３】図７を参照して詳述すると、前記の場合
は、ゲートパルスが図７（ａ）に示す波形であり、駆動
回路の出力電圧が図７（ｂ）に示す波形である場合に、
図７（ｃ）に示すように、駆動回路の出力電圧の印加に
より、ソースライン電位は充電され、画素電極電位も充
電される。そして、時刻ｔ１でソースライン電位が所望
の電位に到達し、時刻ｔ２で画素電極電位が所望の電位
に到達する。このような充電動作において、駆動回路の
出力電圧の印加時点から時刻ｔ１までをソースライン書
き込み時間といい、駆動回路の出力電圧の印加時点から
時刻ｔ２までを画素電極書き込み時間という。この場合
には、画素電極が所望の電位に変化するまでの期間（画
素電極書き込み時間）が、通常動作期間Ｔ１に相当する
ことになる。
は、ゲートパルスが図７（ａ）に示す波形であり、駆動
回路の出力電圧が図７（ｂ）に示す波形である場合に、
図７（ｃ）に示すように、駆動回路の出力電圧の印加に
より、ソースライン電位は充電され、画素電極電位も充
電される。そして、時刻ｔ１でソースライン電位が所望
の電位に到達し、時刻ｔ２で画素電極電位が所望の電位
に到達する。このような充電動作において、駆動回路の
出力電圧の印加時点から時刻ｔ１までをソースライン書
き込み時間といい、駆動回路の出力電圧の印加時点から
時刻ｔ２までを画素電極書き込み時間という。この場合
には、画素電極が所望の電位に変化するまでの期間（画
素電極書き込み時間）が、通常動作期間Ｔ１に相当する
ことになる。
【０１６４】前記の場合は、ゲートパルスが図８
（ａ）に示す波形であり、駆動回路の出力電圧が図８
（ｂ）に示す波形である場合に、図８（ｃ）に示すよう
に、ソースライン電位は充電され、時刻ｔ４でソースラ
イン電位が所望の電位に達する。そして、その後の時刻
ｔ５から時刻ｔ７までゲートパルスがＯＮとされる。こ
の場合、画素電極の電位は、時刻ｔ５から充電されて上
昇し、時刻ｔ６において所望の電位に達する。このよう
な図８の場合においては、ソースラインの電位が所望の
電位に達する時刻ｔ３から時刻ｔ４までの期間（ソース
ライン書き込み時間）が、通常動作期間Ｔ１に相当する
ことになる。
（ａ）に示す波形であり、駆動回路の出力電圧が図８
（ｂ）に示す波形である場合に、図８（ｃ）に示すよう
に、ソースライン電位は充電され、時刻ｔ４でソースラ
イン電位が所望の電位に達する。そして、その後の時刻
ｔ５から時刻ｔ７までゲートパルスがＯＮとされる。こ
の場合、画素電極の電位は、時刻ｔ５から充電されて上
昇し、時刻ｔ６において所望の電位に達する。このよう
な図８の場合においては、ソースラインの電位が所望の
電位に達する時刻ｔ３から時刻ｔ４までの期間（ソース
ライン書き込み時間）が、通常動作期間Ｔ１に相当する
ことになる。
【０１６５】尚、以下に述べる実施の形態の駆動回路
は、上記〔第１の形態〕の駆動回路と同様に、液晶表示
装置のアレイ基板に一体化された、いわゆる内蔵型駆動
回路であり、デジタル／アナログ変換回路を構成する抵
抗素子も、アレイ基板上に形成された半導体層によって
構成されたものである。以下、図面に基づいて、第２の
形態を説明する。
は、上記〔第１の形態〕の駆動回路と同様に、液晶表示
装置のアレイ基板に一体化された、いわゆる内蔵型駆動
回路であり、デジタル／アナログ変換回路を構成する抵
抗素子も、アレイ基板上に形成された半導体層によって
構成されたものである。以下、図面に基づいて、第２の
形態を説明する。
【０１６６】（実施の形態２−１）図９は実施の形態２
−１に係る液晶表示装置の駆動回路の全体構成図であ
る。この実施の形態２−１の液晶パネルは、ソースライ
ンｎ本、ゲートラインｍ本、３ビットのデータが入力す
る液晶パネルの例が示されている。駆動回路１０８は、
アレイ基板１００に一体的に形成された内蔵型駆動回路
である。この駆動回路１０８は、基本的には、ソースラ
インタイミングコントローラ１０１と、映像信号をラッ
チするｎ個の第１ラッチ回路１０２…と、第１ラッチ回
路１０２…の出力をラッチするｎ個の第２ラッチ回路１
０３…と、ｎ個のデジタル／アナログ変換回路１０４…
と、通常電力期間Ｔ１と１水平同期期間Ｔのうちの通常
電力期間Ｔ１以外の残余の期間Ｔ２（以下、低電力期間
Ｔ２と称する）の２つのモードを選択的に切り換える第
１切換信号Ｐ（図１２参照）を生成する第１切換信号生
成回路１０５と、ゲートラインＧＬ１〜ＧＬｍの走査パ
ルスの出力を制御するゲートラインタイミングコントロ
ーラ１０６とを有する。
−１に係る液晶表示装置の駆動回路の全体構成図であ
る。この実施の形態２−１の液晶パネルは、ソースライ
ンｎ本、ゲートラインｍ本、３ビットのデータが入力す
る液晶パネルの例が示されている。駆動回路１０８は、
アレイ基板１００に一体的に形成された内蔵型駆動回路
である。この駆動回路１０８は、基本的には、ソースラ
インタイミングコントローラ１０１と、映像信号をラッ
チするｎ個の第１ラッチ回路１０２…と、第１ラッチ回
路１０２…の出力をラッチするｎ個の第２ラッチ回路１
０３…と、ｎ個のデジタル／アナログ変換回路１０４…
と、通常電力期間Ｔ１と１水平同期期間Ｔのうちの通常
電力期間Ｔ１以外の残余の期間Ｔ２（以下、低電力期間
Ｔ２と称する）の２つのモードを選択的に切り換える第
１切換信号Ｐ（図１２参照）を生成する第１切換信号生
成回路１０５と、ゲートラインＧＬ１〜ＧＬｍの走査パ
ルスの出力を制御するゲートラインタイミングコントロ
ーラ１０６とを有する。
【０１６７】図１０は駆動回路の動作を示すタイミング
チャートである。ソースラインタイミングコントローラ
１０１は、第１ラッチ回路１０２…に対してドットクロ
ックに応じてラッチパルスＬＰ１〜ＬＰｎを順次出力す
る。これにより３ビットのシリアルデジタル映像信号Ｄ
Ｉが各第１ラッチ回路１０２…に順次ラッチされる。こ
うして、１行分のデジタルデータが第１ラッチ回路１０
２にラッチされると、ソースラインタイミングコントロ
ーラ１０１からラッチパルスＬＰが各第２ラッチ回路１
０３…に同時に出力され、第２ラッチ回路１０３に１行
分のデジタルデータがラッチされる。これにより、各第
２ラッチ回路１０３毎にラッチされたデジタルデータは
デジタル／アナログ変換回路１０４…に与えられて、デ
ジタル／アナログ変換回路１０４…から、入力デジタル
データに対応する駆動電圧が各ソースラインＳＬ１〜Ｓ
Ｌｎに出力される。一方、このような駆動電圧がソース
ラインＳＬ１〜ＳＬｎへ出力されるのに同期して、ゲー
トラインタイミングコントローラ１０６から走査パルス
がＧＬ１に出力され、画素トランジスタがＯＮとなっ
て、液晶層に駆動電圧が書き込まれる。その後、上記の
第１行に関する動作と同様な動作が第ｍ行まで行われ、
１フィールドの走査が終了し、映像信号の１フィールド
分の画像が表示される。
チャートである。ソースラインタイミングコントローラ
１０１は、第１ラッチ回路１０２…に対してドットクロ
ックに応じてラッチパルスＬＰ１〜ＬＰｎを順次出力す
る。これにより３ビットのシリアルデジタル映像信号Ｄ
Ｉが各第１ラッチ回路１０２…に順次ラッチされる。こ
うして、１行分のデジタルデータが第１ラッチ回路１０
２にラッチされると、ソースラインタイミングコントロ
ーラ１０１からラッチパルスＬＰが各第２ラッチ回路１
０３…に同時に出力され、第２ラッチ回路１０３に１行
分のデジタルデータがラッチされる。これにより、各第
２ラッチ回路１０３毎にラッチされたデジタルデータは
デジタル／アナログ変換回路１０４…に与えられて、デ
ジタル／アナログ変換回路１０４…から、入力デジタル
データに対応する駆動電圧が各ソースラインＳＬ１〜Ｓ
Ｌｎに出力される。一方、このような駆動電圧がソース
ラインＳＬ１〜ＳＬｎへ出力されるのに同期して、ゲー
トラインタイミングコントローラ１０６から走査パルス
がＧＬ１に出力され、画素トランジスタがＯＮとなっ
て、液晶層に駆動電圧が書き込まれる。その後、上記の
第１行に関する動作と同様な動作が第ｍ行まで行われ、
１フィールドの走査が終了し、映像信号の１フィールド
分の画像が表示される。
【０１６８】尚、それぞれの第１ラッチ回路１０２…に
ラッチされたデータＤＬは、それぞれのラッパルスＬＰ
１〜ＬＰｎが入力するときにラッチデータを更新する。
このラッチデータＤＬの更新は、各第１ラッチ回路１０
２…毎に１水平期間毎に１回行われる。また、ブランキ
ング期間には、直前の入力映像信号１行分の最新データ
が第１ラッチ回路１０２に記憶されている。このブラン
キング期間中に第２ラッチ回路１０３…に対して共通の
ラッチパルスＬＰが入力し、データＤＬＬを直前の１行
の最新データに書き換える。各ソースラインＳＬ１〜Ｓ
Ｌｎを駆動するデジタル／アナログ変換回路１０４への
入力データはラッチ回路１０３にラッチされているデー
タＤＬＬであり、第２ラッチ回路１０３へのラッチパル
スＬＰが入力するタイミングでデータが更新され、１水
平同期期間は同じデータがデジタル／アナログ変換回路
１０４に与えられる。
ラッチされたデータＤＬは、それぞれのラッパルスＬＰ
１〜ＬＰｎが入力するときにラッチデータを更新する。
このラッチデータＤＬの更新は、各第１ラッチ回路１０
２…毎に１水平期間毎に１回行われる。また、ブランキ
ング期間には、直前の入力映像信号１行分の最新データ
が第１ラッチ回路１０２に記憶されている。このブラン
キング期間中に第２ラッチ回路１０３…に対して共通の
ラッチパルスＬＰが入力し、データＤＬＬを直前の１行
の最新データに書き換える。各ソースラインＳＬ１〜Ｓ
Ｌｎを駆動するデジタル／アナログ変換回路１０４への
入力データはラッチ回路１０３にラッチされているデー
タＤＬＬであり、第２ラッチ回路１０３へのラッチパル
スＬＰが入力するタイミングでデータが更新され、１水
平同期期間は同じデータがデジタル／アナログ変換回路
１０４に与えられる。
【０１６９】ところで、本実施の形態では、通常動作期
間Ｔ１は、１水平同期期間Ｔの一部の期間とし、１水平
同期期間Ｔのうちの通常動作期間Ｔ１以外の期間Ｔ２を
低電力期間とし、この低電力期間Ｔ２中、デジタル／ア
ナログ変換回路１０４での消費電力を低減することを特
徴とするものである。即ち、従来例では、１水平同期期
間Ｔ全体を、通常動作期間としていたが、本実施の形態
では、通常動作期間Ｔ１は、本来的な意味でのソースラ
インに駆動電圧を印加し続ける必要のある期間のみに限
定し、１水平同期期間Ｔのうちの通常動作期間Ｔ１以外
の期間Ｔ２を低電力期間として、この低電力期間Ｔ２
中、デジタル／アナログ変換回路１０４の抵抗素子にお
ける電力の消費を削減することを特徴とするものであ
る。よって、１水平同期期間Ｔの全ての期間について、
デジタル／アナログ変換回路が通常動作を行う従来例に
比べて、電力消費の低減を図ることができる。
間Ｔ１は、１水平同期期間Ｔの一部の期間とし、１水平
同期期間Ｔのうちの通常動作期間Ｔ１以外の期間Ｔ２を
低電力期間とし、この低電力期間Ｔ２中、デジタル／ア
ナログ変換回路１０４での消費電力を低減することを特
徴とするものである。即ち、従来例では、１水平同期期
間Ｔ全体を、通常動作期間としていたが、本実施の形態
では、通常動作期間Ｔ１は、本来的な意味でのソースラ
インに駆動電圧を印加し続ける必要のある期間のみに限
定し、１水平同期期間Ｔのうちの通常動作期間Ｔ１以外
の期間Ｔ２を低電力期間として、この低電力期間Ｔ２
中、デジタル／アナログ変換回路１０４の抵抗素子にお
ける電力の消費を削減することを特徴とするものであ
る。よって、１水平同期期間Ｔの全ての期間について、
デジタル／アナログ変換回路が通常動作を行う従来例に
比べて、電力消費の低減を図ることができる。
【０１７０】図１１はデジタル／アナログ変換回路の具
体的な回路図であり、図１２は動作状態を示すタイミン
グチャートである。デジタル／アナログ変換回路１０４
は、電圧ポテンショメータ型デジタル／アナログ変換回
路である。このデジタル／アナログ変換回路１０４は、
抵抗素子１１２ａ〜１１２ｇが複数個直列に接続された
直列回路１１３と、各抵抗素子１１２ａ〜１１２ｇによ
り分圧された電圧を選択的にデジタル／アナログ変換回
路の出力端子３００に導出する第２スイッチ１１４ａ〜
１１４ｈと、第２スイッチ１１４ａ〜１１４ｈと駆動回
路の出力端子１１６間に介在される信号増幅素子１１
と、信号増幅素子１１と出力端子１１６間に介在される
出力スイッチ１１９と、３ビットデジタル入力Ｄ０，Ｄ
１，Ｄ２を入力して８ビットデジタル信号ＤＤ１〜ＤＤ
８にデコードするデコーダ１１１とを有する。
体的な回路図であり、図１２は動作状態を示すタイミン
グチャートである。デジタル／アナログ変換回路１０４
は、電圧ポテンショメータ型デジタル／アナログ変換回
路である。このデジタル／アナログ変換回路１０４は、
抵抗素子１１２ａ〜１１２ｇが複数個直列に接続された
直列回路１１３と、各抵抗素子１１２ａ〜１１２ｇによ
り分圧された電圧を選択的にデジタル／アナログ変換回
路の出力端子３００に導出する第２スイッチ１１４ａ〜
１１４ｈと、第２スイッチ１１４ａ〜１１４ｈと駆動回
路の出力端子１１６間に介在される信号増幅素子１１
と、信号増幅素子１１と出力端子１１６間に介在される
出力スイッチ１１９と、３ビットデジタル入力Ｄ０，Ｄ
１，Ｄ２を入力して８ビットデジタル信号ＤＤ１〜ＤＤ
８にデコードするデコーダ１１１とを有する。
【０１７１】前記直列回路１１３の一端は、第１スイッ
チ１１７を介して高電圧用電源ＶＨの電源端子１１８ａ
に接続され、直列回路１１３の他端は、低電圧用電源Ｖ
Ｌの電源端子１１８ｂに接続されている。尚、第２スイ
ッチ１１４ａ〜１１４ｈはｎチャネルＴＦＴにより構成
され、第１スイッチ１１７及び出力スイッチ１１９はｐ
チャネルＴＦＴにより構成されている。また、前記第１
切換信号生成回路１０５は、水平同期信号を入力して、
図１２に示す第１切換信号Ｐを生成する。この第１切換
信号Ｐは、ローレベル期間と、ハイレベル期間とから成
る信号であり、ローレベル期間が通常動作期間Ｔ１と同
一で、ハイレベル期間が低電力期間Ｔ２と同一となるよ
うに構成されている。
チ１１７を介して高電圧用電源ＶＨの電源端子１１８ａ
に接続され、直列回路１１３の他端は、低電圧用電源Ｖ
Ｌの電源端子１１８ｂに接続されている。尚、第２スイ
ッチ１１４ａ〜１１４ｈはｎチャネルＴＦＴにより構成
され、第１スイッチ１１７及び出力スイッチ１１９はｐ
チャネルＴＦＴにより構成されている。また、前記第１
切換信号生成回路１０５は、水平同期信号を入力して、
図１２に示す第１切換信号Ｐを生成する。この第１切換
信号Ｐは、ローレベル期間と、ハイレベル期間とから成
る信号であり、ローレベル期間が通常動作期間Ｔ１と同
一で、ハイレベル期間が低電力期間Ｔ２と同一となるよ
うに構成されている。
【０１７２】第１切換信号発生回路１０５は、前記第１
切換信号Ｐを、第１スイッチ１１７及び出力スイッチ１
１９にそれぞれ導出する。第１スイッチ１１７は、第１
切換信号ＰがハイレベルのときＯＦＦ状態となり、第１
切換信号ＰがローレベルのときＯＮ状態となる。従っ
て、通常動作期間Ｔ１では、電源電圧（ＶＨ−ＶＬ）が
デジタル／アナログ変換回路１０４の抵抗素子に印加さ
れ、低電力期間Ｔ２では、デジタル／アナログ変換回路
１０４に印加される電源電圧が０となる。
切換信号Ｐを、第１スイッチ１１７及び出力スイッチ１
１９にそれぞれ導出する。第１スイッチ１１７は、第１
切換信号ＰがハイレベルのときＯＦＦ状態となり、第１
切換信号ＰがローレベルのときＯＮ状態となる。従っ
て、通常動作期間Ｔ１では、電源電圧（ＶＨ−ＶＬ）が
デジタル／アナログ変換回路１０４の抵抗素子に印加さ
れ、低電力期間Ｔ２では、デジタル／アナログ変換回路
１０４に印加される電源電圧が０となる。
【０１７３】尚、出力端子１１６には容量性負荷１２０
が接続されている。ここでソースラインの容量性負荷と
しては、ソースライン全体と対向基板とを電極とする
絶縁膜及び液晶層において生じる容量ソースラインと
ゲートラインの交点におけるそれぞれのラインを電極と
する絶縁膜において生じる容量ソースラインとソース
ラインに平行する画素電極端を電極とする絶縁膜におい
て生じる容量ソースラインとゲートラインの交点に存
在する画素トランジスタが保有する容量等が存在し、こ
れら〜の容量の総和が容量性負荷１２０に相当す
る。
が接続されている。ここでソースラインの容量性負荷と
しては、ソースライン全体と対向基板とを電極とする
絶縁膜及び液晶層において生じる容量ソースラインと
ゲートラインの交点におけるそれぞれのラインを電極と
する絶縁膜において生じる容量ソースラインとソース
ラインに平行する画素電極端を電極とする絶縁膜におい
て生じる容量ソースラインとゲートラインの交点に存
在する画素トランジスタが保有する容量等が存在し、こ
れら〜の容量の総和が容量性負荷１２０に相当す
る。
【０１７４】次に、上記構成のデジタル／アナログ変換
回路１０４の低電力化について、図１２のタイミングチ
ャートを用いて説明する。通常動作期間Ｔ１では、第１
切換信号Ｐはローレベルであり、そのため第１スイッチ
１１７はＯＮ状態となっている。従って、デジタル／ア
ナログ変換回路１０４の抵抗素子には電源端子１１８ａ
と電源端子１１８ｂとが接続され、抵抗素子１１２ａ〜
１１２ｇに流れる電流Ｉは（数１）に示すＩ１になり、
このときこれらの抵抗素子１１２ａ〜１１２ｇで消費す
る電力Ｗは（数２）に示すＷ１になる。この通常動作期
間Ｔ１中は、出力スイッチ１１９はＯＮ状態となってお
り、そのため信号増幅素子１１の出力は出力端子１１６
に与えられる。ここで、出力端子１１６の電圧は、デジ
タル入力ＤＤ１〜ＤＤ８により制御された第２スイッチ
１１４ａ〜１１４ｈのいずれかによって決定され、図１
０の斜線で示す範囲である電圧ＶＬと電圧ＶＨとの間の
いずれかの電圧が駆動電圧として出力される。
回路１０４の低電力化について、図１２のタイミングチ
ャートを用いて説明する。通常動作期間Ｔ１では、第１
切換信号Ｐはローレベルであり、そのため第１スイッチ
１１７はＯＮ状態となっている。従って、デジタル／ア
ナログ変換回路１０４の抵抗素子には電源端子１１８ａ
と電源端子１１８ｂとが接続され、抵抗素子１１２ａ〜
１１２ｇに流れる電流Ｉは（数１）に示すＩ１になり、
このときこれらの抵抗素子１１２ａ〜１１２ｇで消費す
る電力Ｗは（数２）に示すＷ１になる。この通常動作期
間Ｔ１中は、出力スイッチ１１９はＯＮ状態となってお
り、そのため信号増幅素子１１の出力は出力端子１１６
に与えられる。ここで、出力端子１１６の電圧は、デジ
タル入力ＤＤ１〜ＤＤ８により制御された第２スイッチ
１１４ａ〜１１４ｈのいずれかによって決定され、図１
０の斜線で示す範囲である電圧ＶＬと電圧ＶＨとの間の
いずれかの電圧が駆動電圧として出力される。
【０１７５】 Ｉ１＝（ＶＨ−ＶＬ）／ΣＲｎ … （数１） Ｗ１＝（ＶＨ−ＶＬ）2 ／ΣＲｎ … （数２）
【０１７６】低電力期間Ｔ２には、第１スイッチ１１７
がＯＦＦとなるため抵抗素子１１２ａ〜１１２ｇに流れ
る電流Ｉは０になり、抵抗素子１１２ａ〜１１２ｇで消
費する電力Ｗは０になる。従って、低電力期間Ｔ２中、
消費電力を削減できる。尚、出力端子３００の電圧は、
不定となる。また、低電力期間Ｔ２には、出力スイッチ
１１９がＯＦＦとなるため、出力端子１１６の電位は容
量性負荷１２０により保持される。このため、１水平同
期周期Ｔ中のブランキング期間だけではなく、容量性負
荷１２０の電圧変化に必要な時間以外の期間も、低電力
期間とすることができる。
がＯＦＦとなるため抵抗素子１１２ａ〜１１２ｇに流れ
る電流Ｉは０になり、抵抗素子１１２ａ〜１１２ｇで消
費する電力Ｗは０になる。従って、低電力期間Ｔ２中、
消費電力を削減できる。尚、出力端子３００の電圧は、
不定となる。また、低電力期間Ｔ２には、出力スイッチ
１１９がＯＦＦとなるため、出力端子１１６の電位は容
量性負荷１２０により保持される。このため、１水平同
期周期Ｔ中のブランキング期間だけではなく、容量性負
荷１２０の電圧変化に必要な時間以外の期間も、低電力
期間とすることができる。
【０１７７】尚、低電力期間Ｔ２中において、画素トラ
ンジスタがＯＦＦとなる場合には、液晶層に蓄積された
電荷は本来的には保持されることから、出力スイッチ１
１９をＯＦＦして容量性負荷１２０の電圧を保持する必
要はない。しかし、現実には、画素トランジスタのＯＦ
Ｆ性能上、完全に液晶層とソースラインを遮断すること
はできず、従って、出力スイッチ１１９をＯＦＦして容
量性負荷１２０の電圧を保持する必要がある。また、信
号増幅素子１１の駆動電源を切断したとき、出力インピ
ーダンスがハイインピーダンスとなる構成の信号増幅素
子１１の場合には、出力スイッチ１１９を省略して、低
電力期間Ｔ２中、信号増幅素子１１の駆動電源を切断す
るようにしてもよい。但し、信号増幅素子１１の駆動電
源を切断したとき、出力インピーダンスがハイインピー
ダンスとならない構成の信号増幅素子１１の場合には出
力スイッチ１１９により、容量性負荷１２０の電圧変動
を防止する必要がある。
ンジスタがＯＦＦとなる場合には、液晶層に蓄積された
電荷は本来的には保持されることから、出力スイッチ１
１９をＯＦＦして容量性負荷１２０の電圧を保持する必
要はない。しかし、現実には、画素トランジスタのＯＦ
Ｆ性能上、完全に液晶層とソースラインを遮断すること
はできず、従って、出力スイッチ１１９をＯＦＦして容
量性負荷１２０の電圧を保持する必要がある。また、信
号増幅素子１１の駆動電源を切断したとき、出力インピ
ーダンスがハイインピーダンスとなる構成の信号増幅素
子１１の場合には、出力スイッチ１１９を省略して、低
電力期間Ｔ２中、信号増幅素子１１の駆動電源を切断す
るようにしてもよい。但し、信号増幅素子１１の駆動電
源を切断したとき、出力インピーダンスがハイインピー
ダンスとならない構成の信号増幅素子１１の場合には出
力スイッチ１１９により、容量性負荷１２０の電圧変動
を防止する必要がある。
【０１７８】本実施の形態では、電源端子１１８ａと電
源端子１１８ｂを短絡することによっても電流Ｉを０に
することができるが、この場合、短絡した直後にラッシ
ュ電流が発生し電力が発生する。しかしラッシュ電流に
よる電力損失よりも低電力期間による電力低減が有効な
場合には、電源短絡による低電力化も可能である。ま
た、上記の例では、第１スイッチ１１７は、抵抗素子１
１２ｇと電源端子１１８ａ間に介在されていたけれど
も、抵抗素子１１２ａと電源端子１１８ｂ間に介在する
ようにしてもよい。
源端子１１８ｂを短絡することによっても電流Ｉを０に
することができるが、この場合、短絡した直後にラッシ
ュ電流が発生し電力が発生する。しかしラッシュ電流に
よる電力損失よりも低電力期間による電力低減が有効な
場合には、電源短絡による低電力化も可能である。ま
た、上記の例では、第１スイッチ１１７は、抵抗素子１
１２ｇと電源端子１１８ａ間に介在されていたけれど
も、抵抗素子１１２ａと電源端子１１８ｂ間に介在する
ようにしてもよい。
【０１７９】（実施の形態２−２）図１３は実施の形態
に係る駆動回路に内蔵されたデジタル／アナログ変換回
路の構成図である。この実施の形態２−２は、実施の形
態２−１に類似対応する部分には同一の参照符号を付
す。この実施の形態２−２では、実施の形態２−１に用
いられた信号増幅素子１１及び出力１１９は省略されて
おり、新たに記憶回路１２１Ａとスイッチ１２１が設け
られている。記憶回路１２１Ａには、デジタル信号ＤＤ
１〜ＤＤ８がすべて論理「０」に固定されたデータが記
憶されている。また、前記スイッチ１２１は第１切換信
号Ｐに応答して、通常動作期間Ｔ１ではデコーダ１１１
からのデジタルデータＤＤ１〜ＤＤ８を第２スイッチ１
１４ａ〜１１４ｈに与え、低電力期間Ｔ２では記憶回路
１２１Ａからの固定データを第２スイッチ１１４ａ〜１
１４ｈに与える。これにより、通常動作期間Ｔ１では、
デコーダ１１１からのデジタルデータＤＤ１〜ＤＤ８に
より第２スイッチ１１４ａ〜１１４ｈが制御されて、希
望する駆動電圧が得られる。低電力期間Ｔ２では、固定
データにより第２スイッチ１１４ａ〜１１４ｈが全てＯ
ＦＦとなり、デジタル／アナログ変換回路の出力インピ
ーダンスがハイインピーダンスとなるため、容量性負荷
１２０の電位が維持される。このように、出力スイッチ
１１９に代えて、第２スイッチ１１４ａ〜１１４ｈが出
力スイッチ１１９の機能を兼ねるような構成であっても
また、低電力期間Ｔ２における容量性負荷１２０の電位
の変動を防止することができる。
に係る駆動回路に内蔵されたデジタル／アナログ変換回
路の構成図である。この実施の形態２−２は、実施の形
態２−１に類似対応する部分には同一の参照符号を付
す。この実施の形態２−２では、実施の形態２−１に用
いられた信号増幅素子１１及び出力１１９は省略されて
おり、新たに記憶回路１２１Ａとスイッチ１２１が設け
られている。記憶回路１２１Ａには、デジタル信号ＤＤ
１〜ＤＤ８がすべて論理「０」に固定されたデータが記
憶されている。また、前記スイッチ１２１は第１切換信
号Ｐに応答して、通常動作期間Ｔ１ではデコーダ１１１
からのデジタルデータＤＤ１〜ＤＤ８を第２スイッチ１
１４ａ〜１１４ｈに与え、低電力期間Ｔ２では記憶回路
１２１Ａからの固定データを第２スイッチ１１４ａ〜１
１４ｈに与える。これにより、通常動作期間Ｔ１では、
デコーダ１１１からのデジタルデータＤＤ１〜ＤＤ８に
より第２スイッチ１１４ａ〜１１４ｈが制御されて、希
望する駆動電圧が得られる。低電力期間Ｔ２では、固定
データにより第２スイッチ１１４ａ〜１１４ｈが全てＯ
ＦＦとなり、デジタル／アナログ変換回路の出力インピ
ーダンスがハイインピーダンスとなるため、容量性負荷
１２０の電位が維持される。このように、出力スイッチ
１１９に代えて、第２スイッチ１１４ａ〜１１４ｈが出
力スイッチ１１９の機能を兼ねるような構成であっても
また、低電力期間Ｔ２における容量性負荷１２０の電位
の変動を防止することができる。
【０１８０】（実施の形態２−３）図１４は実施の形態
２−３に係る駆動回路に内蔵されたデジタル／アナログ
変換回路の構成図であり、図１５はそのタイミングチャ
ートである。この実施の形態２−３は、実施の形態２−
１に類似し、対応する部分には同一の参照符号を付す。
この実施の形態２−３では、実施の形態２−１の第１ス
イッチ１１７に代えて、第３スイッチ１１７Ａが用いら
れている。この第３スイッチ１１７Ａは、ｎ−ｃｈＴＦ
Ｔとｐ−ｃｈＴＦＴとから構成されており、第１高電圧
電源ＶＨＨの電源端子１１８ａと、この第１高電圧電源
ＶＨＨよりも電圧レベルが低い第２高電圧電源ＶＨＬの
電源端子１１８ｃとのいずれかの接続に切り換える電源
切り換え用のスイッチである。この第３スイッチ１１７
Ａには、第１切換信号Ｐが与えられており、第１切換信
号Ｐがハイレベルのときに電源端子１１８ｃ側に切り換
えられ、第１切換信号Ｐがローレベルのときに電源端子
１１８ａ側に切り換えられるように構成されている。
２−３に係る駆動回路に内蔵されたデジタル／アナログ
変換回路の構成図であり、図１５はそのタイミングチャ
ートである。この実施の形態２−３は、実施の形態２−
１に類似し、対応する部分には同一の参照符号を付す。
この実施の形態２−３では、実施の形態２−１の第１ス
イッチ１１７に代えて、第３スイッチ１１７Ａが用いら
れている。この第３スイッチ１１７Ａは、ｎ−ｃｈＴＦ
Ｔとｐ−ｃｈＴＦＴとから構成されており、第１高電圧
電源ＶＨＨの電源端子１１８ａと、この第１高電圧電源
ＶＨＨよりも電圧レベルが低い第２高電圧電源ＶＨＬの
電源端子１１８ｃとのいずれかの接続に切り換える電源
切り換え用のスイッチである。この第３スイッチ１１７
Ａには、第１切換信号Ｐが与えられており、第１切換信
号Ｐがハイレベルのときに電源端子１１８ｃ側に切り換
えられ、第１切換信号Ｐがローレベルのときに電源端子
１１８ａ側に切り換えられるように構成されている。
【０１８１】次に、上記構成のデジタル／アナログ変換
回路の低電力化について、図１５のタイミングチャート
を用いて説明する。デジタル／アナログ変換回路の通常
動作期間Ｔ１では第１切換信号Ｐはローレベルで、デジ
タル／アナログ変換回路の抵抗素子には電源端子１１８
ａと電源端子１１８ｂとが接続され、抵抗素子１１２ａ
〜１１２ｇに流れる電流Ｉは（数１）に示すＩ１にな
り、このときこれらの抵抗素子で消費する電力Ｗは（数
２）に示すＷ１になる。
回路の低電力化について、図１５のタイミングチャート
を用いて説明する。デジタル／アナログ変換回路の通常
動作期間Ｔ１では第１切換信号Ｐはローレベルで、デジ
タル／アナログ変換回路の抵抗素子には電源端子１１８
ａと電源端子１１８ｂとが接続され、抵抗素子１１２ａ
〜１１２ｇに流れる電流Ｉは（数１）に示すＩ１にな
り、このときこれらの抵抗素子で消費する電力Ｗは（数
２）に示すＷ１になる。
【０１８２】この通常動作期間Ｔ１中は、出力端子１１
６の電圧はデジタル入力データＤＤ１〜ＤＤ８により制
御された第２スイッチ群１１４ａ〜１１４ｈのいずれか
が接続され、電圧ＶＬと電圧ＶＨＨとの間のいずれかの
電圧が出力される。低電力期間Ｔ２には、第１切換信号
Ｐはハイレベルになり、これにより第３スイッチ１１７
Ａは電源端子１１８ｃ側に切り換えられ、抵抗素子１１
２ｇに接続する電源端子が１１８ａから１１８ｃに変わ
る。この結果、抵抗素子１１２ａ〜１１２ｇに流れる電
流Ｉは（数３）に示すＩ２になり、抵抗素子１１２ａ〜
１１２ｇで消費する電力Ｗも（数４）に示すＷ２にな
る。従って、低電力期間Ｔ２中、消費電力を低減でき
る。
６の電圧はデジタル入力データＤＤ１〜ＤＤ８により制
御された第２スイッチ群１１４ａ〜１１４ｈのいずれか
が接続され、電圧ＶＬと電圧ＶＨＨとの間のいずれかの
電圧が出力される。低電力期間Ｔ２には、第１切換信号
Ｐはハイレベルになり、これにより第３スイッチ１１７
Ａは電源端子１１８ｃ側に切り換えられ、抵抗素子１１
２ｇに接続する電源端子が１１８ａから１１８ｃに変わ
る。この結果、抵抗素子１１２ａ〜１１２ｇに流れる電
流Ｉは（数３）に示すＩ２になり、抵抗素子１１２ａ〜
１１２ｇで消費する電力Ｗも（数４）に示すＷ２にな
る。従って、低電力期間Ｔ２中、消費電力を低減でき
る。
【０１８３】 Ｉ２＝（ＶＨＬ−ＶＬ）／ΣＲｎ … （数３） Ｗ２＝（ＶＨＬ−ＶＬ）2 ／ΣＲｎ … （数４）
【０１８４】尚、低電力期間Ｔ２には、出力スイッチ１
１９がＯＦＦとなるため、出力端子１１６の電位は容量
性負荷１２０により保持される。このため、１水平同期
周期Ｔ中のブランキング期間だけではなく、容量性負荷
１２０の電圧変化に必要な時間以外の期間も、低電力期
間とすることができる。また、低電力期間Ｔ２では、出
力端子３００の電圧は、ＶＬとＶＨＬとの間のいずれか
の電圧になる。また、デジタル／アナログ変換回路内の
各電位が確定する。従って、実施の形態２−３では、実
施の形態２−１に比べて、低電力期間Ｔ２中に低減でき
る電力は少ないが、低電力期間Ｔ２中も回路内の各電位
を確定することができるため、電源電圧再投入時の急激
な電源電流の増加や、それによる信号ノイズを低減する
ことができるという優れた効果を奏する。
１９がＯＦＦとなるため、出力端子１１６の電位は容量
性負荷１２０により保持される。このため、１水平同期
周期Ｔ中のブランキング期間だけではなく、容量性負荷
１２０の電圧変化に必要な時間以外の期間も、低電力期
間とすることができる。また、低電力期間Ｔ２では、出
力端子３００の電圧は、ＶＬとＶＨＬとの間のいずれか
の電圧になる。また、デジタル／アナログ変換回路内の
各電位が確定する。従って、実施の形態２−３では、実
施の形態２−１に比べて、低電力期間Ｔ２中に低減でき
る電力は少ないが、低電力期間Ｔ２中も回路内の各電位
を確定することができるため、電源電圧再投入時の急激
な電源電流の増加や、それによる信号ノイズを低減する
ことができるという優れた効果を奏する。
【０１８５】（実施の形態２−４）図１６は実施の形態
２−４に係るデジタル／アナログ変換回路の構成図であ
る。この実施の形態２−４は、実施の形態２−３に類似
し対応する部分には同一の参照符号を付す。この実施の
形態２−４では、実施の形態２−３に用いられた信号増
幅素子１１及び出力１１９は省略されており、新たに記
憶回路１２１Ａとスイッチ１２１が設けられている。記
憶回路１２１Ａには、デジタル信号ＤＤ１〜ＤＤ８がす
べて論理「０」に固定されたデータが記憶されている。
また、前記スイッチ１２１は第１切換信号Ｐに応答し
て、通常動作期間Ｔ１ではデコーダ１１１からのデジタ
ルデータＤＤ１〜ＤＤ８を第２スイッチ１１４ａ〜１１
４ｈに与え、低電力期間Ｔ２では記憶回路１２１Ａから
の固定データを第２スイッチ１１４ａ〜１１４ｈに与え
る。これにより、通常動作期間Ｔ１では、デコーダ１１
１からのデジタルデータＤＤ１〜ＤＤ８により第２スイ
ッチ１１４ａ〜１１４ｈが制御されて、希望する駆動電
圧が得られる。低電力期間Ｔ２では、固定データにより
第２スイッチ１１４ａ〜１１４ｈが全てＯＦＦとなり、
デジタル／アナログ変換回路の出力インピーダンスがハ
イインピーダンスとなるため、容量性負荷１２０の電位
が維持される。このように、出力スイッチ１１９に代え
て、第２スイッチ１１４ａ〜１１４ｈが出力スイッチ１
１９の機能を兼ねるような構成であってもまた、低電力
期間Ｔ２における容量性負荷１２０の電位の変動を防止
することができる。
２−４に係るデジタル／アナログ変換回路の構成図であ
る。この実施の形態２−４は、実施の形態２−３に類似
し対応する部分には同一の参照符号を付す。この実施の
形態２−４では、実施の形態２−３に用いられた信号増
幅素子１１及び出力１１９は省略されており、新たに記
憶回路１２１Ａとスイッチ１２１が設けられている。記
憶回路１２１Ａには、デジタル信号ＤＤ１〜ＤＤ８がす
べて論理「０」に固定されたデータが記憶されている。
また、前記スイッチ１２１は第１切換信号Ｐに応答し
て、通常動作期間Ｔ１ではデコーダ１１１からのデジタ
ルデータＤＤ１〜ＤＤ８を第２スイッチ１１４ａ〜１１
４ｈに与え、低電力期間Ｔ２では記憶回路１２１Ａから
の固定データを第２スイッチ１１４ａ〜１１４ｈに与え
る。これにより、通常動作期間Ｔ１では、デコーダ１１
１からのデジタルデータＤＤ１〜ＤＤ８により第２スイ
ッチ１１４ａ〜１１４ｈが制御されて、希望する駆動電
圧が得られる。低電力期間Ｔ２では、固定データにより
第２スイッチ１１４ａ〜１１４ｈが全てＯＦＦとなり、
デジタル／アナログ変換回路の出力インピーダンスがハ
イインピーダンスとなるため、容量性負荷１２０の電位
が維持される。このように、出力スイッチ１１９に代え
て、第２スイッチ１１４ａ〜１１４ｈが出力スイッチ１
１９の機能を兼ねるような構成であってもまた、低電力
期間Ｔ２における容量性負荷１２０の電位の変動を防止
することができる。
【０１８６】（実施の形態２−５）図１７は実施の形態
２−４に係るデジタル／アナログ変換回路の構成図であ
り、図１８はそのタイミングチャートである。このデジ
タル／アナログ変換回路は、抵抗値Ｒと抵抗値２Ｒの２
種類の抵抗素子を用いたＲ−２Ｒラダー型デジタル／ア
ナログ変換回路である。デジタル／アナログ変換回路
は、抵抗素子１３０ａ、１３０ｂ、１３０ｃ、１３０
ｄ、１３１ａ、１３１ｂと、デジタル入力データの各ビ
ット毎に設けられ高電源用端子１１８ａとの接続状態と
低電源用端子１１８ｂとの接続状態の２つの接続状態を
選択的に切り換える第４スイッチ１３２ａ、１３２ｂ、
１３２ｃと、各４スイッチ１３２ａ、１３２ｂ、１３２
ｃの切り換え用第２切換信号を出力する第２切換信号生
成回路１３３とを有する。前記各抵抗素子１３０ａ、１
３０ｂ、１３０ｃ、１３０ｄの抵抗値は２Ｒであり、前
記各抵抗素子１３１ａ、１３１ｂの抵抗値はＲである。
また、第４スイッチ１３２ａ、１３２ｂ、１３２ｃは、
それぞれｎ−ｃｈＴＦＴとｐ―ｃｈＴＦＴとから構成さ
れ、デジタル／アナログ変換回路の出力電圧を決定する
機能を果たす。
２−４に係るデジタル／アナログ変換回路の構成図であ
り、図１８はそのタイミングチャートである。このデジ
タル／アナログ変換回路は、抵抗値Ｒと抵抗値２Ｒの２
種類の抵抗素子を用いたＲ−２Ｒラダー型デジタル／ア
ナログ変換回路である。デジタル／アナログ変換回路
は、抵抗素子１３０ａ、１３０ｂ、１３０ｃ、１３０
ｄ、１３１ａ、１３１ｂと、デジタル入力データの各ビ
ット毎に設けられ高電源用端子１１８ａとの接続状態と
低電源用端子１１８ｂとの接続状態の２つの接続状態を
選択的に切り換える第４スイッチ１３２ａ、１３２ｂ、
１３２ｃと、各４スイッチ１３２ａ、１３２ｂ、１３２
ｃの切り換え用第２切換信号を出力する第２切換信号生
成回路１３３とを有する。前記各抵抗素子１３０ａ、１
３０ｂ、１３０ｃ、１３０ｄの抵抗値は２Ｒであり、前
記各抵抗素子１３１ａ、１３１ｂの抵抗値はＲである。
また、第４スイッチ１３２ａ、１３２ｂ、１３２ｃは、
それぞれｎ−ｃｈＴＦＴとｐ―ｃｈＴＦＴとから構成さ
れ、デジタル／アナログ変換回路の出力電圧を決定する
機能を果たす。
【０１８７】前記第２切換信号生成回路１３３は、ゲー
ト１３４ａ〜１３４ｃから構成されている。ゲート１３
４ａは、デジタル入力Ｄ０を反転して出力するインバー
タ１３５と、インバータ１３５からの出力と第１切換信
号Ｐとを入力して第４スイッチ１３２ａに第２切換信号
を出力するＮＯＲゲート１３６とから構成されている。
ゲート１３４ｂは、ゲート１３４ａと同様な構成を有
し、デジタル入力Ｄ１を反転して出力するインバータ１
３７と、インバータ１３７からの出力と第１切換信号Ｐ
とを入力して第４スイッチ１３２ｂに第２切換信号を出
力するＮＯＲゲート１３８とから構成されている。ゲー
ト１３４ｃは、ＯＲゲートにより構成されており、デジ
タル入力Ｄ２と第１切換信号Ｐとを入力して第４スイッ
チ１３２ｃに第２切換信号を出力する。
ト１３４ａ〜１３４ｃから構成されている。ゲート１３
４ａは、デジタル入力Ｄ０を反転して出力するインバー
タ１３５と、インバータ１３５からの出力と第１切換信
号Ｐとを入力して第４スイッチ１３２ａに第２切換信号
を出力するＮＯＲゲート１３６とから構成されている。
ゲート１３４ｂは、ゲート１３４ａと同様な構成を有
し、デジタル入力Ｄ１を反転して出力するインバータ１
３７と、インバータ１３７からの出力と第１切換信号Ｐ
とを入力して第４スイッチ１３２ｂに第２切換信号を出
力するＮＯＲゲート１３８とから構成されている。ゲー
ト１３４ｃは、ＯＲゲートにより構成されており、デジ
タル入力Ｄ２と第１切換信号Ｐとを入力して第４スイッ
チ１３２ｃに第２切換信号を出力する。
【０１８８】このような構成の第２切換信号生成回路１
３３により、第１切換信号Ｐがハイレベルである低電力
期間Ｔ２中は、デジタル入力Ｄ０が論理「１」又は論理
「０」にかかわらず、ゲート１３４ａの出力はローレベ
ルに固定される。また、同様に第１切換信号Ｐがハイレ
ベルである低電力期間Ｔ２中は、デジタル入力Ｄ１が論
理「１」又は論理「０」にかかわらず、ゲート１３４ｂ
の出力はローレベルに固定される。更に、第１切換信号
Ｐがハイレベルである低電力期間Ｔ２中は、デジタル入
力Ｄ２が論理「１」又は論理「０」にかかわらず、ゲー
ト１３４ｃの出力は、ハイレベルに固定される。
３３により、第１切換信号Ｐがハイレベルである低電力
期間Ｔ２中は、デジタル入力Ｄ０が論理「１」又は論理
「０」にかかわらず、ゲート１３４ａの出力はローレベ
ルに固定される。また、同様に第１切換信号Ｐがハイレ
ベルである低電力期間Ｔ２中は、デジタル入力Ｄ１が論
理「１」又は論理「０」にかかわらず、ゲート１３４ｂ
の出力はローレベルに固定される。更に、第１切換信号
Ｐがハイレベルである低電力期間Ｔ２中は、デジタル入
力Ｄ２が論理「１」又は論理「０」にかかわらず、ゲー
ト１３４ｃの出力は、ハイレベルに固定される。
【０１８９】一方、第１切換信号Ｐがローレベルである
通常動作期間Ｔ１中は、デジタル入力Ｄ０〜Ｄ２の論理
レベルに応じて各ゲート１３４ａ〜１３４ｃの出力は、
変化する。よって、各ゲート１３４ａ〜１３４ｃから出
力される第２切換信号により、第４スイッチ１３２ａ〜
１３２ｃがデジタル入力Ｄ０〜Ｄ２に対応したスイッチ
ング態様となり、希望する駆動電圧が出力端子１１６に
印加されることになる。
通常動作期間Ｔ１中は、デジタル入力Ｄ０〜Ｄ２の論理
レベルに応じて各ゲート１３４ａ〜１３４ｃの出力は、
変化する。よって、各ゲート１３４ａ〜１３４ｃから出
力される第２切換信号により、第４スイッチ１３２ａ〜
１３２ｃがデジタル入力Ｄ０〜Ｄ２に対応したスイッチ
ング態様となり、希望する駆動電圧が出力端子１１６に
印加されることになる。
【０１９０】尚、低電力期間Ｔ２中、ゲート１３４ａ〜
１３４ｃの出力は、ゲート１３４ｃの出力のみがハイレ
ベルになり、ゲート１３４ａ、１３４ｂの出力はローレ
ベルとなるので、後述するように第１切換信号Ｐがロー
レベルの通常動作期間Ｔ１における第５番目の入力デー
タ（Ｄ２が「１」、Ｄ１が「０」、Ｄ０が「０」）の場
合と同じになる。
１３４ｃの出力は、ゲート１３４ｃの出力のみがハイレ
ベルになり、ゲート１３４ａ、１３４ｂの出力はローレ
ベルとなるので、後述するように第１切換信号Ｐがロー
レベルの通常動作期間Ｔ１における第５番目の入力デー
タ（Ｄ２が「１」、Ｄ１が「０」、Ｄ０が「０」）の場
合と同じになる。
【０１９１】表１に、入力データと抵抗素子網に流れる
電流Ｉの比較表を示す。
電流Ｉの比較表を示す。
【０１９２】
【表１】
【０１９３】表１より電流Ｉが、入力データが０の時以
外で最も少なくなるのは、入力データが第５番目のデー
タ（Ｄ２が「１」、Ｄ１が「０」、Ｄ０が「０」）のと
きである。
外で最も少なくなるのは、入力データが第５番目のデー
タ（Ｄ２が「１」、Ｄ１が「０」、Ｄ０が「０」）のと
きである。
【０１９４】このようなデジタル／アナログ変換回路の
低電力化について図１８のタイミングチャートを用いて
説明する。デジタル／アナログ変換回路の通常動作期間
Ｔ１では第１切換信号Ｐ信号はローレベルで、第４スイ
ッチ１３２ａ〜１３２ｃは、入力データＤ０〜Ｄ２に応
じて制御され、電源端子１１８ａ，１１８ｂ間に流れる
電流Ｉは入力データに応じて、０とＩ１との間の電流値
をとる。出力端子３００の電圧は入力データに応じてＶ
ＬとＶＨとの間の値になる。低電力期間には第１切換信
号Ｐがハイレベルになり、ゲート１３４ａ〜１３４ｃを
マスクして第４スイッチ１３２ａ〜１３２ｃを第５番目
の入力データに設定するため、電流ＩはＩ０になり、出
力端子３００の電圧は第５番目の入力データ（Ｄ２が
「１」、Ｄ１が「０」、Ｄ０が「０」）のときの電圧Ｖ
２になる。この入力データが第５番目のデータの場合の
デジタル／アナログ変換回路の等価回路は、図１９に示
すようになるため、電圧Ｖ２は、ＶＬとＶＨの中間電位
となる。
低電力化について図１８のタイミングチャートを用いて
説明する。デジタル／アナログ変換回路の通常動作期間
Ｔ１では第１切換信号Ｐ信号はローレベルで、第４スイ
ッチ１３２ａ〜１３２ｃは、入力データＤ０〜Ｄ２に応
じて制御され、電源端子１１８ａ，１１８ｂ間に流れる
電流Ｉは入力データに応じて、０とＩ１との間の電流値
をとる。出力端子３００の電圧は入力データに応じてＶ
ＬとＶＨとの間の値になる。低電力期間には第１切換信
号Ｐがハイレベルになり、ゲート１３４ａ〜１３４ｃを
マスクして第４スイッチ１３２ａ〜１３２ｃを第５番目
の入力データに設定するため、電流ＩはＩ０になり、出
力端子３００の電圧は第５番目の入力データ（Ｄ２が
「１」、Ｄ１が「０」、Ｄ０が「０」）のときの電圧Ｖ
２になる。この入力データが第５番目のデータの場合の
デジタル／アナログ変換回路の等価回路は、図１９に示
すようになるため、電圧Ｖ２は、ＶＬとＶＨの中間電位
となる。
【０１９５】表１によると、第１番目の入力データ（Ｄ
２が「０」、Ｄ１が「０」、Ｄ０が「０」）のとき、電
流が０になり消費電流が最小になるが、この時には出力
端子３００の電圧はＶＬになり、低電力期間Ｔ２から通
常動作期間Ｔ１に移行した場合に所望の電圧に確定する
までの時間の平均が大きくなる。本実施の形態のように
第５番目の入力データで固定した場合には、電流を第１
番目の入力データ以外での最小にでき、かつ、出力端子
３００の電位をＶＬとＶＨのほぼ中間にできるため、通
常動作期間Ｔ１への移行後の電圧確定までの時間の平均
が小さくなり、電圧変動による消費電力も小さくでき
る。
２が「０」、Ｄ１が「０」、Ｄ０が「０」）のとき、電
流が０になり消費電流が最小になるが、この時には出力
端子３００の電圧はＶＬになり、低電力期間Ｔ２から通
常動作期間Ｔ１に移行した場合に所望の電圧に確定する
までの時間の平均が大きくなる。本実施の形態のように
第５番目の入力データで固定した場合には、電流を第１
番目の入力データ以外での最小にでき、かつ、出力端子
３００の電位をＶＬとＶＨのほぼ中間にできるため、通
常動作期間Ｔ１への移行後の電圧確定までの時間の平均
が小さくなり、電圧変動による消費電力も小さくでき
る。
【０１９６】尚、一般に本実施の形態にあるようなＲ−
２Ｒラダー型のデジタル／アナログ変換回路では、中間
レベルでの電流が最小になり、入力データビット数が変
化しても、同様の効果が得られる。
２Ｒラダー型のデジタル／アナログ変換回路では、中間
レベルでの電流が最小になり、入力データビット数が変
化しても、同様の効果が得られる。
【０１９７】本実施の形態においても、容量性負荷１２
０の電位を確定するために必要な時間を除いて低電力期
間を継続することができる。また、上記の例では、電流
を第１番目の入力データ以外で最小にできる第５番目の
入力データに固定するようにしたけれども、本発明はこ
れに限定されるものではなく、少なくとも、入力データ
のうちの少なくとも抵抗素子網に流れる電流の最小電流
値と最大電流値のうちの中間の電流値以下となる入力デ
ータのいずれかの入力データに固定するようにすればよ
い。このように中間の電流値以下となる入力データであ
れば、長時間にわたってデジタル／アナログ変換回路を
駆動すると、消費電力は平均値以下となるので、消費電
力の低減化を図ることができる。
０の電位を確定するために必要な時間を除いて低電力期
間を継続することができる。また、上記の例では、電流
を第１番目の入力データ以外で最小にできる第５番目の
入力データに固定するようにしたけれども、本発明はこ
れに限定されるものではなく、少なくとも、入力データ
のうちの少なくとも抵抗素子網に流れる電流の最小電流
値と最大電流値のうちの中間の電流値以下となる入力デ
ータのいずれかの入力データに固定するようにすればよ
い。このように中間の電流値以下となる入力データであ
れば、長時間にわたってデジタル／アナログ変換回路を
駆動すると、消費電力は平均値以下となるので、消費電
力の低減化を図ることができる。
【０１９８】（実施の形態２−６）図２０は実施の形態
２−６に係る駆動回路に内蔵されたデジタル／アナログ
変換回路の構成図であり、図２１はそのタイミングチャ
ートである。この実施の形態２−６は、実施の形態２−
５に類似し、対応する部分には同一の参照符号を付す。
この実施の形態２−６では、実施の形態２−５の第２切
換信号生成回路１３３に代えて、第３切換信号を生成す
る第３切換信号生成回路１３３Ａが用いられている。こ
の第３切換信号生成回路１３３Ａは、ゲート１４０ａ〜
１４０ｃから構成されている。ゲート１４０ａは、デジ
タル入力Ｄ０を反転して出力するインバータ１５０，１
５１と、インバータ１５０の出力と第１切換信号Ｐとを
入力してスイッチ１３２ｄのｎ−ｃｈＴＦＴに第３切換
信号を出力するＮＯＲゲート１５２と、インバータ１５
１の出力と第１切換信号Ｐとを入力してスイッチ１３２
ｄのｐ−ｃｈＴＦＴに第３切換信号を出力するＯＲゲー
ト１５３とから構成されている。ゲート１４０ｂは、デ
ジタル入力Ｄ１を反転して出力するインバータ１５４，
１５５と、インバータ１５４の出力と第１切換信号Ｐと
を入力してスイッチ１３２ｅのｎ−ｃｈＴＦＴに第３切
換信号を出力するＮＯＲゲート１５６と、インバータ１
５５の出力と第１切換信号Ｐとを入力して第３スイッチ
１３２ｅのｐ−ｃｈＴＦＴに第３切換信号を出力するＯ
Ｒゲート１５７とから構成されている。ゲート１４０ｃ
は、デジタル入力Ｄ２を反転して出力するインバータ１
５８，１５９と、インバータ１５８の出力と第１切換信
号Ｐとを入力してスイッチ１３２ｆのｎ−ｃｈＴＦＴに
第３切換信号を出力するＮＯＲゲート１６０と、インバ
ータ１５９の出力と第１切換信号Ｐとを入力してスイッ
チ１３２ｆのｐ−ｃｈＴＦＴに第３切換信号を出力する
ＯＲゲート１６１とから構成されている。
２−６に係る駆動回路に内蔵されたデジタル／アナログ
変換回路の構成図であり、図２１はそのタイミングチャ
ートである。この実施の形態２−６は、実施の形態２−
５に類似し、対応する部分には同一の参照符号を付す。
この実施の形態２−６では、実施の形態２−５の第２切
換信号生成回路１３３に代えて、第３切換信号を生成す
る第３切換信号生成回路１３３Ａが用いられている。こ
の第３切換信号生成回路１３３Ａは、ゲート１４０ａ〜
１４０ｃから構成されている。ゲート１４０ａは、デジ
タル入力Ｄ０を反転して出力するインバータ１５０，１
５１と、インバータ１５０の出力と第１切換信号Ｐとを
入力してスイッチ１３２ｄのｎ−ｃｈＴＦＴに第３切換
信号を出力するＮＯＲゲート１５２と、インバータ１５
１の出力と第１切換信号Ｐとを入力してスイッチ１３２
ｄのｐ−ｃｈＴＦＴに第３切換信号を出力するＯＲゲー
ト１５３とから構成されている。ゲート１４０ｂは、デ
ジタル入力Ｄ１を反転して出力するインバータ１５４，
１５５と、インバータ１５４の出力と第１切換信号Ｐと
を入力してスイッチ１３２ｅのｎ−ｃｈＴＦＴに第３切
換信号を出力するＮＯＲゲート１５６と、インバータ１
５５の出力と第１切換信号Ｐとを入力して第３スイッチ
１３２ｅのｐ−ｃｈＴＦＴに第３切換信号を出力するＯ
Ｒゲート１５７とから構成されている。ゲート１４０ｃ
は、デジタル入力Ｄ２を反転して出力するインバータ１
５８，１５９と、インバータ１５８の出力と第１切換信
号Ｐとを入力してスイッチ１３２ｆのｎ−ｃｈＴＦＴに
第３切換信号を出力するＮＯＲゲート１６０と、インバ
ータ１５９の出力と第１切換信号Ｐとを入力してスイッ
チ１３２ｆのｐ−ｃｈＴＦＴに第３切換信号を出力する
ＯＲゲート１６１とから構成されている。
【０１９９】また、本実施の形態では、第３切換信号生
成回路１３３Ａにより、後述するように通常動作期間Ｔ
１においては第５スイッチ１３２ｄ〜１３２ｆは、デジ
タル入力Ｄ０〜Ｄ２に応じて高電源ＶＨと低電源ＶＬの
いずれかに接続され、希望する駆動電圧が得られる。
成回路１３３Ａにより、後述するように通常動作期間Ｔ
１においては第５スイッチ１３２ｄ〜１３２ｆは、デジ
タル入力Ｄ０〜Ｄ２に応じて高電源ＶＨと低電源ＶＬの
いずれかに接続され、希望する駆動電圧が得られる。
【０２００】低電力期間Ｔ２においては、第１切換信号
Ｐがハイレベルであるため、ＮＯＲゲート１５２の出力
（第３切換信号に相当する）は、デジタル入力Ｄ０の論
理レベルにかかわらず、ローレベルとなる。また、同様
にして、ＯＲゲート１５３の出力（第３切換信号に相当
する）は、デジタル入力Ｄ１の論理レベルにかかわら
ず、ハイレベルとなる。よって、第５スイッチ１３２ｄ
は電源ＶＨ，ＶＬのいずれからも切断された状態とな
る。同様にして、ＮＯＲゲート１５６の出力（第３切換
信号に相当する）は、ローレベルに固定され、ＯＲゲー
ト１５７の出力（第３切換信号に相当する）は、ハイレ
ベルに固定され、よって第５スイッチ１３２ｅは電源Ｖ
Ｈ，ＶＬのいずれからも切断された状態となる。更に、
ＮＯＲゲート１６０の出力（第３切換信号に相当する）
は、ローレベルに固定され、ＯＲゲート１６１の出力
（第３切換信号に相当する）は、ハイレベルに固定さ
れ、よって第５スイッチ１３２ｆは電源ＶＨ，ＶＬのい
ずれからも切断された状態となる。このようにして、第
３切換信号生成回路１３３Ａにより、デジタル／アナロ
グ変換回路の抵抗素子に流れる電流を０にすることがで
き、消費電力を削減することができる。
Ｐがハイレベルであるため、ＮＯＲゲート１５２の出力
（第３切換信号に相当する）は、デジタル入力Ｄ０の論
理レベルにかかわらず、ローレベルとなる。また、同様
にして、ＯＲゲート１５３の出力（第３切換信号に相当
する）は、デジタル入力Ｄ１の論理レベルにかかわら
ず、ハイレベルとなる。よって、第５スイッチ１３２ｄ
は電源ＶＨ，ＶＬのいずれからも切断された状態とな
る。同様にして、ＮＯＲゲート１５６の出力（第３切換
信号に相当する）は、ローレベルに固定され、ＯＲゲー
ト１５７の出力（第３切換信号に相当する）は、ハイレ
ベルに固定され、よって第５スイッチ１３２ｅは電源Ｖ
Ｈ，ＶＬのいずれからも切断された状態となる。更に、
ＮＯＲゲート１６０の出力（第３切換信号に相当する）
は、ローレベルに固定され、ＯＲゲート１６１の出力
（第３切換信号に相当する）は、ハイレベルに固定さ
れ、よって第５スイッチ１３２ｆは電源ＶＨ，ＶＬのい
ずれからも切断された状態となる。このようにして、第
３切換信号生成回路１３３Ａにより、デジタル／アナロ
グ変換回路の抵抗素子に流れる電流を０にすることがで
き、消費電力を削減することができる。
【０２０１】このようなデジタル／アナログ変換回路の
低電力化について、図２１のタイミングチャートを用い
て説明する。通常動作期間Ｔ１では第１切換信号Ｐはロ
ーレベルで、第５スイッチ１３２ｄ〜１３２ｆは、入力
データＤ０〜Ｄ２に応じて制御され、抵抗素子網に流れ
る電流Ｉは入力データに応じて、０とＩ１との間の電流
値をとる。出力端子３００の電圧は入力データに応じて
ＶＨとＶＬとの間の値になる。低電力期間Ｔ２では第１
切換信号Ｐがハイレベルになり、第５スイッチ１３２ｄ
〜１３２ｆが、ＶＬ，ＶＨのどちらの電源からも切断さ
れるため、デジタル／アナログ変換回路には電源の供給
がなくなり、消費電流および消費電力は０になる。また
出力端子３００の電圧は不定となる。
低電力化について、図２１のタイミングチャートを用い
て説明する。通常動作期間Ｔ１では第１切換信号Ｐはロ
ーレベルで、第５スイッチ１３２ｄ〜１３２ｆは、入力
データＤ０〜Ｄ２に応じて制御され、抵抗素子網に流れ
る電流Ｉは入力データに応じて、０とＩ１との間の電流
値をとる。出力端子３００の電圧は入力データに応じて
ＶＨとＶＬとの間の値になる。低電力期間Ｔ２では第１
切換信号Ｐがハイレベルになり、第５スイッチ１３２ｄ
〜１３２ｆが、ＶＬ，ＶＨのどちらの電源からも切断さ
れるため、デジタル／アナログ変換回路には電源の供給
がなくなり、消費電流および消費電力は０になる。また
出力端子３００の電圧は不定となる。
【０２０２】一方、出力端子１１６は、出力スイッチ１
１９により切断されるため、出力端子１１６の電位は容
量性負荷１２０により保持される。
１９により切断されるため、出力端子１１６の電位は容
量性負荷１２０により保持される。
【０２０３】本実施の形態においても、容量性負荷１２
０の電位を確定するために必要な時間を除いて低電力期
間を継続することができる。
０の電位を確定するために必要な時間を除いて低電力期
間を継続することができる。
【０２０４】（実施の形態２−７）図２２は実施の形態
２−７のデジタル／アナログ変換回路の構成を示す回路
図であり、図２３はそのタイミングチャートである。こ
の実施の形態２−７は、実施の形態２−１に類似し、対
応する部分には同一の参照符号を付す。実施の形態２−
７では、デジタル／アナログ変換回路が２つのデジタル
／アナログ変換回路部から構成されている点が、実施の
形態２−１と異なる。以下、実施の形態２−７について
説明する。デジタル／アナログ変換回路は、電圧ポテン
ショメータ型デジタル／アナログ変換回路で構成される
第１のデジタル／アナログ変換回路部２０１と、Ｒ−２
Ｒラダー型デジタル／アナログ変換回路で構成される第
２のデジタル／アナログ変換回路部２０２とを有する。
第１のデジタル／アナログ変換回路部２０１は、デジタ
ル画像入力データの上位ビットＤ２，Ｄ３に応じて動作
するように構成されている。また、第２のデジタル／ア
ナログ変換回路部２０２は、第１のデジタル／アナログ
変換回路部２０１からの高電圧側出力が与えられる第１
接続端子２２０ａと、第１のデジタル／アナログ変換回
路部２０１からの低電圧側出力が与えられる第２接続端
子２２０ｂとを備え、この第１接続端子２２０ａと第２
接続端子２２０ｂ間の電圧を基準電圧とし、デジタル画
像入力データの下位ビットＤ０，Ｄ１に応じて動作する
ように構成されている。ここで、第１接続端子２２０ａ
の電圧を、参照符号ＶＨ２で示し、第２接続端子２２０
ｂの電圧を、参照符号ＶＬ２で示す。
２−７のデジタル／アナログ変換回路の構成を示す回路
図であり、図２３はそのタイミングチャートである。こ
の実施の形態２−７は、実施の形態２−１に類似し、対
応する部分には同一の参照符号を付す。実施の形態２−
７では、デジタル／アナログ変換回路が２つのデジタル
／アナログ変換回路部から構成されている点が、実施の
形態２−１と異なる。以下、実施の形態２−７について
説明する。デジタル／アナログ変換回路は、電圧ポテン
ショメータ型デジタル／アナログ変換回路で構成される
第１のデジタル／アナログ変換回路部２０１と、Ｒ−２
Ｒラダー型デジタル／アナログ変換回路で構成される第
２のデジタル／アナログ変換回路部２０２とを有する。
第１のデジタル／アナログ変換回路部２０１は、デジタ
ル画像入力データの上位ビットＤ２，Ｄ３に応じて動作
するように構成されている。また、第２のデジタル／ア
ナログ変換回路部２０２は、第１のデジタル／アナログ
変換回路部２０１からの高電圧側出力が与えられる第１
接続端子２２０ａと、第１のデジタル／アナログ変換回
路部２０１からの低電圧側出力が与えられる第２接続端
子２２０ｂとを備え、この第１接続端子２２０ａと第２
接続端子２２０ｂ間の電圧を基準電圧とし、デジタル画
像入力データの下位ビットＤ０，Ｄ１に応じて動作する
ように構成されている。ここで、第１接続端子２２０ａ
の電圧を、参照符号ＶＨ２で示し、第２接続端子２２０
ｂの電圧を、参照符号ＶＬ２で示す。
【０２０５】第１のデジタル／アナログ変換回路部２０
１は、抵抗素子Ｒ４〜Ｒ７と、第６スイッチＴｒＰと、
第７スイッチＴｒ４Ｈ〜Ｔｒ７Ｈと、第８スイッチＴｒ
４Ｌ〜Ｔｒ７Ｌと、上位ビットＤ２，Ｄ３をデコードし
てデコードされたデジタル信号により第７スイッチＴｒ
４Ｈ〜Ｔｒ７Ｈ及び第８スイッチＴｒ４Ｌ〜Ｔｒ７Ｌの
スイッチングを制御する選択回路２０３とを有する。前
記第６スイッチＴｒＰは、抵抗素子Ｒ７と電源端子１１
８ａ間に介在し、第１切換信号生成回路１０５からの第
１切換信号Ｐによって、通常動作期間Ｔ１中はＯＮ状態
とされ、低電力期間Ｔ２中はＯＦＦ状態とされる。ま
た、前記第７スイッチＴｒ４Ｈ〜Ｔｒ７Ｈは、抵抗素子
Ｒ４〜Ｒ７の各接続点と前記第１接続端子２２０ａとの
間に、それぞれ介在し、前記第８スイッチＴｒ４Ｌ〜Ｔ
ｒ７Ｌは、抵抗素子Ｒ４〜Ｒ７の各接続点と前記第２接
続端子２２０ｂとの間に、それぞれ介在している。前記
抵抗素子Ｒ０１の抵抗値はｒ１であり、抵抗素子Ｒ０
０，Ｒ０，Ｒ１の抵抗値は２ｒ１である。また、前記第
２のデジタル／アナログ変換回路部２０２は、抵抗素子
Ｒ０，Ｒ１，Ｒ００，Ｒ０１と、第１接続端子２２０ａ
との接続状態と第２接続端子２２０ｂとの接続状態の２
つの接続状態を下位ビットＤ０，Ｄ１により選択的に切
り換える第９スイッチ２０４，２０５とを有する。第９
スイッチ２０４は、ｐチャネルＴＦＴＴｒ０Ｌとｐチャ
ネルＴＦＴＴｒ０Ｈから構成され、第９スイッチ２０５
は、ｐチャネルＴＦＴＴｒ１ＬとｐチャネルＴＦＴＴｒ
１Ｈから構成されている。
１は、抵抗素子Ｒ４〜Ｒ７と、第６スイッチＴｒＰと、
第７スイッチＴｒ４Ｈ〜Ｔｒ７Ｈと、第８スイッチＴｒ
４Ｌ〜Ｔｒ７Ｌと、上位ビットＤ２，Ｄ３をデコードし
てデコードされたデジタル信号により第７スイッチＴｒ
４Ｈ〜Ｔｒ７Ｈ及び第８スイッチＴｒ４Ｌ〜Ｔｒ７Ｌの
スイッチングを制御する選択回路２０３とを有する。前
記第６スイッチＴｒＰは、抵抗素子Ｒ７と電源端子１１
８ａ間に介在し、第１切換信号生成回路１０５からの第
１切換信号Ｐによって、通常動作期間Ｔ１中はＯＮ状態
とされ、低電力期間Ｔ２中はＯＦＦ状態とされる。ま
た、前記第７スイッチＴｒ４Ｈ〜Ｔｒ７Ｈは、抵抗素子
Ｒ４〜Ｒ７の各接続点と前記第１接続端子２２０ａとの
間に、それぞれ介在し、前記第８スイッチＴｒ４Ｌ〜Ｔ
ｒ７Ｌは、抵抗素子Ｒ４〜Ｒ７の各接続点と前記第２接
続端子２２０ｂとの間に、それぞれ介在している。前記
抵抗素子Ｒ０１の抵抗値はｒ１であり、抵抗素子Ｒ０
０，Ｒ０，Ｒ１の抵抗値は２ｒ１である。また、前記第
２のデジタル／アナログ変換回路部２０２は、抵抗素子
Ｒ０，Ｒ１，Ｒ００，Ｒ０１と、第１接続端子２２０ａ
との接続状態と第２接続端子２２０ｂとの接続状態の２
つの接続状態を下位ビットＤ０，Ｄ１により選択的に切
り換える第９スイッチ２０４，２０５とを有する。第９
スイッチ２０４は、ｐチャネルＴＦＴＴｒ０Ｌとｐチャ
ネルＴＦＴＴｒ０Ｈから構成され、第９スイッチ２０５
は、ｐチャネルＴＦＴＴｒ１ＬとｐチャネルＴＦＴＴｒ
１Ｈから構成されている。
【０２０６】このような構成のデジタル／アナログ変換
回路における全ての抵抗素子で消費する電流Ｉは、第１
のデジタル／アナログ変換回路部２０１の抵抗素子Ｒ４
〜Ｒ７に流れる電流Ｉ１と、第２のデジタル／アナログ
変換回路部２０２の抵抗素子Ｒ０，Ｒ１，Ｒ００，Ｒ０
１に流れる電流Ｉ２との和になる。即ち、Ｉ＝Ｉ１＋Ｉ
２である。
回路における全ての抵抗素子で消費する電流Ｉは、第１
のデジタル／アナログ変換回路部２０１の抵抗素子Ｒ４
〜Ｒ７に流れる電流Ｉ１と、第２のデジタル／アナログ
変換回路部２０２の抵抗素子Ｒ０，Ｒ１，Ｒ００，Ｒ０
１に流れる電流Ｉ２との和になる。即ち、Ｉ＝Ｉ１＋Ｉ
２である。
【０２０７】ここで、Ｉ１は入力データＤ２，Ｄ３に無
関係に、Ｉ１＝（ＶＨ−ＶＬ）／（Ｒ７＋Ｒ６＋Ｒ５＋
Ｒ４）である。尚、便宜上、各抵抗素子Ｒ４〜Ｒ７の抵
抗値は、Ｒ４〜Ｒ７で示すことにする。一方、Ｉ２は、
表２に示すように入力データに応じて電流量が変わり、
最小は０であり、最大はＩ２ｍａｘ＝０．３１２５・
（ＶＨ２−ＶＬ２）ｍａｘ／ｒ１となる。
関係に、Ｉ１＝（ＶＨ−ＶＬ）／（Ｒ７＋Ｒ６＋Ｒ５＋
Ｒ４）である。尚、便宜上、各抵抗素子Ｒ４〜Ｒ７の抵
抗値は、Ｒ４〜Ｒ７で示すことにする。一方、Ｉ２は、
表２に示すように入力データに応じて電流量が変わり、
最小は０であり、最大はＩ２ｍａｘ＝０．３１２５・
（ＶＨ２−ＶＬ２）ｍａｘ／ｒ１となる。
【０２０８】
【表２】
【０２０９】次に、上記の回路の動作について説明す
る。デジタル／アナログ変換回路の通常動作期間Ｔ１で
は、第１切換信号Ｐは、ローレベルで第６スイッチＴｒ
ＰはＯＮ状態である。よって、電流Ｉは、Ｉ１とＩ０
（＝Ｉ１＋Ｉ２ｍａｘ）の間で、且つ入力データＤ０〜
Ｄ３の各ビットの論理値に対応した電流値に設定され、
出力端子３００の電位は、ＶＬとＶＨの範囲の入力デー
タＤ０〜Ｄ３に対応した値となる。
る。デジタル／アナログ変換回路の通常動作期間Ｔ１で
は、第１切換信号Ｐは、ローレベルで第６スイッチＴｒ
ＰはＯＮ状態である。よって、電流Ｉは、Ｉ１とＩ０
（＝Ｉ１＋Ｉ２ｍａｘ）の間で、且つ入力データＤ０〜
Ｄ３の各ビットの論理値に対応した電流値に設定され、
出力端子３００の電位は、ＶＬとＶＨの範囲の入力デー
タＤ０〜Ｄ３に対応した値となる。
【０２１０】低電力期間Ｔ２では、第１切換信号Ｐは、
ハイレベルに切り換わり、これにより、第６スイッチＴ
ｒＰはＯＦＦ状態となる。よって、電源ＶＨが切断さ
れ、電流Ｉは０となり、低電力期間Ｔ２において、消費
電力を低減することができる。尚、出力端子３００の電
位は、不定である。また、出力スイッチ１１９はＯＦＦ
となるため、容量性負荷１２０の電位に変動は生じな
い。
ハイレベルに切り換わり、これにより、第６スイッチＴ
ｒＰはＯＦＦ状態となる。よって、電源ＶＨが切断さ
れ、電流Ｉは０となり、低電力期間Ｔ２において、消費
電力を低減することができる。尚、出力端子３００の電
位は、不定である。また、出力スイッチ１１９はＯＦＦ
となるため、容量性負荷１２０の電位に変動は生じな
い。
【０２１１】このようにして、電圧ポテンショメータ型
で、且つ上位ビット対応の第１のデジタル／アナログ変
換回路部２０１の電源切断によって、低電力化を図るこ
とができる。
で、且つ上位ビット対応の第１のデジタル／アナログ変
換回路部２０１の電源切断によって、低電力化を図るこ
とができる。
【０２１２】（実施の形態２−８）図２４は実施の形態
２−８のデジタル／アナログ変換回路の構成を示す回路
図であり、図２５はそのタイミングチャートである。こ
の実施の形態２−８は実施の形態２−７に類似し、対応
する部分には同一の参照符号を付す。本実施の形態２−
８では、実施の形態２−７の第６スイッチＴｒＰに代え
て，第１高電圧電源ＶＨＨと，高電圧電源ＶＨＨよりも
電圧レベルが低い第２高電圧電源ＶＨＬの２つの電源の
いずれかを選択的に切り換える電源切り換え用第１０ス
イッチ２１０が設けられている。この第１０スイッチ２
１０は、ｎ−ｃｈＴＦＴとｐ−ｃｈＴＦＴとから構成さ
れており、ｎ−ｃｈＴＦＴ及びｐ−ｃｈＴＦＴのそれぞ
れのゲートに第１切換信号Ｐが与えられている。これに
より、第１切換信号Ｐがハイレベルのとき即ち低電力期
間Ｔ２では、第２高電圧電源ＶＨＬ側に切り換えられ、
第１切換信号Ｐがローレベルのとき即ち通常動作期間Ｔ
１では、第１高電圧電源ＶＨＨ側に切り換えられる。
２−８のデジタル／アナログ変換回路の構成を示す回路
図であり、図２５はそのタイミングチャートである。こ
の実施の形態２−８は実施の形態２−７に類似し、対応
する部分には同一の参照符号を付す。本実施の形態２−
８では、実施の形態２−７の第６スイッチＴｒＰに代え
て，第１高電圧電源ＶＨＨと，高電圧電源ＶＨＨよりも
電圧レベルが低い第２高電圧電源ＶＨＬの２つの電源の
いずれかを選択的に切り換える電源切り換え用第１０ス
イッチ２１０が設けられている。この第１０スイッチ２
１０は、ｎ−ｃｈＴＦＴとｐ−ｃｈＴＦＴとから構成さ
れており、ｎ−ｃｈＴＦＴ及びｐ−ｃｈＴＦＴのそれぞ
れのゲートに第１切換信号Ｐが与えられている。これに
より、第１切換信号Ｐがハイレベルのとき即ち低電力期
間Ｔ２では、第２高電圧電源ＶＨＬ側に切り換えられ、
第１切換信号Ｐがローレベルのとき即ち通常動作期間Ｔ
１では、第１高電圧電源ＶＨＨ側に切り換えられる。
【０２１３】上記構成のデジタル／アナログ変換回路の
動作について説明する。デジタル／アナログ変換回路に
おける全ての抵抗素子で消費する電流Ｉは、上位ビット
対応の第１のデジタル／アナログ変換回路部２０１の抵
抗素子に流れる電流Ｉ１と、下位ビット対応の第２のデ
ジタル／アナログ変換回路部２０２の抵抗素子に流れる
電流Ｉ２との和になる。即ち、Ｉ＝Ｉ１＋Ｉ２である。
ここで、通常動作期間Ｔ１では、電流Ｉ１は入力データ
に無関係に、Ｉ１＝（ＶＨＨ−ＶＬ）／（Ｒ７＋Ｒ６＋
Ｒ５＋Ｒ４）である。一方、電流Ｉ２は、上記表２に示
すように入力データに応じて電流量が変わり、最小は０
であり、最大はＩ２ｍａｘ＝０．３１２５・（ＶＨＨ−
ＶＬ２）ｍａｘ／ｒ１となる。但し、ｒ１は、抵抗素子
Ｒ０１の抵抗値である。よって、電流Ｉは、Ｉ１とＩ０
（＝Ｉ１＋Ｉ２ｍａｘ）の間で変化する。
動作について説明する。デジタル／アナログ変換回路に
おける全ての抵抗素子で消費する電流Ｉは、上位ビット
対応の第１のデジタル／アナログ変換回路部２０１の抵
抗素子に流れる電流Ｉ１と、下位ビット対応の第２のデ
ジタル／アナログ変換回路部２０２の抵抗素子に流れる
電流Ｉ２との和になる。即ち、Ｉ＝Ｉ１＋Ｉ２である。
ここで、通常動作期間Ｔ１では、電流Ｉ１は入力データ
に無関係に、Ｉ１＝（ＶＨＨ−ＶＬ）／（Ｒ７＋Ｒ６＋
Ｒ５＋Ｒ４）である。一方、電流Ｉ２は、上記表２に示
すように入力データに応じて電流量が変わり、最小は０
であり、最大はＩ２ｍａｘ＝０．３１２５・（ＶＨＨ−
ＶＬ２）ｍａｘ／ｒ１となる。但し、ｒ１は、抵抗素子
Ｒ０１の抵抗値である。よって、電流Ｉは、Ｉ１とＩ０
（＝Ｉ１＋Ｉ２ｍａｘ）の間で変化する。
【０２１４】低電力期間Ｔ２では、電源ＶＨＨがＶＨＬ
に切り換わるため、電流Ｉ１は、入力データに無関係
に、Ｉ１＝（ＶＨＬ−ＶＬ）／（Ｒ７＋Ｒ６＋Ｒ５＋Ｒ
４）となる。Ｉ２ｍａｘも（ＶＨ２−ＶＬ２）ｍａｘが
低くなるため、低くなる。ここで、Ｉ１Ｌ＝（ＶＨＬ−
ＶＬ）／（Ｒ７＋Ｒ６＋Ｒ５＋Ｒ４）とし、Ｉ０Ｌ＝Ｉ
１Ｌ＋Ｉ２ｍａｘとすると、電流Ｉは、Ｉ１ＬとＩ０Ｌ
の間で変化する。従って、低電力期間Ｔ２において、消
費電力を低減することができる。尚、出力端子３００の
電圧は、通常動作期間Ｔ１では、ＶＬとＶＨＨの間の電
位であるが、低電力期間Ｔ２では、ＶＬとＶＨＬの間の
電位に変化するため、負荷１２０の電位が変化しないよ
うに出力スイッチ１１９がＯＦＦとされ、ソースライン
を切断する。
に切り換わるため、電流Ｉ１は、入力データに無関係
に、Ｉ１＝（ＶＨＬ−ＶＬ）／（Ｒ７＋Ｒ６＋Ｒ５＋Ｒ
４）となる。Ｉ２ｍａｘも（ＶＨ２−ＶＬ２）ｍａｘが
低くなるため、低くなる。ここで、Ｉ１Ｌ＝（ＶＨＬ−
ＶＬ）／（Ｒ７＋Ｒ６＋Ｒ５＋Ｒ４）とし、Ｉ０Ｌ＝Ｉ
１Ｌ＋Ｉ２ｍａｘとすると、電流Ｉは、Ｉ１ＬとＩ０Ｌ
の間で変化する。従って、低電力期間Ｔ２において、消
費電力を低減することができる。尚、出力端子３００の
電圧は、通常動作期間Ｔ１では、ＶＬとＶＨＨの間の電
位であるが、低電力期間Ｔ２では、ＶＬとＶＨＬの間の
電位に変化するため、負荷１２０の電位が変化しないよ
うに出力スイッチ１１９がＯＦＦとされ、ソースライン
を切断する。
【０２１５】このようにして、電圧ポテンショメータ型
で、且つ上位ビット対応の第１のデジタル／アナログ変
換回路部２０１の電源切換えによって、低電力化を図る
ことができる。
で、且つ上位ビット対応の第１のデジタル／アナログ変
換回路部２０１の電源切換えによって、低電力化を図る
ことができる。
【０２１６】（実施の形態２−９）図２６は実施の形態
２−９のデジタル／アナログ変換回路の構成を示す回路
図であり、図２７はそのタイミングチャートである。こ
の実施の形態２−９は実施の形態２−８に類似し、対応
する部分には同一の参照符号を付す。本実施の形態２−
９では、実施の形態２−８の電源切り換え用スイッチ２
１０が省略されている。また、第２のデジタル／アナロ
グ変換回路部２０２には、第９スイッチ２０４，２０５
のスイッチング態様を制御する第４切換信号を生成し
て、この第４切換信号を第９スイッチ２０４，２０５に
出力する第４切換信号生成回路２１１が設けられてい
る。第４切換信号生成回路２１１は、ビットＤ０を入力
するインバータ２１３と、インバータ２１３の出力と第
１切換信号Ｐとを入力しｐ−ｃｈＴＦＴＴｒ０Ｌ，ｎ−
ｃｈＴＦＴＴｒ０Ｈに第４切換信号を出力するＮＯＲゲ
ート２１４と、ビットＤ１と第１切換信号Ｐとを入力し
ｐ−ｃｈＴＦＴＴｒ１Ｌ，ｎ−ｃｈＴＦＴＴｒ１Ｈに第
４切換信号を出力するＯＲゲート２１５とから構成され
ている。このような構成により、第４切換信号生成回路
２１１は、通常動作期間Ｔ１中は、下位ビットＤ０，Ｄ
１のデジタル画像入力データに対応した第４切換信号を
出力し、低電力期間Ｔ２中は下位ビットＤ０，Ｄ１のデ
ジタル画像データのうちの抵抗素子網に流れる電流の最
小電流値から２番目に少ない電流値となる入力データに
固定して、この固定された入力データを第４切換信号と
して出力することができる。
２−９のデジタル／アナログ変換回路の構成を示す回路
図であり、図２７はそのタイミングチャートである。こ
の実施の形態２−９は実施の形態２−８に類似し、対応
する部分には同一の参照符号を付す。本実施の形態２−
９では、実施の形態２−８の電源切り換え用スイッチ２
１０が省略されている。また、第２のデジタル／アナロ
グ変換回路部２０２には、第９スイッチ２０４，２０５
のスイッチング態様を制御する第４切換信号を生成し
て、この第４切換信号を第９スイッチ２０４，２０５に
出力する第４切換信号生成回路２１１が設けられてい
る。第４切換信号生成回路２１１は、ビットＤ０を入力
するインバータ２１３と、インバータ２１３の出力と第
１切換信号Ｐとを入力しｐ−ｃｈＴＦＴＴｒ０Ｌ，ｎ−
ｃｈＴＦＴＴｒ０Ｈに第４切換信号を出力するＮＯＲゲ
ート２１４と、ビットＤ１と第１切換信号Ｐとを入力し
ｐ−ｃｈＴＦＴＴｒ１Ｌ，ｎ−ｃｈＴＦＴＴｒ１Ｈに第
４切換信号を出力するＯＲゲート２１５とから構成され
ている。このような構成により、第４切換信号生成回路
２１１は、通常動作期間Ｔ１中は、下位ビットＤ０，Ｄ
１のデジタル画像入力データに対応した第４切換信号を
出力し、低電力期間Ｔ２中は下位ビットＤ０，Ｄ１のデ
ジタル画像データのうちの抵抗素子網に流れる電流の最
小電流値から２番目に少ない電流値となる入力データに
固定して、この固定された入力データを第４切換信号と
して出力することができる。
【０２１７】上記構成のデジタル／アナログ変換回路の
動作について説明する。デジタル／アナログ変換回路に
おける全ての抵抗素子で消費する電流Ｉは、第１のデジ
タル／アナログ変換回路部２０１の抵抗素子に流れる電
流Ｉ１と、第２のデジタル／アナログ変換回路部２０２
の抵抗素子に流れる電流Ｉ２との和になる。即ち、Ｉ＝
Ｉ１＋Ｉ２である。
動作について説明する。デジタル／アナログ変換回路に
おける全ての抵抗素子で消費する電流Ｉは、第１のデジ
タル／アナログ変換回路部２０１の抵抗素子に流れる電
流Ｉ１と、第２のデジタル／アナログ変換回路部２０２
の抵抗素子に流れる電流Ｉ２との和になる。即ち、Ｉ＝
Ｉ１＋Ｉ２である。
【０２１８】ここで、Ｉ１は入力データに無関係に、Ｉ
１＝（ＶＨ−ＶＬ）／（Ｒ７＋Ｒ６＋Ｒ５＋Ｒ４）であ
る。一方、Ｉ２は、表２に示すように入力データに応じ
て電流量が変わり、最小は０であり、最大はＩ２ｍａｘ
＝０．３１２５・（ＶＨ２−ＶＬ２）ｍａｘ／ｒ１とな
る。通常動作期間Ｔ１では、電流Ｉは、Ｉ１とＩ０（＝
Ｉ１＋Ｉ２ｍａｘ）の間で変化する。尚、端子３００の
電位は、ＶＬとＶＨの範囲内にある。低電力期間Ｔ２で
は、データＤ０を「０」にマスクし、データＤ１を
「１」にマスクし、これにより、電流Ｉ２は、Ｉ２＝
０．２５・（ＶＨ２−ＶＬ２）／ｒ１となる。当然、デ
ータＤ０，Ｄ１ともに「０」の場合の方が、Ｉ２は小さ
くできるが、Ｒ−２Ｒラダー型では、Ｄ１のみ「１」の
場合がその次に電流が少なくなり、このようにすること
により、回路内の各接点に電位を与えておき、通常動作
期間Ｔ１への移行時に出力電圧の確定を早くすることが
できる。尚、低電力期間Ｔ２では、出力スイッチ１１９
がＯＦＦとなるため、容量性負荷１２０の電位は変化し
ない。
１＝（ＶＨ−ＶＬ）／（Ｒ７＋Ｒ６＋Ｒ５＋Ｒ４）であ
る。一方、Ｉ２は、表２に示すように入力データに応じ
て電流量が変わり、最小は０であり、最大はＩ２ｍａｘ
＝０．３１２５・（ＶＨ２−ＶＬ２）ｍａｘ／ｒ１とな
る。通常動作期間Ｔ１では、電流Ｉは、Ｉ１とＩ０（＝
Ｉ１＋Ｉ２ｍａｘ）の間で変化する。尚、端子３００の
電位は、ＶＬとＶＨの範囲内にある。低電力期間Ｔ２で
は、データＤ０を「０」にマスクし、データＤ１を
「１」にマスクし、これにより、電流Ｉ２は、Ｉ２＝
０．２５・（ＶＨ２−ＶＬ２）／ｒ１となる。当然、デ
ータＤ０，Ｄ１ともに「０」の場合の方が、Ｉ２は小さ
くできるが、Ｒ−２Ｒラダー型では、Ｄ１のみ「１」の
場合がその次に電流が少なくなり、このようにすること
により、回路内の各接点に電位を与えておき、通常動作
期間Ｔ１への移行時に出力電圧の確定を早くすることが
できる。尚、低電力期間Ｔ２では、出力スイッチ１１９
がＯＦＦとなるため、容量性負荷１２０の電位は変化し
ない。
【０２１９】このようにして、Ｒ−２Ｒラダー型で、且
つ下位ビット対応の第２のデジタル／アナログ変換回路
部の入力データ切換えによって、低電力化を図ることが
できる。
つ下位ビット対応の第２のデジタル／アナログ変換回路
部の入力データ切換えによって、低電力化を図ることが
できる。
【０２２０】（実施の形態２−１０）図２８は実施の形
態２−１０のデジタル／アナログ変換回路の構成を示す
回路図であり、図２９はそのタイミングチャートであ
る。この実施の形態２−１０は実施の形態２−７に類似
し、対応する部分には同一の参照符号を付す。本実施の
形態２−１０では、実施の形態２−７の第６スイッチＴ
ｒｐが省略されている。一方、第１接続端子２２０ａと
第２のデジタル／アナログ変換回路部２０２の入力側と
の間に、第１１スイッチＴｒＰＨが設けられ，第２接続
端子２２０ｂと第２のデジタル／アナログ変換回路部２
０２の入力側との間に、第１２スイッチＴｒＰＬが設け
られている。この第１１スイッチＴｒＰＨ及び第１２ス
イッチＴｒＰＬは、第１切換信号ＰによりＯＮ／ＯＦＦ
制御される。
態２−１０のデジタル／アナログ変換回路の構成を示す
回路図であり、図２９はそのタイミングチャートであ
る。この実施の形態２−１０は実施の形態２−７に類似
し、対応する部分には同一の参照符号を付す。本実施の
形態２−１０では、実施の形態２−７の第６スイッチＴ
ｒｐが省略されている。一方、第１接続端子２２０ａと
第２のデジタル／アナログ変換回路部２０２の入力側と
の間に、第１１スイッチＴｒＰＨが設けられ，第２接続
端子２２０ｂと第２のデジタル／アナログ変換回路部２
０２の入力側との間に、第１２スイッチＴｒＰＬが設け
られている。この第１１スイッチＴｒＰＨ及び第１２ス
イッチＴｒＰＬは、第１切換信号ＰによりＯＮ／ＯＦＦ
制御される。
【０２２１】上記構成のデジタル／アナログ変換回路の
動作について説明する。デジタル／アナログ変換回路に
おける全ての抵抗素子で消費する電流Ｉは、上位ビット
対応の第１のデジタル／アナログ変換回路部２０１の抵
抗素子に流れる電流Ｉ１と、下位ビット対応の第２のデ
ジタル／アナログ変換回路部２０２の抵抗素子に流れる
電流Ｉ２との和になる。即ち、Ｉ＝Ｉ１＋Ｉ２である。
動作について説明する。デジタル／アナログ変換回路に
おける全ての抵抗素子で消費する電流Ｉは、上位ビット
対応の第１のデジタル／アナログ変換回路部２０１の抵
抗素子に流れる電流Ｉ１と、下位ビット対応の第２のデ
ジタル／アナログ変換回路部２０２の抵抗素子に流れる
電流Ｉ２との和になる。即ち、Ｉ＝Ｉ１＋Ｉ２である。
【０２２２】ここで、Ｉ１は入力データに無関係に、Ｉ
１＝（ＶＨ−ＶＬ）／（Ｒ７＋Ｒ６＋Ｒ５＋Ｒ４）であ
る。一方、Ｉ２は、表２に示すように入力データに応じ
て電流量が変わり、最小は０であり、２ビットの場合
は、最大はＩ２ｍａｘ＝０．３１２５・（ＶＨ２−ＶＬ
２）ｍａｘ／ｒ１となる。
１＝（ＶＨ−ＶＬ）／（Ｒ７＋Ｒ６＋Ｒ５＋Ｒ４）であ
る。一方、Ｉ２は、表２に示すように入力データに応じ
て電流量が変わり、最小は０であり、２ビットの場合
は、最大はＩ２ｍａｘ＝０．３１２５・（ＶＨ２−ＶＬ
２）ｍａｘ／ｒ１となる。
【０２２３】通常動作期間Ｔ１では、電流Ｉは、Ｉ１と
Ｉ０（＝Ｉ１＋Ｉ２ｍａｘ）の間で変化する。低電力期
間Ｔ２では、第１１スイッチＴｒＰＨ及び第１２スイッ
チＴｒＰＬはＯＦＦになり、これにより電流Ｉ２＝０と
なるため、電流ＩはＩ＝Ｉ１になる。尚、出力端子３０
０の電位は、通常動作期間Ｔ１ではＶＬとＶＨの範囲内
であり、低電力期間Ｔ２では不定となる。また、低電力
期間Ｔ２では、出力スイッチ１１９がＯＦＦとなるた
め、容量性負荷１２０の電位は変わらない。このように
して、Ｒ−２Ｒラダー型で、且つ下位ビット対応の第２
のデジタル／アナログ変換回路部の電源切断によって、
低電力化を図ることができる。
Ｉ０（＝Ｉ１＋Ｉ２ｍａｘ）の間で変化する。低電力期
間Ｔ２では、第１１スイッチＴｒＰＨ及び第１２スイッ
チＴｒＰＬはＯＦＦになり、これにより電流Ｉ２＝０と
なるため、電流ＩはＩ＝Ｉ１になる。尚、出力端子３０
０の電位は、通常動作期間Ｔ１ではＶＬとＶＨの範囲内
であり、低電力期間Ｔ２では不定となる。また、低電力
期間Ｔ２では、出力スイッチ１１９がＯＦＦとなるた
め、容量性負荷１２０の電位は変わらない。このように
して、Ｒ−２Ｒラダー型で、且つ下位ビット対応の第２
のデジタル／アナログ変換回路部の電源切断によって、
低電力化を図ることができる。
【０２２４】（実施の形態２−１１）図３０は実施の形
態２−１１のデジタル／アナログ変換回路の構成を示す
回路図であり、図３１はそのタイミングチャートであ
る。この実施の形態２−１１は実施の形態２−９に類似
し、対応する部分には同一の参照符号を付す。本実施の
形態２−１１では、実施の形態２−９の高電源ＶＨに代
えて、第１高電圧電源ＶＨＨと第１高電圧電源ＶＨＨよ
りも電圧レベルの低い第２高電圧電源ＶＨＬの２つの高
電源が用いられ、また電源ＶＨＨとＶＨＬの切り換え用
第１０スイッチ２１０が設けられている。
態２−１１のデジタル／アナログ変換回路の構成を示す
回路図であり、図３１はそのタイミングチャートであ
る。この実施の形態２−１１は実施の形態２−９に類似
し、対応する部分には同一の参照符号を付す。本実施の
形態２−１１では、実施の形態２−９の高電源ＶＨに代
えて、第１高電圧電源ＶＨＨと第１高電圧電源ＶＨＨよ
りも電圧レベルの低い第２高電圧電源ＶＨＬの２つの高
電源が用いられ、また電源ＶＨＨとＶＨＬの切り換え用
第１０スイッチ２１０が設けられている。
【０２２５】上記構成のデジタル／アナログ変換回路の
動作について説明する。駆動回路における全ての抵抗素
子で消費する電流Ｉは、上位ビット対応の第１のデジタ
ル／アナログ変換回路部部２０１の抵抗素子に流れる電
流Ｉ１と、下位ビット対応の第２のデジタル／アナログ
変換回路部２０２の抵抗素子に流れる電流Ｉ２との和に
なる。即ち、Ｉ＝Ｉ１＋Ｉ２である。
動作について説明する。駆動回路における全ての抵抗素
子で消費する電流Ｉは、上位ビット対応の第１のデジタ
ル／アナログ変換回路部部２０１の抵抗素子に流れる電
流Ｉ１と、下位ビット対応の第２のデジタル／アナログ
変換回路部２０２の抵抗素子に流れる電流Ｉ２との和に
なる。即ち、Ｉ＝Ｉ１＋Ｉ２である。
【０２２６】ここで、通常動作期間Ｔ１では、Ｉ１は入
力データに無関係に、Ｉ１＝（ＶＨＨ−ＶＬ）／（Ｒ７
＋Ｒ６＋Ｒ５＋Ｒ４）である。一方、Ｉ２は、表２に示
すように入力データに応じて電流量が変わり、最小は０
であり、２ビットの場合は、最大はＩ２ｍａｘ＝０．３
１２５・（ＶＨ２−ＶＬ２）ｍａｘ／ｒ１となる。よっ
て、電流Ｉは、Ｉ１とＩ０（＝Ｉ１＋Ｉ２ｍａｘ）の間
で変化する。低電力期間Ｔ２では、電源ＶＨＨがＶＨＬ
に切り換わるため、電流Ｉ１は、Ｉ１＝（ＶＨＬ−Ｖ
Ｌ）／（Ｒ７＋Ｒ６＋Ｒ５＋Ｒ４）となる。更に、低電
力期間Ｔ２には、データＤ０を「０」にマスクし、デー
タＤ１を「１」にマスクし、これにより、電流Ｉ２は、
Ｉ２＝０．２５・（ＶＨ２−ＶＬ２）／ｒ１となり、電
流Ｉは通常動作期間Ｔ１よりも小さくなる。データをど
のようにマスクするかについては、上記実施の形態２−
７と同様に論理で選択できる。尚、低電力期間Ｔ２で
は、出力スイッチ１１９がＯＦＦとなるため、容量性負
荷１２０の電位は変化しない。
力データに無関係に、Ｉ１＝（ＶＨＨ−ＶＬ）／（Ｒ７
＋Ｒ６＋Ｒ５＋Ｒ４）である。一方、Ｉ２は、表２に示
すように入力データに応じて電流量が変わり、最小は０
であり、２ビットの場合は、最大はＩ２ｍａｘ＝０．３
１２５・（ＶＨ２−ＶＬ２）ｍａｘ／ｒ１となる。よっ
て、電流Ｉは、Ｉ１とＩ０（＝Ｉ１＋Ｉ２ｍａｘ）の間
で変化する。低電力期間Ｔ２では、電源ＶＨＨがＶＨＬ
に切り換わるため、電流Ｉ１は、Ｉ１＝（ＶＨＬ−Ｖ
Ｌ）／（Ｒ７＋Ｒ６＋Ｒ５＋Ｒ４）となる。更に、低電
力期間Ｔ２には、データＤ０を「０」にマスクし、デー
タＤ１を「１」にマスクし、これにより、電流Ｉ２は、
Ｉ２＝０．２５・（ＶＨ２−ＶＬ２）／ｒ１となり、電
流Ｉは通常動作期間Ｔ１よりも小さくなる。データをど
のようにマスクするかについては、上記実施の形態２−
７と同様に論理で選択できる。尚、低電力期間Ｔ２で
は、出力スイッチ１１９がＯＦＦとなるため、容量性負
荷１２０の電位は変化しない。
【０２２７】このようにして、電圧ポテンショメータ型
で且つ上位ビット対応の第１のデジタル／アナログ変換
回路部の電源切換え、及びＲ−２Ｒラダー型で且つ下位
ビット対応の第２のデジタル／アナログ変換回路部の入
力データ切換えによって、低電力化を図ることができ
る。
で且つ上位ビット対応の第１のデジタル／アナログ変換
回路部の電源切換え、及びＲ−２Ｒラダー型で且つ下位
ビット対応の第２のデジタル／アナログ変換回路部の入
力データ切換えによって、低電力化を図ることができ
る。
【０２２８】（実施の形態２−１２）図３２は実施の形
態２−１２のデジタル／アナログ変換回路の構成を示す
回路図であり、図３３はそのタイミングチャートであ
る。この実施の形態２−１２は実施の形態２−８に類似
し、対応する部分には同一の参照符号を付す。本実施の
形態２−１２では、第１１接続端子２２０ａと第１２接
続端子２２０ｂが設けられている点が、実施の形態２−
８と異なる。
態２−１２のデジタル／アナログ変換回路の構成を示す
回路図であり、図３３はそのタイミングチャートであ
る。この実施の形態２−１２は実施の形態２−８に類似
し、対応する部分には同一の参照符号を付す。本実施の
形態２−１２では、第１１接続端子２２０ａと第１２接
続端子２２０ｂが設けられている点が、実施の形態２−
８と異なる。
【０２２９】上記構成のデジタル／アナログ変換回路の
動作について説明する。デジタル／アナログ変換回路に
おける全ての抵抗素子で消費する電流Ｉは、上位ビット
対応の第１のデジタル／アナログ変換回路部２０１の抵
抗素子に流れる電流Ｉ１と、下位ビット対応の第２のデ
ジタル／アナログ変換回路２０２の抵抗素子に流れる電
流Ｉ２との和になる。即ち、Ｉ＝Ｉ１＋Ｉ２である。
動作について説明する。デジタル／アナログ変換回路に
おける全ての抵抗素子で消費する電流Ｉは、上位ビット
対応の第１のデジタル／アナログ変換回路部２０１の抵
抗素子に流れる電流Ｉ１と、下位ビット対応の第２のデ
ジタル／アナログ変換回路２０２の抵抗素子に流れる電
流Ｉ２との和になる。即ち、Ｉ＝Ｉ１＋Ｉ２である。
【０２３０】ここで、通常動作期間Ｔ１では、Ｉ１は入
力データに無関係に、Ｉ１＝（ＶＨＨ−ＶＬ）／（Ｒ７
＋Ｒ６＋Ｒ５＋Ｒ４）である。一方、Ｉ２は、表２に示
すように入力データに応じて電流量が変わり、最小は０
であり、最大はＩ２ｍａｘ＝０．３１２５・（ＶＨ２−
ＶＬ２）ｍａｘ／ｒ１となる。よって、電流Ｉは、Ｉ１
とＩ０（＝Ｉ１＋Ｉ２ｍａｘ）の間で変化する。低電力
期間Ｔ２では、電源ＶＨＨがＶＨＬに切り換わるため、
電流Ｉ１は、Ｉ１＝（ＶＨＬ−ＶＬ）／（Ｒ７＋Ｒ６＋
Ｒ５＋Ｒ４）となる。更に、スイッチＴｒＰＨ，ＴｒＰ
ＬがＯＦＦとなり、電流Ｉ２は、０となる。尚、端子３
００の電位は通常動作期間Ｔ１ではＶＬとＶＨの範囲内
であり、低電力期間Ｔ２では不定となる。また、低電力
期間Ｔ２では、出力スイッチ１１９がＯＦＦとなるた
め、容量性負荷１２０の電位は変わらない。
力データに無関係に、Ｉ１＝（ＶＨＨ−ＶＬ）／（Ｒ７
＋Ｒ６＋Ｒ５＋Ｒ４）である。一方、Ｉ２は、表２に示
すように入力データに応じて電流量が変わり、最小は０
であり、最大はＩ２ｍａｘ＝０．３１２５・（ＶＨ２−
ＶＬ２）ｍａｘ／ｒ１となる。よって、電流Ｉは、Ｉ１
とＩ０（＝Ｉ１＋Ｉ２ｍａｘ）の間で変化する。低電力
期間Ｔ２では、電源ＶＨＨがＶＨＬに切り換わるため、
電流Ｉ１は、Ｉ１＝（ＶＨＬ−ＶＬ）／（Ｒ７＋Ｒ６＋
Ｒ５＋Ｒ４）となる。更に、スイッチＴｒＰＨ，ＴｒＰ
ＬがＯＦＦとなり、電流Ｉ２は、０となる。尚、端子３
００の電位は通常動作期間Ｔ１ではＶＬとＶＨの範囲内
であり、低電力期間Ｔ２では不定となる。また、低電力
期間Ｔ２では、出力スイッチ１１９がＯＦＦとなるた
め、容量性負荷１２０の電位は変わらない。
【０２３１】このようにして、電圧ポテンショメータ型
で且つ上位ビット対応の第１のデジタル／アナログ変換
回路部の電源切換え、及びＲ−２Ｒラダー型で且つ下位
ビット対応の第２のデジタル／アナログ変換回路部の電
源切断によって、低電力化を図ることができる。
で且つ上位ビット対応の第１のデジタル／アナログ変換
回路部の電源切換え、及びＲ−２Ｒラダー型で且つ下位
ビット対応の第２のデジタル／アナログ変換回路部の電
源切断によって、低電力化を図ることができる。
【０２３２】（実施の形態２−１３）図３４は実施の形
態２−１３のアクティブマトリクス液晶パネルのアレイ
の一部と駆動回路の一部の構成図であり、図３５はその
タイミングチャートである。図３４において、アレイの
ソースラインＳＬには１本につき１個のデジタル／アナ
ログ変換回路が接続され、各デジタル／アナログ変換回
路には電源端子１１８ａ，１１８ｂが接続されている。
このデジタル／アナログ変換回路は、実施の形態２−５
で説明したデジタル／アナログ変換回路に類似したデジ
タル／アナログ変換回路が使用される。具体的には、第
１切換信号生成回路１０５に代えて、水平同期信号を入
力し、ソースラインに画像データを書き込むのに先立っ
て行われるプリチャージのためのプリチャージ期間モー
ドと、プリチャージ期間以外の残余の期間モードのいず
れかのモードに切り換える第５切換信号を生成する第５
切換信号生成回路が設けられる。また、前記第４スイッ
チ群のスイッチング態様を制御する第２切換信号生成回
路に代えて、第６切換信号生成回路が設けられる。第６
切換信号生成回路は、前記第４スイッチ群のスイッチン
グ態様を制御する第６切換信号を生成して、この第６切
換信号を第４スイッチ群に出力する第６切換信号生成回
路である。第６切換信号生成回路は、デジタル画像デー
タと前記第５切換信号生成回路からの第５切換信号とを
入力し、前記プリチャージ期間以外の残余の期間中は、
デジタル画像入力データに対応した第６切換信号を出力
し、前記プリチャージ期間中はデジタル画像データのう
ち少なくとも前記抵抗素子網に流れる電流の最小電流値
と最大電流値のうちの中間の電流値以下となる入力デー
タのいずれかの入力データに固定して、この固定された
入力データを第６切換信号として出力する機能を果た
す。よって、低電力期間Ｔ２中は第５切換信号によるマ
スクデータで決まる電圧Ｖ２を出力する。尚、出力スイ
ッチ１１９は省略されている。従って、低電力期間Ｔ２
では、電圧Ｖ２がプリチャージ電圧として、ソースライ
ンＳＬに書き込まれる。
態２−１３のアクティブマトリクス液晶パネルのアレイ
の一部と駆動回路の一部の構成図であり、図３５はその
タイミングチャートである。図３４において、アレイの
ソースラインＳＬには１本につき１個のデジタル／アナ
ログ変換回路が接続され、各デジタル／アナログ変換回
路には電源端子１１８ａ，１１８ｂが接続されている。
このデジタル／アナログ変換回路は、実施の形態２−５
で説明したデジタル／アナログ変換回路に類似したデジ
タル／アナログ変換回路が使用される。具体的には、第
１切換信号生成回路１０５に代えて、水平同期信号を入
力し、ソースラインに画像データを書き込むのに先立っ
て行われるプリチャージのためのプリチャージ期間モー
ドと、プリチャージ期間以外の残余の期間モードのいず
れかのモードに切り換える第５切換信号を生成する第５
切換信号生成回路が設けられる。また、前記第４スイッ
チ群のスイッチング態様を制御する第２切換信号生成回
路に代えて、第６切換信号生成回路が設けられる。第６
切換信号生成回路は、前記第４スイッチ群のスイッチン
グ態様を制御する第６切換信号を生成して、この第６切
換信号を第４スイッチ群に出力する第６切換信号生成回
路である。第６切換信号生成回路は、デジタル画像デー
タと前記第５切換信号生成回路からの第５切換信号とを
入力し、前記プリチャージ期間以外の残余の期間中は、
デジタル画像入力データに対応した第６切換信号を出力
し、前記プリチャージ期間中はデジタル画像データのう
ち少なくとも前記抵抗素子網に流れる電流の最小電流値
と最大電流値のうちの中間の電流値以下となる入力デー
タのいずれかの入力データに固定して、この固定された
入力データを第６切換信号として出力する機能を果た
す。よって、低電力期間Ｔ２中は第５切換信号によるマ
スクデータで決まる電圧Ｖ２を出力する。尚、出力スイ
ッチ１１９は省略されている。従って、低電力期間Ｔ２
では、電圧Ｖ２がプリチャージ電圧として、ソースライ
ンＳＬに書き込まれる。
【０２３３】このようなアクティブマトリックス液晶パ
ネルでは、液晶素子に交流電圧を印加するために一定周
期でソースラインの電圧の極性を反転する必要がある。
このソースライン電圧の極性反転に要する時間は、ソー
スラインが持つ容量や抵抗によって決まるが、大画面
化、高精細化により長くなる傾向がある。ソースライン
電圧の極性反転を画像データ書き込み時に同時に行おう
とすると、ソースラインの容量や抵抗が増えて極性反転
時間が長くなった場合に画像データの書き込み不足が発
生する。
ネルでは、液晶素子に交流電圧を印加するために一定周
期でソースラインの電圧の極性を反転する必要がある。
このソースライン電圧の極性反転に要する時間は、ソー
スラインが持つ容量や抵抗によって決まるが、大画面
化、高精細化により長くなる傾向がある。ソースライン
電圧の極性反転を画像データ書き込み時に同時に行おう
とすると、ソースラインの容量や抵抗が増えて極性反転
時間が長くなった場合に画像データの書き込み不足が発
生する。
【０２３４】そこで、液晶素子を駆動する画素スイッチ
トランジスタのゲートがオフしている期間、一般的には
水平同期のブランキング期間を利用して画像データの書
き込みの前にソースラインの極性反転を予め行う。この
ような動作をプリチャージという。このプリチャージ期
間には反転した極性の任意の電圧を意図的にソースライ
ンに書き込むが、この期間にデジタル／アナログ変換回
路の第５切換信号をハイレベルにし、デジタル／アナロ
グ変換回路の低電力期間とすることによりプリチャージ
の電圧としてＶ２を用いることができ、画質の向上と消
費電力の削減を同時に行うことが可能になる。
トランジスタのゲートがオフしている期間、一般的には
水平同期のブランキング期間を利用して画像データの書
き込みの前にソースラインの極性反転を予め行う。この
ような動作をプリチャージという。このプリチャージ期
間には反転した極性の任意の電圧を意図的にソースライ
ンに書き込むが、この期間にデジタル／アナログ変換回
路の第５切換信号をハイレベルにし、デジタル／アナロ
グ変換回路の低電力期間とすることによりプリチャージ
の電圧としてＶ２を用いることができ、画質の向上と消
費電力の削減を同時に行うことが可能になる。
【０２３５】上記例では、実施の形態２−５のデジタル
／アナログ変換回路に適用したけれども、本実施の形態
は、これに限定されるものではなく、その他の実施の形
態のデジタル／アナログ変換回路にも好適に適用するこ
とができる。
／アナログ変換回路に適用したけれども、本実施の形態
は、これに限定されるものではなく、その他の実施の形
態のデジタル／アナログ変換回路にも好適に適用するこ
とができる。
【０２３６】（実施の形態２−１４）図３６は実施の形
態２−１４に係る駆動回路の構成図である。実施の形態
２−１４は、実施の形態２−１に類似し対応する部分に
は同一の参照符号を付す。この実施の形態２−１４は、
実施の形態２−１の第１切換信号生成回路１０５に代え
て、第１切換信号生成回路１０５Ａが用いられている。
この第１切換信号生成回路１０５Ａは、図３７に示すよ
うに、水平同期信号を入力し予め定めた遅延時間だけ水
平同期信号を遅延させる遅延回路３１５と、遅延回路３
１５の出力と水平同期信号とのＡＮＤ条件をとり第１切
換信号Ｐとして出力するＡＮＤゲート３１６とから構成
される。この遅延回路３１５は、アレイ基板上の不純物
を含む半導体層で形成した抵抗素子３１７とアレイ基板
上の絶縁膜を用いて形成した容量素子３１８とから構成
される積分回路３１９と、アレイ基板上のＴＦＴで構成
したインバータ３２０ａ、３２０ｂから構成される。
尚、前記ＡＮＤゲート３１６は、アレイ基板上のＴＦＴ
で構成されたものである。
態２−１４に係る駆動回路の構成図である。実施の形態
２−１４は、実施の形態２−１に類似し対応する部分に
は同一の参照符号を付す。この実施の形態２−１４は、
実施の形態２−１の第１切換信号生成回路１０５に代え
て、第１切換信号生成回路１０５Ａが用いられている。
この第１切換信号生成回路１０５Ａは、図３７に示すよ
うに、水平同期信号を入力し予め定めた遅延時間だけ水
平同期信号を遅延させる遅延回路３１５と、遅延回路３
１５の出力と水平同期信号とのＡＮＤ条件をとり第１切
換信号Ｐとして出力するＡＮＤゲート３１６とから構成
される。この遅延回路３１５は、アレイ基板上の不純物
を含む半導体層で形成した抵抗素子３１７とアレイ基板
上の絶縁膜を用いて形成した容量素子３１８とから構成
される積分回路３１９と、アレイ基板上のＴＦＴで構成
したインバータ３２０ａ、３２０ｂから構成される。
尚、前記ＡＮＤゲート３１６は、アレイ基板上のＴＦＴ
で構成されたものである。
【０２３７】このような構成の第１切換信号生成回路１
０５Ａにおける入力信号の動きを図３８のタイミングチ
ャートを用いて説明する。入力端子３２１に入力する水
平同期信号がハイレベルに変化すると、抵抗素子３１７
と容量素子３１８で構成する積分回路３１９の出力レベ
ルは、抵抗素子３１７と容量素子３１８により定まる時
定数に応じて上昇していく。そして、積分回路３１９の
出力レベルがインバータ３２０ａのしきい値電圧に達す
ると、インバータ３２０ａの出力は、ハイレベルからロ
ーレベルに変化する。これにより、インバータ３２０ｂ
の出力は、ローレベルからハイレベルに変化する。そし
て、水平同期信号がローレベルに変化すると、積分回路
３１９の出力レベルは、抵抗素子３１７と容量素子３１
８により定まる時定数に応じて下降していく。そして、
積分回路３１９の出力レベルがインバータ３２０ａのし
きい値電圧に達すると、インバータ３２０ａの出力は、
ローレベルからハイレベルに変化し、インバータ３２０
ｂの出力は、ハイレベルからローレベルに変化する。従
って、図３８に示すように、インバータ３２０ｂの出力
は、水平同期信号を、積分回路３１９の時定数に応じて
定まる時間ＴＤだけ遅延したものとなる。そして、水平
同期信号が遅延したインバータ３２０ｂの出力と、水平
同期信号とのＡＮＤがとられた信号が、第１切換信号と
して、ＡＮＤゲート３１６から出力される。
０５Ａにおける入力信号の動きを図３８のタイミングチ
ャートを用いて説明する。入力端子３２１に入力する水
平同期信号がハイレベルに変化すると、抵抗素子３１７
と容量素子３１８で構成する積分回路３１９の出力レベ
ルは、抵抗素子３１７と容量素子３１８により定まる時
定数に応じて上昇していく。そして、積分回路３１９の
出力レベルがインバータ３２０ａのしきい値電圧に達す
ると、インバータ３２０ａの出力は、ハイレベルからロ
ーレベルに変化する。これにより、インバータ３２０ｂ
の出力は、ローレベルからハイレベルに変化する。そし
て、水平同期信号がローレベルに変化すると、積分回路
３１９の出力レベルは、抵抗素子３１７と容量素子３１
８により定まる時定数に応じて下降していく。そして、
積分回路３１９の出力レベルがインバータ３２０ａのし
きい値電圧に達すると、インバータ３２０ａの出力は、
ローレベルからハイレベルに変化し、インバータ３２０
ｂの出力は、ハイレベルからローレベルに変化する。従
って、図３８に示すように、インバータ３２０ｂの出力
は、水平同期信号を、積分回路３１９の時定数に応じて
定まる時間ＴＤだけ遅延したものとなる。そして、水平
同期信号が遅延したインバータ３２０ｂの出力と、水平
同期信号とのＡＮＤがとられた信号が、第１切換信号と
して、ＡＮＤゲート３１６から出力される。
【０２３８】ここで遅延時間ＴＤは、積分回路３１９、
インバータ３２０ａ、３２０ｂそれぞれの遅延時間の合
計であるが、インバータ３２０ａ、３２０ｂによる遅延
時間は、積分回路３１９の遅延時間に対して極めて小さ
いため無視することができる。従って、積分回路３１９
の遅延時間のみを考慮すればよい。そこで、積分回路３
１９による遅延が支配的になるようにする。具体的に
は、容量素子３１８の容量値Ｃは、抵抗素子３１７の抵
抗値Ｒに対して極めて小さくなるように設定する。従っ
て、積分回路３１９の時定数は抵抗素子３１７の抵抗値
Ｒにより決定されるものと考えられ、遅延時間は抵抗素
子３１７の抵抗値Ｒにより決定することができる。よっ
て、抵抗素子３１７の抵抗値が大きければ、第１切換信
号Ｐは図３８の実線で示す波形となり、水平同期信号の
遅延時間は参照符号ＴＤＲＨに示すように長くなる。抵
抗値３１７の抵抗値が小さければ、第１切換信号Ｐは図
３８の破線で示す波形となり、水平同期信号の遅延時間
は図３８の参照符号ＴＤＲＬに示すようには短くなる。
尚、これに対応して、低電力期間も変化し、抵抗素子３
１７の抵抗値が大きければ、参照符号ＴＲＨに示すよう
に短くなり、抵抗素子３１７の抵抗値が小さければ、参
照符号ＴＲＬに示すように長くなる。
インバータ３２０ａ、３２０ｂそれぞれの遅延時間の合
計であるが、インバータ３２０ａ、３２０ｂによる遅延
時間は、積分回路３１９の遅延時間に対して極めて小さ
いため無視することができる。従って、積分回路３１９
の遅延時間のみを考慮すればよい。そこで、積分回路３
１９による遅延が支配的になるようにする。具体的に
は、容量素子３１８の容量値Ｃは、抵抗素子３１７の抵
抗値Ｒに対して極めて小さくなるように設定する。従っ
て、積分回路３１９の時定数は抵抗素子３１７の抵抗値
Ｒにより決定されるものと考えられ、遅延時間は抵抗素
子３１７の抵抗値Ｒにより決定することができる。よっ
て、抵抗素子３１７の抵抗値が大きければ、第１切換信
号Ｐは図３８の実線で示す波形となり、水平同期信号の
遅延時間は参照符号ＴＤＲＨに示すように長くなる。抵
抗値３１７の抵抗値が小さければ、第１切換信号Ｐは図
３８の破線で示す波形となり、水平同期信号の遅延時間
は図３８の参照符号ＴＤＲＬに示すようには短くなる。
尚、これに対応して、低電力期間も変化し、抵抗素子３
１７の抵抗値が大きければ、参照符号ＴＲＨに示すよう
に短くなり、抵抗素子３１７の抵抗値が小さければ、参
照符号ＴＲＬに示すように長くなる。
【０２３９】ところで、アレイ基板上の抵抗素子の抵抗
値が高い場合にはデジタル／アナログ変換回路に流れる
電流は減少し、出力端子１１６を介してソースラインＳ
Ｌに接続されている容量性負荷１２０を充電する時間が
長くかかるため、低電力期間Ｔ２は短い方が望ましい。
また、低電力期間Ｔ２が短くなっても（従って、通常動
作期間Ｔ１が長くなっても）、抵抗素子が高抵抗のた
め、通常動作期間Ｔ１における消費電力は減少している
ため、消費電力の観点からは何ら問題を生じない。一
方、抵抗素子の抵抗値が低い場合には、デジタル／アナ
ログ変換回路に流れる電流が増加し、ソースラインＳＬ
の充電に必要な時間は短くなるため、低電力期間Ｔ２は
長い方が望ましい。このようなアレイ基板上の抵抗素子
の抵抗値の大きさに応じて、ソースラインＳＬの充電及
び消費電力の低減の２つの要望を満たすため、通常動作
期間Ｔ１と低電力期間Ｔ２の長さを変化させる必要が生
じる場合に、第１切換信号生成回路１０５Ａにより第１
切換信号Ｐが上記要望を満たすようにハイレベル期間の
長さを自動的に最適に長さに変化させる。このようにし
て、デジタル／アナログ変換回路の抵抗素子と同一のア
レイ基板上に形成された抵抗素子で積分回路を構成する
ことにより、抵抗素子の精度の如何にかかわらず、常に
消費電力の最適化を自動的に設定することが可能とな
る。
値が高い場合にはデジタル／アナログ変換回路に流れる
電流は減少し、出力端子１１６を介してソースラインＳ
Ｌに接続されている容量性負荷１２０を充電する時間が
長くかかるため、低電力期間Ｔ２は短い方が望ましい。
また、低電力期間Ｔ２が短くなっても（従って、通常動
作期間Ｔ１が長くなっても）、抵抗素子が高抵抗のた
め、通常動作期間Ｔ１における消費電力は減少している
ため、消費電力の観点からは何ら問題を生じない。一
方、抵抗素子の抵抗値が低い場合には、デジタル／アナ
ログ変換回路に流れる電流が増加し、ソースラインＳＬ
の充電に必要な時間は短くなるため、低電力期間Ｔ２は
長い方が望ましい。このようなアレイ基板上の抵抗素子
の抵抗値の大きさに応じて、ソースラインＳＬの充電及
び消費電力の低減の２つの要望を満たすため、通常動作
期間Ｔ１と低電力期間Ｔ２の長さを変化させる必要が生
じる場合に、第１切換信号生成回路１０５Ａにより第１
切換信号Ｐが上記要望を満たすようにハイレベル期間の
長さを自動的に最適に長さに変化させる。このようにし
て、デジタル／アナログ変換回路の抵抗素子と同一のア
レイ基板上に形成された抵抗素子で積分回路を構成する
ことにより、抵抗素子の精度の如何にかかわらず、常に
消費電力の最適化を自動的に設定することが可能とな
る。
【０２４０】以下に、上記第１切換信号生成回路１０５
Ａの作用を更に詳述する。第１切換信号のハイレベルの
期間は、通常動作期間（ソースラインＳＬに接続する容
量性負荷を考慮して、１水平同期期間の全期間のうちの
前記容量性負荷の電位を完全に変化させる期間に、画素
電極の電位を完全に変化させる期間を加えた期間）以外
の期間として定めたものである。そして、この期間が第
１切換信号のハイレベルの期間となるように、抵抗素子
３１７の抵抗値が決定される。しかしながら、現実には
抵抗素子３１７の抵抗値に誤差が生じる。このような抵
抗値に誤差が生じると、第１切換信号Ｐのハイレベルの
期間が設定した期間と異なったものとなり、これにより
ソースラインＳＬへの充電不足に起因した表示特性の劣
化や、希望する消費電力が得られないという事態が生じ
る。しかしながら、本実施の形態では、第１切換信号生
成回路１０５Ａを、上記のように構成することにより、
かかる事態の発生を防ぐことができ、ソースラインＳＬ
への充電不足とならず、消費電力の最適化を実現でき
る。
Ａの作用を更に詳述する。第１切換信号のハイレベルの
期間は、通常動作期間（ソースラインＳＬに接続する容
量性負荷を考慮して、１水平同期期間の全期間のうちの
前記容量性負荷の電位を完全に変化させる期間に、画素
電極の電位を完全に変化させる期間を加えた期間）以外
の期間として定めたものである。そして、この期間が第
１切換信号のハイレベルの期間となるように、抵抗素子
３１７の抵抗値が決定される。しかしながら、現実には
抵抗素子３１７の抵抗値に誤差が生じる。このような抵
抗値に誤差が生じると、第１切換信号Ｐのハイレベルの
期間が設定した期間と異なったものとなり、これにより
ソースラインＳＬへの充電不足に起因した表示特性の劣
化や、希望する消費電力が得られないという事態が生じ
る。しかしながら、本実施の形態では、第１切換信号生
成回路１０５Ａを、上記のように構成することにより、
かかる事態の発生を防ぐことができ、ソースラインＳＬ
への充電不足とならず、消費電力の最適化を実現でき
る。
【０２４１】例えば、デジタル／アナログ変換回路の各
抵抗素子の抵抗値が予め定めた抵抗値よりも大きい場合
は、抵抗素子３１７の抵抗値も大きくなり、デジタル／
アナログ変換回路の各抵抗素子の抵抗値が予め定めた抵
抗値よりも小さい場合は、抵抗素子３１７の抵抗値も小
さくなる。なぜなら、いずれの抵抗素子も同一アレイ基
板に形成された不純物を含む半導体層によって構成され
たものであるため、同一程度の誤差が生じるものと考え
られるからである。
抵抗素子の抵抗値が予め定めた抵抗値よりも大きい場合
は、抵抗素子３１７の抵抗値も大きくなり、デジタル／
アナログ変換回路の各抵抗素子の抵抗値が予め定めた抵
抗値よりも小さい場合は、抵抗素子３１７の抵抗値も小
さくなる。なぜなら、いずれの抵抗素子も同一アレイ基
板に形成された不純物を含む半導体層によって構成され
たものであるため、同一程度の誤差が生じるものと考え
られるからである。
【０２４２】そして、抵抗値が予め定めた抵抗値よりも
大きい場合は、通常動作期間中に、デジタル／アナログ
変換回路の抵抗素子に流れる電流が小さくなり、第１切
換信号Ｐのハイレベルの期間が抵抗素子に応じて微調整
がなされなければ、ソースラインＳＬの電位を希望する
電位に変化させることができず、表示特性の劣化を招
く。しかし、本実施の形態によれば、第１切換信号生成
回路１０５Ａを図３７に示す構成とすることにより、第
１切換信号Ｐのハイレベルの期間（低電力期間）が抵抗
素子に応じて微調整がなされ、本来の期間よりも短くな
り、通常動作期間が長くなってソースラインの電位を希
望する電位に変化させることができ、表示特性の劣化を
防止できる。尚、低電力期間は短くなっても、通常動作
期間における電流は小さくなっているので、実質的に
は、消費電力の増大とはならない。
大きい場合は、通常動作期間中に、デジタル／アナログ
変換回路の抵抗素子に流れる電流が小さくなり、第１切
換信号Ｐのハイレベルの期間が抵抗素子に応じて微調整
がなされなければ、ソースラインＳＬの電位を希望する
電位に変化させることができず、表示特性の劣化を招
く。しかし、本実施の形態によれば、第１切換信号生成
回路１０５Ａを図３７に示す構成とすることにより、第
１切換信号Ｐのハイレベルの期間（低電力期間）が抵抗
素子に応じて微調整がなされ、本来の期間よりも短くな
り、通常動作期間が長くなってソースラインの電位を希
望する電位に変化させることができ、表示特性の劣化を
防止できる。尚、低電力期間は短くなっても、通常動作
期間における電流は小さくなっているので、実質的に
は、消費電力の増大とはならない。
【０２４３】一方、抵抗値が予め定めた抵抗値よりも小
さい場合は、通常動作期間中に、デジタル／アナログ変
換回路の抵抗素子に流れる電流が大きくなり、第１切換
信号Ｐのハイレベルの期間が抵抗素子に応じて微調整が
なされなければ、ソースラインＳＬの電位を希望する電
位に変化させた後も、通常動作電力が消費されることに
なり、消費電力の低減の観点からは、無駄な電力の消費
となる。しかし、本実施の形態によれば、第１切換信号
生成回路１０５Ａを図３７に示す構成とすることによ
り、第１切換信号Ｐのハイレベルの期間（低電力期間）
が抵抗素子に応じて微調整がなされ、本来の期間よりも
長く（従って、通常動作期間は短く）なり，通常動作期
間における無駄な電力の消費を防止できる。
さい場合は、通常動作期間中に、デジタル／アナログ変
換回路の抵抗素子に流れる電流が大きくなり、第１切換
信号Ｐのハイレベルの期間が抵抗素子に応じて微調整が
なされなければ、ソースラインＳＬの電位を希望する電
位に変化させた後も、通常動作電力が消費されることに
なり、消費電力の低減の観点からは、無駄な電力の消費
となる。しかし、本実施の形態によれば、第１切換信号
生成回路１０５Ａを図３７に示す構成とすることによ
り、第１切換信号Ｐのハイレベルの期間（低電力期間）
が抵抗素子に応じて微調整がなされ、本来の期間よりも
長く（従って、通常動作期間は短く）なり，通常動作期
間における無駄な電力の消費を防止できる。
【０２４４】よって、アレイ基板ごとの抵抗素子の抵抗
値のばらつきによる消費電力のばらつきを外部回路の調
整なくして吸収することが可能になり、外部回路の簡略
化と消費電力の最適化が容易に図れる。
値のばらつきによる消費電力のばらつきを外部回路の調
整なくして吸収することが可能になり、外部回路の簡略
化と消費電力の最適化が容易に図れる。
【０２４５】尚、本実施の形態では容量素子としてアレ
イ基板上の絶縁膜を利用しているが、一般的な容量素子
部品を用いても良い。
イ基板上の絶縁膜を利用しているが、一般的な容量素子
部品を用いても良い。
【０２４６】図３９は実施の形態２−１４のデジタル／
アナログ変換回路の動作のタイミングチャートである。
本実施の形態２−１４では、水平同期信号に基づいて第
１切換信号Ｐを生成している点が実施の形態２−１と異
なるが、デジタル／アナログ変換回路の動作は、基本的
に実施の形態２−１の動作と同様である。
アナログ変換回路の動作のタイミングチャートである。
本実施の形態２−１４では、水平同期信号に基づいて第
１切換信号Ｐを生成している点が実施の形態２−１と異
なるが、デジタル／アナログ変換回路の動作は、基本的
に実施の形態２−１の動作と同様である。
【０２４７】（実施の形態２−１５）図４０は実施の形
態２−１５に係るデジタル／アナログ変換回路の構成図
である。実施の形態２−１５は、実施の形態２−３に類
似し対応する部分には同一の参照符号を付す。この実施
の形態２−１５は、実施の形態２−３の第１切換信号生
成回路１０５に代えて、第１切換信号生成回路１０５Ａ
が用いられている。図４１は駆動回路の動作のタイミン
グチャートである。本実施の形態２−１５では、水平同
期信号に基づいて第１切換信号Ｐを生成している点が実
施の形態２−３と異なるが、デジタル／アナログ変換回
路の動作は、基本的に実施の形態２−３の動作と同様で
ある。このような実施の形態２−１５においてもまた、
第１切換信号生成回路１０５Ａが用いられていることに
より、実施の形態２−１４と同様に、アレイ基板ごとの
抵抗素子の抵抗値のばらつきによる消費電力のばらつき
を外部回路の調整なくして吸収することが可能になり、
外部回路の簡略化と消費電力の最適化が容易に図れると
いう効果を奏する。
態２−１５に係るデジタル／アナログ変換回路の構成図
である。実施の形態２−１５は、実施の形態２−３に類
似し対応する部分には同一の参照符号を付す。この実施
の形態２−１５は、実施の形態２−３の第１切換信号生
成回路１０５に代えて、第１切換信号生成回路１０５Ａ
が用いられている。図４１は駆動回路の動作のタイミン
グチャートである。本実施の形態２−１５では、水平同
期信号に基づいて第１切換信号Ｐを生成している点が実
施の形態２−３と異なるが、デジタル／アナログ変換回
路の動作は、基本的に実施の形態２−３の動作と同様で
ある。このような実施の形態２−１５においてもまた、
第１切換信号生成回路１０５Ａが用いられていることに
より、実施の形態２−１４と同様に、アレイ基板ごとの
抵抗素子の抵抗値のばらつきによる消費電力のばらつき
を外部回路の調整なくして吸収することが可能になり、
外部回路の簡略化と消費電力の最適化が容易に図れると
いう効果を奏する。
【０２４８】（実施の形態２−１６）図４２は実施の形
態２−１６に係るデジタル／アナログ変換回路の構成図
である。実施の形態２−１６は、実施の形態２−５に類
似し対応する部分には同一の参照符号を付す。この実施
の形態２−１６は、実施の形態２−５の第１切換信号生
成回路１０５に代えて、第１切換信号生成回路１０５Ａ
が用いられている。図４３はデジタル／アナログ変換回
路の動作のタイミングチャートである。本実施の形態２
−１６では、水平同期信号に基づいて第１切換信号Ｐを
生成している点が実施の形態２−５と異なるが、デジタ
ル／アナログ変換回路の動作は、基本的に実施の形態２
−５の動作と同様である。
態２−１６に係るデジタル／アナログ変換回路の構成図
である。実施の形態２−１６は、実施の形態２−５に類
似し対応する部分には同一の参照符号を付す。この実施
の形態２−１６は、実施の形態２−５の第１切換信号生
成回路１０５に代えて、第１切換信号生成回路１０５Ａ
が用いられている。図４３はデジタル／アナログ変換回
路の動作のタイミングチャートである。本実施の形態２
−１６では、水平同期信号に基づいて第１切換信号Ｐを
生成している点が実施の形態２−５と異なるが、デジタ
ル／アナログ変換回路の動作は、基本的に実施の形態２
−５の動作と同様である。
【０２４９】このような実施の形態２−１６においても
また、第１切換信号生成回路１０５Ａが用いられている
ことにより、実施の形態２−１４と同様に、アレイ基板
ごとの抵抗素子の抵抗値のばらつきによる消費電力のば
らつきを外部回路の調整なくして吸収することが可能に
なり、外部回路の簡略化と消費電力の最適化が容易に図
れるという効果を奏する。
また、第１切換信号生成回路１０５Ａが用いられている
ことにより、実施の形態２−１４と同様に、アレイ基板
ごとの抵抗素子の抵抗値のばらつきによる消費電力のば
らつきを外部回路の調整なくして吸収することが可能に
なり、外部回路の簡略化と消費電力の最適化が容易に図
れるという効果を奏する。
【０２５０】（実施の形態２−１７）図４４は実施の形
態２−１７に係るデジタル／アナログ変換回路の構成図
である。実施の形態２−１７は、実施の形態２−６に類
似し対応する部分には同一の参照符号を付す。この実施
の形態２−１７は、実施の形態２−６の第１切換信号生
成回路１０５に代えて、第１切換信号生成回路１０５Ａ
が用いられている。図４５は駆動回路の動作のタイミン
グチャートである。本実施の形態２−１７では、水平同
期信号に基づいて第１切換信号Ｐを生成している点が実
施の形態２−６と異なるが、デジタル／アナログ変換回
路の動作は、基本的に実施の形態２−６の動作と同様で
ある。
態２−１７に係るデジタル／アナログ変換回路の構成図
である。実施の形態２−１７は、実施の形態２−６に類
似し対応する部分には同一の参照符号を付す。この実施
の形態２−１７は、実施の形態２−６の第１切換信号生
成回路１０５に代えて、第１切換信号生成回路１０５Ａ
が用いられている。図４５は駆動回路の動作のタイミン
グチャートである。本実施の形態２−１７では、水平同
期信号に基づいて第１切換信号Ｐを生成している点が実
施の形態２−６と異なるが、デジタル／アナログ変換回
路の動作は、基本的に実施の形態２−６の動作と同様で
ある。
【０２５１】このような実施の形態２−１７においても
また、第１切換信号生成回路１０５Ａが用いられている
ことにより、実施の形態２−１４と同様に、アレイ基板
ごとの抵抗素子の抵抗値のばらつきによる消費電力のば
らつきを外部回路の調整なくして吸収することが可能に
なり、外部回路の簡略化と消費電力の最適化が容易に図
れるという効果を奏する。
また、第１切換信号生成回路１０５Ａが用いられている
ことにより、実施の形態２−１４と同様に、アレイ基板
ごとの抵抗素子の抵抗値のばらつきによる消費電力のば
らつきを外部回路の調整なくして吸収することが可能に
なり、外部回路の簡略化と消費電力の最適化が容易に図
れるという効果を奏する。
【０２５２】（実施の形態２−１８）図４６は実施の形
態２−１８に係るデジタル／アナログ変換回路の構成図
である。実施の形態２−１８は、実施の形態２−７に類
似し対応する部分には同一の参照符号を付す。この実施
の形態２−１８は、実施の形態２−７の第１切換信号生
成回路１０５に代えて、第１切換信号生成回路１０５Ａ
が用いられている。図４７は駆動回路の動作のタイミン
グチャートである。本実施の形態２−１８では、水平同
期信号に基づいて第１切換信号Ｐを生成している点が実
施の形態２−７と異なるが、デジタル／アナログ変換回
路の動作は、基本的に実施の形態２−７の動作と同様で
ある。このような実施の形態２−１８においてもまた、
第１切換信号生成回路１０５Ａが用いられていることに
より、実施の形態２−１４と同様に、アレイ基板ごとの
抵抗素子の抵抗値のばらつきによる消費電力のばらつき
を外部回路の調整なくして吸収することが可能になり、
外部回路の簡略化と消費電力の最適化が容易に図れると
いう効果を奏する。
態２−１８に係るデジタル／アナログ変換回路の構成図
である。実施の形態２−１８は、実施の形態２−７に類
似し対応する部分には同一の参照符号を付す。この実施
の形態２−１８は、実施の形態２−７の第１切換信号生
成回路１０５に代えて、第１切換信号生成回路１０５Ａ
が用いられている。図４７は駆動回路の動作のタイミン
グチャートである。本実施の形態２−１８では、水平同
期信号に基づいて第１切換信号Ｐを生成している点が実
施の形態２−７と異なるが、デジタル／アナログ変換回
路の動作は、基本的に実施の形態２−７の動作と同様で
ある。このような実施の形態２−１８においてもまた、
第１切換信号生成回路１０５Ａが用いられていることに
より、実施の形態２−１４と同様に、アレイ基板ごとの
抵抗素子の抵抗値のばらつきによる消費電力のばらつき
を外部回路の調整なくして吸収することが可能になり、
外部回路の簡略化と消費電力の最適化が容易に図れると
いう効果を奏する。
【０２５３】（実施の形態２−１９）図４８は実施の形
態２−１９に係る駆動回路の構成図である。実施の形態
２−１９は、実施の形態２−８に類似し対応する部分に
は同一の参照符号を付す。この実施の形態２−１９は、
実施の形態２−８の第１切換信号生成回路１０５に代え
て、第１切換信号生成回路１０５Ａが用いられている。
図４９はデジタル／アナログ変換回路の動作のタイミン
グチャートである。本実施の形態２−１９では、水平同
期信号に基づいて第１切換信号Ｐを生成している点が実
施の形態２−８と異なるが、デジタル／アナログ変換回
路の動作は、基本的に実施の形態２−８の動作と同様で
ある。
態２−１９に係る駆動回路の構成図である。実施の形態
２−１９は、実施の形態２−８に類似し対応する部分に
は同一の参照符号を付す。この実施の形態２−１９は、
実施の形態２−８の第１切換信号生成回路１０５に代え
て、第１切換信号生成回路１０５Ａが用いられている。
図４９はデジタル／アナログ変換回路の動作のタイミン
グチャートである。本実施の形態２−１９では、水平同
期信号に基づいて第１切換信号Ｐを生成している点が実
施の形態２−８と異なるが、デジタル／アナログ変換回
路の動作は、基本的に実施の形態２−８の動作と同様で
ある。
【０２５４】このような実施の形態２−１９においても
また、第１切換信号生成回路１０５Ａが用いられている
ことにより、実施の形態２−１４と同様に、アレイ基板
ごとの抵抗素子の抵抗値のばらつきによる消費電力のば
らつきを外部回路の調整なくして吸収することが可能に
なり、外部回路の簡略化と消費電力の最適化が容易に図
れるという効果を奏する。
また、第１切換信号生成回路１０５Ａが用いられている
ことにより、実施の形態２−１４と同様に、アレイ基板
ごとの抵抗素子の抵抗値のばらつきによる消費電力のば
らつきを外部回路の調整なくして吸収することが可能に
なり、外部回路の簡略化と消費電力の最適化が容易に図
れるという効果を奏する。
【０２５５】（実施の形態２−２０）図５０は実施の形
態２−２０に係るデジタル／アナログ変換回路の構成図
である。実施の形態２−２０は、実施の形態２−９に類
似し対応する部分には同一の参照符号を付す。この実施
の形態２−２０は、実施の形態２−９の第１切換信号生
成回路１０５に代えて、第１切換信号生成回路１０５Ａ
が用いられている。図５１はデジタル／アナログ変換回
路の動作のタイミングチャートである。本実施の形態２
−２０では、水平同期信号に基づいて第１切換信号Ｐを
生成している点が実施の形態２−９と異なるが、デジタ
ル／アナログ変換回路の動作は、基本的に実施の形態２
−９の動作と同様である。
態２−２０に係るデジタル／アナログ変換回路の構成図
である。実施の形態２−２０は、実施の形態２−９に類
似し対応する部分には同一の参照符号を付す。この実施
の形態２−２０は、実施の形態２−９の第１切換信号生
成回路１０５に代えて、第１切換信号生成回路１０５Ａ
が用いられている。図５１はデジタル／アナログ変換回
路の動作のタイミングチャートである。本実施の形態２
−２０では、水平同期信号に基づいて第１切換信号Ｐを
生成している点が実施の形態２−９と異なるが、デジタ
ル／アナログ変換回路の動作は、基本的に実施の形態２
−９の動作と同様である。
【０２５６】このような実施の形態２−２０においても
また、第１切換信号生成回路１０５Ａが用いられている
ことにより、実施の形態２−１４と同様に、アレイ基板
ごとの抵抗素子の抵抗値のばらつきによる消費電力のば
らつきを外部回路の調整なくして吸収することが可能に
なり、外部回路の簡略化と消費電力の最適化が容易に図
れるという効果を奏する。
また、第１切換信号生成回路１０５Ａが用いられている
ことにより、実施の形態２−１４と同様に、アレイ基板
ごとの抵抗素子の抵抗値のばらつきによる消費電力のば
らつきを外部回路の調整なくして吸収することが可能に
なり、外部回路の簡略化と消費電力の最適化が容易に図
れるという効果を奏する。
【０２５７】（実施の形態２−２１）図５２は実施の形
態２−２１に係るデジタル／アナログ変換回路の構成図
である。実施の形態２−２１は、実施の形態２−１０に
類似し対応する部分には同一の参照符号を付す。この実
施の形態２−２１は、実施の形態２−１０の第１切換信
号生成回路１０５に代えて、第１切換信号生成回路１０
５Ａが用いられている。図５３はデジタル／アナログ変
換回路の動作のタイミングチャートである。本実施の形
態２−２１では、水平同期信号に基づいて第１切換信号
Ｐを生成している点が実施の形態２−１０と異なるが、
デジタル／アナログ変換回路の動作は、基本的に実施の
形態２−１０の動作と同様である。このような実施の形
態２−２１においてもまた、第１切換信号生成回路１０
５Ａが用いられていることにより、実施の形態２−１４
と同様に、アレイ基板ごとの抵抗素子の抵抗値のばらつ
きによる消費電力のばらつきを外部回路の調整なくして
吸収することが可能になり、外部回路の簡略化と消費電
力の最適化が容易に図れるという効果を奏する。
態２−２１に係るデジタル／アナログ変換回路の構成図
である。実施の形態２−２１は、実施の形態２−１０に
類似し対応する部分には同一の参照符号を付す。この実
施の形態２−２１は、実施の形態２−１０の第１切換信
号生成回路１０５に代えて、第１切換信号生成回路１０
５Ａが用いられている。図５３はデジタル／アナログ変
換回路の動作のタイミングチャートである。本実施の形
態２−２１では、水平同期信号に基づいて第１切換信号
Ｐを生成している点が実施の形態２−１０と異なるが、
デジタル／アナログ変換回路の動作は、基本的に実施の
形態２−１０の動作と同様である。このような実施の形
態２−２１においてもまた、第１切換信号生成回路１０
５Ａが用いられていることにより、実施の形態２−１４
と同様に、アレイ基板ごとの抵抗素子の抵抗値のばらつ
きによる消費電力のばらつきを外部回路の調整なくして
吸収することが可能になり、外部回路の簡略化と消費電
力の最適化が容易に図れるという効果を奏する。
【０２５８】（実施の形態２−２２）図５４は実施の形
態２−２２に係るデジタル／アナログ変換回路の構成図
である。実施の形態２−２２は、実施の形態２−１１に
類似し対応する部分には同一の参照符号を付す。この実
施の形態２−２０は、実施の形態２−１１の第１切換信
号生成回路１０５に代えて、第１切換信号生成回路１０
５Ａが用いられている。図５５はデジタル／アナログ変
換回路の動作のタイミングチャートである。本実施の形
態２−２２では、水平同期信号に基づいて第１切換信号
Ｐを生成している点が実施の形態２−１１と異なるが、
デジタル／アナログ変換回路の動作は、基本的に実施の
形態２−１１の動作と同様である。このような実施の形
態２−２２においてもまた、第１切換信号生成回路１０
５Ａが用いられていることにより、実施の形態２−１４
と同様に、アレイ基板ごとの抵抗素子の抵抗値のばらつ
きによる消費電力のばらつきを外部回路の調整なくして
吸収することが可能になり、外部回路の簡略化と消費電
力の最適化が容易に図れるという効果を奏する。
態２−２２に係るデジタル／アナログ変換回路の構成図
である。実施の形態２−２２は、実施の形態２−１１に
類似し対応する部分には同一の参照符号を付す。この実
施の形態２−２０は、実施の形態２−１１の第１切換信
号生成回路１０５に代えて、第１切換信号生成回路１０
５Ａが用いられている。図５５はデジタル／アナログ変
換回路の動作のタイミングチャートである。本実施の形
態２−２２では、水平同期信号に基づいて第１切換信号
Ｐを生成している点が実施の形態２−１１と異なるが、
デジタル／アナログ変換回路の動作は、基本的に実施の
形態２−１１の動作と同様である。このような実施の形
態２−２２においてもまた、第１切換信号生成回路１０
５Ａが用いられていることにより、実施の形態２−１４
と同様に、アレイ基板ごとの抵抗素子の抵抗値のばらつ
きによる消費電力のばらつきを外部回路の調整なくして
吸収することが可能になり、外部回路の簡略化と消費電
力の最適化が容易に図れるという効果を奏する。
【０２５９】（実施の形態２−２３）図５６は実施の形
態２−２３に係るデジタル／アナログ変換回路の構成図
である。実施の形態２−２３は、実施の形態２−１２に
類似し対応する部分には同一の参照符号を付す。この実
施の形態２−２３は、実施の形態２−１２の第１切換信
号生成回路１０５に代えて、第１切換信号生成回路１０
５Ａが用いられている。
態２−２３に係るデジタル／アナログ変換回路の構成図
である。実施の形態２−２３は、実施の形態２−１２に
類似し対応する部分には同一の参照符号を付す。この実
施の形態２−２３は、実施の形態２−１２の第１切換信
号生成回路１０５に代えて、第１切換信号生成回路１０
５Ａが用いられている。
【０２６０】図５７はデジタル／アナログ変換回路の動
作のタイミングチャートである。本実施の形態２−２３
では、水平同期信号に基づいて第１切換信号Ｐを生成し
ている点が実施の形態２−１２と異なるが、デジタル／
アナログ変換回路の動作は、基本的に実施の形態２−１
２の動作と同様である。このような実施の形態２−２３
においてもまた、第１切換信号生成回路１０５Ａが用い
られていることにより、実施の形態２−１４と同様に、
アレイ基板ごとの抵抗素子の抵抗値のばらつきによる消
費電力のばらつきを外部回路の調整なくして吸収するこ
とが可能になり、外部回路の簡略化と消費電力の最適化
が容易に図れるという効果を奏する。
作のタイミングチャートである。本実施の形態２−２３
では、水平同期信号に基づいて第１切換信号Ｐを生成し
ている点が実施の形態２−１２と異なるが、デジタル／
アナログ変換回路の動作は、基本的に実施の形態２−１
２の動作と同様である。このような実施の形態２−２３
においてもまた、第１切換信号生成回路１０５Ａが用い
られていることにより、実施の形態２−１４と同様に、
アレイ基板ごとの抵抗素子の抵抗値のばらつきによる消
費電力のばらつきを外部回路の調整なくして吸収するこ
とが可能になり、外部回路の簡略化と消費電力の最適化
が容易に図れるという効果を奏する。
【０２６１】（実施の形態２−２４）図５８は他の第１
切換信号生成回路１０５Ｂの構成を示す回路図であり、
図５９はその動作タイミングチャートである。この第１
切換信号生成回路１０５Ｂでは、水平同期信号の極性か
反転した反転水平同期信号を入力して第１切換信号Ｐを
生成する。尚、この第１信号生成部分１０５Ｂが使用さ
れるデジタル／アナログ変換回路では、水平同期信号に
代えて、反転水平同期信号が使用され、これに応じて、
第１切換信号生成回路１０５Ｂが使用される。この第１
切換信号生成回路１０５Ｂは、第１切換信号生成回路１
０５Ａに類似し、対応する部分には同一の参照符号を付
す。第１切換信号生成回路１０５Ｂが、第１切換信号生
成回路１０５Ａと異なるのは、ＡＮＤゲート３１６に代
えて、ＮＯＲ４００が設けられている点である。
切換信号生成回路１０５Ｂの構成を示す回路図であり、
図５９はその動作タイミングチャートである。この第１
切換信号生成回路１０５Ｂでは、水平同期信号の極性か
反転した反転水平同期信号を入力して第１切換信号Ｐを
生成する。尚、この第１信号生成部分１０５Ｂが使用さ
れるデジタル／アナログ変換回路では、水平同期信号に
代えて、反転水平同期信号が使用され、これに応じて、
第１切換信号生成回路１０５Ｂが使用される。この第１
切換信号生成回路１０５Ｂは、第１切換信号生成回路１
０５Ａに類似し、対応する部分には同一の参照符号を付
す。第１切換信号生成回路１０５Ｂが、第１切換信号生
成回路１０５Ａと異なるのは、ＡＮＤゲート３１６に代
えて、ＮＯＲ４００が設けられている点である。
【０２６２】このような構成の第１切換信号生成回路１
０５Ｂにおける入力信号の動きを図５５のタイミングチ
ャートを用いて説明する。入力端子３２１に入力する水
平同期信号がハイレベルに変化すると、抵抗素子３１７
と容量素子３１８で構成する積分回路３１９の出力レベ
ルは、抵抗素子３１７と容量素子３１８により定まる時
定数に応じて上昇していく。そして、積分回路３１９の
出力レベルがインバータ３２０ａのしきい値電圧に達す
ると、インバータ３２０ａの出力は、ハイレベルからロ
ーレベルに変化する。これにより、インバータ３２０ｂ
の出力は、ローレベルからハイレベルに変化する。そし
て、水平同期信号がローレベルに変化すると、積分回路
３１９の出力レベルは、抵抗素子３１７と容量素子３１
８により定まる時定数に応じて下降していく。そして、
積分回路３１９の出力レベルがインバータ３２０ａのし
きい値電圧に達すると、インバータ３２０ａの出力は、
ローレベルからハイレベルに変化し、インバータ３２０
ｂの出力は、ハイレベルからローレベルに変化する。従
って、図５９に示すように、インバータ３２０ｂの出力
は、反転水平同期信号を、積分回路３１９の時定数に応
じて定まる時間ＴＤだけ遅延したものとなる。そして、
反転水平同期信号が遅延したインバータ３２０ｂの出力
と、反転水平同期信号との論理和の反転された信号が、
第１切換信号として、ＮＯＲゲート４００から出力され
る。
０５Ｂにおける入力信号の動きを図５５のタイミングチ
ャートを用いて説明する。入力端子３２１に入力する水
平同期信号がハイレベルに変化すると、抵抗素子３１７
と容量素子３１８で構成する積分回路３１９の出力レベ
ルは、抵抗素子３１７と容量素子３１８により定まる時
定数に応じて上昇していく。そして、積分回路３１９の
出力レベルがインバータ３２０ａのしきい値電圧に達す
ると、インバータ３２０ａの出力は、ハイレベルからロ
ーレベルに変化する。これにより、インバータ３２０ｂ
の出力は、ローレベルからハイレベルに変化する。そし
て、水平同期信号がローレベルに変化すると、積分回路
３１９の出力レベルは、抵抗素子３１７と容量素子３１
８により定まる時定数に応じて下降していく。そして、
積分回路３１９の出力レベルがインバータ３２０ａのし
きい値電圧に達すると、インバータ３２０ａの出力は、
ローレベルからハイレベルに変化し、インバータ３２０
ｂの出力は、ハイレベルからローレベルに変化する。従
って、図５９に示すように、インバータ３２０ｂの出力
は、反転水平同期信号を、積分回路３１９の時定数に応
じて定まる時間ＴＤだけ遅延したものとなる。そして、
反転水平同期信号が遅延したインバータ３２０ｂの出力
と、反転水平同期信号との論理和の反転された信号が、
第１切換信号として、ＮＯＲゲート４００から出力され
る。
【０２６３】尚、この第１切換信号生成回路１０５Ｂに
おいても、Ｒ−Ｃ積分回路３１９により遅延させている
ため、第１切換信号生成回路１０５Ａと同様に、抵抗素
子３１７の抵抗値が大きければ、第１切換信号Ｐは図５
９の実線で示す波形となり、水平同期信号の遅延時間は
参照符号ＴＤＲＨに示すように長くなる。抵抗値３１７
の抵抗値が小さければ、第１切換信号Ｐは図５９の破線
で示す波形となり、水平同期信号の遅延時間は図５９の
参照符号ＴＤＲＬに示すようには短くなる。尚、これに
対応して、低電力期間も変化し、抵抗素子３１７の抵抗
値が大きければ、参照符号ＴＲＨに示すように短くな
り、抵抗素子３１７の抵抗値が小さければ、参照符号Ｔ
ＲＬに示すように長くなる。従って、このような第１切
換信号生成回路１０５Ｂにおいてもまた、消費電力の最
適化が図れる。尚、図５８の構成に代えて、反転水平同
期信号を反転するインバータと、このインバータの後段
に第１切換信号生成回路１０５Ａを接続した回路構成に
してもよい。
おいても、Ｒ−Ｃ積分回路３１９により遅延させている
ため、第１切換信号生成回路１０５Ａと同様に、抵抗素
子３１７の抵抗値が大きければ、第１切換信号Ｐは図５
９の実線で示す波形となり、水平同期信号の遅延時間は
参照符号ＴＤＲＨに示すように長くなる。抵抗値３１７
の抵抗値が小さければ、第１切換信号Ｐは図５９の破線
で示す波形となり、水平同期信号の遅延時間は図５９の
参照符号ＴＤＲＬに示すようには短くなる。尚、これに
対応して、低電力期間も変化し、抵抗素子３１７の抵抗
値が大きければ、参照符号ＴＲＨに示すように短くな
り、抵抗素子３１７の抵抗値が小さければ、参照符号Ｔ
ＲＬに示すように長くなる。従って、このような第１切
換信号生成回路１０５Ｂにおいてもまた、消費電力の最
適化が図れる。尚、図５８の構成に代えて、反転水平同
期信号を反転するインバータと、このインバータの後段
に第１切換信号生成回路１０５Ａを接続した回路構成に
してもよい。
【０２６４】（実施の形態２−２５）図６０は更に他の
第１切換信号生成回路１０５Ｃの構成を示す回路図であ
る。この第１切換信号生成回路１０５Ｃは、第１切換信
号生成回路１０５に類似し対応する部分には同一の参照
符号を付す。この第１切換信号生成回路１０５Ｃでは、
第１切換信号生成回路１０５に使用されていた積分回路
３１９に代えて、積分回路３１９Ｃが用いられている。
この積分回路３１９Ｃは、抵抗素子３１７と４つの容量
素子５００ａ，５００ｂ，５００ｃ，５００ｄから構成
されている。これらの容量素子５００ａ〜５００ｄは、
容量性負荷１２０により構成されている。容量素子５０
０ａは、ソースライン全体と対向基板とを電極とする絶
縁膜及び液晶層において生じる容量である。容量素子５
００ｂは、ソースラインとゲートラインの交点における
それぞれのラインを電極とする絶縁膜において生じる容
量である。容量素子５００ｃは、ソースラインとソース
ラインに平行する画素電極端を電極とする絶縁膜におい
て生じる容量である。容量素子５００ｄは、ソースライ
ンとゲートラインの交点に存在する画素トランジスタが
保持する容量である。このように容量素子５００ａ〜５
００ｄを、容量性負荷１２０により構成することによ
り、更に通常動作期間Ｔ１の最適化を図ることができ
る。以下に、この理由について詳述する。
第１切換信号生成回路１０５Ｃの構成を示す回路図であ
る。この第１切換信号生成回路１０５Ｃは、第１切換信
号生成回路１０５に類似し対応する部分には同一の参照
符号を付す。この第１切換信号生成回路１０５Ｃでは、
第１切換信号生成回路１０５に使用されていた積分回路
３１９に代えて、積分回路３１９Ｃが用いられている。
この積分回路３１９Ｃは、抵抗素子３１７と４つの容量
素子５００ａ，５００ｂ，５００ｃ，５００ｄから構成
されている。これらの容量素子５００ａ〜５００ｄは、
容量性負荷１２０により構成されている。容量素子５０
０ａは、ソースライン全体と対向基板とを電極とする絶
縁膜及び液晶層において生じる容量である。容量素子５
００ｂは、ソースラインとゲートラインの交点における
それぞれのラインを電極とする絶縁膜において生じる容
量である。容量素子５００ｃは、ソースラインとソース
ラインに平行する画素電極端を電極とする絶縁膜におい
て生じる容量である。容量素子５００ｄは、ソースライ
ンとゲートラインの交点に存在する画素トランジスタが
保持する容量である。このように容量素子５００ａ〜５
００ｄを、容量性負荷１２０により構成することによ
り、更に通常動作期間Ｔ１の最適化を図ることができ
る。以下に、この理由について詳述する。
【０２６５】通常動作期間は、駆動回路の駆動能力と出
力負荷の大きさによって決まる。ここで、駆動回路の駆
動能力は、デジタル／アナログ変換回路を形成する抵抗
素子の抵抗値そのものに依存する。また、出力負荷の大
きさは、駆動回路からみたソースラインの容量負荷その
ものである。ソースラインの容量としては、ソースラ
イン全体と対向基板とを電極とする絶縁膜及び液晶層に
おいて生じる容量ソースラインとゲートラインの交点
におけるそれぞれのラインを電極とする絶縁膜において
生じる容量ソースラインとソースラインに平行する画
素電極端を電極とする絶縁膜において生じる容量ソー
スラインとゲートラインの交点に存在する画素トランジ
スタが保持する容量等の４種類の容量が存在すると考え
られる。従って、出力負荷の大きさは、これら〜の
容量の総和で決まる。
力負荷の大きさによって決まる。ここで、駆動回路の駆
動能力は、デジタル／アナログ変換回路を形成する抵抗
素子の抵抗値そのものに依存する。また、出力負荷の大
きさは、駆動回路からみたソースラインの容量負荷その
ものである。ソースラインの容量としては、ソースラ
イン全体と対向基板とを電極とする絶縁膜及び液晶層に
おいて生じる容量ソースラインとゲートラインの交点
におけるそれぞれのラインを電極とする絶縁膜において
生じる容量ソースラインとソースラインに平行する画
素電極端を電極とする絶縁膜において生じる容量ソー
スラインとゲートラインの交点に存在する画素トランジ
スタが保持する容量等の４種類の容量が存在すると考え
られる。従って、出力負荷の大きさは、これら〜の
容量の総和で決まる。
【０２６６】ところで、駆動回路をアレイ基板上に一体
的に形成する場合においては、現状では、抵抗素子及び
容量素子には、ばらつきが生じる。抵抗素子は不純物を
含む半導体層で形成されされるため、主に不純物の注入
の度合いに起因して抵抗値がばらつく。また、出力負荷
の要因となる４種類の前記〜の容量は、それぞれの
容量を形成する絶縁膜の膜質と厚みに起因して容量値が
ばらつく。抵抗値のばらつきは、現状では２〜５倍あり
極めて大きく、容量値のばらつきは抵抗値のばらつきに
比べれば極めて小さく、容量負荷の要因それぞれ毎に数
％〜１０％程度ある。これら抵抗値と容量値のばらつき
は基板単位で発生し、通常動作期間の最適値は基板単位
で異なる。そこで、基板毎の最適通常動作期間を知り、
低電力期間を基板毎に決定するには、先ず、抵抗値のば
らつきを反映することが第１に必要となる。このような
考えに基づいて、上記実施の形態２−１４〜実施の形態
２−２４では、抵抗値のばらつきを考慮して、積分回路
を構成することにより、通常動作期間の最適化を図った
ものである。上記のように抵抗値のばらつきは、容量値
のばらつきに比べて極めて大きいため、抵抗値のみのば
らつきを考慮しておけば、通常動作期間の最適化として
は十分である。
的に形成する場合においては、現状では、抵抗素子及び
容量素子には、ばらつきが生じる。抵抗素子は不純物を
含む半導体層で形成されされるため、主に不純物の注入
の度合いに起因して抵抗値がばらつく。また、出力負荷
の要因となる４種類の前記〜の容量は、それぞれの
容量を形成する絶縁膜の膜質と厚みに起因して容量値が
ばらつく。抵抗値のばらつきは、現状では２〜５倍あり
極めて大きく、容量値のばらつきは抵抗値のばらつきに
比べれば極めて小さく、容量負荷の要因それぞれ毎に数
％〜１０％程度ある。これら抵抗値と容量値のばらつき
は基板単位で発生し、通常動作期間の最適値は基板単位
で異なる。そこで、基板毎の最適通常動作期間を知り、
低電力期間を基板毎に決定するには、先ず、抵抗値のば
らつきを反映することが第１に必要となる。このような
考えに基づいて、上記実施の形態２−１４〜実施の形態
２−２４では、抵抗値のばらつきを考慮して、積分回路
を構成することにより、通常動作期間の最適化を図った
ものである。上記のように抵抗値のばらつきは、容量値
のばらつきに比べて極めて大きいため、抵抗値のみのば
らつきを考慮しておけば、通常動作期間の最適化として
は十分である。
【０２６７】しかし、抵抗による最適化を行っても容量
による最適化を行わなければ、数％〜１０％前後の電力
のばらつきは抑えられない。従って、更に通常動作期間
の最適化の向上を図るためには、望ましくは、容量値の
ばらつきをも考慮する必要がある。そこで、低電力期間
の最適化、即ち通常動作期間の検知に当たって、抵抗素
子に加えて容量素子を含むことで、低電力化のより優れ
た最適化ができる。具体的には、半導体層の単位面積当
たりの抵抗値と、各容量負荷要因の単位面積当たりの容
量値それぞれの、その基板での絶対値を反映できるよう
に、駆動回路内部の抵抗素子と同じ作り方の抵抗素子
と、各容量負荷要因と同じ絶縁膜を用いた容量素子を使
ってＲ−Ｃ積分回路を作り、Ｒ−Ｃ積分回路の出力遅延
時間で駆動回路の通常動作期間を疑似的に検知し、低電
力期間を自動的に決定するようにしたものである。これ
により、駆動回路による容量負荷の駆動では、抵抗値が
大きくなると、通常動作期間が長くなり、（＝低電力期
間が短くなり）、抵抗値が小さくなると駆動期間が短く
なる（＝低電力期間が長くなる）。Ｒ−Ｃ積分回路で
も、抵抗値が大きくなると出力遅延が大きくなり、抵抗
値が小さくなると出力遅延が小さくなる。そのため、Ｒ
−Ｃ積分回路の出力遅延に、抵抗値の大小による駆動期
間の長短を反映できる。
による最適化を行わなければ、数％〜１０％前後の電力
のばらつきは抑えられない。従って、更に通常動作期間
の最適化の向上を図るためには、望ましくは、容量値の
ばらつきをも考慮する必要がある。そこで、低電力期間
の最適化、即ち通常動作期間の検知に当たって、抵抗素
子に加えて容量素子を含むことで、低電力化のより優れ
た最適化ができる。具体的には、半導体層の単位面積当
たりの抵抗値と、各容量負荷要因の単位面積当たりの容
量値それぞれの、その基板での絶対値を反映できるよう
に、駆動回路内部の抵抗素子と同じ作り方の抵抗素子
と、各容量負荷要因と同じ絶縁膜を用いた容量素子を使
ってＲ−Ｃ積分回路を作り、Ｒ−Ｃ積分回路の出力遅延
時間で駆動回路の通常動作期間を疑似的に検知し、低電
力期間を自動的に決定するようにしたものである。これ
により、駆動回路による容量負荷の駆動では、抵抗値が
大きくなると、通常動作期間が長くなり、（＝低電力期
間が短くなり）、抵抗値が小さくなると駆動期間が短く
なる（＝低電力期間が長くなる）。Ｒ−Ｃ積分回路で
も、抵抗値が大きくなると出力遅延が大きくなり、抵抗
値が小さくなると出力遅延が小さくなる。そのため、Ｒ
−Ｃ積分回路の出力遅延に、抵抗値の大小による駆動期
間の長短を反映できる。
【０２６８】一方、駆動回路による容量負荷の駆動で
は、容量負荷が大きくなると、駆動期間が長くなり、
（＝低電力期間が短くなり）、容量負荷が小さくなると
駆動期間が短くなる（＝低電力期間が長くなる）。Ｒ−
Ｃ積分回路でも、容量負荷が大きくなると出力遅延が大
きくなり、容量負荷が小さくなると出力遅延が小さくな
る。そのため、Ｒ−Ｃ積分回路の出力遅延に、容量負荷
の大小による駆動期間の長短を反映できる。
は、容量負荷が大きくなると、駆動期間が長くなり、
（＝低電力期間が短くなり）、容量負荷が小さくなると
駆動期間が短くなる（＝低電力期間が長くなる）。Ｒ−
Ｃ積分回路でも、容量負荷が大きくなると出力遅延が大
きくなり、容量負荷が小さくなると出力遅延が小さくな
る。そのため、Ｒ−Ｃ積分回路の出力遅延に、容量負荷
の大小による駆動期間の長短を反映できる。
【０２６９】よって、前記抵抗素子のみ考慮して、容量
負荷について考慮しない実施の形態に比べて、更に通常
動作期間の最適化及び低電力期間の最適化を図ることが
できる。尚、通常動作期間検知のためのＲ−Ｃ積分回路
での容量負荷には、ダミーのソースラインを１本用いて
もよい。
負荷について考慮しない実施の形態に比べて、更に通常
動作期間の最適化及び低電力期間の最適化を図ることが
できる。尚、通常動作期間検知のためのＲ−Ｃ積分回路
での容量負荷には、ダミーのソースラインを１本用いて
もよい。
【０２７０】（その他の事項）上記実施の形態では，増
幅素子１１は、１水平同期期間の全期間において動作し
続けていたけれども、低電力期間中は電源を切断するよ
うにしてもよい。このようにすれば、更に低電力化が図
れる。
幅素子１１は、１水平同期期間の全期間において動作し
続けていたけれども、低電力期間中は電源を切断するよ
うにしてもよい。このようにすれば、更に低電力化が図
れる。
【０２７１】
【発明の効果】以上のように本発明によれば、デジタル
／アナログ変換回路を液晶表示装置のアレイ基板に内蔵
するようにしたので、液晶表示装置の構成部品としての
デジタル／アナログ変換回路を構成する駆動ＩＣを不要
にして、コストの低減を図ることができる。また、駆動
ＩＣをアレイ基板に実装する工程も不要にでき、更に液
晶表示装置の薄型化や小型化を図ることができる。
／アナログ変換回路を液晶表示装置のアレイ基板に内蔵
するようにしたので、液晶表示装置の構成部品としての
デジタル／アナログ変換回路を構成する駆動ＩＣを不要
にして、コストの低減を図ることができる。また、駆動
ＩＣをアレイ基板に実装する工程も不要にでき、更に液
晶表示装置の薄型化や小型化を図ることができる。
【０２７２】また、本発明によれば、低電力期間におい
て、デジタル／アナログ変換回路の電源の切断、電源の
切り換え、あるいは入力データを抵抗素子に流れる電流
が小さくなるようなデータに固定したりすることによ
り、消費電力を低減することができる。さらに、容量性
負荷により出力端子の電位を保持することができるた
め、出力端子に接続している容量性負荷の電位確定に必
要な時間以外をすべて低電力期間にできるという効果を
有する。
て、デジタル／アナログ変換回路の電源の切断、電源の
切り換え、あるいは入力データを抵抗素子に流れる電流
が小さくなるようなデータに固定したりすることによ
り、消費電力を低減することができる。さらに、容量性
負荷により出力端子の電位を保持することができるた
め、出力端子に接続している容量性負荷の電位確定に必
要な時間以外をすべて低電力期間にできるという効果を
有する。
【図１】 本発明の〔第１形態〕の実施の形態１−１に
係る液晶表示装置の構成を示す構成図である。
係る液晶表示装置の構成を示す構成図である。
【図２】 本発明の〔第１形態〕の実施の形態１−１に
係る液晶表示装置の駆動回路の部分的構成図である。
係る液晶表示装置の駆動回路の部分的構成図である。
【図３】 本発明の〔第１形態〕の実施の形態１−１に
係る液晶表示装置の駆動回路の構成図である。
係る液晶表示装置の駆動回路の構成図である。
【図４】 本発明の〔第１形態〕の実施の形態１−２に
係る液晶表示装置の駆動回路の構成図である。
係る液晶表示装置の駆動回路の構成図である。
【図５】 本発明の〔第１形態〕の実施の形態１−３に
係る液晶表示装置の駆動回路の構成図である。
係る液晶表示装置の駆動回路の構成図である。
【図６】 本発明の〔第１形態〕の実施の形態１−４に
係る液晶表示装置の駆動回路の構成図である。
係る液晶表示装置の駆動回路の構成図である。
【図７】 本発明の〔第２形態〕における通常動作期間
を説明するための図である。
を説明するための図である。
【図８】 本発明の〔第２形態〕における通常動作期間
を説明するための図である。
を説明するための図である。
【図９】 本発明の〔第２形態〕の実施の形態２−１に
係る液晶表示装置の駆動回路の全体構成図である。
係る液晶表示装置の駆動回路の全体構成図である。
【図１０】 本発明の〔第２形態〕の実施の形態２−１
に係る液晶表示装置の駆動回路のタイミングチャートで
ある。
に係る液晶表示装置の駆動回路のタイミングチャートで
ある。
【図１１】 本発明の〔第２形態〕の実施の形態２−１
に係る液晶表示装置の駆動回路に内蔵されているデジタ
ル／アナログ変換回路の構成図である。
に係る液晶表示装置の駆動回路に内蔵されているデジタ
ル／アナログ変換回路の構成図である。
【図１２】 本発明の〔第２形態〕の実施の形態２−１
に係る液晶表示装置の駆動回路に内蔵されているデジタ
ル／アナログ変換回路のタイミングチャートである。
に係る液晶表示装置の駆動回路に内蔵されているデジタ
ル／アナログ変換回路のタイミングチャートである。
【図１３】 本発明の〔第２形態〕の実施の形態２−２
に係る液晶表示装置の駆動回路に内蔵されているデジタ
ル／アナログ変換回路の構成図である。
に係る液晶表示装置の駆動回路に内蔵されているデジタ
ル／アナログ変換回路の構成図である。
【図１４】 本発明の〔第２形態〕の実施の形態２−３
に係る液晶表示装置の駆動回路に内蔵されているデジタ
ル／アナログ変換回路の構成図である。
に係る液晶表示装置の駆動回路に内蔵されているデジタ
ル／アナログ変換回路の構成図である。
【図１５】 本発明の〔第２形態〕の実施の形態２−３
に係る液晶表示装置の駆動回路に内蔵されているデジタ
ル／アナログ変換回路のタイミングチャートである。
に係る液晶表示装置の駆動回路に内蔵されているデジタ
ル／アナログ変換回路のタイミングチャートである。
【図１６】 本発明の〔第２形態〕の実施の形態２−４
に係る液晶表示装置の駆動回路に内蔵されているデジタ
ル／アナログ変換回路の構成図である。
に係る液晶表示装置の駆動回路に内蔵されているデジタ
ル／アナログ変換回路の構成図である。
【図１７】 本発明の〔第２形態〕の実施の形態２−５
に係る液晶表示装置の駆動回路に内蔵されているデジタ
ル／アナログ変換回路の構成図である。
に係る液晶表示装置の駆動回路に内蔵されているデジタ
ル／アナログ変換回路の構成図である。
【図１８】 本発明の〔第２形態〕の実施の形態２−５
に係る液晶表示装置の駆動回路に内蔵されているデジタ
ル／アナログ変換回路のタイミングチャートである。
に係る液晶表示装置の駆動回路に内蔵されているデジタ
ル／アナログ変換回路のタイミングチャートである。
【図１９】 第６番目に入力データの場合のデジタル／
アナログ変換回路の等価回路である。
アナログ変換回路の等価回路である。
【図２０】 本発明の〔第２形態〕の実施の形態２−６
に係る液晶表示装置の駆動回路に内蔵されているデジタ
ル／アナログ変換回路の構成図である。
に係る液晶表示装置の駆動回路に内蔵されているデジタ
ル／アナログ変換回路の構成図である。
【図２１】 本発明の〔第２形態〕の実施の形態２−６
に係る液晶表示装置の駆動回路に内蔵されているデジタ
ル／アナログ変換回路のタイミングチャートである。
に係る液晶表示装置の駆動回路に内蔵されているデジタ
ル／アナログ変換回路のタイミングチャートである。
【図２２】 本発明の〔第２形態〕の実施の形態２−７
に係る液晶表示装置の駆動回路に内蔵されているデジタ
ル／アナログ変換回路の構成図である。
に係る液晶表示装置の駆動回路に内蔵されているデジタ
ル／アナログ変換回路の構成図である。
【図２３】 本発明の〔第２形態〕の実施の形態２−７
に係る液晶表示装置の駆動回路に内蔵されているデジタ
ル／アナログ変換回路のタイミングチャートである。
に係る液晶表示装置の駆動回路に内蔵されているデジタ
ル／アナログ変換回路のタイミングチャートである。
【図２４】 本発明の〔第２形態〕の実施の形態２−８
に係る液晶表示装置の駆動回路に内蔵されているデジタ
ル／アナログ変換回路の構成図である。
に係る液晶表示装置の駆動回路に内蔵されているデジタ
ル／アナログ変換回路の構成図である。
【図２５】 本発明の〔第２形態〕の実施の形態２−８
に係る液晶表示装置の駆動回路に内蔵されているデジタ
ル／アナログ変換回路のタイミングチャートである。
に係る液晶表示装置の駆動回路に内蔵されているデジタ
ル／アナログ変換回路のタイミングチャートである。
【図２６】 本発明の〔第２形態〕の実施の形態２−９
に係る液晶表示装置の駆動回路に内蔵されているデジタ
ル／アナログ変換回路の構成図である。
に係る液晶表示装置の駆動回路に内蔵されているデジタ
ル／アナログ変換回路の構成図である。
【図２７】 本発明の〔第２形態〕の実施の形態２−９
に係る液晶表示装置の駆動回路に内蔵されているデジタ
ル／アナログ変換回路のタイミングチャートである。
に係る液晶表示装置の駆動回路に内蔵されているデジタ
ル／アナログ変換回路のタイミングチャートである。
【図２８】 本発明の〔第２形態〕の実施の形態２−１
０に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路の構成図である。
０に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路の構成図である。
【図２９】 本発明の〔第２形態〕の実施の形態２−１
０に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路のタイミングチャートである。
０に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路のタイミングチャートである。
【図３０】 本発明の〔第２形態〕の実施の形態２−１
１に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路の構成図である。
１に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路の構成図である。
【図３１】 本発明の〔第２形態〕の実施の形態２−１
１に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路のタイミングチャートである。
１に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路のタイミングチャートである。
【図３２】 本発明の〔第２形態〕の実施の形態２−１
２に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路の構成図である。
２に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路の構成図である。
【図３３】 本発明の〔第２形態〕の実施の形態２−１
２に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路のタイミングチャートである。
２に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路のタイミングチャートである。
【図３４】 本発明の〔第２形態〕の実施の形態２−１
３に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路の全体構成図である。
３に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路の全体構成図である。
【図３５】 本発明の〔第２形態〕の実施の形態２−１
３に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路のタイミングチャートである。
３に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路のタイミングチャートである。
【図３６】 本発明の〔第２形態〕の実施の形態２−１
４に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路の構成図である。
４に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路の構成図である。
【図３７】 本発明の〔第２形態〕の実施の形態２−１
４に係る液晶表示装置の駆動回路に備えられている第１
切換信号生成回路の回路図である。
４に係る液晶表示装置の駆動回路に備えられている第１
切換信号生成回路の回路図である。
【図３８】 第１切換信号生成回路のタイミングチャー
トである。
トである。
【図３９】 本発明の〔第２形態〕の実施の形態２−１
４に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路のタイミングチャートである。
４に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路のタイミングチャートである。
【図４０】 本発明の〔第２形態〕の実施の形態２−１
５に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路の構成図である。
５に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路の構成図である。
【図４１】 本発明の〔第２形態〕の実施の形態２−１
５に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路のタイミングチャートである。
５に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路のタイミングチャートである。
【図４２】 本発明の〔第２形態〕の実施の形態２−１
６に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路の構成図である。
６に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路の構成図である。
【図４３】 本発明の〔第２形態〕の実施の形態２−１
６に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路のタイミングチャートである。
６に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路のタイミングチャートである。
【図４４】 本発明の〔第２形態〕の実施の形態２−１
７に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路の構成図である。
７に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路の構成図である。
【図４５】 本発明の〔第２形態〕の実施の形態２−１
７に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路のタイミングチャートである。
７に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路のタイミングチャートである。
【図４６】 本発明の〔第２形態〕の実施の形態２−１
８に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路の構成図である。
８に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路の構成図である。
【図４７】 本発明の〔第２形態〕の実施の形態２−１
８に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路のタイミングチャートである。
８に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路のタイミングチャートである。
【図４８】 本発明の〔第２形態〕の実施の形態２−１
９に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路の構成図である。
９に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路の構成図である。
【図４９】 本発明の〔第２形態〕の実施の形態２−１
９に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路のタイミングチャートである。
９に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路のタイミングチャートである。
【図５０】 本発明の〔第２形態〕の実施の形態２−２
０に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路の構成図である。
０に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路の構成図である。
【図５１】 本発明の〔第２形態〕の実施の形態２−２
０に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路のタイミングチャートである。
０に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路のタイミングチャートである。
【図５２】 本発明の〔第２形態〕の実施の形態２−２
１に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路の構成図である。
１に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路の構成図である。
【図５３】 本発明の〔第２形態〕の実施の形態２−２
１に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路のタイミングチャートである。
１に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路のタイミングチャートである。
【図５４】 本発明の〔第２形態〕の実施の形態２−２
２に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路の構成図である。
２に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路の構成図である。
【図５５】 本発明の〔第２形態〕の実施の形態２−２
２に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路のタイミングチャートである。
２に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路のタイミングチャートである。
【図５６】 本発明の〔第２形態〕の実施の形態２−２
３に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路の構成図である。
３に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路の構成図である。
【図５７】 本発明の〔第２形態〕の実施の形態２−２
３に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路のタイミングチャートである。
３に係る液晶表示装置の駆動回路に内蔵されているデジ
タル／アナログ変換回路のタイミングチャートである。
【図５８】 本発明の〔第２形態〕の実施の形態２−２
４に係る第１切換信号生成回路１０５Ｂの構成を示す回
路図である。
４に係る第１切換信号生成回路１０５Ｂの構成を示す回
路図である。
【図５９】 第１切換信号生成回路１０５Ｂのタイミン
グチャートである。
グチャートである。
【図６０】 本発明の〔第２形態〕の実施の形態２−２
５に係る第１切換信号生成回路１０５Ｃの構成を示す回
路図である。
５に係る第１切換信号生成回路１０５Ｃの構成を示す回
路図である。
１０，２８，１０４：デジタル／アナログ変換回路 １１：信号増幅素子 ３０：選択回路 ５２：ガラス基板 Ｒ，Ｒ１〜Ｒ７，Ｒｎ００，Ｒｎ１，Ｒｎ２，Ｒｎ３，
Ｒｎ０１，Ｒｎ１２，Ｒｎ２３，１１２ａ〜１１２ｇ，
１３０ａ〜１３０ｄ，１３１ａ，１３１ｂ：抵抗素子 Ｔｒ，Ｔｒ０ａ，Ｔｒ０ｂ，Ｔｒ１ａ，Ｔｒ１ｂ，Ｔｒ
２ａ，Ｔｒ２ｂ，Ｔｒ３ａ，Ｔｒ３ｂ，Ｔｒ０〜Ｔｒ
７：スイッチング素子 １１７：第１スイッチ １１４ａ〜１１４ｈ：第２スイッチ １１７Ａ：第３スイッチ １３２ａ〜１３２ｃ：第４スイッチ １３２ｄ〜１３２ｆ：第５スイッチ ＴｒＰ：第６スイッチ Ｔｒ４Ｈ〜Ｔｒ７Ｈ：第７スイッチ Ｔｒ４Ｌ〜Ｔｒ７Ｌ：第８スイッチ ２０４，２０５：第９スイッチ ２１０：第１０スイッチ ＴｒＰＨ：第１１スイッチ ＴｒＰＬ：第１２スイッチ １１９：出力スイッチ １１３：直列回路 １１６，３００：出力端子 ＶＨ，ＶＬ，ＶＨＨ，ＶＨＬ：電源 Ｃ０〜Ｃ７：接続端 １１８ａ，１１８ｂ，１１１ｃ： 電源端子 １２０： 容量性負荷 １０５，１０５Ａ，１０５Ｂ，１０５Ｃ：第１切換信号
生成回路 １３３：第２切換信号生成回路 １３３Ａ：第３切換信号生成回路 ２１１：第４切換信号生成回路 ２０１：第１のデジタル／アナログ変換回路部 ２０２：第２のデジタル／アナログ変換回路部
Ｒｎ０１，Ｒｎ１２，Ｒｎ２３，１１２ａ〜１１２ｇ，
１３０ａ〜１３０ｄ，１３１ａ，１３１ｂ：抵抗素子 Ｔｒ，Ｔｒ０ａ，Ｔｒ０ｂ，Ｔｒ１ａ，Ｔｒ１ｂ，Ｔｒ
２ａ，Ｔｒ２ｂ，Ｔｒ３ａ，Ｔｒ３ｂ，Ｔｒ０〜Ｔｒ
７：スイッチング素子 １１７：第１スイッチ １１４ａ〜１１４ｈ：第２スイッチ １１７Ａ：第３スイッチ １３２ａ〜１３２ｃ：第４スイッチ １３２ｄ〜１３２ｆ：第５スイッチ ＴｒＰ：第６スイッチ Ｔｒ４Ｈ〜Ｔｒ７Ｈ：第７スイッチ Ｔｒ４Ｌ〜Ｔｒ７Ｌ：第８スイッチ ２０４，２０５：第９スイッチ ２１０：第１０スイッチ ＴｒＰＨ：第１１スイッチ ＴｒＰＬ：第１２スイッチ １１９：出力スイッチ １１３：直列回路 １１６，３００：出力端子 ＶＨ，ＶＬ，ＶＨＨ，ＶＨＬ：電源 Ｃ０〜Ｃ７：接続端 １１８ａ，１１８ｂ，１１１ｃ： 電源端子 １２０： 容量性負荷 １０５，１０５Ａ，１０５Ｂ，１０５Ｃ：第１切換信号
生成回路 １３３：第２切換信号生成回路 １３３Ａ：第３切換信号生成回路 ２１１：第４切換信号生成回路 ２０１：第１のデジタル／アナログ変換回路部 ２０２：第２のデジタル／アナログ変換回路部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 井土 眞澄 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 筒 博司 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 足達 克己 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (54)
- 【請求項１】 液晶表示装置のアレイ基板上に形成され
たアクティブマトリクス型液晶表示装置の駆動回路であ
って、複数の抵抗素子と抵抗素子に関連する複数のスイ
ッチとを有する抵抗分割型デジタル／アナログ変換回路
を備え、このデジタル／アナログ変換回路の出力を、電
圧増幅率が１倍でインピーダンス変換機能を備える電流
増幅素子を介して、液晶表示部の駆動電圧として出力す
るように構成された、そのようなアクティブマトリクス
型液晶表示装置の駆動回路であって、 前記各抵抗素子が、前記アレイ基板上に形成された不純
物を含む半導体層によって構成されていることを特徴と
するアクティブマトリクス型液晶表示装置の駆動回路。 - 【請求項２】 液晶表示装置のアレイ基板上に形成され
たアクティブマトリクス型液晶表示装置の駆動回路であ
って、複数の抵抗素子と抵抗素子に関連する複数のスイ
ッチとを有する抵抗分割型デジタル／アナログ変換回路
を備え、このデジタル／アナログ変換回路の出力を、直
接そのまま、液晶表示部の駆動電圧として出力するよう
に構成された、そのようなアクティブマトリクス型液晶
表示装置の駆動回路であって、 前記各抵抗素子が、前記アレイ基板上に形成された不純
物を含む半導体層によって構成されていることを特徴と
するアクティブマトリクス型液晶表示装置の駆動回路。 - 【請求項３】 複数の抵抗素子と抵抗素子に関連する複
数のスイッチとを有する抵抗分割型デジタル／アナログ
変換回路を備え、このデジタル／アナログ変換回路の出
力を、電圧増幅率が１倍でインピーダンス変換機能を備
える電流増幅素子を介して、液晶表示部の駆動電圧とし
て出力するように構成されたアクティブマトリクス型液
晶表示装置の駆動回路であって、前記電流増幅素子は液
晶表示装置のアレイ基板上に実装されたものであり、電
流増幅素子を除く残余の駆動回路構成部分は前記アレイ
基板上に形成されたものである、そのようなアクティブ
マトリクス型液晶表示装置の駆動回路であって、 前記各抵抗素子が、前記アレイ基板上に形成された不純
物を含む半導体層によって構成されていることを特徴と
するアクティブマトリクス型液晶表示装置の駆動回路。 - 【請求項４】 上記半導体層はシリコンまたはゲルマニ
ウムを含む非単結晶材料であって、ドナーまたはアクセ
プタとなる不純物質を含むことを特徴とする請求項１乃
至請求項３のいずれかに記載のアクティブマトリクス型
液晶表示装置の駆動回路。 - 【請求項５】 上記半導体層は、非単結晶シリコン層で
あって、かつ、ｎ型層またはｐ型層の少なくともいずれ
か一方であることを特徴とする請求項１乃至請求項３の
いずれかに記載のアクティブマトリクス型液晶表示装置
の駆動回路。 - 【請求項６】 前記デジタル／アナログ変換回路が、Ｒ
−２Ｒラダー型デジタル／アナログ変換回路である請求
項１乃至請求項３のいずれかに記載のアクティブマトリ
クス型液晶表示装置の駆動回路。 - 【請求項７】 前記デジタル／アナログ変換回路が、Ｒ
−２Ｒラダー型デジタル／アナログ変換回路である請求
項４に記載のアクティブマトリクス型液晶表示装置の駆
動回路。 - 【請求項８】 前記デジタル／アナログ変換回路が、Ｒ
−２Ｒラダー型デジタル／アナログ変換回路である請求
項５に記載のアクティブマトリクス型液晶表示装置の駆
動回路。 - 【請求項９】 前記デジタル／アナログ変換回路が、電
圧ポテンショメータ型デジタル／アナログ変換回路であ
る請求項１乃至請求項３のいずれかに記載のアクティブ
マトリクス型液晶表示装置の駆動回路。 - 【請求項１０】 前記デジタル／アナログ変換回路が、
電圧ポテンショメータ型デジタル／アナログ変換回路で
ある請求項４に記載のアクティブマトリクス型液晶表示
装置の駆動回路。 - 【請求項１１】 前記デジタル／アナログ変換回路が、
電圧ポテンショメータ型デジタル／アナログ変換回路で
ある請求項５に記載のアクティブマトリクス型液晶表示
装置の駆動回路。 - 【請求項１２】 前記デジタル／アナログ変換回路は、 デジタル画像入力データの上位ビットデータ又は下位ビ
ットデータのうちの一方のビットデータに応じて動作す
る第１のデジタル／アナログ変換回路部と、 第１のデジタル／アナログ変換回路部からの出力電圧を
基準電圧とし、デジタル画像入力データの上位ビットデ
ータ又は下位ビットデータのうちの他方のビットデータ
に応じて動作する第２のデジタル／アナログ変換回路部
と、 から構成され、 前記第１のデジタル／アナログ変換回路部と前記第２の
デジタル／アナログ変換回路部のうちの一方のデジタル
／アナログ変換回路部が、Ｒ−２Ｒラダー型デジタル／
アナログ変換回路で構成されており、他方のデジタル／
アナログ変換回路部が電圧ポテンショメータ型デジタル
／アナログ変換回路で構成されている請求項１乃至請求
項３のいずれかに記載のアクティブマトリクス型液晶表
示装置の駆動回路。 - 【請求項１３】 所定の基準信号を入力し、この基準信
号から、１水平同期期間内において通常動作期間と通常
動作期間以外の残余の期間の２つの期間を選択的に切り
換える第１切換信号を生成する第１切換信号生成回路を
備え、 前記デジタル／アナログ変換回路は、 前記抵抗素子が複数個直列に接続された直列回路であっ
て、一端が高電圧用電源端子に接続され、他端が低電圧
用電源端子に接続された、そのような直列回路と、 前記直列回路の一端と高電圧用電源端子との間又は前記
直列回路の他端と低電圧用電源端子との間のいずれか一
方の間に介在し、第１切換信号生成回路からの第１切換
信号によって、通常動作期間中はＯＮ状態とされ、前記
残余の期間中はＯＦＦ状態とされる第１スイッチと、 前記直列回路を構成する抵抗素子の各接続点と、デジタ
ル／アナログ変換回路の出力端子との間に、それぞれ介
在し、デジタル画像データに応じてスイッチング態様が
制御される第２スイッチ群と、 を有する電圧ポテンショメータ型デジタル／アナログ変
換回路で構成され、 更に、前記第１切換信号生成回路からの第１切換信号に
応答して、前記残余の期間中にのみ、ソースラインに接
続される容量性負荷との電気的接続を切断する手段を設
けた請求項１乃至請求項３に記載のアクティブマトリク
ス型液晶表示装置の駆動回路。 - 【請求項１４】 前記容量性負荷との電気的接続を切断
する手段は、駆動回路における出力側に設けられた出力
スイッチであって、 第１切換信号により前記通常動作期間中はＯＮ状態とさ
れ、前記残余の期間中はソースラインに接続される容量
性負荷との電気的接続を切断すべくＯＦＦ状態とされ
る、そのような出力スイッチである請求項１３に記載の
アクティブマトリクス型液晶表示装置の駆動回路。 - 【請求項１５】 所定の基準信号を入力し、この基準信
号から、１水平同期期間内において通常動作期間と通常
動作期間以外の残余の期間の２つの期間を選択的に切り
換える第１切換信号を生成する第１切換信号生成回路を
備え、 前記デジタル／アナログ変換回路は、 前記抵抗素子が複数個直列に接続された直列回路であっ
て、一端が第１高電圧用電源端子とこの第１高電圧用電
源よりも電圧レベルが低い第２高電圧用電源端子とに共
通に接続され、他端が低電圧用電源端子に接続された、
そのような直列回路と、 前記第１高電圧用電源端子及び前記第２高電圧用電源端
子の２種類の電源端子と前記直列回路の一端との間に介
在し、第１切換信号生成回路からの第１切換信号によっ
て直列回路の一端との接続が、通常動作期間中は第１高
電圧用電源端子側に切り換えられ、前記残余の期間中は
第２高電圧用電源端子側に切り換えられる第３スイッチ
と、 前記直列回路を構成する抵抗素子の各接続点と、デジタ
ル／アナログ変換回路の出力端子との間に、それぞれ介
在し、デジタル画像データに応じてスイッチング態様が
制御される第２スイッチ群と、 を有する電圧ポテンショメータ型デジタル／アナログ変
換回路で構成され、 更に、前記第１切換信号生成回路からの第１切換信号に
応答して、前記残余の期間中にのみ、ソースラインに接
続される容量性負荷との電気的接続を切断する手段を設
けた請求項１乃至請求項３に記載のアクティブマトリク
ス型液晶表示装置の駆動回路。 - 【請求項１６】 前記容量性負荷との電気的接続を切断
する手段は、駆動回路における出力側に設けられた出力
スイッチであって、 第１切換信号により前記通常動作期間中はＯＮ状態とさ
れ、前記残余の期間中はソースラインに接続される容量
性負荷との電気的接続を切断すべくＯＦＦ状態とされ
る、そのような出力スイッチである請求項１５に記載の
アクティブマトリクス型液晶表示装置の駆動回路。 - 【請求項１７】 所定の基準信号を入力し、この基準信
号から、１水平同期期間内において通常動作期間と通常
動作期間以外の残余の期間の２つの期間を選択的に切り
換える第１切換信号を生成する第１切換信号生成回路を
備え、 前記デジタル／アナログ変換回路は、 前記抵抗素子を用いて抵抗値の異なる２種類の抵抗素子
により構成されるＲ−２Ｒラダー抵抗素子網と、 デジタル画像データの各ビット毎に設けられ、高電圧用
電源端子との接続状態と低電圧用電源端子との接続状態
の２つの接続状態を選択的に切り換えて出力電圧を決定
する第４スイッチ群と、 前記第４スイッチ群のスイッチング態様を制御する第２
切換信号を生成して、この第２切換信号を第４スイッチ
群に出力する第２切換信号生成回路であって、デジタル
画像データと前記第１切換信号生成回路からの第１切換
信号とを入力し、前記通常動作期間中は、デジタル画像
入力データに対応した第２切換信号を出力し、前記残余
の期間中はデジタル画像データのうち少なくとも前記抵
抗素子網に流れる電流の最小電流値と最大電流値のうち
の中間の電流値以下となる入力データのいずれかの入力
データに固定して、この固定された入力データを第２切
換信号として出力する、そのような第２切換信号生成回
路と、 を有するＲ−２Ｒラダー型デジタル／アナログ変換回路
で構成され、 更に、前記第１切換信号生成回路からの第１切換信号に
応答して、前記残余の期間中にのみ、ソースラインに接
続される容量性負荷との電気的接続を切断する手段を設
けた請求項１乃至請求項３に記載のアクティブマトリク
ス型液晶表示装置の駆動回路。 - 【請求項１８】 前記容量性負荷との電気的接続を切断
する手段は、駆動回路における出力側に設けられた出力
スイッチであって、 第１切換信号により前記通常動作期間中はＯＮ状態とさ
れ、前記残余の期間中はソースラインに接続される容量
性負荷との電気的接続を切断すべくＯＦＦ状態とされ
る、そのような出力スイッチである請求項１７に記載の
アクティブマトリクス型液晶表示装置の駆動回路。 - 【請求項１９】 所定の基準信号を入力し、この基準信
号から、１水平同期期間内において通常動作期間と通常
動作期間以外の残余の期間の２つの期間を選択的に切り
換える第１切換信号を生成する第１切換信号生成回路を
備え、 前記デジタル／アナログ変換回路は、 前記抵抗素子を用いて抵抗値の異なる２種類の抵抗素子
により構成されるＲ−２Ｒラダー抵抗素子網と、 出力電圧を決定する第５スイッチ群と、 前記第５スイッチ群のスイッチング態様を制御する第３
切換信号を生成して、この第３切換信号を第５スイッチ
群に出力する第３切換信号生成回路であって、前記第５
スイッチ群を全てＯＦＦ状態とする固定データを記憶す
る記憶回路を有し、デジタル画像データと前記第１切換
信号生成回路からの第１切換信号とを入力して、前記通
常動作期間中は、デジタル画像入力データに対応した第
３切換信号を出力し、前記残余の期間中は、抵抗素子網
への電源を切断状態とすべく、前記記憶回路に記憶され
ている固定データを、第３切換信号として出力する、そ
のような第３切換信号生成回路と、 を有するＲ−２Ｒラダー型デジタル／アナログ変換回路
で構成され、 更に、前記第１切換信号生成回路からの第１切換信号に
応答して、前記残余の期間中にのみ、ソースラインに接
続される容量性負荷との電気的接続を切断する手段を設
けた請求項１乃至請求項３に記載のアクティブマトリク
ス型液晶表示装置の駆動回路。 - 【請求項２０】 前記容量性負荷との電気的接続を切断
する手段は、駆動回路における出力側に設けられた出力
スイッチであって、 第１切換信号により前記通常動作期間中はＯＮ状態とさ
れ、前記残余の期間中はソースラインに接続される容量
性負荷との電気的接続を切断すべくＯＦＦ状態とされ
る、そのような出力スイッチである請求項１９に記載の
アクティブマトリクス型液晶表示装置の駆動回路。 - 【請求項２１】 所定の基準信号を入力し、この基準信
号から、１水平同期期間内において通常動作期間と通常
動作期間以外の残余の期間の２つの期間を選択的に切り
換える第１切換信号を生成する第１切換信号生成回路を
備え、 前記デジタル／アナログ変換回路は、 デジタル画像入力データの上位ビットに応じて動作する
第１のデジタル／アナログ変換回路部と、 第１のデジタル／アナログ変換回路部からの高電圧側出
力が与えられる第１接続端子と、第１のデジタル／アナ
ログ変換回路部からの低電圧側出力が与えられる第２接
続端子とを備え、この第１接続端子と第２接続端子間の
電圧を基準電圧とし、デジタル画像入力データの下位ビ
ットに応じて動作する第２のデジタル／アナログ変換回
路部と、 から構成され、 前記第１のデジタル／アナログ変換回路部は、電圧ポテ
ンショメータ型デジタル／アナログ変換回路で構成さ
れ、前記第２のデジタル／アナログ変換回路部は、Ｒ−
２Ｒラダー型デジタル／アナログ変換回路で構成され、 前記第１のデジタル／アナログ変換回路部は、 前記抵抗素子が複数個直列に接続された直列回路であっ
て、一端が高電圧用電源端子に接続され、他端が低電圧
用電源端子に接続された、そのような直列回路と、 前記直列回路の一端と高電圧用電源端子との間又は前記
直列回路の他端と低電圧用電源端子との間のいずれか一
方の間に介在し、第１切換信号生成回路からの第１切換
信号によって、通常動作期間中はＯＮ状態とされ、前記
残余の期間中はＯＦＦ状態とされる第６スイッチと、 前記直列回路を構成する抵抗素子の各接続点と、前記第
１接続端子との間に、それぞれ介在し、デジタル画像入
力データの上位ビットにより制御される第７スイッチ群
と、 前記直列回路を構成する抵抗素子の各接続点と、前記第
２接続端子との間に、それぞれ介在し、デジタル画像入
力データの上位ビットにより制御される第８スイッチ群
と、 を有し、 前記第２のデジタル／アナログ変換回路部は、 前記抵抗素子を用いて抵抗値の異なる２種類の抵抗素子
により構成されるＲ−２Ｒラダー抵抗素子網と、第１接
続端子との接続状態と第２接続端子との接続状態の２つ
の接続状態をデジタル入力データの下位ビットにより選
択的に切り換える第９スイッチ群とを有し、 更に、前記第１切換信号生成回路からの第１切換信号に
応答して、前記残余の期間中にのみ、ソースラインに接
続される容量性負荷との電気的接続を切断する手段が設
けられ、 前記通常動作期間中は、第６スイッチがＯＮ状態とさ
れ、且つデジタル画像データの上位ビットに応じて第７
スイッチ群及び第８スイッチ群のスイッチング態様が制
御され、更に、デジタル画像データの下位ビットに応じ
て第９スイッチ群のスイッチング態様が制御され、 前記残余の期間中は、第６スイッチがＯＦＦ状態とさ
れ、更に、前記切断手段により容量性負荷との電気的接
続が切断される請求項１乃至請求項３のいずれかに記載
のアクティブマトリクス型液晶表示装置の駆動回路。 - 【請求項２２】 前記容量性負荷との電気的接続を切断
する手段は、駆動回路における出力側に設けられた出力
スイッチであって、 第１切換信号により前記通常動作期間中はＯＮ状態とさ
れ、前記残余の期間中はソースラインに接続される容量
性負荷との電気的接続を切断すべくＯＦＦ状態とされ
る、そのような出力スイッチである請求項２１に記載の
アクティブマトリクス型液晶表示装置の駆動回路。 - 【請求項２３】 所定の基準信号を入力し、この基準信
号から、１水平同期期間内において通常動作期間と通常
動作期間以外の残余の期間の２つの期間を選択的に切り
換える第１切換信号を生成する第１切換信号生成回路を
備え、 前記デジタル／アナログ変換回路は、 デジタル画像入力データの上位ビットに応じて動作する
第１のデジタル／アナログ変換回路部と、 第１のデジタル／アナログ変換回路部からの高電圧側出
力が与えられる第１接続端子と、第１のデジタル／アナ
ログ変換回路部からの低電圧側出力が与えられる第２接
続端子とを備え、この第１接続端子と第２接続端子間の
電圧を基準電圧とし、デジタル画像入力データの下位ビ
ットに応じて動作する第２のデジタル／アナログ変換回
路部と、から構成され、 前記第１のデジタル／アナログ変換回路部は、電圧ポテ
ンショメータ型デジタル／アナログ変換回路で構成さ
れ、前記第２のデジタル／アナログ変換回路部は、Ｒ−
２Ｒラダー型デジタル／アナログ変換回路で構成され、 前記第１のデジタル／アナログ変換回路部は、 前記抵抗素子を複数個直列に接続して直列回路を構成
し、この直列回路の一端は、第１切換信号により制御さ
れる電源切換え用第１０スイッチを介して、 第１高電圧用電源端子とこの第１高電圧用電源よりも電
圧レベルが低い第２高電圧用電源端子とに共通に接続さ
れ、直列回路の他端は、低電圧用電源端子に接続され、
前記直列回路を構成する抵抗素子の各接続点と前記第１
接続端子との間に、デジタル画像入力データの上位ビッ
トにより制御される第７スイッチ群がそれぞれ介在さ
れ、各抵抗素子の各接続点と前記第２接続端子との間
に、 デジタル画像入力データの上位ビットにより制御される
第８スイッチ群がそれぞれ介在された構成を有し、 前記第２のデジタル／アナログ変換回路部は、 前記抵抗素子を用いて抵抗値の異なる２種類の抵抗素子
により構成されるＲ−２Ｒラダー抵抗素子網と、第１接
続端子との接続状態と第２接続端子との接続状態の２つ
の接続状態をデジタル入力データの下位ビットにより選
択的に切り換える第９スイッチ群とを有し、 更に、前記第１切換信号生成回路からの第１切換信号に
応答して、前記残余の期間中にのみ、ソースラインに接
続される容量性負荷との電気的接続を切断する手段が設
けられ、 前記通常動作期間中は、電源切換え用第１０スイッチが
第１高電圧用電源端子側に切り換えられ、更に、デジタ
ル画像データの上位ビットに応じて第７スイッチ群及び
第８スイッチ群のスイッチング態様が制御され、且つデ
ジタル画像データの下位ビットに応じて第９スイッチ群
のスイッチング態様が制御され、 前記残余の期間中は、電源切換え用第１０スイッチが第
２高電圧用電源端子側に切り換えられ、更に、前記切断
手段により容量性負荷との電気的接続が切断される請求
項１乃至請求項３のいずれかに記載のアクティブマトリ
クス型液晶表示装置の駆動回路。 - 【請求項２４】 前記容量性負荷との電気的接続を切断
する手段は、駆動回路における出力側に設けられた出力
スイッチであって、 第１切換信号により前記通常動作期間中はＯＮ状態とさ
れ、前記残余の期間中はソースラインに接続される容量
性負荷との電気的接続を切断すべくＯＦＦ状態とされ
る、そのような出力スイッチである請求項２３に記載の
アクティブマトリクス型液晶表示装置の駆動回路。 - 【請求項２５】 所定の基準信号を入力し、この基準信
号から、１水平同期期間内において通常動作期間と通常
動作期間以外の残余の期間の２つの期間を選択的に切り
換える第１切換信号を生成する第１切換信号生成回路を
備え、 前記デジタル／アナログ変換回路は、 デジタル画像入力データの上位ビットデータに応じて動
作する第１のデジタル／アナログ変換回路部と、 第１のデジタル／アナログ変換回路部からの高電圧側出
力が与えられる第１接続端子と、低電圧側出力が与えら
れる第２接続端子とを備え、この第１接続端子と第２接
続端子間の電圧を基準電圧とし、デジタル画像入力デー
タの下位ビットデータに応じて動作する第２のデジタル
／アナログ変換回路部と、 を有し、 前記第１のデジタル／アナログ変換回路部は、電圧ポテ
ンショメータ型デジタル／アナログ変換回路で構成さ
れ、前記第２のデジタル／アナログ変換回路部は、Ｒ−
２Ｒラダー型デジタル／アナログ変換回路で構成され、 前記第１のデジタル／アナログ変換回路部は、前記抵抗
素子を複数個直列に接続して直列回路を構成し、この直
列回路の一端は、高電圧用電源端子に接続され、直列回
路の他端は、低電圧用電源端子に接続され、前記直列回
路を構成する抵抗素子の各接続点と前記第１接続端子と
の間に、デジタル画像入力データの上位ビットにより制
御される第７スイッチ群がそれぞれ介在され、各抵抗素
子の各接続点と前記第２接続端子との間に、デジタル画
像入力データの上位ビットにより制御される第８スイッ
チ群がそれぞれ介在された構成を有し、 前記第２のデジタル／アナログ変換回路部は、 前記抵抗素子を用いて抵抗値の異なる２種類の抵抗素子
により構成されるＲ−２Ｒラダー抵抗素子網と、 デジタル入力データの各ビット毎に設けられ第１接続端
子との接続状態と第２接続端子との接続状態の２つの接
続状態を選択的に切り換える第９スイッチ群と、 前記第９スイッチ群のスイッチング態様を制御する第４
切換信号を生成して、この第４切換信号を第９スイッチ
群に出力する第４切換信号生成回路であって、デジタル
画像データの下位ビットと前記第１切換信号生成回路か
らの第１切換信号とを入力し、前記通常動作期間中は、
下位ビットのデジタル画像入力データに対応した第４切
換信号を出力し、前記残余の期間中は下位ビットのデジ
タル画像データのうち少なくとも前記抵抗素子網に流れ
る電流の最小電流値と最大電流値のうちの中間の電流値
以下となる入力データのいずれかの入力データに固定し
て、この固定された入力データを第４切換信号として出
力する、 そのような第４切換信号生成回路と、 を有し、 更に、前記第１切換信号生成回路からの第１切換信号に
応答して、前記残余の期間中にのみ、ソースラインに接
続される容量性負荷との電気的接続を切断する手段が設
けられた請求項１乃至請求項３のいずれかに記載のアク
ティブマトリクス型液晶表示装置の駆動回路。 - 【請求項２６】 前記容量性負荷との電気的接続を切断
する手段は、駆動回路における出力側に設けられた出力
スイッチであって、 第１切換信号により前記通常動作期間中はＯＮ状態とさ
れ、前記残余の期間中はソースラインに接続される容量
性負荷との電気的接続を切断すべくＯＦＦ状態とされ
る、そのような出力スイッチである請求項２５に記載の
アクティブマトリクス型液晶表示装置の駆動回路。 - 【請求項２７】 所定の基準信号を入力し、この基準信
号から、１水平同期期間内において通常動作期間と通常
動作期間以外の残余の期間の２つの期間を選択的に切り
換える第１切換信号を生成する第１切換信号生成回路を
備え、 前記デジタル／アナログ変換回路は、 デジタル画像入力データの上位ビットデータに応じて動
作する第１のデジタル／アナログ変換回路部と、 第１のデジタル／アナログ変換回路部からの高電圧側出
力が与えられる第１接続端子と、この第１接続端子に連
なる電源入力ラインに介在する第１１スイッチと、低電
圧側出力が与えられる第２接続端子と、この第２接続端
子に連なる電源入力ラインに介在する第１２スイッチと
を備え、この第１接続端子と第２接続端子間の電圧を基
準電圧とし、デジタル画像入力データの下位ビットデー
タに応じて動作する第２のデジタル／アナログ変換回路
部と、 から構成され、 前記第１のデジタル／アナログ変換回路部は、電圧ポテ
ンショメータ型デジタル／アナログ変換回路で構成さ
れ、前記第２のデジタル／アナログ変換回路部は、Ｒ−
２Ｒラダー型デジタル／アナログ変換回路で構成され、 前記第１のデジタル／アナログ変換回路部は、前記抵抗
素子を複数個直列に接続して直列回路を構成し、この直
列回路の一端は、高電圧用電源端子に接続され、直列回
路の他端は、低電圧用電源端子に接続され、前記直列回
路を構成する抵抗素子の各接続点と前記第１接続端子と
の間に、デジタル画像入力データの上位ビットにより制
御される第７スイッチ群がそれぞれ介在され、各抵抗素
子の各接続点と前記第２接続端子との間に、デジタル画
像入力データの上位ビットにより制御される第８スイッ
チ群がそれぞれ介在された構成を有し、 前記第２のデジタル／アナログ変換回路部は、前記抵抗
素子を用いて抵抗値の異なる２種類の抵抗素子により構
成されるＲ−２Ｒラダー抵抗素子網と、デジタル入力デ
ータの下位ビット毎に設けられ第１接続端子との接続状
態と第２接続端子との接続状態の２つの接続状態を選択
的に切り換える第９スイッチ群とを有し、 更に、前記
第１切換信号生成回路からの第１切換信号に応答して、
前記残余の期間中にのみ、ソースラインに接続される容
量性負荷との電気的接続を切断する手段が設けられ、 前記通常動作期間中は、第１１スイッチ及び第１２スイ
ッチがＯＮ状態とされ、且つデジタル画像データの上位
ビットに応じて第７スイッチ群及び第８スイッチ群のス
イッチング態様が制御され、且つデジタル画像データの
下位ビットに応じて第９スイッチ群のスイッチング態様
が制御され、 前記残余の期間中は、第１１スイッチ及び第１２スイッ
チがＯＦＦ状態とされ、更に、前記残余の期間中は、前
記切断手段により容量性負荷との電気的接続が切断され
る請求項１乃至請求項３のいずれかに記載のアクティブ
マトリクス型液晶表示装置の駆動回路。 - 【請求項２８】 前記容量性負荷との電気的接続を切断
する手段は、駆動回路における出力側に設けられた出力
スイッチであって、 第１切換信号により前記通常動作期間中はＯＮ状態とさ
れ、前記残余の期間中はソースラインに接続される容量
性負荷との電気的接続を切断すべくＯＦＦ状態とされ
る、そのような出力スイッチである請求項２７に記載の
アクティブマトリクス型液晶表示装置の駆動回路。 - 【請求項２９】 所定の基準信号を入力し、この基準信
号から、１水平同期期間内において通常動作期間と通常
動作期間以外の残余の期間の２つの期間を選択的に切り
換える第１切換信号を生成する第１切換信号生成回路を
備え、 前記デジタル／アナログ変換回路は、 デジタル画像入力データの上位ビットに応じて動作する
第１のデジタル／アナログ変換回路部と、 第１のデジタル／アナログ変換回路部からの高電圧側出
力が与えられる第１接続端子と、低電圧側出力が与えら
れる第２接続端子とを備え、この第１接続端子と第２接
続端子間の電圧を基準電圧とし、デジタル画像入力デー
タの下位ビットに応じて動作する第２のデジタル／アナ
ログ変換回路部と、 前記第１のデジタル／アナログ変換回路部は、電圧ポテ
ンショメータ型デジタル／アナログ変換回路で構成さ
れ、前記第２のデジタル／アナログ変換回路部は、Ｒ−
２Ｒラダー型デジタル／アナログ変換回路で構成され、 前記第１のデジタル／アナログ変換回路部は、前記抵抗
素子を複数個直列に接続して直列回路を構成し、この直
列回路の一端は、電源切換え用第１０スイッチを介し
て、第１高電圧用電源端子とこの第１高電圧用電源より
も電圧レベルが低い第２高電圧用電源端子とに共通に接
続され、直列回路の他端は、低電圧用電源端子に接続さ
れ、前記直列回路を構成する抵抗素子の各接続点と前記
第１接続端子との間に、デジタル画像入力データの上位
ビットにより制御される第７スイッチ群がそれぞれ介在
され、各抵抗素子の各接続点と前記第２接続端子との間
に、デジタル画像入力データの上位ビットにより制御さ
れる第８スイッチ群がそれぞれ介在された構成を有し、 前記第２のデジタル／アナログ変換回路部は、 前記抵抗素子を用いて抵抗値の異なる２種類の抵抗素子
により構成されるＲ−２Ｒラダー抵抗素子網と、 デジタル入力データの下位ビット毎に設けられ第１接続
端子との接続状態と第２接続端子との接続状態の２つの
接続状態を選択的に切り換える第９スイッチ群と、 前記第９スイッチ群のスイッチング態様を制御する第４
切換信号を生成して、この第４切換信号を第９スイッチ
群に出力する第４切換信号生成回路であって、デジタル
画像データの下位ビットと前記第１切換信号生成回路か
らの第１切換信号とを入力し、前記通常動作期間中は、
下位ビットのデジタル画像入力データに対応した第４切
換信号を出力し、前記残余の期間中は下位ビットのデジ
タル画像データのうち少なくとも前記抵抗素子網に流れ
る電流の最小電流値と最大電流値のうちの中間の電流値
以下となる入力データのいずれかの入力データに固定し
て、この固定された入力データを第４切換信号として出
力する、 そのような第４切換信号生成回路と、 を有し、 更に、前記第１切換信号生成回路からの第１切換信号に
応答して、前記残余の期間中にのみ、ソースラインに接
続される容量性負荷との電気的接続を切断する手段が設
けられ、 通常動作期間中は、電源切換え用第１０スイッチが第１
高電圧用電源端子側に切り換えられ、第７スイッチ群及
び第８スイッチ群が画像データの上位ビットに応じたス
イッチング態様に制御され、且つ第９スイッチ群が画像
データの下位ビットに応じた駆動電圧が得られるように
高電源側または低電源側のいずれかに接続を切り換え、 前記残余の期間中は、電源切換え用第１０スイッチが第
２高電圧用電源端子側に切り換えられ、且つ第９スイッ
チ群が前記固定された入力データによりスイッチングさ
れ、更に、前記残余の期間中は、前記切断手段により容
量性負荷との電気的接続が切断される請求項１乃至請求
項３のいずれかに記載のアクティブマトリクス型液晶表
示装置の駆動回路。 - 【請求項３０】 前記容量性負荷との電気的接続を切断
する手段は、駆動回路における出力側に設けられた出力
スイッチであって、 第１切換信号により前記通常動作期間中はＯＮ状態とさ
れ、前記残余の期間中はソースラインに接続される容量
性負荷との電気的接続を切断すべくＯＦＦ状態とされ
る、そのような出力スイッチである請求項２９に記載の
アクティブマトリクス型液晶表示装置の駆動回路。 - 【請求項３１】 所定の基準信号を入力し、この基準信
号から、１水平同期期間内において通常動作期間と通常
動作期間以外の残余の期間の２つの期間を選択的に切り
換える第１切換信号を生成する第１切換信号生成回路を
備え、 前記デジタル／アナログ変換回路は、 デジタル画像入力データの上位ビットに応じて動作する
第１のデジタル／アナログ変換回路部と、 第１のデジタル／アナログ変換回路部からの高電圧側出
力が与えられる第１接続端子と、この第１接続端子に連
なる電源入力ラインに介在する第１１スイッチと、低電
圧側出力が与えられる第２接続端子と、この第２接続端
子に連なる電源入力ラインに介在する第１２スイッチと
を備え、この第１接続端子と第２接続端子間の電圧を基
準電圧とし、デジタル画像入力データの下位ビットに応
じて動作する第２のデジタル／アナログ変換回路部と、 から構成され、 前記第１のデジタル／アナログ変換回路部は、電圧ポテ
ンショメータ型デジタル／アナログ変換回路で構成さ
れ、前記第２のデジタル／アナログ変換回路部は、Ｒ−
２Ｒラダー型デジタル／アナログ変換回路で構成され、 前記第１のデジタル／アナログ変換回路部は、前記抵抗
素子を複数個直列に接続して直列回路を構成し、この直
列回路の一端は、電源切換え用第１０スイッチを介し
て、第１高電圧用電源端子とこの第１高電圧用電源より
も電圧レベルが低い第２高電圧用電源端子とに共通に接
続され、直列回路の他端は、低電圧用電源端子に接続さ
れ、前記直列回路を構成する抵抗素子の各接続点と前記
第１接続端子との間に、デジタル画像入力データの上位
ビットにより制御される第７スイッチ群がそれぞれ介在
され、各抵抗素子の各接続点と前記第２接続端子との間
に、デジタル画像入力データの上位ビットにより制御さ
れる第８スイッチ群がそれぞれ介在された構成を有し、 前記第２のデジタル／アナログ変換回路部は、前記抵抗
素子を用いて抵抗値の異なる２種類の抵抗素子により構
成されるＲ−２Ｒラダー抵抗素子網と、デジタル入力デ
ータの下位ビット毎に設けられ第１接続端子との接続状
態と第２接続端子との接続状態の２つの接続状態を選択
的に切り換える第９スイッチとを有し、 更に、前記第１切換信号生成回路からの第１切換信号に
応答して、前記残余の期間中にのみ、ソースラインに接
続される容量性負荷との電気的接続を切断する手段が設
けられ、 通常動作期間中は、電源切換え用第１０スイッチが第１
高電圧用電源端子側に切り換えられ、第７スイッチ群及
び第８スイッチ群が画像データの上位ビットに応じたス
イッチング態様に制御され、第９スイッチ群が画像デー
タの下位ビットに応じた駆動電圧が得られるように高電
源側または低電源側のいずれかに接続を切り換え、且
つ、第１１スイッチ及び第１２スイッチがＯＮ状態とさ
れ、 前記残余の期間中は、電源切換え用第１０スイッチが第
２高電圧用電源端子側に切り換えられ、且つ第１１スイ
ッチ及び第１２スイッチがＯＦＦ状態とされ、更に、前
記切断手段により、ソースラインに接続される容量性負
荷との電気的接続を切断される請求項１乃至請求項３の
いずれかに記載のアクティブマトリクス型液晶表示装置
の駆動回路。 - 【請求項３２】 前記容量性負荷との電気的接続を切断
する手段は、駆動回路における出力側に設けられた出力
スイッチであって、 第１切換信号により前記通常動作期間中はＯＮ状態とさ
れ、前記残余の期間中はソースラインに接続される容量
性負荷との電気的接続を切断すべくＯＦＦ状態とされ
る、そのような出力スイッチである請求項３１に記載の
アクティブマトリクス型液晶表示装置の駆動回路。 - 【請求項３３】 所定の基準信号を入力し、ソースライ
ンに画像データを書き込むのに先立って行われるプリチ
ャージのためのプリチャージ期間モードと、プリチャー
ジ期間以外の残余の期間モードのいずれかのモードに切
り換える第５切換信号を生成する第５切換信号生成回路
を備え、 前記デジタル／アナログ変換回路は、 前記抵抗素子を用いて抵抗値の異なる２種類の抵抗素子
により構成されるＲ−２Ｒラダー抵抗素子網と、 デジタル画像データの各ビット毎に設けられ、高電圧用
電源端子との接続状態と低電圧用電源端子との接続状態
の２つの接続状態を選択的に切り換えて出力電圧を決定
する第４スイッチ群と、 前記第４スイッチ群のスイッチング態様を制御する第６
切換信号を生成して、この第６切換信号を第４スイッチ
群に出力する第６切換信号生成回路であって、デジタル
画像データと前記第５切換信号生成回路からの第５切換
信号とを入力し、前記プリチャージ期間以外の残余の期
間中は、デジタル画像入力データに対応した第６切換信
号を出力し、前記プリチャージ期間中はデジタル画像デ
ータのうち少なくとも前記抵抗素子網に流れる電流の最
小電流値と最大電流値のうちの中間の電流値以下となる
入力データのいずれかの入力データに固定して、この固
定された入力データを第６切換信号として出力する、そ
のような第６切換信号生成回路と、 を有するＲ−２Ｒラダー型デジタル／アナログ変換回路
で構成されている請求項１乃至請求項３のいずれかに記
載のアクティブマトリクス型液晶表示装置の駆動回路。 - 【請求項３４】 所定の基準信号を入力し、ソースライ
ンに画像データを書き込むのに先立って行われるプリチ
ャージのためのプリチャージ期間モードと、プリチャー
ジ期間以外の残余の期間モードのいずれかのモードに切
り換える第５切換信号を生成する第５切換信号生成回路
を備え、 前記デジタル／アナログ変換回路は、 デジタル画像入力データの上位ビットに応じて動作する
第１のデジタル／アナログ変換回路部と、 第１のデジタル／アナログ変換回路部からの高電圧側出
力が与えられる第１接続端子と、低電圧側出力が与えら
れる第２接続端子とを備え、この第１接続端子と第２接
続端子間の電圧を基準電圧とし、デジタル画像入力デー
タの下位ビットに応じて動作する第２のデジタル／アナ
ログ変換回路部と、 から構成され、 前記第１のデジタル／アナログ変換回路部は、電圧ポテ
ンショメータ型デジタル／アナログ変換回路で構成さ
れ、前記第２のデジタル／アナログ変換回路部は、Ｒ−
２Ｒラダー型デジタル／アナログ変換回路で構成され、 前記第１のデジタル／アナログ変換回路部は、前記抵抗
素子を複数個直列に接続して直列回路を構成し、この直
列回路の一端は、電源切換え用第１０スイッチを介し
て、第１高電圧用電源端子とこの第１高電圧用電源より
も電圧レベルが低い第２高電圧用電源端子とに共通に接
続され、直列回路の他端は、低電圧用電源端子に接続さ
れ、前記直列回路を構成する抵抗素子の各接続点と前記
第１接続端子との間に、デジタル画像入力データの上位
ビットにより制御される第７スイッチ群がそれぞれ介在
され、各抵抗素子の各接続点と前記第２接続端子との間
に、デジタル画像入力データの上位ビットにより制御さ
れる第８スイッチ群がそれぞれ介在された構成を有し、 前記第２のデジタル／アナログ変換回路部は、 前記抵抗素子を用いて抵抗値の異なる２種類の抵抗素子
により構成されるＲ−２Ｒラダー抵抗素子網と、 デジタル入力データの下位ビット毎に設けられ第１接続
端子との接続状態と第２接続端子との接続状態の２つの
接続状態を選択的に切り換える第９スイッチ群と、 前記第９スイッチ群のスイッチング態様を制御する第７
切換信号を生成して、この第７切換信号を第９スイッチ
群に出力する第７切換信号生成回路であって、デジタル
画像データの下位ビットと前記第５切換信号生成回路か
らの第５切換信号とを入力し、前記プリチャージ期間以
外の残余の期間中は、下位ビットのデジタル画像入力デ
ータに対応した第７切換信号を出力し、前記プリチャー
ジ期間中は、下位ビットのデジタル画像データのうち少
なくとも前記抵抗素子網に流れる電流の最小電流値と最
大電流値のうちの中間の電流値以下となる入力データの
いずれかの入力データに固定して、この固定された入力
データを第７切換信号として出力する、そのような第４
切換信号生成回路と、 を有し、 プリチャージ期間以外の残余の期間中は、電源切換え用
第１０スイッチが第１高電圧用電源端子側に切り換えら
れ、第７スイッチ群及び第８スイッチ群が画像データの
上位ビットに応じたスイッチング態様に制御され、且つ
第９スイッチ群が画像データの下位ビットに応じた駆動
電圧が得られるように高電源側または低電源側のいずれ
かに接続を切り換え、 プリチャージ期間中は、電源切換え用第１０スイッチが
第２高電圧用電源端子側に切り換えられ、且つ第９スイ
ッチ群が前記固定された入力データによりスイッチング
される請求項１乃至請求項３のいずれかに記載のアクテ
ィブマトリクス型液晶表示装置の駆動回路。 - 【請求項３５】 前記第１切換信号生成回路は、水平同
期信号を入力し、この水平同期信号から第１切換信号を
生成して前記デジタル／アナログ変換回路へ第１切換信
号を出力する回路であって、 抵抗素子と容量素子から構成される積分回路を含み、積
分回路を構成する抵抗素子の抵抗値により決定される予
め定めた遅延時間だけ水平同期信号を遅延させる遅延回
路と、 遅延回路の出力と水平同期信号とのアンド条件をとっ
て、第１切換信号として出力する論理回路と、 を有する請求項１３に記載のアクティブマトリクス型液
晶表示装置の駆動回路。 - 【請求項３６】 前記第１切換信号生成回路は、水平同
期信号を入力し、この水平同期信号から第１切換信号を
生成して前記デジタル／アナログ変換回路へ第１切換信
号を出力する回路であって、 抵抗素子と容量素子から構成される積分回路を含み、積
分回路を構成する抵抗素子の抵抗値により決定される予
め定めた遅延時間だけ水平同期信号を遅延させる遅延回
路と、 遅延回路の出力と水平同期信号とのアンド条件をとっ
て、第１切換信号として出力する論理回路と、 を有する請求項１５に記載のアクティブマトリクス型液
晶表示装置の駆動回路。 - 【請求項３７】 前記第１切換信号生成回路は、水平同
期信号を入力し、この水平同期信号から第１切換信号を
生成して前記デジタル／アナログ変換回路へ第１切換信
号を出力する回路であって、 抵抗素子と容量素子から構成される積分回路を含み、積
分回路を構成する抵抗素子の抵抗値により決定される予
め定めた遅延時間だけ水平同期信号を遅延させる遅延回
路と、 遅延回路の出力と水平同期信号とのアンド条件をとっ
て、第１切換信号として出力する論理回路と、 を有する請求項１７に記載のアクティブマトリクス型液
晶表示装置の駆動回路。 - 【請求項３８】 前記第１切換信号生成回路は、水平同
期信号を入力し、この水平同期信号から第１切換信号を
生成して前記デジタル／アナログ変換回路へ第１切換信
号を出力する回路であって、 抵抗素子と容量素子から構成される積分回路を含み、積
分回路を構成する抵抗素子の抵抗値により決定される予
め定めた遅延時間だけ水平同期信号を遅延させる遅延回
路と、 遅延回路の出力と水平同期信号とのアンド条件をとっ
て、第１切換信号として出力する論理回路と、 を有する請求項１９に記載のアクティブマトリクス型液
晶表示装置の駆動回路。 - 【請求項３９】 前記第１切換信号生成回路は、水平同
期信号を入力し、この水平同期信号から第１切換信号を
生成して前記デジタル／アナログ変換回路へ第１切換信
号を出力する回路であって、 抵抗素子と容量素子から構成される積分回路を含み、積
分回路を構成する抵抗素子の抵抗値により決定される予
め定めた遅延時間だけ水平同期信号を遅延させる遅延回
路と、 遅延回路の出力と水平同期信号とのアンド条件をとっ
て、第１切換信号として出力する論理回路と、 を有する請求項２１に記載のアクティブマトリクス型液
晶表示装置の駆動回路。 - 【請求項４０】 前記第１切換信号生成回路は、水平同
期信号を入力し、この水平同期信号から第１切換信号を
生成して前記デジタル／アナログ変換回路へ第１切換信
号を出力する回路であって、 抵抗素子と容量素子から構成される積分回路を含み、積
分回路を構成する抵抗素子の抵抗値により決定される予
め定めた遅延時間だけ水平同期信号を遅延させる遅延回
路と、 遅延回路の出力と水平同期信号とのアンド条件をとっ
て、第１切換信号として出力する論理回路と、 を有する請求項２３に記載のアクティブマトリクス型液
晶表示装置の駆動回路。 - 【請求項４１】 前記第１切換信号生成回路は、水平同
期信号を入力し、この水平同期信号から第１切換信号を
生成して前記デジタル／アナログ変換回路へ第１切換信
号を出力する回路であって、 抵抗素子と容量素子から構成される積分回路を含み、積
分回路を構成する抵抗素子の抵抗値により決定される予
め定めた遅延時間だけ水平同期信号を遅延させる遅延回
路と、 遅延回路の出力と水平同期信号とのアンド条件をとっ
て、第１切換信号として出力する論理回路と、 を有する請求項２５に記載のアクティブマトリクス型液
晶表示装置の駆動回路。 - 【請求項４２】 前記第１切換信号生成回路は、水平同
期信号を入力し、この水平同期信号から第１切換信号を
生成して前記デジタル／アナログ変換回路へ第１切換信
号を出力する回路であって、 抵抗素子と容量素子から構成される積分回路を含み、積
分回路を構成する抵抗素子の抵抗値により決定される予
め定めた遅延時間だけ水平同期信号を遅延させる遅延回
路と、 遅延回路の出力と水平同期信号とのアンド条件をとっ
て、第１切換信号として出力する論理回路と、 を有する請求項２７に記載のアクティブマトリクス型液
晶表示装置の駆動回路。 - 【請求項４３】 前記第１切換信号生成回路は、水平同
期信号を入力し、この水平同期信号から第１切換信号を
生成して前記デジタル／アナログ変換回路へ第１切換信
号を出力する回路であって、 抵抗素子と容量素子から構成される積分回路を含み、積
分回路を構成する抵抗素子の抵抗値により決定される予
め定めた遅延時間だけ水平同期信号を遅延させる遅延回
路と、 遅延回路の出力と水平同期信号とのアンド条件をとっ
て、第１切換信号として出力する論理回路と、 を有する請求項２９に記載のアクティブマトリクス型液
晶表示装置の駆動回路。 - 【請求項４４】 前記第１切換信号生成回路は、水平同
期信号を入力し、この水平同期信号から第１切換信号を
生成して前記デジタル／アナログ変換回路へ第１切換信
号を出力する回路であって、 抵抗素子と容量素子から構成される積分回路を含み、積
分回路を構成する抵抗素子の抵抗値により決定される予
め定めた遅延時間だけ水平同期信号を遅延させる遅延回
路と、 遅延回路の出力と水平同期信号とのアンド条件をとっ
て、第１切換信号として出力する論理回路と、 を有する請求項３１に記載のアクティブマトリクス型液
晶表示装置の駆動回路。 - 【請求項４５】 前記第１切換信号生成回路は、水平同
期信号を入力し、この水平同期信号から第１切換信号を
生成して前記デジタル／アナログ変換回路へ第１切換信
号を出力する回路であって、 抵抗素子と容量素子から構成される積分回路を含み、こ
の容量素子はソースラインに接続される容量性負荷によ
り構成され、積分回路を構成する抵抗素子の抵抗値と容
量素子の容量値とにより決定される時定数に応じた予め
定めた遅延時間だけ水平同期信号を遅延させる遅延回路
と、 遅延回路の出力と水平同期信号とのアンド条件をとっ
て、第１切換信号として出力する論理回路と、 を有する請求項１３に記載のアクティブマトリクス型液
晶表示装置の駆動回路。 - 【請求項４６】 前記第１切換信号生成回路は、水平同
期信号を入力し、この水平同期信号から第１切換信号を
生成して前記デジタル／アナログ変換回路へ第１切換信
号を出力する回路であって、 抵抗素子と容量素子から構成される積分回路を含み、こ
の容量素子はソースラインに接続される容量性負荷によ
り構成され、積分回路を構成する抵抗素子の抵抗値と容
量素子の容量値とにより決定される時定数に応じた予め
定めた遅延時間だけ水平同期信号を遅延させる遅延回路
と、 遅延回路の出力と水平同期信号とのアンド条件をとっ
て、第１切換信号として出力する論理回路と、 を有する請求項１５に記載のアクティブマトリクス型液
晶表示装置の駆動回路。 - 【請求項４７】 前記第１切換信号生成回路は、水平同
期信号を入力し、この水平同期信号から第１切換信号を
生成して前記デジタル／アナログ変換回路へ第１切換信
号を出力する回路であって、 抵抗素子と容量素子から構成される積分回路を含み、こ
の容量素子はソースラインに接続される容量性負荷によ
り構成され、積分回路を構成する抵抗素子の抵抗値と容
量素子の容量値とにより決定される時定数に応じた予め
定めた遅延時間だけ水平同期信号を遅延させる遅延回路
と、 遅延回路の出力と水平同期信号とのアンド条件をとっ
て、第１切換信号として出力する論理回路と、 を有する請求項１７に記載のアクティブマトリクス型液
晶表示装置の駆動回路。 - 【請求項４８】 前記第１切換信号生成回路は、水平同
期信号を入力し、この水平同期信号から第１切換信号を
生成して前記デジタル／アナログ変換回路へ第１切換信
号を出力する回路であって、 抵抗素子と容量素子から構成される積分回路を含み、こ
の容量素子はソースラインに接続される容量性負荷によ
り構成され、積分回路を構成する抵抗素子の抵抗値と容
量素子の容量値とにより決定される時定数に応じた予め
定めた遅延時間だけ水平同期信号を遅延させる遅延回路
と、 遅延回路の出力と水平同期信号とのアンド条件をとっ
て、第１切換信号として出力する論理回路と、 を有する請求項１９に記載のアクティブマトリクス型液
晶表示装置の駆動回路。 - 【請求項４９】 前記第１切換信号生成回路は、水平同
期信号を入力し、この水平同期信号から第１切換信号を
生成して前記デジタル／アナログ変換回路へ第１切換信
号を出力する回路であって、 抵抗素子と容量素子から構成される積分回路を含み、こ
の容量素子はソースラインに接続される容量性負荷によ
り構成され、積分回路を構成する抵抗素子の抵抗値と容
量素子の容量値とにより決定される時定数に応じた予め
定めた遅延時間だけ水平同期信号を遅延させる遅延回路
と、 遅延回路の出力と水平同期信号とのアンド条件をとっ
て、第１切換信号として出力する論理回路と、 を有する請求項２１に記載のアクティブマトリクス型液
晶表示装置の駆動回路。 - 【請求項５０】 前記第１切換信号生成回路は、水平同
期信号を入力し、この水平同期信号から第１切換信号を
生成して前記デジタル／アナログ変換回路へ第１切換信
号を出力する回路であって、 抵抗素子と容量素子から構成される積分回路を含み、こ
の容量素子はソースラインに接続される容量性負荷によ
り構成され、積分回路を構成する抵抗素子の抵抗値と容
量素子の容量値とにより決定される時定数に応じた予め
定めた遅延時間だけ水平同期信号を遅延させる遅延回路
と、 遅延回路の出力と水平同期信号とのアンド条件をとっ
て、第１切換信号として出力する論理回路と、 を有する請求項２３に記載のアクティブマトリクス型液
晶表示装置の駆動回路。 - 【請求項５１】 前記第１切換信号生成回路は、水平同
期信号を入力し、この水平同期信号から第１切換信号を
生成して前記デジタル／アナログ変換回路へ第１切換信
号を出力する回路であって、 抵抗素子と容量素子から構成される積分回路を含み、こ
の容量素子はソースラインに接続される容量性負荷によ
り構成され、積分回路を構成する抵抗素子の抵抗値と容
量素子の容量値とにより決定される時定数に応じた予め
定めた遅延時間だけ水平同期信号を遅延させる遅延回路
と、 遅延回路の出力と水平同期信号とのアンド条件をとっ
て、第１切換信号として出力する論理回路と、 を有する請求項２５に記載のアクティブマトリクス型液
晶表示装置の駆動回路。 - 【請求項５２】 前記第１切換信号生成回路は、水平同
期信号を入力し、この水平同期信号から第１切換信号を
生成して前記デジタル／アナログ変換回路へ第１切換信
号を出力する回路であって、 抵抗素子と容量素子から構成される積分回路を含み、こ
の容量素子はソースラインに接続される容量性負荷によ
り構成され、積分回路を構成する抵抗素子の抵抗値と容
量素子の容量値とにより決定される時定数に応じた予め
定めた遅延時間だけ水平同期信号を遅延させる遅延回路
と、 遅延回路の出力と水平同期信号とのアンド条件をとっ
て、第１切換信号として出力する論理回路と、 を有する請求項２７に記載のアクティブマトリクス型液
晶表示装置の駆動回路。 - 【請求項５３】 前記第１切換信号生成回路は、水平同
期信号を入力し、この水平同期信号から第１切換信号を
生成して前記デジタル／アナログ変換回路へ第１切換信
号を出力する回路であって、 抵抗素子と容量素子から構成される積分回路を含み、こ
の容量素子はソースラインに接続される容量性負荷によ
り構成され、積分回路を構成する抵抗素子の抵抗値と容
量素子の容量値とにより決定される時定数に応じた予め
定めた遅延時間だけ水平同期信号を遅延させる遅延回路
と、 遅延回路の出力と水平同期信号とのアンド条件をとっ
て、第１切換信号として出力する論理回路と、 を有する請求項２９に記載のアクティブマトリクス型液
晶表示装置の駆動回路。 - 【請求項５４】 前記第１切換信号生成回路は、水平同
期信号を入力し、この水平同期信号から第１切換信号を
生成して前記デジタル／アナログ変換回路へ第１切換信
号を出力する回路であって、 抵抗素子と容量素子から構成される積分回路を含み、こ
の容量素子はソースラインに接続される容量性負荷によ
り構成され、積分回路を構成する抵抗素子の抵抗値と容
量素子の容量値とにより決定される時定数に応じた予め
定めた遅延時間だけ水平同期信号を遅延させる遅延回路
と、 遅延回路の出力と水平同期信号とのアンド条件をとっ
て、第１切換信号として出力する論理回路と、 を有する請求項３１に記載のアクティブマトリクス型液
晶表示装置の駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10111646A JPH11218739A (ja) | 1997-04-22 | 1998-04-22 | アクティブマトリクス型液晶表示装置の駆動回路 |
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| Application Number | Priority Date | Filing Date | Title |
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| JP9-104345 | 1997-04-22 | ||
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| JP9-325728 | 1997-11-27 | ||
| JP10111646A JPH11218739A (ja) | 1997-04-22 | 1998-04-22 | アクティブマトリクス型液晶表示装置の駆動回路 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002126844A Division JP2003015615A (ja) | 1997-04-22 | 2002-04-26 | アクティブマトリクス型液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11218739A true JPH11218739A (ja) | 1999-08-10 |
Family
ID=27310204
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10111646A Pending JPH11218739A (ja) | 1997-04-22 | 1998-04-22 | アクティブマトリクス型液晶表示装置の駆動回路 |
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