JP2007293353A

JP2007293353A - 液晶表示装置、ｄ／ａ変換回路及び半導体装置

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Publication number: JP2007293353A
Application number: JP2007138563A
Authority: JP
Inventors: Yukio Tanaka; 幸夫田中
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2007-05-25
Filing date: 2007-05-25
Publication date: 2007-11-08

Abstract

【課題】液晶パネルを駆動する際の、液晶セルへの表示データの書き込みの高精度化および高速化を図ることのできる液晶表示装置を提供する。
【解決手段】ソース信号線と、ソース信号線側駆動回路とを備えた液晶表示装置であって、ソース信号線側駆動回路は第１及び第２のＤ／Ａ変換回路を有し、第１のＤ／Ａ変換回路は、各々異なる電圧が印加された複数の階調電圧線と、第１のスイッチ回路と、第２のスイッチ回路を有し、複数の階調電圧線の各々は、第１の出力線と第１のスイッチ回路を介して接続されており、複数の階調電圧線の各々は、第２の出力線と第２のスイッチ回路を介して接続されており、第２のＤ／Ａ変換回路は、第１の出力線と第２の出力線との間に直列に接続された複数の抵抗と、第３のスイッチ回路を有し、複数の抵抗のうち隣り合う抵抗と抵抗との接続点は、第３の出力線と第３のスイッチ回路を介して接続されている。
【選択図】図３

Description

本発明は、Ｄ／Ａ変換（デジタル／アナログ変換）回路に関する。特に、半導体装置の駆動回路に用いられるＤ／Ａ変換回路に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。

最近安価なガラス基板上に半導体薄膜を形成した半導体装置、例えば薄膜トランジスタ（ＴＦＴ）を作製する技術が急速に発達してきている。その理由は、アクティブマトリクス型半導体表示装置（特にアクティブマトリクス型液晶表示装置）の需要が高まってきたことによる。

アクティブマトリクス型液晶表示装置は、マトリクス状に配置された数十〜数百万個もの画素領域にそれぞれＴＦＴが配置され、各画素電極に出入りする電荷をＴＦＴのスイッチング機能により制御するものである。

その中でも、表示装置の高精細化、高画質化に伴い、高速駆動が可能なデジタル駆動方式のアクティブマトリクス型液晶表示装置が注目されてきている。

従来のデジタル駆動方式のアクティブマトリクス型液晶表示装置を図１９に示す。従来のデジタル駆動方式のアクティブマトリクス型液晶表示装置は、図１９に示すようにソース信号線側シフトレジスタ１４０１、デジタルデコーダのアドレス線（ａ〜ｄ）１４０２、ラッチ回路（ＬＡＴ１）１４０３、ラッチ回路（ＬＡＴ２）１４０４、ラッチパルス線１４０５、Ｄ／Ａ変換回路１４０６、階調電圧線１４０７、ソース信号線１４０８、ゲイト信号線側シフトレジスタ１４０９、ゲイト信号線（走査線）１４１０、および画素ＴＦＴ１４１１などによって構成されている。ここでは、４ビットのデジタル駆動方式のアクティブマトリクス型液晶表示装置を例にとっている。なお、ラッチ回路（ＬＡＴ１およびＬＡＴ２）は、４個のラッチ回路が便宜上一まとめに示されている。

デジタルデコーダのアドレス線（ａ〜ｄ）１４０２に供給されるデジタル信号（デジタル階調信号）が、ソース信号線側シフトレジスタからのタイミング信号によりＬＡＴ１群に順次書き込まれる。

ＬＡＴ１群に対するデジタル信号の書き込みが一通り終了するまでの時間は、１ライン期間と呼ばれる。すなわち、一番左側のＬＡＴ１に対してデジタルデコーダからのデジタル信号の書き込みが開始される時点から、一番右側のＬＡＴ１に対してデジタルデコーダからのデジタル信号の書き込みが終了する時点までの時間間隔が１ライン期間である。

ＬＡＴ１群に対するデジタル信号の書き込みが終了した後、ラッチ１群に書き込まれたデジタル信号は、シフトレジスタの動作タイミングに合わせて、ラッチパルス線にラッチパルスが流れた時にＬＡＴ２群に一斉に送出され、書き込まれる。

デジタル信号をＬＡＴ２群に送出し終えたＬＡＴ１群には、ソース信号線側シフトレジスタからの信号により、再びデジタルデコーダに供給されるデジタル信号の書き込みが順次行なわれる。

この２順目の１ライン期間中には、２順目の１ライン期間の開始に合わせてＬＡＴ２群に送出されたデジタル信号に応じた電圧がソース信号線に供給される。
ここで例に挙げている駆動回路は、デジタル信号の階調電圧への変換を、Ｄ／Ａ変換回路によって１６本の階調電圧線のうち、一つを選択することによって実行している。

選択された階調電圧は、１ライン期間の間対応するソース信号線に供給される。ゲイト信号線側シフトレジスタからの走査信号によって対応するＴＦＴのスイッチングが行われ、液晶分子が駆動される。

上述した動作を走査線の数だけ繰り返すことによって１画面（１フレーム）が形成される。一般に、アクティブマトリクス型液晶表示装置装置では、１秒間に６０フレームの画像の書き換えが行われている。

ここで、上述したデジタル駆動回路に用いられている従来のＤ／Ａ変換回路を説明する。図２０を参照する。

従来の４ビットのＤ／Ａ変換回路は、複数のスイッチ（ｓｗ０〜ｓｗ１５）および階調電圧線（Ｖ０〜Ｖ１５）を備えている。ＬＡＴ２群から供給される４ビットのデジタル信号によって複数のスイッチ（ｓｗ０〜ｓｗ１５）のうち１つが選択され、選択されたスイッチに接続されている階調電圧線からソース信号線１４０７に電圧が供給される仕組みになっている。

このようなＤ／Ａ変換回路が、１本のソース信号線に対して実質的に１つ備えられている。

ここで説明している従来の４ビットのＤ／Ａ変換回路の場合、スイッチの数は１６個であり、階調電圧線の数は１６本である。さらに、ビット数が増えると、スイッチの数は指数関数的に増加していく。つまり、ｎビットのデジタル信号を扱う従来のＤ／Ａ変換回路においては、２ⁿ個のスイッチが必要となってしまう。したがって、実際のアクティブマトリクス型液晶表示装置においては、スイッチの面積は大きく、駆動回路全体の面積が大きくなってしまい、小型化の妨げの原因の一つとなっている。

また、従来用いられている４ビットのＤ／Ａ変換回路の別の例を取りあげてみる。図２１を参照する。図２１に示されている４ビットのＤ／Ａ変換回路は、先に説明した４ビットのＤ／Ａ変換回路と同じように、ＬＡＴ２群から供給される４ビットのデジタル信号によって複数のスイッチ（ｓｗ０〜ｓｗ１５）のうち１つが選択され、選択されたスイッチに接続されている階調電圧線からソース信号線に電圧が供給される仕組みになっている。

図２１に示されるＤ／Ａ変換回路は、階調電圧線の本数は、５本（Ｖ０〜Ｖ４）であり、先に説明した図２０に示されるような４ビットのＤ／Ａ変換回路よりも少ない。

また、５本の階調電圧線（Ｖ０〜Ｖ４）には、Ｖ０〜Ｖ４間に印加される電圧を抵抗分割することによって、異なる電圧が供給されるようになっている。また、最も高い電圧がＶ４に印加されており、最も低い電圧がＶ０に印加されている。

しかしながら、図２１に示されるＤ／Ａ変換回路は、抵抗分割することによって抵抗が大きくなり、液晶パネルへの十分な表示データの書き込み時間が得られないという問題が生じていた。

加えて、ビット数が増えると、素子抵抗および配線抵抗が増加してしまう。

また、半導体表示装置の高精細化のためには、画素数の増加、つまりはソース信号線の増加が必要となってくる。しかし、上述したように、ソース信号線が増加すると、Ｄ／Ａ変換回路が占める面積や配線抵抗および素子抵抗も増加することになり、このことが高精細化への妨げの原因の一つとなっている。

上述した理由により、液晶パネルを駆動する際の、液晶セルへの表示データの書き込みの高精度化および高速化を図ることのできるＤ／Ａ変換回路および半導体装置を提供することを目的とする。

本明細書で開示する発明の構成は、入力されるｎビット（ｎは２以上の自然数）のデジタル信号に対応する階調電圧が出力線に供給されるＤ／Ａ変換回路であって、前記ｎビットのデジタル信号を上位ｘビットと下位ｙビットとに分割し（ｘ＋ｙ＝ｎ；ｘ、ｙは共に自然数）、前記ｎビットのデジタル信号の上位ｘビットによって（２^x＋１）本の階調電圧線のうち隣り合う２本の階調電圧線が選択され、選択された前記隣り合う２本の階調電圧線のうち、いずれか一方の階調電圧線に印加された第１階調電圧が出力線に供給された後、前記ｎビットのデジタル信号の下位ｙビットによって、選択された前記隣り合う２本の階調電圧線の電位差から２^y通りの第２階調電圧が作り出され、前記２^y通りの第２階調電圧のうち、いずれか一つの第２階調電圧が出力線に供給されることを特徴とするＤ／Ａ変換回路である。

また、他の発明の構成は、入力されるｎビット（ｎは２以上の自然数）のデジタル信号に対応する階調電圧が出力線に供給されるＤ／Ａ変換回路であって、前記ｎビットのデジタル信号を上位ｘビットと下位ｙビットとに分割し（ｘ＋ｙ＝ｎ；ｘ、ｙは共に自然数）、前記ｎビットのデジタル信号の上位ｘビットによって（２^x＋１）本の階調電圧線のうち、第ｚおよび第（ｚ＋１）の階調電圧線が選択され（１≦ｚ≦２^x；ｚは自然数）、選択された前記第ｚおよび第（ｚ＋１）の階調電圧線のうち、いずれか一方の階調電圧線に印加された第１階調電圧が出力線に供給された後、前記ｎビットのデジタル信号の下位ｙビットによって、選択された前記第ｚおよび第（ｚ＋１）の階調電圧線の電位差から、２^y通りの第２階調電圧が作り出され、前記２^y通りの第２階調電圧のうち、いずれか一つの第２階調電圧が出力線に供給されることを特徴とするＤ／Ａ変換回路である。

また、上記各構成において、前記Ｄ／Ａ変換回路は、薄膜トランジスタを用いて絶縁基板上に形成されることを特徴としている。

また、上記各構成において、前記第１階調電圧は、選択された前記隣り合う２本の階調電圧線のうち、もう一方の階調電圧線に印加された電圧値より低いことを特徴としている。

また、他の発明の構成は、マトリクス状に配置された複数のＴＦＴと、前記複数のＴＦＴを駆動するソース信号線側駆動回路とゲイト信号線側駆動回路と、を備えた半導体装置であって、前期ソース信号線側駆動回路は、入力されるｎビット（ｎは２以上の自然数）
のデジタル信号に対応する階調電圧が出力線に供給されるＤ／Ａ変換回路を備えており、前記ｎビットのデジタル信号を上位ｘビットと下位ｙビットとに分割し（ｘ＋ｙ＝ｎ；ｘ、ｙは共に自然数）、前記ｎビットのデジタル信号の上位ｘビットによって（２^x＋１）本の階調電圧線のうち隣り合う２本の階調電圧線が選択され、選択された前記隣り合う２本の階調電圧線のうち、いずれか一方の階調電圧線に印加された第１階調電圧が出力線に供給された後、前記ｎビットのデジタル信号の下位ｙビットによって、選択された前記隣り合う２本の階調電圧線の電位差から２^y通りの第２階調電圧が作り出され、前記２^y通りの第２階調電圧のうち、いずれか一つの第２階調電圧が出力線に供給されることを特徴とする半導体装置である。

また、他の発明の構成は、マトリクス状に配置された複数のＴＦＴと、前記複数のＴＦＴを駆動するソース信号線側駆動回路とゲイト信号線側駆動回路と、を備えた半導体装置であって、前期ソース信号線側駆動回路は、入力されるｎビット（ｎは２以上の自然数）
のデジタル信号に対応する階調電圧が出力線に供給されるＤ／Ａ変換回路を備えており、前記ｎビットのデジタル信号を上位ｘビットと下位ｙビットとに分割し（ｘ＋ｙ＝ｎ；ｘ、ｙは共に自然数）、前記ｎビットのデジタル信号の上位ｘビットによって（２^x＋１）本の階調電圧線のうち、第ｚおよび第（ｚ＋１）の階調電圧線が選択され（１≦ｚ≦２^x；ｚは自然数）、選択された前記第ｚおよび第（ｚ＋１）の階調電圧線のうち、いずれか一方の階調電圧線に印加された第１階調電圧が出力線に供給された後、前記ｎビットのデジタル信号の下位ｙビットによって、選択された前記第ｚおよび第（ｚ＋１）の階調電圧線の電位差から、２^y通りの第２階調電圧が作り出され、前記２^y通りの第２階調電圧のうち、いずれか一つの第２階調電圧が出力線に供給されることを特徴とする半導体装置である。

また、他の発明の構成は、複数のＴＦＴと、前記複数のＴＦＴを駆動するソース信号線側駆動回路とゲイト信号線側駆動回路と、を備えた半導体装置であって、前記ソース信号線側駆動回路は、入力されるｎビット（ｎは２以上の自然数）
のデジタル信号に対応する階調電圧が出力線に供給されるＤ／Ａ変換回路を備えた駆動回路を有する半導体装置であって、前記ｎビットのデジタル信号を上位ｘビットと下位ｙビットとに分割し（ｘ＋ｙ＝ｎ；ｘ、ｙは共に自然数）、前記ｎビットのデジタル信号の上位ｘビットによって（２^x＋１）本の階調電圧線のうち、第ｚおよび第（ｚ＋１）の階調電圧線が選択され（１≦ｚ≦２^x；ｚは自然数）、選択された前記第ｚおよび第（ｚ＋１）の階調電圧線のうち、いずれか一方の階調電圧線に印加された第１階調電圧が出力線に供給された後、前記ｎビットのデジタル信号の下位ｙビットによって、選択された前記第ｚおよび第（ｚ＋１）の階調電圧線の電位差から、２^y通りの第２階調電圧が作り出され、前記２^y通りの第２階調電圧のうち、いずれか一つの第２階調電圧が出力線に供給されることを特徴とする半導体装置である。

また、上記各構成において、前記複数のＴＦＴと、前記ソース信号線側駆動回路と、前記ゲイト信号線側駆動回路とは、薄膜トランジスタを用いて絶縁基板上に一体形成される記載の半導体装置であることを特徴としている。

本発明のＤ／Ａ変換回路は、抵抗素子を通さずに供給された第１の電圧（本来の階調電圧に近い電圧）を出力線に印加した後、抵抗素子を通して供給された第２の電圧を印加することで電圧（本来の階調電圧）の書き込み動作を高速にした。

即ち、本発明のＤ／Ａ変換回路は、第１の電圧を予備的に書き込み、その後、第１の電圧から本来の階調電圧まで変化させる第２の電圧を印加すればよいため、従来と比較して非常に高速に表示電圧の書き込みが可能になった。

本願発明の実施形態について、以下に説明する。

本発明のＤ／Ａ変換回路は、抵抗素子を通さずに供給された第１の電圧（本来の階調電圧に近い電圧）を出力線に印加した後、出力線に抵抗素子を通して供給された第２の電圧（本来の階調電圧）を印加することで電圧（本来の階調電圧）
の書き込み動作を高速にしている。

即ち、本発明のＤ／Ａ変換回路は、第１の電圧を予備的に書き込み、その後、第１の電圧から本来の階調電圧まで変化させる第２の電圧を印加すればよいため、非常に高速な表示電圧の書き込みが可能になる。

本発明のＤ／Ａ変換回路は、入力されるｎビット（ｎは２以上の自然数）のデジタル信号に対応する階調電圧が出力線に供給されるＤ／Ａ変換回路であって、前記ｎビットのデジタル信号を上位ｘビットと下位ｙビットとに分割し（ｘ＋ｙ＝ｎ；ｘ、ｙは共に自然数）、前記ｎビットのデジタル信号の上位ｘビットによって（２^x＋１）本の階調電圧線のうち隣り合う２本の階調電圧線が選択される第１のＤ／Ａ変換回路と、直列に接続された複数の抵抗によって接続され、異なる電位を有するデジタル信号が印加された複数の入力線と、印加された前記デジタル信号に応じて、複数のスイッチのうち、いずれか一つのスイッチだけが閉じるように設計された第１のスイッチ回路と、前記第１のスイッチが閉じる直前に、スイッチが閉じ、ある電圧値を印加した後、そのスイッチを開くように設計された第２のスイッチ回路とを備えている第２のＤ／Ａ変換回路とで形成されていることを特徴としている。

なお、ある電圧値とは、第１のＤ／Ａ変換回路によって隣り合う２本の階調電圧線のいずれか一方に印加されている電圧値と等しい。省電力化を考慮する場合、隣り合う２本の階調電圧線のうち、低い電圧値が印加された一方の階調電圧線と抵抗素子を介さずに接続するとよい。

また、第２のスイッチ回路がＯＮ状態となる際、省電力化を図るために第１のＤ／Ａ変換回路で選択される階調電圧線（低い電圧の方）を１本のみ選択する構成としてもよい。

なお、図３に本発明のＤ／Ａ変換回路の一例を示したが、図１６に示したように第１のスイッチ回路の機能を兼ねた第２のスイッチ回路構成としてもよいし、図１７に示したように第２のスイッチ回路の機能を兼ねた第１のスイッチ回路構成としてもよい。また、異なる電圧値が印加された入力線のどちらとも接続が可能であるが、消費電力の点から考えると印加された電圧値が低い方の入力線と第２のスイッチ回路を接続することが好ましい。また、一般にＣ２ＣタイプのＤ／Ａ変換回路に適用してもよい。

以上のように、実施者が本発明のＤ／Ａ変換回路の配置及び接続を適宜変更してもよい。

以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。

本実施例では、本発明のＤ／Ａ変換回路のある実施形態について説明する。本実施例では、画素数が、横８００×縦６００であるアクティブマトリクス型液晶表示装置を用いて、そのソース信号線側駆動回路に備えられたデジタル信号をアナログ階調信号（階調電圧）に変換するＤ／Ａ変換回路の詳細について説明する。

また、本実施例では４ビットのデジタル信号を処理するＤ／Ａ変換回路を例にとって説明するが、本発明のＤ／Ａ変換回路は、これに限定されるわけではなく、２ビット以上のデジタル信号を処理するＤ／Ａ変換回路が実現される。

まず、図１を参照する。図１には本実施例のアクティブマトリクス型液晶表示装置の概略構成図が示されている。

本実施例のアクティブマトリクス型液晶表示装置は、第１のソース信号線側シフトレジスタ１０１、デジタルデコーダのアドレス線（ａ、ｂ）１０２、ラッチ回路（ＬＡＴ１, ０〜ＬＡＴ１, ７９９）１０３、ラッチ回路（ＬＡＴ２, ０〜ＬＡＴ２, ７９９）１０４、ラッチパルス線１０５、第１のＤ／Ａ変換回路（１ｓｔ−Ｄ／Ａ, ０〜７９９）１０６、階調電圧線（Ｖ０〜Ｖ４）１０７、第１の出力線１０８、第２のソース信号線側シフトレジスタ１０９、デジタルデコーダのアドレス線（ｃ、ｄ）１１０、ラッチ回路（ＬＡＴ３, ０〜ＬＡＴ３, ７９９）
１１１、ラッチ回路（ＬＡＴ４, ０〜ＬＡＴ４, ７９９）１１２、ラッチパルス線１１３、第２のＤ／Ａ変換回路（２ｎｄ−Ｄ／Ａ, ０〜２ｎｄ−Ｄ／Ａ, ７９９）１１４、第２の出力線１１５、ゲイト信号線側駆動回路としてゲイト信号線側シフトレジスタ１１６、ソース信号線１１７、ゲイト信号線（走査線）１１８、および画素ＴＦＴ１１９などによって構成されている。

なお、図１では省略してあるが、その他バッファやアナログスイッチなどが適時設けられる。

外部から供給される４ビットのデジタル信号のうち、上位２ビットのデジタル信号がアドレス線１０２のａおよびｂに供給され、下位２ビットのデジタル信号がアドレス線１１０のｃおよびｄに供給されるようになっている。

５本の階調電圧線（Ｖ０〜Ｖ４）１０７には、Ｖ０〜Ｖ４間に印加される電圧を抵抗分割することによって、異なる電圧が供給されるようになっている。また、最も高い電圧がＶ４に印加されており、最も低い電圧がＶ０に印加されている。

ここで、最も低い電圧が供給される階調電圧線を第１の階調電圧線とし、最も高い電圧が供給される階調電圧線を第５の階調電圧線とする。よって、５本の階調電圧線は、第１〜第５の階調電圧線に向かってより高い電圧が供給されていることがわかる。

第１のソース線側シフトレジスタ１０１は、ラッチ回路ＬＡＴ１, ０〜ＬＡＴ１, ７９９にラッチ信号（タイミング信号）を順次供給する。ラッチ回路ＬＡＴ１, ０〜ＬＡＴ１, ７９９は、第１のソース線側シフトレジスタから供給されるラッチ信号により、アドレス線１０２のａおよびｂからデジタル信号を順次取り込み、保持する。

ラッチ回路ＬＡＴ１, ７９９へのデジタル信号の取り込みが終了した瞬間に、ラッチパルス線１０５にラッチ信号が供給され、ＬＡＴ２, ０〜ＬＡＴ２, ７９９の全てのラッチ回路に、ＬＡＴ１, ０〜ＬＡＴ１, ７９９からデジタル信号が同時に取り込まれ、保持される。ＬＡＴ２, ０〜ＬＡＴ２, ７９９に取り込まれたデジタル信号は、１ライン期間の間、第１のＤ／Ａ変換回路１０６に送出される。

ここで、１つのラッチ回路（ＬＡＴ１, ０およびＬＡＴ２, ０）の回路図を図２に示す。ラッチ回路（ＬＡＴ１, ０）およびラッチ回路（ＬＡＴ２, ０）は、それぞれ同じ回路から成っている。

ＬＡＴ１, ０は、クロックドインバータ２０１、２０３、２０４および２０６、ならびにインバータ２０２および２０５から成り、アドレス線１０２のａおよびｂよりデジタル信号を取り込み、保持する。クロックドインバータ２０１、２０３、２０４および２０６のスイッチングには、第１のソース信号線側シフトレジスタ１０１からのラッチ信号（ｌａｔ１, ０）およびその反転信号（反転ｌａｔ１,0）が使用される。

ＬＡＴ２, ０は、クロックドインバータ２０７、２０９、２１０および２１２、ならびにインバータ２０８および２１１から成り、ＬＡＴ１,0からデジタル信号を取り込み、保持する。クロックドインバータ２０７、２０９、２１０および２１２のスイッチングには、ラッチパルス線１０５からのラッチ信号（ｌａｔ２）
およびその反転信号（反転ｌａｔ２）が使用される。ＬＡＴ２, ０は、第１のＤ／Ａ変換回路にデジタル信号を送出する。

なお、アドレス線１０２のａおよびｂに供給されるデジタル信号が２段のラッチ回路を経て第１のＤ／Ａ変換回路１０６に供給されることから、本実施例では、説明の便宜上、第１のＤ／Ａ変換回路に接続される信号線をａおよびｂと呼んでいる。

第１のＤ／Ａ変換回路（１ｓｔ−Ｄ／Ａ, ０〜１ｓｔ−Ｄ／Ａ, ７９９）１０６には、ＬＡＴ２, ０〜ＬＡＴ２, ７９９から２ビットのデジタル信号がそれぞれ供給される。第１のＤ／Ａ変換回路（１ｓｔ−Ｄ／Ａ, ０〜１ｓｔ−Ｄ／Ａ, ７９９）１０６は、供給される２ビットのデジタル信号をアナログ信号（階調電圧）に変換し、第１の出力線１０８（１０８−１および１０８−２）を通じて第２のＤ／Ａ変換回路（２ｎｄ−Ｄ／Ａ, ０〜２ｎｄ−Ｄ／Ａ, ７９９）１１４に供給する。

第１のソース線側シフトレジスタ１０１がＬＡＴ１, ０〜７９９へラッチ信号を順次送出するタイミングに同期して、第２のソース線側シフトレジスタ１０９は、ＬＡＴ３, ０〜７９９へラッチ信号を順次送出する。つまり、第１のソース信号線側シフトレジスタがＬＡＴ１, ０にラッチ信号を送出するタイミングと、第２のソース信号線側シフトレジスタがＬＡＴ３, ０にラッチ信号を送出するタイミングとは同じである。また、第１のソース信号線側シフトレジスタがＬＡＴ１, １にラッチ信号を送出するタイミングと、第２のソース信号線側シフトレジスタがＬＡＴ３, １にラッチ信号を送出するタイミングとも同じである。

第２のソース信号線側シフトレジスタ１０９からのラッチ信号によって、ＬＡＴ３, ０〜ＬＡＴ３. ７９９は、アドレス線１１０のｃおよびｄから２ビットのデジタル信号を順次取り込み、保持する。ラッチ回路ＬＡＴ３, ７９９へデジタル信号の取り込みが終了した瞬間に、ラッチパルス線１１３にラッチ信号が供給され、ＬＡＴ４, ０〜ＬＡＴ４, ７９９の全てのラッチ回路がＬＡＴ３, ０〜ＬＡＴ３, ７９９からデジタル信号を同時に取り込み、保持する。ＬＡＴ４, ０〜ＬＡＴ４, ７９９に取り込まれたデジタル信号は、第２のＤ／Ａ変換回路１１４に送出される。

第２のＤ／Ａ変換回路（２ｎｄ−Ｄ／Ａ, ０〜２ｎｄ−Ｄ／Ａ, ７９９）は、第１のＤ／Ａ変換回路の出力線１０８から供給される階調電圧と、供給される２ビットのデジタル信号とに基づき、ソース信号線につながる第２の出力線１１５へ階調電圧を供給する。

第２の出力線１１５へ供給される階調電圧は、バッファ（図示せず）などを通してソース信号線１１７に供給される。ゲイト信号線側シフトレジスタ１１６からの走査信号に応じて、対応するゲイト信号線１１８に接続されている画素ＴＦＴ１１９がＯＮとなり、階調電圧が液晶分子に印加される。

このようにして、選択された走査線に接続されている全ての画素ＴＦＴが一度にＯＮとなり、液晶分子が駆動される。そして、全ての走査線が順次選択され、１フレームの画像が形成される。本実施例では、１秒間に６０フレームの画像の形成を行う。

ここで、第１のＤ／Ａ変換回路１０６および第２のＤ／Ａ変換回路１１４について、図３を用いて詳しく説明する。

図３を参照する。図３は、第１のＤ／Ａ変換回路１０６および第２のＤ／Ａ変換回路１１４の概略図である。まず、図３を用いて第１のＤ／Ａ変換回路１０６および第２のＤ／Ａ変換回路１１４の動作を説明する。

第１のＤ／Ａ変換回路１０６は、４つの内部スイッチ（ｓｗＡ１〜ｓｗＡ４）を含むスイッチ回路ｓｗＡと、４つの内部スイッチ（ｓｗＢ１〜ｓｗＢ４）を含むスイッチ回路ｓｗＢと、階調電圧線１０７（Ｖ０〜Ｖ４）とによって構成される。第２のＤ／Ａ変換回路１１４は、４つの内部スイッチ（ｓｗＣ１〜ｓｗＣ４）
を含むスイッチ回路ｓｗＣと、４つの抵抗（Ｒ１〜Ｒ４）と、スイッチ回路ｓｗＤとによって構成される。なお、ここでは、配線自体が有する固有抵抗は便宜上考慮していない。

本実施例においては、ｓｗＡ４はＶ４に接続されている。ｓｗＡ３およびｓｗＢ４はＶ３に接続されている。ｓｗＡ２およびｓｗＢ３はＶ２に接続されている。
ｓｗＡ１およびｓｗＢ２はＶ１に接続されている。また、ｓｗＢ１はＶ０に接続されている。

第１のＤ／Ａ変換回路１０６においては、ラッチ回路を経てアドレス線ａおよびｂから供給される２ビットのデジタル信号が、ｓｗＡおよびｓｗＢを制御する。
ラッチ回路を経てアドレス線ａおよびｂから供給されるデジタル信号に応じて、ｓｗＡの４つの内部スイッチ（ｓｗＡ１〜ｓｗＡ４）のうち、いずれか一つのスイッチだけが閉じるように設計されており、同時に２以上のスイッチが閉じることはない。また、アドレス線ａおよびｂから供給されるデジタル信号に応じて、ｓｗＢの４つの内部スイッチ（ｓｗＢ１〜ｓｗＢ４）のうち、いずれか一つのスイッチだけが閉じるように設計されており、これらも同時に２以上のスイッチが閉じることはない。さらに、ｓｗＡの４つの内部スイッチ（ｓｗＡ１〜ｓｗＡ４）とｓｗＢの４つの内部スイッチ（ｓｗＢ１〜ｓｗＢ４）とが閉じるタイミングには、次のような関係がある。すなわち、ｓｗＡ１が閉じる時はｓｗＢ１が閉じ、ｓｗＡ２が閉じる時はｓｗＢ２が閉じ、ｓｗＡ３が閉じる時はｓｗＢ３が閉じ、かつｓｗＡ４が閉じる時はｓｗＢ４が閉じるように設計されている。従って、ｓｗＡとｓｗＢとによって、常に隣り合う２本の階調電圧線が選択されることになる。このようにして、いかなる２ビットのデジタル信号が入力された場合でも、ｓｗＡとｓｗＢとによって２つの隣り合う階調電圧線が選択され、階調電圧が第１の出力線１０８（１０８−１および１０８−２）に供給される。ここで、ｓｗＡの４つの内部スイッチによって選択される第１の出力線を、第１の出力線（Ｈ）１０８−１と呼ぶことにし、ｓｗＢの４つの内部スイッチによって選択される第１の出力線を、第１の出力線（Ｌ）１０８−２と呼ぶことにする。

第２のＤ／Ａ変換回路１１４においては、ラッチ回路を経てアドレス線ｃおよびｄから供給される２ビットのデジタル信号が、ｓｗＣを制御する。ラッチ回路を経てアドレス線ｃおよびｄから供給されるデジタル信号に応じて、ｓｗＣの４つの内部スイッチ（ｓｗＣ１〜ｓｗＣ４）のうち、いずれか一つのスイッチだけが閉じる（ＯＮ状態となる）ように設計されている。

また、内部スイッチ（ｓｗＣ１〜ｓｗＣ４）のうち、いずれか一つのスイッチが閉じる（ＯＮ状態となる）際には、少なくとも一時的にスイッチ（ｓｗＤ）が開く（ＯＦＦ状態となる）ように設計されている。なお、スイッチ（ｓｗＤ）が閉じる際には、内部スイッチ（ｓｗＣ１〜ｓｗＣ４）が閉じていても構わない。

第１の出力線（Ｈ）１０８−１と第１の出力線（Ｌ）１０８−２とに供給されている階調電圧が第２のＤ／Ａ変換回路１１４に印加される。また、第１の出力線（Ｈ）１０８−１と第１の出力線（Ｌ）１０８−２とは、４つの直列に接続された抵抗（Ｒ１〜Ｒ４）によって接続されている。

また、第１の出力線（Ｈ）１０８−１と第１の出力線（Ｌ）１０８−２とに供給されている階調電圧から、第２のＤ／Ａ変換回路の４つの抵抗（Ｒ１〜Ｒ４）によって異なる４つの階調電圧が作られる。

よって、スイッチｓｗＤが閉じ、予め対応する階調電圧に近い電圧が第２の出力線に供給された後、スイッチｓｗＤを開け、ｓｗＣの４つの内部スイッチ（ｓｗＣ１〜ｓｗＣ４）のうち、いずれか一つのスイッチが閉じることで対応する階調電圧が第２の出力線１１５に供給される。第２の出力線１１５へ供給される階調電圧は、バッファ（図示せず）などを通してソース信号線１１７に供給される。

本実施例では、消費電力を抑えるため、第１の出力線（Ｌ）１０８−２に印加される電圧を予め第２の出力線に供給しているが、特に限定されず、第１の出力線（Ｈ）１０８−１に印加される電圧を予め第２の出力線に供給した後、抵抗を通じて印加される電圧値を差し引く回路として本来の階調電圧になるように設計してもよい。

なお、本実施例では、４ビットのデジタル信号を上位２ビットと下位２ビットとに分割し、それぞれがｓｗＡおよびｓｗＢとｓｗＣとのスイッチングを制御するようにしたが、４ビットのデジタル信号の分割はこれに限定されるわけではない。

例えば、上位３ビットをｓｗＡおよびｓｗＢのスイッチングに使用し、下位１ビットをｓｗＣのスイッチングに使用することもできる。この場合、ｓｗＡおよびｓｗＢの内部スイッチの数は、それぞれ８個となり（ｓｗＡ１〜ｓｗＡ８、ｓｗＢ１〜ｓｗＢ８）、階調電圧線の本数は９本（Ｖ０〜Ｖ８）となる。また、ｓｗＣの内部スイッチの数は２個（ｓｗＣ１およびｓｗＣ２）となり、抵抗の数は２個（Ｒ１およびＲ２）となる。スイッチｓｗＤが閉じ、予め対応する階調電圧に近い電圧が第２の出力線に供給された後、スイッチｓｗＤを開け、ｓｗＡに３ビットのデジタル信号が入力され、ｓｗＡの８個の内部スイッチのうち１つが閉じ、１つの階調電圧線が選択され、その電圧が第１の出力線（Ｈ）に供給される。
また、スイッチｓｗＤが閉じ、予め対応する階調電圧に近い電圧が第２の出力線に供給された後、スイッチｓｗＤを開け、ｓｗＢに３ビットのデジタル信号が入力され、ｓｗＢの８個の内部スイッチのうち１つが閉じ、１つの階調電圧線が選択され、その電圧が第１の出力線（Ｌ）に供給される。ｓｗＣには１ビットのデジタル信号が入力され、ｓｗＣの２個の内部スイッチのうち１つが閉じ、対応する階調電圧が第２の出力線に供給される。第２の出力線へ供給される階調電圧は、バッファなどを通してソース信号線に供給される。

また、本実施例では、４ビットのデジタル信号を扱うＤ／Ａ変換回路について説明したが、本発明によると、ｎビット（ｎは２以上の自然数）のデジタル信号を扱うＤ／Ａ変換回路が実現され得る。この場合、ｎビットのデジタル信号を、上位ｘビットと下位ｙビットとに分割して捉えることができる（ｘ＋ｙ＝ｎ）。この場合、ｓｗＡの内部スイッチの数は２^x個（ｓｗＡ１〜ｓｗＡ２^x）となり、ｓｗＢの内部スイッチの数も同じく２^x個（ｓｗＢ１〜ｓｗＢ２^x）となる。また、階調電圧線の本数は（２^x＋１）本となる。さらに、ｓｗＣの内部スイッチの数は２^y個（ｓｗＣ１〜ｓｗＣ２^y）となり、抵抗の数も２^y個（Ｒ１〜Ｒ２^y）となる。

ここで、本実施例のＤ／Ａ変換回路を備えたアクティブマトリクス型液晶表示装置の製造方法について以下に述べることにする。なお、以下の製造方法は、本発明の一実施例にすぎず、他の製造方法によっても本発明のＤ／Ａ変換回路が実現され得る。

ここでは表示領域の画素ＴＦＴと、表示領域の周辺に設けられる駆動回路のＴＦＴを同一基板上に作製する方法について工程に従って詳細に説明する。但し、説明を簡単にするために、制御回路ではシフトレジスタ回路、バッファ回路などの基本回路であるＣＭＯＳ回路と、サンプリング回路を形成するｎチャネル型ＴＦＴとを図示することにする。

図６（Ａ）において、基板６０１には低アルカリガラス基板や石英基板を用いることができる。本実施例では低アルカリガラス基板を用いた。この場合、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。この基板６０１のＴＦＴを形成する表面には、基板６０１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの下地膜６０２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃、Ｎ₂Ｏから作製される酸化窒化シリコン膜を１００ｎｍ、同様にＳｉＨ₄、Ｎ₂Ｏから作製される酸化窒化シリコン膜を２００ｎｍの厚さに積層形成する。

次に、２０〜１５０ｎｍ（好ましくは３０〜８０ｎｍ）の厚さで非晶質構造を有する半導体膜６０３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。本実施例では、プラズマＣＶＤ法で非晶質シリコン膜を５５ｎｍの厚さに形成した。非晶質構造を有する半導体膜としては、非晶質半導体膜や微結晶半導体膜があり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、下地膜６０２と非晶質シリコン膜６０３ａとは同じ成膜法で形成することが可能であるので、両者を連続形成しても良い。
下地膜を形成した後、一旦大気雰囲気に晒さないことでその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。（図６（Ａ））

そして、公知の結晶化技術を使用して非晶質シリコン膜６０３ａから結晶質シリコン膜６０３ｂを形成する。例えば、レーザー結晶化法や熱結晶化法（固相成長法）を適用すれば良いが、ここでは、特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質シリコン膜６０３ｂを形成した。結晶化の工程に先立って、非晶質シリコン膜の含有水素量にもよるが、４００〜５００℃で１時間程度の熱処理を行い、含有水素量を５atom％以下にしてから結晶化させることが望ましい。非晶質シリコン膜を結晶化させると原子の再配列が起こり緻密化するので、作製される結晶質シリコン膜の厚さは当初の非晶質シリコン膜の厚さ（本実施例では５５ｎｍ）よりも１〜１５％程度減少した。（図６（Ｂ））

そして、結晶質シリコン膜６０３ｂを島状に分割して、島状半導体層６０４〜６０７を形成する。その後、プラズマＣＶＤ法またはスパッタ法により５０〜１００ｎｍの厚さの酸化シリコン膜によるマスク層６０８を形成する。（図６（Ｃ））

そしてレジストマスク６０９を設け、ｎチャネル型ＴＦＴを形成する島状半導体層６０５〜６０７の全面にしきい値電圧を制御する目的で１×１０¹⁶〜５×１０¹⁷atoms／cm³程度の濃度でｐ型を付与する不純物元素としてボロン（Ｂ）を添加した。ボロン（Ｂ）の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に添加しておくこともできる。ここでのボロン（Ｂ）添加は必ずしも必要でないが、ボロン（Ｂ）を添加した半導体層６１０〜６１２はｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるために形成することが好ましかった。（図６（Ｄ））

駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与する不純物元素を島状半導体層６１０、６１１に選択的に添加する。そのため、あらかじめレジストマスク６１３〜６１６を形成した。ｎ型を付与する不純物元素としては、リン（Ｐ）や砒素（Ａｓ）を用いれば良く、ここではリン（Ｐ）を添加すべく、フォスフィン（ＰＨ₃）を用いたイオンドープ法を適用した。形成された不純物領域６１７、６１８のリン（Ｐ）濃度は２×１０¹⁶〜５×１０¹⁹atoms／cm³の範囲とすれば良い。本明細書中では、ここで形成された不純物領域６１７〜６１９に含まれるｎ型を付与する不純物元素の濃度を（ｎ^-）と表す。また、不純物領域６１９は、画素マトリクス回路の保持容量を形成するための半導体層であり、この領域にも同じ濃度でリン（Ｐ）を添加した。（図７（Ａ））

次に、マスク層６０８をフッ酸などにより除去して、図６（Ｄ）と図７（Ａ）
で添加した不純物元素を活性化させる工程を行う。活性化は、窒素雰囲気中で５００〜６００℃で１〜４時間の熱処理や、レーザー活性化の方法により行うことができる。また、両者を併用して行っても良い。本実施例では、レーザー活性化の方法を用い、ＫｒＦエキシマレーザー光（波長２４８ｎｍ）を用い、線状ビームを形成して、発振周波数５〜５０Ｈｚ、エネルギー密度１００〜５００ｍＪ／ｃｍ²として線状ビームのオーバーラップ割合を８０〜９８％として走査して、島状半導体層が形成された基板全面を処理した。尚、レーザー光の照射条件には何ら限定される事項はなく、実施者が適宣決定すれば良い。

そして、ゲート絶縁膜６２０をプラズマＣＶＤ法またはスパッタ法を用いて１０〜１５０ｎｍの厚さでシリコンを含む絶縁膜で形成する。例えば、１２０ｎｍの厚さで酸化窒化シリコン膜を形成する。ゲート絶縁膜には、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。（図７（Ｂ））

次に、ゲート電極を形成するために第１の導電層を成膜する。この第１の導電層は単層で形成しても良いが、必要に応じて二層あるいは三層といった積層構造としても良い。本実施例では、導電性の窒化物金属膜から成る導電層（Ａ）６２１と金属膜から成る導電層（Ｂ）６２２とを積層させた。導電層（Ｂ）６２２はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）
から選ばれた元素、または前記元素を主成分とする合金か、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）で形成すれば良く、導電層（Ａ）１２１は窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）で形成する。また、導電層（Ａ）６２１は代替材料として、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドを適用しても良い。導電層（Ｂ）は低抵抗化を図るために含有する不純物濃度を低減させると良く、特に酸素濃度に関しては３０ｐｐｍ以下とすると良かった。例えば、タングステン（Ｗ）は酸素濃度を３０ｐｐｍ以下とすることで２０μΩｃｍ以下の比抵抗値を実現することができた。

導電層（Ａ）６２１は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、導電層（Ｂ）６２２は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。本実施例では、導電層（Ａ）６２１に３０ｎｍの厚さの窒化タンタル膜を、導電層（Ｂ）６２２には３５０ｎｍのＴａ膜を用い、いずれもスパッタ法で形成した。このスパッタ法による成膜では、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。尚、図示しないが、導電層（Ａ）６２１の下に２〜２０ｎｍ程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、導電層（Ａ）または導電層（Ｂ）が微量に含有するアルカリ金属元素がゲート絶縁膜６２０に拡散するのを防ぐことができる。（図７（Ｃ））

次に、レジストマスク６２３〜６２７を形成し、導電層（Ａ）６２１と導電層（Ｂ）６２２とを一括でエッチングしてゲート電極６２８〜６３１と容量配線６３２を形成する。ゲート電極６２８〜６３１と容量配線６３２は、導電層（Ａ）
から成る６２８ａ〜６３２ａと、導電層（Ｂ）から成る６２８ｂ〜６３２ｂとが一体として形成されている。この時、駆動回路に形成するゲート電極６２９、６３０は不純物領域６１７、６１８の一部と、ゲート絶縁膜６２０を介して重なるように形成する。（図７（Ｄ））

次いで、駆動回路のｐチャネル型ＴＦＴのソース領域およびドレイン領域を形成するために、ｐ型を付与する不純物元素を添加する工程を行う。ここでは、ゲート電極６２８をマスクとして、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴが形成される領域はレジストマスク６３３で被覆しておく。そして、ジボラン（Ｂ₂Ｈ₆）を用いたイオンドープ法で不純物領域６３４を形成した。この領域のボロン（Ｂ）濃度は３×１０²⁰〜３×１０²¹atoms／cm³となるようにする。本明細書中では、ここで形成された不純物領域６３４に含まれるｐ型を付与する不純物元素の濃度を（ｐ⁺）と表す。（図８（Ａ））

次に、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する不純物領域の形成を行った。レジストのマスク６３５〜６３７を形成し、ｎ型を付与する不純物元素が添加して不純物領域６３８〜６４２を形成した。これは、フォスフィン（ＰＨ₃）を用いたイオンドープ法で行い、この領域のリン（Ｐ）濃度を１×１０²⁰〜１×１０²¹atoms／cm³とした。本明細書中では、ここで形成された不純物領域６３８〜６４２に含まれるｎ型を付与する不純物元素の濃度を（ｎ⁺）と表す。（図８（Ｂ））

不純物領域６３８〜６４２には、既に前工程で添加されたリン（Ｐ）またはボロン（Ｂ）が含まれているが、それに比して十分に高い濃度でリン（Ｐ）が添加されるので、前工程で添加されたリン（Ｐ）またはボロン（Ｂ）の影響は考えなくても良い。また、不純物領域６３８に添加されたリン（Ｐ）濃度は図８（Ａ）
で添加されたボロン（Ｂ）濃度の１／２〜１／３なのでｐ型の導電性が確保され、ＴＦＴの特性に何ら影響を与えることはなかった。

そして、画素マトリクス回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するためのｎ型を付与する不純物添加の工程を行った。ここではゲート電極６３１をマスクとして自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加した。添加するリン（Ｐ）の濃度は１×１０¹⁶〜５×１０¹⁸atoms／cm³であり、図７（Ａ）および図８（Ａ）と図８（Ｂ）で添加する不純物元素の濃度よりも低濃度で添加することで、実質的には不純物領域６４３、６４４のみが形成される。本明細書中では、この不純物領域６４３、６４４に含まれるｎ型を付与する不純物元素の濃度を（ｎ^--）と表す。（図８（Ｃ））

その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために熱処理工程を行う。この工程はファーネスアニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）で行うことができる。ここではファーネスアニール法で活性化工程を行った。熱処理は酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜８００℃、代表的には５００〜６００℃で行うものであり、本実施例では５５０℃で４時間の熱処理を行った。また、基板６０１に石英基板のような耐熱性を有するものを使用した場合には、８００℃で１時間の熱処理としても良く、不純物元素の活性化と、該不純物元素が添加された不純物領域とチャネル形成領域との接合を良好に形成することができた。

この熱処理において、ゲート電極６２８〜６３１と容量配線６３２形成する金属膜６２８ｂ〜６３２ｂは、表面から５〜８０ｎｍの厚さで導電層（Ｃ）６２８ｃ〜６３２ｃが形成される。例えば、導電層（Ｂ）６２８ｂ〜６３２ｂがタングステン（Ｗ）の場合には窒化タングステン（ＷＮ）が形成され、タンタル（Ｔａ）の場合には窒化タンタル（ＴａＮ）を形成することができる。また、導電層（Ｃ）６２８ｃ〜６３２ｃは、窒素またはアンモニアなどを用いた窒素を含むプラズマ雰囲気にゲート電極６２８〜６３１を晒しても同様に形成すりことができる。さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行った。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。
水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。

島状半導体層が、非晶質シリコン膜から触媒元素を用いる結晶化の方法で作製された場合、島状半導体層中には微量の触媒元素が残留した。勿論、そのような状態でもＴＦＴを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましかった。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲッタリング作用を利用する手段があった。ゲッタリングに必要なリン（Ｐ）の濃度は図８（Ｂ）で形成した不純物領域（ｎ⁺）と同程度であり、ここで実施される活性化工程の熱処理により、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をゲッタリングすることができた。（図８（Ｄ））

図１１（Ａ）および図１２（Ａ）はここまでの工程におけるＴＦＴの上面図であり、Ａ−Ａ'断面およびＣ−Ｃ'断面は図８（Ｄ）のＡ−Ａ'およびＣ−Ｃ'に対応している。また、Ｂ−Ｂ'断面およびＤ−Ｄ'断面は図８（Ａ）および図９（Ａ）の断面図に対応している。図１１および図１２の上面図はゲート絶縁膜を省略しているが、ここまでの工程で少なくとも島状半導体層６０４〜６０７上にゲート電極６２８〜６３１と容量配線６３２が図に示すように形成されている。

活性化および水素化の工程が終了したら、ゲート配線とする第２の導電膜を形成する。この第２の導電膜は低抵抗材料であるアルミニウム（Ａｌ）や銅（Ｃｕ）を主成分とする導電層（Ｄ）と、にチタン（Ｔｉ）やタンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から成る導電層（Ｅ）とで形成すると良い。本実施例では、チタン（Ｔｉ）を０．１〜２重量％含むアルミニウム（Ａｌ）
膜を導電層（Ｄ）６４５とし、チタン（Ｔｉ）膜を導電層（Ｅ）６４６として形成した。導電層（Ｄ）６４５は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良く、導電層（Ｅ）１４６は５０〜２００（好ましくは１００〜１５０ｎｍ）で形成すれば良い。（図９（Ａ））

そして、ゲート電極に接続するゲート配線を形成するために導電層（Ｅ）６４６と導電層（Ｄ）１４５とをエッチング処理して、ゲート配線６４７、６４８と容量配線６４９を形成した。エッチング処理は最初にＳｉＣｌ₄とＣｌ₂とＢＣｌ₃との混合ガスを用いたドライエッチング法で導電層（Ｅ）の表面から導電層（Ｄ）の途中まで除去し、その後リン酸系のエッチング溶液によるウエットエッチングで導電層（Ｄ）を除去することにより、下地との選択加工性を保ってゲート配線を形成することができた。

図１１（Ｂ）および図１２（Ｂ）はこの状態の上面図を示し、Ａ−Ａ'断面およびＣ−Ｃ'断面は図９（Ｂ）のＡ−Ａ'およびＣ−Ｃ'に対応している。また、Ｂ−Ｂ'断面およびＤ−Ｄ'断面は図８（Ｂ）および図９（Ｂ）のＢ−Ｂ'およびＤ−Ｄ'に対応している。図１１（Ｂ）および図１２（Ｂ）において、ゲート配線６４７、６４８の一部は、ゲート電極６２８、６２９、６３１の一部と重なり電気的に接触している。この様子はＢ−Ｂ'断面およびＤ−Ｄ'断面に対応した図８（Ｂ）および図９（Ｂ）の断面構造図からも明らかで、第１の導電層を形成する導電層（Ｃ）と第２の導電層を形成する導電層（Ｄ）とが電気的に接触している。

第１の層間絶縁膜６５０は５００〜１５００ｎｍの厚さで酸化シリコン膜または酸化窒化シリコン膜で形成され、その後、それぞれの島状半導体層に形成されたソース領域またはドレイン領域に達するコンタクトホールを形成し、ソース配線６５１〜６５４と、ドレイン配線６５５〜６５８を形成する。図示していないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とした。

次に、パッシベーション膜６５９として、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜を５０〜５００ｎｍ（代表的には１００〜３００ｎｍ）の厚さで形成する。この状態で水素化処理を行うとＴＦＴの特性向上に対して好ましい結果が得られた。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。なお、ここで後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、パッシベーション膜６５９に開口部を形成しておいても良い。（図９（Ｃ））

図１１（Ｃ）および図１２（Ｃ）のはこの状態の上面図を示し、Ａ−Ａ'断面およびＣ−Ｃ'断面は図９（Ｃ）のＡ−Ａ'およびＣ−Ｃ'に対応している。また、Ｂ−Ｂ'断面およびＤ−Ｄ'断面は図８（Ｃ）および図９（Ｃ）のＢ−Ｂ'およびＤ−Ｄ'に対応している。図１１（Ｃ）と図１２（Ｃ）では第１の層間絶縁膜を省略して示すが、島状半導体層６０４、６０５、６０７の図示されていないソースおよびドレイン領域にソース配線６５１、６５２、６５４とドレイン配線６５５、６５６、６５８が第１の層間絶縁膜に形成されたコンタクトホールを介して接続している。

その後、有機樹脂からなる第２の層間絶縁膜６６０を１．０〜１．５μｍの厚さに形成する。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成した。そして、第２の層間絶縁膜６６０にドレイン配線６５８に達するコンタクトホールを形成し、画素電極６６１、６６２を形成する。画素電極は、透過型液晶表示装置とする場合には透明導電膜を用いれば良く、反射型の液晶表示装置とする場合には金属膜を用いれば良い。本実施例では透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成した。（図１０）

こうして同一基板上に、駆動回路のＴＦＴと表示領域の画素ＴＦＴとを有した基板を完成させることができた。駆動回路にはｐチャネル型ＴＦＴ７０１、第１のｎチャネル型ＴＦＴ７０２、第２のｎチャネル型ＴＦＴ７０３、表示領域には画素ＴＦＴ７０４、保持容量７０５が形成した。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。

駆動回路のｐチャネル型ＴＦＴ７０１には、島状半導体層６０４にチャネル形成領域７０６、ソース領域７０７ａ、７０７ｂ、ドレイン領域７０８ａ，７０８ｂを有している。第１のｎチャネル型ＴＦＴ７０２には、島状半導体層６０５にチャネル形成領域７０９、ゲート電極６２９と重なるＬＤＤ領域７１０（以降、このようなＬＤＤ領域をＬovと記す）、ソース領域７１１、ドレイン領域７１２を有している。このＬov領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．０〜１．５μｍとした。第２のｎチャネル型ＴＦＴ７０３には、島状半導体層６０６にチャネル形成領域７１３、ＬＤＤ領域７１４，７１５、ソース領域７１６、ドレイン領域７１７を有している。このＬＤＤ領域はＬov領域とゲート電極６３０と重ならないＬＤＤ領域（以降、このようなＬＤＤ領域をＬoffと記す）とが形成され、このＬoff領域のチャネル長方向の長さは０．３〜２．０μｍ、好ましくは０．５〜１．５μｍである。画素ＴＦＴ７０４には、島状半導体層６０７にチャネル形成領域７１８、７１９、Ｌoff領域７２０〜７２３、ソースまたはドレイン領域７２４〜７２６を有している。Ｌoff領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．５〜２．５μｍである。さらに、容量配線６３２、６４９と、ゲート絶縁膜と同じ材料から成る絶縁膜と、画素ＴＦＴ７０４のドレイン領域７２６に接続し、ｎ型を付与する不純物元素が添加された半導体層２２７とから保持容量７０５が形成されている。図１０では画素ＴＦＴ７０４をダブルゲート構造としたが、シングルゲート構造でも良いし、複数のゲート電極を設けたマルチゲート構造としても差し支えない。

次に、上記工程によって作成されたアクティブマトリクス基板をもとに、図１３に示したアクティブマトリクス型液晶表示装置を作成する工程を説明する。

まず、図１０の状態のアクティブマトリクス基板に配向膜８０１を形成する。
次に、対向基板８０２を用意する。対向基板は、遮光膜８０３、対向電極８０４、配向膜８０５とで構成される。

なお、本実施例では、配向膜には液晶分子が基板に対して平行に配向するようなポリイミド膜を用いた。なお、配向膜形成後、ラビング処理を施すことにより、液晶分子がある一定のプレチルト角を持って平行配向するようにした。

次に、上記の工程を経たアクティブマトリクス基板と対向基板とを公知のセル組み工程によって、シール材（ここでは図示しない）やスペーサ（ここでは図示しない）などを介して貼り合わせる。その後、両基板の間に液晶材料８０６を注入し、封止剤によって完全に封止する。こうして透過型のアクティブマトリクス型液晶表示装置が完成する。

なお、本実施例では、液晶パネルがＴＮ（ツイストネマチック）モードによって表示を行うようにした。そのため、１対の偏光板がクロスニコル（１対の偏光板が、それぞれの偏光軸を直交させるような状態）で、液晶パネルを挟持するように配置された。

よって、本実施例では、液晶表示装置に電圧が印加されていないとき白表示となる、いわゆるノーマリホワイトモードで表示を行うことが理解される。

なお、本実施例の液晶パネルは、ＦＰＣを取り付ける端面のみアクティブマトリクス基板が外部に出ており、残りの３つの端面は揃っている。

上述した製造方法によって、本実施例のＤ／Ａ変換回路は、アクティブマトリクス液晶表示装置の他の駆動回路、他の周辺装置と共に、石英基板やガラス基板などの絶縁基板上に一体形成され得ることが理解される。

以上のように、本願発明の半導体装置はＤ／Ａ変換回路に様々な特徴を有しており、これらの相乗効果によって明るく高精細な画像が得られ、動作性能および信頼性の高い電気光学装置を得る。そして、そのような電気光学装置を部品として搭載した高性能な電子機器を得る。

さらに、本実施例では液晶表示装置を例に挙げて説明しているが、アクティブマトリクス型の表示装置であればＥＬ（エレクトロルミネッセンス）表示装置やＥＣ（エレクトロクロミックス）表示装置に本願発明を適用することも可能であることは言うまでもない。

本実施例では、本発明のＤ／Ａ変換回路の別の実施形態について説明する。なお、本実施例では８ビットのＤ／Ａ変換回路を例にとって説明するが、本発明はこれに限定されるわけではなく、２ビット以上の信号を扱うＤ／Ａ変換回路が実現される。

また、本実施例においては、画素数が、横１９２０×縦１０８０である液晶表示装置の駆動回路に備えられたＤ／Ａ変換回路を例にとって説明する。

図４を参照する。図４には本実施例の液晶表示装置の概略構成図が示されている。本実施例の液晶表示装置は、第１のソース信号線側シフトレジスタ５０１、デジタルデコーダのアドレス線（ａ、ｂ、ｃ、ｄ）５０２、ラッチ回路（ＬＡＴ１, ０〜ＬＡＴ１, １９１９）５０３、ラッチ回路（ＬＡＴ２, ０〜ＬＡＴ２, １９１９）５０４、ラッチパルス線５０５、スイッチング回路５０６、第１のＤ／Ａ変換回路（１ｓｔ−Ｄ／Ａ, ０〜１ｓｔ−Ｄ／Ａ, ４７９）５０７、階調電圧線（Ｖ０〜Ｖ１６）５０８、第１のＤ／Ａ変換回路の第１の出力線５０９（５０９−１および５０９−２）、第２のソース信号線側シフトレジスタ５１０、デジタルデコーダのアドレス線（ｅ、ｆ、ｇ、ｈ）５１１、ラッチ回路（ＬＡＴ３, ０〜ＬＡＴ３, １９１９）５１２、ラッチ回路（ＬＡＴ４, ０〜ＬＡＴ４, １９１９）５１３、ラッチパルス線５１４、スイッチング回路５１５、第２のＤ／Ａ変換回路（２ｎｄ−Ｄ／Ａ, ０〜２ｎｄ−Ｄ／Ａ, ４７９）５１６、第２のＤ／Ａ変換回路の第２の出力線５１７、スイッチング回路５１８、ゲイト信号線側シフトレジスタ５１９、ソース信号線５２０、ゲイト信号線（走査線）５２１、および画素ＴＦＴ５２２などによって構成されている。

外部から供給される８ビットのデジタル信号のうち、上位４ビットのデジタル信号がアドレス線ａ、ｂ、ｃおよびｄに供給され、下位４ビットのデジタル信号がアドレス線ｅ、ｆ、ｇおよびｈに供給されるようになっている。

１７本の階調電圧線（Ｖ０〜Ｖ１６）５０８には、Ｖ０〜Ｖ１６間に印加される電圧を抵抗分割することによって、それぞれ異なる電圧が供給されるようになっている。また、Ｖ１６の方がＶ０よりも高い電圧がに印加されている。つまり、本実施例においても、実施例１と同様にＶ１６、Ｖ１５、………、Ｖ１、Ｖ０の順に高い電圧が印加されている。

第１のソース信号線側シフトレジスタ５０１が、ラッチ回路５０３（ＬＡＴ１, ０〜ＬＡＴ１, １９１９）にラッチ信号を順次供給し、ラッチ信号が入力されるタイミングでラッチ回路５０３がアドレス線５０２（ａ、ｂ、ｃ、ｄ）からデジタル信号が取り込まれ、保持されるステップ、およびラッチ回路５０４（ＬＡ２, ０〜ＬＡＴ２, １９１９）にラッチ信号が入力され、ラッチ回路５０３からデジタル信号が取り込まれ、保持されるステップは、実施例１に従うのでここでは省略する。

ラッチ回路５０４（ＬＡＴ２, ０〜ＬＡＴ２, １９１９）に取り込み、保持された４ビットのデジタル信号は、スイッチング回路５０６に入力される。本実施例では、第１のＤ／Ａ変換回路５０１および第２のＤ／Ａ変換回路５１０がソース信号線４本に１つの割合で備わっている。そのため、スイッチング回路５０６による、ラッチ回路の選択が必要となっている。実際には、それぞれのラッチ回路は、４分の１ライン期間づつ選択されることになる。なお、スイッチング回路５０６の機能の詳細については、本出願人による特願平９−２８６０９８号の実施例１に記載されているので参照されたい。

本実施例では、４本のソース信号線に対して１組のＤ／Ａ変換回路（第１のＤ／Ａ変換回路および第２のＤ／Ａ変換回路）が備わっているので、４つのラッチ回路ＬＡＴ２, ０〜３においては、それぞれ１ライン期間の４分の１の期間ずつだけ、スイッチング回路５０６によって選択され、第１のＤ／Ａ変換回路（１ｓｔ−Ｄ／Ａ, ０）に４ビットのデジタル信号を供給する。

４ビットのデジタル信号は、第１のＤ／Ａ変換回路５０７によって、階調電圧に変換され、第２のＤ／Ａ変換回路５１６に供給される。

第２のソース線側シフトレジスタ５１０が、ラッチ回路５１２（ＬＡＴ３, ０〜ＬＡＴ３, １９１９）にラッチ信号を順次供給し、ラッチ信号が入力されるタイミングでアドレス線５１１（ｅ、ｆ、ｇ、ｈ）からデジタル信号を取り込み、保持するステップは、およびラッチ回路５１３（ＬＡＴ４, ０〜ＬＡＴ４, １９１９）にラッチ信号が入力され、ラッチ回路５１２からデジタル信号が取り込まれ、保持されるステップは、実施例１に従うのでここでは省略する。なお、本実施例においても、第１のソース信号線側シフトレジスタがラッチ回路５０３（ＬＡＴ１, ０〜ＬＡＴ１, １９１９）にラッチ信号を送出するタイミングと、第２のソース信号線側シフトレジスタがラッチ回路５１２（ＬＡＴ３, ０〜ＬＡＴ３, １９１９）にラッチ信号を送出するタイミングとは同じである。

ラッチ回路（ＬＡＴ４, ０〜ＬＡＴ４, １９１９）に取り込み、保持された４ビットのデジタル信号は、スイッチング回路５１５に入力される。ここでも、スイッチング回路５０６による、ラッチ回路の選択が必要となっている。ここでも、ラッチ回路は、４分の１ライン期間づつ選択される。こうして、第２のＤ／Ａ変換回路５１６には、ラッチ回路から４ビットのデジタル信号が順次取り込まれる。

第２のＤ／Ａ変換回路５１６は、入力されるデジタル信号に応じた階調電圧を出力線５１７に供給する。

ここで、本実施例の第１および第２のＤ／Ａ変換回路について説明する。図５を参照する。図５は、第１のＤ／Ａ変換回路５０７および第２のＤ／Ａ変換回路５１６の概略図である。まず、図５を用いて第１のＤ／Ａ変換回路５０７および第２のＤ／Ａ変換回路５１６の動作を説明する。

第１のＤ／Ａ変換回路５０７は、１６個のスイッチ（ｓｗＡ１〜ｓｗＡ１６）
を含むスイッチ回路ｓｗＡと、１６個のスイッチ（ｓｗＢ１〜ｓｗＢ１６）を含むスイッチ回路ｓｗＢと、１７本の階調電圧線（Ｖ０〜Ｖ１６）とによって構成される。第２のＤ／Ａ変換回路５１６は、１６個のスイッチ（ｓｗＣ１〜ｓｗＣ１６）を含むスイッチ回路ｓｗＣと、スイッチ回路ｓｗＤと、１６個の抵抗（Ｒ１〜Ｒ１６）とによって構成される。各抵抗（Ｒ１〜Ｒ１６）の値は、第１の出力線（Ｈ）５０９−１と第１の出力線（Ｌ）５０９−２との間に大電流が印加され素子破壊するのを防止するため、大きく設計するとよい。加えて、各抵抗値を大きくすることにより消費電力を抑えることもできる。一方、スイッチ回路ｓｗＤは、スイッチング機能を有する回路であれば特に限定されない。なお、ここでは、配線自体が有する固有抵抗については便宜上考慮していない。

第１のＤ／Ａ変換回路５０７において、スイッチング回路５０６によって選択されたラッチ回路を経てアドレス線ａ、ｂ、ｃおよびｄから供給される４ビットのデジタル信号が、ｓｗＡおよびｓｗＢを制御する。ｓｗＡの１６個のスイッチ（ｓｗＡ１〜ｓｗＡ１６）において、ラッチ回路を経てアドレス線ａ、ｂ、ｃおよびｄから供給されるデジタル信階調号に応じて、いずれか一つのスイッチだけが閉じるようになっており、同時に２以上のスイッチが閉じることはない。また、ｓｗＢの１６個のスイッチ（ｓｗＢ１〜ｓｗＢ１６）においても、ラッチ回路を経てアドレス線ａ、ｂ、ｃおよびｄから供給されるデジタル信号に応じて、いずれか一つのスイッチだけが閉じるようになっており、同時に２以上のスイッチが閉じることはない。さらに、ｓｗＡの４つのスイッチとｓｗＢの４つのスイッチとが閉じるタイミングには、次のような関係がある。すなわち、ｓｗＡ１が閉じる時はｓｗＢ１が閉じ、ｓｗＡ２が閉じる時はｓｗＢ２が閉じ、ｓｗＡ３が閉じる時はｓｗＢ３が閉じ、かつｓｗＡ４が閉じる時はｓｗＢ４が閉じるように設計されている。他のスイッチに関しても、ｓｗＡｎとｓｗＢｎと（１≦ｎ≦１６；ｎは自然数）が同時に閉じるようになっている。従って、ｓｗＡとｓｗＢとによって、常に２つの隣り合う階調電圧線が選択されることになる。このようにして、ｓｗＡとｓｗＢとによって２つの隣り合う階調電圧線が選択され、第１の出力線（Ｈ）５０９−１と第１の出力線（Ｌ）５０９−２とに供給される。

第２のＤ／Ａ変換回路５１６において、ラッチ回路を経てアドレス線ｅ、ｆ、ｇおよびｈから供給される４ビットのデジタル信号が、ｓｗＣを制御する。ｓｗＣの１６個のスイッチ（ｓｗＣ１〜ｓｗＣ１６）において、アドレス線ｅ、ｆ、ｇおよびｈから供給されるデジタル信号に応じて、いずれか一つのスイッチだけが閉じるようになっている。

ただし、ｓｗＣが閉じる前に、スイッチ回路ｓｗＤが閉じ対応する階調電圧に近い電圧が予めソース信号線５２０に供給される。また、ｓｗＣが閉じている間は、スイッチ回路ｓｗＤが少なくとも一時的に開くよう設計されている。なお、ここでは図示しないが、スイッチ回路ｓｗＤの開閉をコントロールする信号が印加される信号線は別に設けられている。

第１の出力線（Ｈ）５０９−１に供給されている階調電圧と、第１の出力線（Ｌ）５０９−２に供給されている階調電圧から、１６個の抵抗（Ｒ１〜Ｒ１６）
によって１６の異なる階調電圧が作られる。スイッチｓｗＤが閉じ、予め対応する階調電圧に近い電圧が第２の出力線に供給された後、スイッチｓｗＤを開け、１６個のスイッチ（ｓｗＣ）のうち、いずれか一つのスイッチが閉じ、対応する階調電圧が第２の出力線５１７に供給される。第２の出力線５１７へ供給される階調電圧は、バッファ（図示せず）などを通してソース信号線５２０に供給される。

よって、本実施例では、８ビットのデジタル信号のうち上位４ビットによって１６通りの階調電圧を選択することができ、下位４ビットによって選択された階調電圧から更に１６通りの階調電圧を出力することができる。よって、１６（上位４ビット）×１６（下位４ビット）＝２５６通りの階調電圧を選択することができる。

本実施例では、実施例１と異なるＤ／Ａ変換回路の例を図１６に示す。なお、図３に示した回路構成とはスイッチ回路の一部が異なるだけでその他は同一であるので、同じ構成については同一の符号を用いることとする。

図１６に示した回路構成においては、ｓｗＤのスイッチ回路にｓｗＣ（ｓｗＣ１〜ｓｗＣ４）のうち、一つのスイッチ回路の機能を兼ね備えた回路構成としてもよい。本実施例では、図１６中に示したｓｗＤ（ｓｗＣ１）は、予め本来の階調電圧に近い電圧値を印加するタイミングをコントロールする信号と、ｓｗＣ１を開閉するタイミングをコントロールする信号とによって開閉するように設計されている。こうすることでスイッチング素子の数を低減することができるため、回路の小型化を図ることができる。

本実施例では、実施例１と異なるＤ／Ａ変換回路の例を図１７に示す。なお、図３に示した回路構成とはスイッチ回路の一部が異なるだけでその他は同一であるので、同じ構成については同一の符号を用いることとする。

図１７に示した回路構成においては、ｓｗＣ（ｓｗＣ１〜ｓｗＣ４）のうち一つのスイッチ回路にｓｗＤのスイッチ回路の機能を兼ね備えた回路構成としてもよい。本実施例では、図１７中に示したｓｗＣ１（ｓｗＤ）は、ｓｗＣ１を開閉するタイミングをコントロールする信号と、予め本来の階調電圧に近い電圧値を印加するタイミングをコントロールする信号とによって開閉するように設計されている。こうすることでスイッチング素子の数を低減することができるため、回路の小型化を図ることができる。

本実施例では、実施例１と異なるＤ／Ａ変換回路の例を図１８に示す。なお、図３に示した回路構成とはバッファ回路の有無が異なるだけでその他は同一であるので、同じ構成については同一の符号を用いることとする。

図１８に示した回路構成においては、第２の出力線１１１５にバッファ回路（オペアンプ、ソースフォロワ等）１１１３を設けた第２のＤ／Ａ変換回路１１１４を示した。このような回路構成とすると、このバッファ回路の入力を高インピーダンスにすることが可能であるので、アナログスイッチに関する要求が緩和されるため好ましい。

本願発明は従来のＩＣ技術全般に適用することが可能である。即ち、現在市場に流通している全ての半導体回路に適用できる。例えば、ワンチップ上に集積化されたＲＩＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用しても良いし、Ｄ／Ａコンバータ等の信号処理回路から携帯機器（携帯電話、ＰＨＳ、モバイルコンピュータ）用の高周波回路に適用しても良い。

本発明を実施して形成されたＴＦＴは様々な電気光学装置に用いることができる。即ち、それら電気光学装置を表示媒体として組み込んだ電子機器全てに本発明を実施できる。

その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、ウエアラブルディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１４に示す。

図１４（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示装置２００３、キーボード２００４で構成される。本願発明を画像入力部２００２、表示装置２００３やその他の信号制御回路に適用することができる。

図１４（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明を表示装置２１０２、音声入力部２１０３やその他の信号制御回路に適用することができる。

図１４（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本願発明は表示装置２２０５やその他の信号制御回路に適用できる。

図１４（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示装置２３０２、アーム部２３０３で構成される。本発明は表示装置２３０２やその他の信号制御回路に適用することができる。

図１４（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示装置２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５で構成される。なお、この装置は記録媒体としてＤＶＤ（ＤｉｇｔｉａｌＶｅｒｓａｔｉｌｅＤｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
本発明は表示装置２４０２やその他の信号制御回路に適用することができる。

図１４（Ｆ）はデジタルカメラであり、本体２５０１、表示装置２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）で構成される。本願発明を表示装置２５０２やその他の信号制御回路に適用することができる。

以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜６のどのような組み合わせからなる構成を用いても実現することができる。

その様な電子機器としては、プロジェクター（リア型またはフロント型）などが挙げられる。それらの一例を図１５に示す。

図１５（Ａ）はフロント型プロジェクターであり、表示装置２６０１、スクリーン２６０２で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。

図１５（Ｂ）はリア型プロジェクターであり、本体２７０１、表示装置２７０２、ミラー２７０３、スクリーン２７０４で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。

なお、図１５（Ｃ）は、図１５（Ａ）及び図１５（Ｂ）中における表示装置２６０１、２７０２の構造の一例を示した図である。表示装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１５（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。

また、図１５（Ｄ）は、図１５（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図１５（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。

以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜５のどのような組み合わせからなる構成を用いても実現することができる。

本発明のＤ／Ａ変換回路を備えたアクティブマトリクス型液晶表示装置の概略構成図である。ラッチ回路の回路図である。本発明のＤ／Ａ変換回路の構成図である。本発明のＤ／Ａ変換回路を備えたアクティブマトリクス型液晶表示装置の構成図である。本発明のＤ／Ａ変換回路の構成図である。画素ＴＦＴ、保持容量、駆動回路のＴＦＴの作製工程を示す断面図。画素ＴＦＴ、保持容量、駆動回路のＴＦＴの作製工程を示す断面図。画素ＴＦＴ、保持容量、駆動回路のＴＦＴの作製工程を示す断面図。画素ＴＦＴ、保持容量、駆動回路のＴＦＴの作製工程を示す断面図。画素ＴＦＴ、保持容量、駆動回路のＴＦＴの断面図。画素ＴＦＴ、保持容量、駆動回路のＴＦＴの作製工程を示す上面図。画素ＴＦＴ、保持容量、駆動回路のＴＦＴの作製工程を示す上面図。液晶表示装置の断面図。電子機器の一例を示す図。電子機器の一例を示す図。本発明のＤ／Ａ変換回路の回路例である。本発明のＤ／Ａ変換回路の回路例である。本発明のＤ／Ａ変換回路の回路例である。従来のデジタル駆動方式の液晶表示装置の構成図である。従来のデジタル駆動方式の液晶表示装置に用いられているＤ／Ａ変換回路である。従来のデジタル駆動方式の液晶表示装置に用いられているＤ／Ａ変換回路である。

Claims

ソース信号線と、ソース信号線側駆動回路とを備えた液晶表示装置であって、
前記ソース信号線側駆動回路は第１のＤ／Ａ変換回路及び第２のＤ／Ａ変換回路を有し、
前記第１のＤ／Ａ変換回路は、
各々異なる電圧が印加された複数の階調電圧線と、複数個の第１のスイッチ素子を有する第１のスイッチ回路と、複数個の第２のスイッチ素子を有する第２のスイッチ回路を有し、
前記複数の階調電圧線の各々は、第１の出力線と前記第１のスイッチ回路を介して電気的に接続されており、
前記複数の階調電圧線の各々は、第２の出力線と前記第２のスイッチ回路を介して電気的に接続されており、
前記第２のＤ／Ａ変換回路は、
前記第１の出力線と前記第２の出力線との間に直列に電気的に接続された複数の抵抗と、複数個の第３のスイッチ素子を有する第３のスイッチ回路を有し、
前記複数の抵抗のうち隣り合う抵抗と抵抗との接続点は、第３の出力線と前記第３のスイッチ回路を介して電気的に接続されていることを特徴とする液晶表示装置。
ソース信号線と、ソース信号線側駆動回路とを備えた液晶表示装置であって、
前記ソース信号線側駆動回路は、第１のＤ／Ａ変換回路、第２のＤ／Ａ変換回路及び複数個の第１のスイッチ素子を有する第１のスイッチ回路を有し、
前記第１のＤ／Ａ変換回路は、
各々異なる電圧が印加された複数の階調電圧線と、複数個の第２のスイッチ素子を有する第２のスイッチ回路と、複数個の第３のスイッチ素子を有する第３のスイッチ回路を有し、
前記複数の階調電圧線の各々は、第１の出力線と前記第１のスイッチ回路を介して電気的に接続されており、
前記複数の階調電圧線の各々は、第２の出力線と前記第３のスイッチ回路を介して電気的に接続されており、
前記第２のＤ／Ａ変換回路は、
前記第１の出力線と前記第２の出力線との間に直列に電気的に接続された複数の抵抗と、複数個の第４のスイッチ素子を有する第４のスイッチ回路を有し、
前記複数の抵抗のうち隣り合う抵抗と抵抗との接続点は、第３の出力線と前記第４のスイッチ回路を介して電気的に接続されており、
前記ソース信号線の各々は、前記第２のＤ／Ａ変換回路と前記第１のスイッチ回路を介して各々電気的に接続されていることを特徴とする液晶表示装置。
ソース信号線と、ソース信号線側駆動回路とを備えた液晶表示装置であって、
前記ソース信号線側駆動回路は、第１のＤ／Ａ変換回路及び第２のＤ／Ａ変換回路を有し、
前記第１のＤ／Ａ変換回路は、
各々異なる電圧が印加された複数の階調電圧線と、複数個の第１のスイッチ素子を有する第１のスイッチ回路と、複数個の第２のスイッチ素子を有する第２のスイッチ回路を有し、
前記複数の階調電圧線の各々は、第１の出力線と前記第１のスイッチ回路を介して電気的に接続されており、
前記複数の階調電圧線の各々は、第２の出力線と前記第２のスイッチ回路を介して電気的に接続されており、
前記第２のＤ／Ａ変換回路は、
前記第１の出力線と前記第２の出力線との間に直列に電気的に接続された複数の抵抗と、複数個の第３のスイッチ素子を有する第３のスイッチ回路を有し、
前記複数の抵抗のうち隣り合う抵抗と抵抗との接続点は、第３の出力線と前記第３のスイッチ回路を介して電気的に接続されており、
複数の前記ソース信号線ごとに前記第１のＤ／Ａ変換回路及び前記第２のＤ／Ａ変換回路が備えられていることを特徴とする液晶表示装置。
ソース信号線と、ソース信号線側駆動回路とを備えた液晶表示装置であって、
前記ソース信号線側駆動回路は第１のＤ／Ａ変換回路と、第２のＤ／Ａ変換回路と、前記ソース信号線に第１の電圧を印加した後、階調電圧である第２の電圧を印加する手段とを有し、
前記第１のＤ／Ａ変換回路は、
各々異なる電圧が印加された複数の階調電圧線と、複数個の第１のスイッチ素子を有する第１のスイッチ回路と、複数個の第２のスイッチ素子を有する第２のスイッチ回路を有し、
前記複数の階調電圧線の各々は、第１の出力線と前記第１のスイッチ回路を介して電気的に接続されており、
前記複数の階調電圧線の各々は、第２の出力線と前記第２のスイッチ回路を介して電気的に接続されており、
前記第２のＤ／Ａ変換回路は、
前記第１の出力線と前記第２の出力線との間に直列に電気的に接続された複数の抵抗と、複数個の第３のスイッチ素子を有する第３のスイッチ回路を有し、
前記複数の抵抗のうち隣り合う抵抗と抵抗との接続点は、第３の出力線と前記第３のスイッチ回路を介して電気的に接続されていることを特徴とする液晶表示装置。
ソース信号線と、ソース信号線側駆動回路とを備えた液晶表示装置であって、
前記ソース信号線側駆動回路は第１のＤ／Ａ変換回路と、第２のＤ／Ａ変換回路と、複数個の第１のスイッチ素子を有する第１のスイッチ回路と、前記ソース信号線に第１の電圧を印加した後、階調電圧である第２の電圧を印加する手段とを有し、
前記第１のＤ／Ａ変換回路は、
各々異なる電圧が印加された複数の階調電圧線と、複数個の第２のスイッチ素子を有する第２のスイッチ回路と、複数個の第３のスイッチ素子を有する第３のスイッチ回路を有し、
前記複数の階調電圧線の各々は、第１の出力線と前記第２のスイッチ回路を介して電気的に接続されており、
前記複数の階調電圧線の各々は、第２の出力線と前記第３のスイッチ回路を介して電気的に接続されており、
前記第２のＤ／Ａ変換回路は、
前記第１の出力線と前記第２の出力線との間に直列に電気的に接続された複数の抵抗と、複数個の第４のスイッチ素子を有する第４のスイッチ回路を有し、
前記複数の抵抗のうち隣り合う抵抗と抵抗との接続点は、第３の出力線と前記第４のスイッチ回路を介して電気的に接続されており、
前記ソース信号線の各々は、前記第２のＤ／Ａ変換回路と前記第１のスイッチ回路を介して電気的に接続されていることを特徴とする液晶表示装置。
ソース信号線と、ソース信号線側駆動回路とを備えた液晶表示装置であって、
前記ソース信号線側駆動回路は第１のＤ／Ａ変換回路と、第２のＤ／Ａ変換回路と、前記ソース信号線に第１の電圧を印加した後、階調電圧である第２の電圧を印加する手段とを有し、
前記第１のＤ／Ａ変換回路は、
各々異なる電圧が印加された複数の階調電圧線と、複数個の第１のスイッチ素子を有する第１のスイッチ回路と、複数個の第２のスイッチ素子を有する第２のスイッチ回路を有し、
前記複数の階調電圧線の各々は、第１の出力線と前記第１のスイッチ回路を介して電気的に接続されており、
前記複数の階調電圧線の各々は、第２の出力線と前記第２のスイッチ回路を介して電気的に接続されており、
前記第２のＤ／Ａ変換回路は、
前記第１の出力線と前記第２の出力線との間に直列に電気的に接続された複数の抵抗と、複数個の第３のスイッチ素子を有する第３のスイッチ回路を有し、
前記複数の抵抗のうち隣り合う抵抗と抵抗との接続点は、第３の出力線と前記第３のスイッチ回路を介して電気的に接続されており、
複数の前記ソース信号線ごとに前記第１のＤ／Ａ変換回路及び前記第２のＤ／Ａ変換回路が備えられていることを特徴とする液晶表示装置。
第１のＤ／Ａ変換回路及び第２のＤ／Ａ変換回路を有し、
前記第１のＤ／Ａ変換回路は、
各々異なる電圧が印加された複数の階調電圧線と、複数個の第１のスイッチ素子を有する第１のスイッチ回路と、複数個の第２のスイッチ素子を有する第２のスイッチ回路を有し、
前記複数の階調電圧線の各々は、第１の出力線と前記第１のスイッチ回路を介して電気的に接続されており、
前記複数の階調電圧線の各々は、第２の出力線と前記第２のスイッチ回路を介して電気的に接続されており、
前記第２のＤ／Ａ変換回路は、
前記第１の出力線と前記第２の出力線との間に直列に電気的に接続された複数の抵抗と、複数個の第３のスイッチ素子を有する第３のスイッチ回路を有し、
前記複数の抵抗のうち隣り合う抵抗と抵抗との接続点は、第３の出力線と前記第３のスイッチ回路を介して電気的に接続されていることを特徴とするＤ／Ａ変換回路。
第１のＤ／Ａ変換回路及び第２のＤ／Ａ変換回路を有し、
前記第１のＤ／Ａ変換回路は、
各々異なる電圧が印加された複数の階調電圧線と、複数個の第１のスイッチ素子を有する第１のスイッチ回路と、複数個の第２のスイッチ素子を有する第２のスイッチ回路を有し、
前記複数の階調電圧線の各々は、第１の出力線と前記第１のスイッチ回路を介して電気的に接続されており、
前記複数の階調電圧線の各々は、第２の出力線と前記第２のスイッチ回路を介して電気的に接続されており、
前記第２のＤ／Ａ変換回路は、
前記第１の出力線と前記第２の出力線との間に直列に電気的に接続された複数の抵抗と、複数個の第３のスイッチ素子を有する第３のスイッチ回路を有し、
前記複数の抵抗のうち隣り合う抵抗と抵抗との接続点は、第３の出力線と前記第３のスイッチ回路を介して電気的に接続されており、
前記第３の出力線には第１の電圧を印加した後、階調電圧である第２の電圧が印加されることを特徴とするＤ／Ａ変換回路。
ソース信号線と、複数のＴＦＴと、前記複数のＴＦＴを駆動するソース信号線側駆動回路とを備えた半導体装置であって、
前記ソース信号線側駆動回路は第１のＤ／Ａ変換回路及び第２のＤ／Ａ変換回路を有し、
前記第１のＤ／Ａ変換回路は、
各々異なる電圧が印加された複数の階調電圧線と、複数個の第１のスイッチ素子を有する第１のスイッチ回路と、複数個の第２のスイッチ素子を有する第２のスイッチ回路を有し、
前記複数の階調電圧線の各々は、第１の出力線と前記第１のスイッチ回路を介して電気的に接続されており、
前記複数の階調電圧線の各々は、第２の出力線と前記第２のスイッチ回路を介して電気的に接続されており、
前記第２のＤ／Ａ変換回路は、
前記第１の出力線と前記第２の出力線との間に直列に電気的に接続された複数の抵抗と、複数個の第３のスイッチ素子を有する第３のスイッチ回路を有し、
前記複数の抵抗のうち隣り合う抵抗と抵抗との接続点は、第３の出力線と前記第３のスイッチ回路を介して電気的に接続されていることを特徴とする半導体装置。
ソース信号線と、複数のＴＦＴと、前記複数のＴＦＴを駆動するソース信号線側駆動回路とを備えた半導体装置であって、
前記ソース信号線側駆動回路は、第１のＤ／Ａ変換回路、第２のＤ／Ａ変換回路及び複数個の第１のスイッチ素子を有する第１のスイッチ回路を有し、
前記第１のＤ／Ａ変換回路は、
各々異なる電圧が印加された複数の階調電圧線と、複数個の第２のスイッチ素子を有する第２のスイッチ回路と、複数個の第３のスイッチ素子を有する第３のスイッチ回路を有し、
前記複数の階調電圧線の各々は、第１の出力線と前記第２のスイッチ回路を介して電気的に接続されており、
前記複数の階調電圧線の各々は、第２の出力線と前記第３のスイッチ回路を介して電気的に接続されており、
前記第２のＤ／Ａ変換回路は、
前記第１の出力線と前記第２の出力線との間に直列に電気的に接続された複数の抵抗と、複数個の第４のスイッチ素子を有する第４のスイッチ回路を有し、
前記複数の抵抗のうち隣り合う抵抗と抵抗との接続点は、第３の出力線と前記第４のスイッチ回路を介して電気的に接続されており、
前記ソース信号線の各々は、前記第２のＤ／Ａ変換回路と前記第１のスイッチ回路を介して電気的に接続されていることを特徴とする半導体装置。
ソース信号線と、複数のＴＦＴと、前記複数のＴＦＴを駆動するソース信号線側駆動回路とを備えた半導体装置であって、
前記ソース信号線側駆動回路は、第１のＤ／Ａ変換回路及び第２のＤ／Ａ変換回路を有し、
前記第１のＤ／Ａ変換回路は、
各々異なる電圧が印加された複数の階調電圧線と、複数個の第１のスイッチ素子を有する第１のスイッチ回路と、複数個の第２のスイッチ素子を有する第２のスイッチ回路を有し、
前記複数の階調電圧線の各々は、第１の出力線と前記第１のスイッチ回路を介して電気的に接続されており、
前記複数の階調電圧線の各々は、第２の出力線と前記第２のスイッチ回路を介して電気的に接続されており、
前記第２のＤ／Ａ変換回路は、
前記第１の出力線と前記第２の出力線との間に直列に電気的に接続された複数の抵抗と、複数個の第３のスイッチ素子を有する第３のスイッチ回路を有し、
前記複数の抵抗のうち隣り合う抵抗と抵抗との接続点は、第３の出力線と前記第３のスイッチ回路を介して電気的に接続されており、
複数の前記ソース信号線ごとに前記第１のＤ／Ａ変換回路及び前記第２のＤ／Ａ変換回路が備えられていることを特徴とする半導体装置。
ソース信号線と、複数のＴＦＴと、前記複数のＴＦＴを駆動するソース信号線側駆動回路とを備えた半導体装置であって、
前記ソース信号線側駆動回路は第１のＤ／Ａ変換回路と、第２のＤ／Ａ変換回路と、前記ソース信号線に第１の電圧を印加した後、階調電圧である第２の電圧を印加する手段とを有し、
前記第１のＤ／Ａ変換回路は、
各々異なる電圧が印加された複数の階調電圧線と、複数個の第１のスイッチ素子を有する第１のスイッチ回路と、複数個の第２のスイッチ素子を有する第２のスイッチ回路を有し、
前記複数の階調電圧線の各々は、第１の出力線と前記第１のスイッチ回路を介して電気的に接続されており、
前記複数の階調電圧線の各々は、第２の出力線と前記第２のスイッチ回路を介して電気的に接続されており、
前記第２のＤ／Ａ変換回路は、
前記第１の出力線と前記第２の出力線との間に直列に電気的に接続された複数の抵抗と、複数個の第３のスイッチ素子を有する第３のスイッチ回路を有し、
前記複数の抵抗のうち隣り合う抵抗と抵抗との接続点は、第３の出力線と前記第３のスイッチ回路を介して電気的に接続されていることを特徴とする半導体装置。
ソース信号線と、複数のＴＦＴと、前記複数のＴＦＴを駆動するソース信号線側駆動回路とを備えた半導体装置であって、
前記ソース信号線側駆動回路は第１のＤ／Ａ変換回路と、第２のＤ／Ａ変換回路と、複数個の第１のスイッチ素子を有する第１のスイッチ回路と、前記ソース信号線に第１の電圧を印加した後、階調電圧である第２の電圧を印加する手段とを有し、
前記第１のＤ／Ａ変換回路は、
各々異なる電圧が印加された複数の階調電圧線と、複数個の第２のスイッチ素子を有する第２のスイッチ回路と、複数個の第３のスイッチ素子を有する第３のスイッチ回路を有し、
前記複数の階調電圧線の各々は、第１の出力線と前記第２のスイッチ回路を介して電気的に接続されており、
前記複数の階調電圧線の各々は、第２の出力線と前記第３のスイッチ回路を介して電気的に接続されており、
前記第２のＤ／Ａ変換回路は、
前記第１の出力線と前記第２の出力線との間に直列に電気的に接続された複数の抵抗と、複数個の第４のスイッチ素子を有する第４のスイッチ回路を有し、
前記複数の抵抗のうち隣り合う抵抗と抵抗との接続点は、第３の出力線と前記第４のスイッチ回路を介して電気的に接続されており、
前記ソース信号線の各々は、前記第２のＤ／Ａ変換回路と前記第１のスイッチ回路を介して電気的に接続されていることを特徴とする半導体装置。
ソース信号線と、複数のＴＦＴと、前記複数のＴＦＴを駆動するソース信号線側駆動回路とを備えた半導体装置であって、
前記ソース信号線側駆動回路は第１のＤ／Ａ変換回路と、第２のＤ／Ａ変換回路と、前記ソース信号線に第１の電圧を印加した後、階調電圧である第２の電圧を印加する手段とを有し、
前記第１のＤ／Ａ変換回路は、
各々異なる電圧が印加された複数の階調電圧線と、複数個の第１のスイッチ素子を有する第１のスイッチ回路と、複数個の第２のスイッチ素子を有する第２のスイッチ回路を有し、
前記複数の階調電圧線の各々は、第１の出力線と前記第１のスイッチ回路を介して電気的に接続されており、
前記複数の階調電圧線の各々は、第２の出力線と前記第２のスイッチ回路を介して電気的に接続されており、
前記第２のＤ／Ａ変換回路は、
前記第１の出力線と前記第２の出力線との間に直列に電気的に接続された複数の抵抗と、複数個の第３のスイッチ素子を有する第３のスイッチ回路を有し、
前記複数の抵抗のうち隣り合う抵抗と抵抗との接続点は、第３の出力線と前記第３のスイッチ回路を介して電気的に接続されており、
複数の前記ソース信号線ごとに前記第１のＤ／Ａ変換回路及び前記第２のＤ／Ａ変換回路が備えられていることを特徴とする半導体装置。