JP4674939B2 - 駆動回路、表示装置、電子機器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
【０００２】
本発明は駆動回路に関する。特に、表示装置の駆動回路に関する。
【０００３】
【従来の技術】
【０００４】
最近安価なガラス基板上に半導体薄膜を形成した半導体装置、例えば薄膜トランジスタ（ＴＦＴ）を作製する技術が急速に発達してきている。その理由は、アクティブマトリクス型液晶表示装置（液晶表示装置）の需要が高まってきたことによる。
【０００５】
アクティブマトリクス型液晶表示装置は、画素部に数十〜数百万個ものＴＦＴがマトリクス状に配置され、各ＴＦＴに接続された画素電極に出入りする電荷をＴＦＴのスイッチング機能により制御するものである。
【０００６】
従来、画素部には、ガラス基板上に形成されたアモルファスシリコンを利用した薄膜トランジスタが配置されている。
【０００７】
また近年、基板として石英を利用し、多結晶珪素膜でもって薄膜トランジスタを作製する構成も知られている。この場合、周辺駆動回路も画素部も石英基板上に形成される薄膜トランジスタでもって構成される。
【０００８】
また最近、レーザーアニール等の技術を利用することにより、ガラス基板上に結晶性珪素膜を用いた薄膜トランジスタを作製する技術も知られている。この技術を利用すると、ガラス基板に画素部と周辺駆動回路とを集積化することができる。
【０００９】
【発明が解決しようとする課題】
【００１０】
アクティブマトリクス型液晶表示装置は、主としてノート型のパーソナルコンピュータに用いられている。パーソナルコンピュータは、現行のテレビジョン信号（ＮＴＳＣやＰＡＬ）等のアナログデータとは異なり、デジタルデータを表示装置に出力する。従来は、パーソナルコンピュータからのデジタルデータをアナログデータに変換しアクティブマトリクス型液晶表示装置に入力したり、外付けのデジタルドライバを用いたアクティブマトリクス型液晶表示装置に入力したりしていた。
【００１１】
そこで、外部からデジタルデータを直接入力することができるデジタルインターフェイスを有する液晶表示装置が注目されてきている。
【００１２】
ここで、図１７に最近注目されつつあるデジタルインターフェイスを有する液晶表示装置のソースドライバの一部を示す。図１７において、８０００はシフトレジスタ回路であり、８１００はデジタルデータラッチ回路である。シフトレジスタ回路２０００は、外部から供給されるクロック信号（ＣＬＫ）、クロック反転信号（ＣＬＫＢ）およびスタートパルス（ＳＰ）に基づいてタイミング信号を発生させ、デジタルデータラッチ回路８１００に前記タイミング信号を送出する。デジタルデータラッチ回路８１００は、シフトレジスタ回路８０００からのタイミング信号に基づき外部から入力されるデジタルデータ（ＤＩＧＩＴＡＬ ＤＡＴＡ）をサンプリングし（取り込み）、記憶保持する。
【００１３】
なお、図１７においてはシフトレジスタ回路８０００には、走査方向切替回路が含まれている。走査方向切替回路は、外部から入力される走査方向切替信号によりシフトレジスタ回路８０００から出力されるタイミング信号の順序を左から右または右から左と制御するための回路である。
【００１４】
図１７に示すような従来のシフトレジスタ回路８０００においては、シフトレジスタ回路８０００は複雑で、それを構成する素子の数が多い。より高解像度なアクティブマトリクス型液晶表示装置が要求されている現状においては、解像度の向上に伴いシフトレジスタ回路の面積も大きくなり、シフトレジスタ回路を構成する素子の数も増大してしまう。
【００１５】
素子数の増大によって液晶表示装置全体の製造歩留りが悪くなってしまう。また、回路の占有面積が大きくなることによって液晶表示装置の小型化が妨げられてしまう。
【００１６】
そこで、本発明は上述の問題を鑑みてなされたものであり、アクティブマトリクス型液晶表示装置の小型化および製造歩留りの向上を達成すべく、簡素でかつ占有面積の小さな駆動回路を提供するものである。
【００１７】
【課題を解決するための手段】
【００１８】
図１を参照する。図１には本発明の駆動回路が示されている。１００はシフトレジスタ回路であり、２００はデジタルデータラッチ回路群である。なお、図１には、説明の便宜上、５段のシフトレジスタ回路１００およびそれに対応する１ビット分のデジタルデータラッチ回路群２００のみが示されている。しかし、本発明の駆動回路は、ｎ段のシフトレジスタ回路を有するようにしてもよいし、またｍビット分のデジタルデータラッチ回路群を有するようにしてもよい。
【００１９】
シフトレジスタ回路１００は複数のレジスタ回路１１０、１２０、１３０、１４０および１５０を有している。レジスタ回路１１０を例にとって説明する。レジスタ回路１１０はクロックドインバータ回路１１１およびインバータ回路１１２を有している。さらに、レジスタ回路は信号線１１３を有しており、この信号線１１３の寄生容量もレジスタ回路を構成する素子と捉えてもよい。また、シフトレジスタ回路１００には、外部から、クロック信号（ＣＬＫ）、クロックバック信号（ＣＬＫＢ）およびスタートパルス（ＳＰ）が入力されるようになっており、これらの信号はレジスタ回路１１０、１２０、１３０、１４０および１５０に入力される。
【００２０】
クロックドインバータ回路１１１は、入力されるクロック信号（ＣＬＫ）および反転クロック信号（ＣＬＫＢ）に同期して動作し、入力されるスタートパルス（ＳＰ）をインバータ回路１１２に出力する。インバータ回路１１２は入力されたパルスを信号線１１３および次段のレジスタ回路１２０へ出力するが、信号線１１３には接続されている素子が多く寄生容量が大きいため高負荷である。本発明では信号線１１３の寄生容量が大きいために高負荷であることを積極的に利用している。よって、レジスタ回路１１０、１２０、１３０、１４０および１５０から一定の間隔で順にタイミング信号が出力される。
【００２１】
デジタルデータラッチ回路群２００は、デジタルデータラッチ回路２１０、２２０、２３０、２４０および２５０を有している。デジタルデータラッチ回路２１０を例にとって説明する。デジタルデータラッチ回路２１０は、第１のｎチャネル型トランジスタ２１１および第２のｎチャネル型トランジスタ２１２、ｐチャネル型トランジスタ２１３、ならびにインバータ回路２１４および２１５を有している。デジタルデータラッチ回路２１０には、外部から、デジタルデータ（ＤＩＧＩＴＡＬ ＤＡＴＡ）およびリセット信号（Ｒｅｓ）が入力される。また、ｐチャネル型トランジスタ２１３のソースまたはドレインには第１の電源電圧（ＶＤＤ＿１）が接続されている。第１の電源電圧（ＶＤＤ＿１）は、ｎチャネル型トランジスタの動作電位よりも高く設定されている。
【００２２】
シフトレジスタ回路１００にスタートパルス（ＳＰ）が入力される直前に、リセット信号（Ｒｅｓ）が入力され、インバータ回路２１４、２２４、２３４、２４４および２５４に第１の電源電圧（ＶＤＤ＿１）、つまり正論理”１（Ｈｉ）”の信号が入力される。
【００２３】
レジスタ回路１１０から信号線１１３を通じて出力されるタイミング信号がデジタルデータラッチ回路２１０のｎチャネル型トランジスタ２１２に入力されｎチャネル型トランジスタ２１２が動作し、かつ次段のレジスタ回路１２０から信号線１２３を通じて出力されるタイミング信号がデジタルデータラッチ回路２１０のｎチャネル型トランジスタ２１１に入力されｎチャネル型トランジスタ２１１が動作すると、外部から入力されるデジタルデータがインバータ回路２１４に取り込まれ、インバータ回路２１４および２１５によって保持される。このとき外部から入力されるデジタルデータが”１（Ｈｉ）”であれば、インバータ回路２１４および２１５によってデジタルデータ”１”が保持される。一方、外部から入力されるデジタルデータが”０（Ｌｏ）”であれば、インバータ回路２１４には”０”が入力され、インバータ回路２１４および２１５によってデジタルデータ”０（Ｌｏ）”が保持されることになる。
【００２４】
次に、図１９を参照する。図１９には本発明の駆動回路が示されている。３８００はシフトレジスタ回路であり、３９００はデジタルデータラッチ回路群である。なお、図１９には、説明の便宜上、５段のシフトレジスタ回路３８００およびそれに対応する１ビット分のデジタルデータラッチ回路群３９００のみが示されている。しかし、本発明の駆動回路は、ｎ段のシフトレジスタ回路を有するようにしてもよいし、またｍビット分のデジタルデータラッチ回路群を有するようにしてもよい。
【００２５】
ここで説明する本発明の駆動回路は、図１に示した本発明の駆動回路とデジタルデータラッチ回路群の構成が異なる。
【００２６】
デジタルデータラッチ回路群３９００は、デジタルデータラッチ回路３９１０、３９２０、３９３０、３９４０および３９５０を有している。デジタルデータラッ回路３９１０を例にとって説明する。デジタルデータラッチ回路３９１０は、第１のｐチャネル型トランジスタ３９１１および第２のｐチャネル型トランジスタ３９１２、ｎチャネル型トランジスタ３９１３、ならびにインバータ回路３９１４および３９１５を有している。デジタルデータラッチ回路３９１０には、外部から、デジタルデータ（ＤＩＧＩＴＡＬ ＤＡＴＡ）およびリセット信号（Ｒｅｓ）が入力される。また、ｎチャネル型トランジスタ３９１３のソースまたはドレインには第２の電源電圧（ＶＳＳ＿１）が接続されている。第２の電源電圧（ＶＳＳ＿１）は、ｐチャネル型トランジスタの動作電位よりも低く設定されている。
【００２７】
シフトレジスタ回路３８００にスタートパルス（ＳＰ）が入力される直前に、リセット信号（Ｒｅｓ）が入力され、インバータ回路３９１４、３９２４、３９３４、３９４４および３９５４に第２の電源電圧（ＶＳＳ＿１）、つまり負論理”０（Ｌｏ）”の信号が入力される。
【００２８】
レジスタ回路３８１０から信号線３８１３を通じて出力されるタイミング信号がデジタルデータラッチ回路３９１０のｐチャネル型トランジスタ３９１２に入力されｐチャネル型トランジスタ３８１２が動作し、かつ次段のレジスタ回路３８２０から信号線３８２３を通じて出力されるタイミング信号がデジタルデータラッチ回路３９１０のｐチャネル型トランジスタ３９１１に入力されｐチャネル型トランジスタ３９１１が動作すると、外部から入力されるデジタルデータがインバータ回路３９１４に取り込まれ、インバータ回路３９１４および３９１５によって保持される。このとき外部から入力されるデジタルデータが”０（Ｌｏ）”であれば、インバータ回路３９１４および３９１５によってデジタルデータ”０”が保持される。一方、外部から入力されるデジタルデータが”１（Ｈｉ）”であれば、インバータ回路３９１４には”１”が入力され、インバータ回路３９１４および３９１５によってデジタルデータ”１（Ｈｉ）”が保持されることになる。
【００２９】
なお、全てのレジスタ回路および全てのデジタルデータラッチ回路が上述の動作をする。
【００３０】
以上のような構成をとることにより、本発明の駆動回路は、従来の駆動回路よりも素子数が半分以下で済むことになる。
【００３１】
ここで、本発明の構成を下記に記載する。
【００３２】
請求項１に記載の本発明の駆動回路は、
直列に接続されたクロックドインバータ回路およびインバータ回路を有する複数のレジスタ回路を有するシフトレジスタ回路と、
ソースまたはドレインが直列に接続された第１のｎチャネル型トランジスタおよび第２のｎチャネル型トランジスタと、ｐチャネル型トランジスタと、デジタルデータ保持回路とを有する複数のデジタルデータラッチ回路と、
を有する表示装置の駆動回路であって、
前記クロックドインバータ回路および前記インバータ回路は、外部から入力される、クロック信号、クロックバック信号、およびスタートパルスに基づいてタイミング信号を発生させ、前記レジスタ回路に隣接するレジスタ回路および前記第２のｎチャネル型トランジスタのゲート電極に前記タイミング信号を出力し、
前記ｐチャネル型トランジスタは、前記ｐチャネル型トランジスタのゲート電極に外部から入力されるリセット信号によって第１の電源電圧を前記デジタルデータ保持回路に入力し、
前記第１のｎチャネル型トランジスタは、前記タイミング信号に基づき入力されるデジタルデータを取り込み前記第２のｎチャネル型トランジスタのソースまたはドレインに出力し、
前記レジスタ回路に隣接するレジスタ回路から出力されるタイミング信号は、前記第１のｎチャネル型トランジスタのゲート電極に出力されることを特徴とする表示装置の駆動回路である。
【００３３】
また、請求項２に記載の本発明の駆動回路は、
直列に接続されたクロックドインバータ回路およびインバータ回路を有するレジスタ回路を有するシフトレジスタ回路と、
ソースまたはドレインが直列に接続された第１のｎチャネル型トランジスタおよび第２のｎチャネル型トランジスタと、ｐチャネル型トランジスタと、デジタルデータ保持回路とを有するデジタルデータラッチ回路と、
を有する表示装置の駆動回路であって、
前記第２のｎチャネル型トランジスタのゲート電極は前記レジスタ回路の出力線と接続されており、前記第２のｎチャネル型トランジスタのソースまたはドレインは前記第１のｎチャネル型トランジスタのソースまたはドレインと接続されており、前記第２のｎチャネル型トランジスタのソースまたはドレインのもう一方は前記デジタルデータ保持回路と接続されており、
前記第１のｎチャネル型トランジスタのゲート電極は前記レジスタ回路に隣接するレジスタ回路の出力線と接続されており、前記第１のｎチャネル型トランジスタのソースまたはドレインのもう一方はデジタルデータが入力される信号線と接続されており、
前記ｐチャネル型トランジスタのゲート電極にはリセット信号が入力される信号線と接続されており、前記ｐチャネル型トランジスタのソースまたはドレインの一方は第１の電源に接続されており、前記ｐチャネル型トランジスタのソースまたはドレインのもう一方は前記デジタルデータ保持回路と接続されていることを特徴とする表示装置の駆動回路である。
【００３４】
また、請求項３に記載の本発明の駆動回路は、
直列に接続されたクロックドインバータ回路およびインバータ回路を有する複数のレジスタ回路を有するシフトレジスタ回路と、
ソースまたはドレインが直列に接続された第１のｐチャネル型トランジスタおよび第２のｐチャネル型トランジスタと、ｎチャネル型トランジスタと、デジタルデータ保持回路とを有する複数のデジタルデータラッチ回路と、
を有する表示装置の駆動回路であって、
前記クロックドインバータ回路および前記インバータ回路は、外部から入力される、クロック信号、クロックバック信号、およびスタートパルスに基づいてタイミング信号を発生させ、前記レジスタ回路に隣接するレジスタ回路および前記第２のｐチャネル型トランジスタのゲート電極に前記タイミング信号を出力し、
前記ｎチャネル型トランジスタは、前記ｎチャネル型トランジスタのゲート電極に外部から入力されるリセット信号によって第２の電源電圧を前記デジタルデータ保持回路に入力し、
前記第１のｐチャネル型トランジスタは、前記タイミング信号に基づき入力されるデジタルデータを取り込み前記第２のｐチャネル型トランジスタのソースまたはドレインに出力し、
前記レジスタ回路に隣接するレジスタ回路から出力されるタイミング信号は、前記第１のｐチャネル型トランジスタのゲート電極に出力されることを特徴とする表示装置の駆動回路である。
【００３５】
また、請求項４に記載の本発明の駆動回路は、
直列に接続されたクロックドインバータ回路およびインバータ回路を有するレジスタ回路を有するシフトレジスタ回路と、
ソースまたはドレインが直列に接続された第１のｐチャネル型トランジスタおよび第２のｐチャネル型トランジスタと、ｎチャネル型トランジスタと、デジタルデータ保持回路とを有するデジタルデータラッチ回路と、
を有する表示装置の駆動回路であって、
前記第２のｐチャネル型トランジスタのゲート電極は前記レジスタ回路の出力線と接続されており、前記第２のｐチャネル型トランジスタのソースまたはドレインは前記第１のｐチャネル型トランジスタのソースまたはドレインと接続されており、前記第２のｐチャネル型トランジスタのソースまたはドレインのもう一方は前記デジタルデータ保持回路と接続されており、
前記第１のｐチャネル型トランジスタのゲート電極は前記レジスタ回路に隣接するレジスタ回路の出力線と接続されており、前記第１のｐチャネル型トランジスタのソースまたはドレインのもう一方はデジタルデータが入力される信号線と接続されており、
前記ｎチャネル型トランジスタのゲート電極にはリセット信号が入力される信号線と接続されており、前記ｎチャネル型トランジスタのソースまたはドレインの一方は第２の電源に接続されており、前記ｎチャネル型トランジスタのソースまたはドレインのもう一方は前記デジタルデータ保持回路と接続されていることを特徴とする表示装置の駆動回路である。
【００３６】
ここで、以下に本発明の実施の形態について説明する。
【００３７】
【発明の実施の形態】
【００３８】
図２を参照する。図２には、本発明の駆動回路のある実施の形態が示されている。図２において、３００はシフトレジスタ回路、４００は左右走査方向切替回路、５００はデジタルデータラッチ回路群である。なお、図２においても、説明の便宜上、５段のシフトレジスタ回路３００ならびにそれに対応する左右走査方向切替回路４００および１ビット分のデジタルデータラッチ回路群５００のみが示されている。しかし、本発明の駆動回路はｎ段のシフトレジスタ回路を有するようにしてもいいし、またｍビット分のデジタルデータラッチ回路群を有するようにしてもよい。
【００３９】
シフトレジスタ回路３００は複数のレジスタ回路３１０、３２０、３３０、３４０および３５０を有している。なお、上述したが、ｎ段のレジスタ回路を有するようにしてもよい。
【００４０】
レジスタ回路３１０を例にとって説明する。レジスタ回路３１０はクロックドインバータ回路およびインバータ回路を有している。さらに、レジスタ回路は信号線３１３を有しており、この信号線３１３の寄生容量もレジスタ回路を構成する素子と捉えてもよい。また、シフトレジスタ回路３００には、外部から、クロック信号（ＣＬＫ）、クロックバック信号（ＣＬＫＢ）およびスタートパルス（ＳＰ）が入力されるようになっており、これらの信号はレジスタ回路３１０、３２０、３３０、３４０および３５０に入力される。
【００４１】
走査方向切替回路４００について説明する。走査方向切替回路４００は、複数の切替回路４１０、４２０、４３０、４４０および４５０を有している。切替回路４１０、４２０、４３０、４４０および４５０は、それぞれ、２つのアナログスイッチＳＷＬおよびＳＷＲを有している。切替回路４１０、４２０、４３０、４４０および４５０は、外部から入力される走査方向切替信号（Ｌ／Ｒ）によってレジスタ回路から出力される信号を左右どちらのレジスタ回路に出力するかを制御する回路である。
【００４２】
本実施の形態においては、左右方向切替信号（Ｌ／Ｒ）に”０（Ｌｏ）”が入力されるとアナログスイッチＳＷＲが動作し、レジスタ回路３１０から出力されるタイミング信号が右隣のレジスタ回路３２０へ入力される。さらに、レジスタ回路３２０から出力されるタイミング信号が右隣のレジスタ回路３３０へ入力される。このように、走査方向切替信号（Ｌ／Ｒ）に”０（Ｌｏ）”が入力された場合は、次々と右隣のレジスタ回路へ一定の間隔で発生したタイミング信号が出力されていくことになる。
【００４３】
この場合、レジスタ回路３１０はタイミング信号を信号線３１３を通じてデジタルデータラッチ回路群のデジタルデータラッチ回路５１０および次段のレジスタ回路３２３へ出力するが、信号線３１３には接続されている素子が多く寄生容量が大きいため高負荷である。
【００４４】
デジタルデータラッチ回路５１０は、２つのｎチャネル型トランジスタ、ｐチャネル型トランジスタ、ならびに２つのインバータ回路を有している。デジタルデータラッチ回路５１０には、外部から、デジタルデータ（ＤＩＧＩＴＡＬ ＤＡＴＡ）およびリセット信号（Ｒｅｓ）が入力される。また、ｐチャネル型トランジスタのソースまたはドレインには第１の電源電圧（ＶＤＤ＿１）が接続されている。
【００４５】
シフトレジスタ回路３００にスタートパルス（ＳＰ）が入力される直前に、リセット信号（Ｒｅｓ）が入力され、インバータ回路５１４、５２４、５３４、５４４および５５４に第１の電源電圧（ＶＤＤ＿１）、つまり正論理”１（Ｈｉ）”の信号が入力される。
【００４６】
レジスタ回路３１０から信号線３１３を通じて出力されるタイミング信号がデジタルデータラッチ回路５１０のｎチャネル型トランジスタ５１２に入力されｎチャネル型トランジスタ５１２が動作し、かつ次段のレジスタ回路３２０から信号線３２３を通じて出力されるタイミング信号がデジタルデータラッチ回路５１０のｎチャネル型トランジスタ５１１に入力されｎチャネル型トランジスタ５１１が動作すると、外部から入力されるデジタルデータがインバータ回路５１４に取り込まれ、インバータ回路５１４および５１５によって保持される。このとき外部から入力されるデジタルデータが”１（Ｈｉ）”であれば、インバータ回路５１４および５１５によってデジタルデータ”１”が保持される。一方、外部から入力されるデジタルデータが”０（Ｌｏ）”であれば、インバータ回路５１４には”０”が入力され、インバータ回路５１４および５１５によってデジタルデータ”０（Ｌｏ）”が保持されることになる。
【００４７】
また、走査方向切替信号（Ｌ／Ｒ）に”１（Ｈｉ）”が入力されるとアナログスイッチＳＷＬが動作し、レジスタ回路３５０から出力されるタイミング信号が左隣のレジスタ回路３４０へ入力される。さらに、レジスタ回路３４０から出力されるパルスが左隣のレジスタ回路３３０へ入力される。このように、走査方向切替信号（Ｌ／Ｒ）に”１（Ｈｉ）”が入力された場合は、次々と左隣のレジスタ回路へ一定の間隔で発生したタイミング信号が出力されていくことになる。
【００４８】
デジタルデータラッチ回路群５００のデジタルデータラッチ回路５１０〜５５０の動作は、上述の走査方向切替信号（Ｌ／Ｒ）に”０（Ｌｏ）”である場合と同様である。
【００４９】
次に、図３を参照する。図３には、上述の駆動回路のデジタルデータラッチ回路群の回廊構成を変えた本発明の駆動回路が示されている。
【００５０】
図３において、６００はシフトレジスタ回路、７００は走査方向切替回路、８００はデジタルデータラッチ回路群である。ここで説明する本発明の駆動回路は、デジタルデータラッチ回路群８００を構成するデジタルデータラッチ回路８１０、８２０、８３０、８４０および８５０においては、それぞれ、リセット信号（Ｒｅｓ）によって入力される第１の電源電圧（ＶＤＤ＿１）および入力されるデジタルデータ（ＤＩＧＩＴＡＬ ＤＡＴＡ）が容量Ｃで保持されるようになっている。
【００５１】
このような構成を採ることによって、より簡単な駆動回路が実現できる。
【００５２】
次に、図１８を参照する。図１８には、シフトレジスタ回路とデジタルデータラッチ回路群との間にバッファ回路を設けた場合の本発明の駆動回路の回路構成図が示されている。
【００５３】
図１８において、３５００はシフトレジスタ回路、３６００はバッファ回路、３７００はデジタルデータラッチ回路群である。
【００５４】
バッファ回路３６００は、インバータ回路３６１０、３６１１、３６２０、３６２１、３６３０、３６３１、３６４０、３６４１、３６５０、３６５１を有している。
【００５５】
他の構成については、上述の本発明の駆動回路の説明を参照することができる。
【００５６】
本発明の実施例について以下に説明する。
【００５７】
【実施例】
【００５８】
（実施例１）
【００５９】
図４を参照する。図４には、本発明の駆動回路を用いた液晶表示装置の実施例が示されている。本実施例の液晶表示装置１０００は、ソースドライバ１１００、ゲートドライバ１２００、デジタルビデオデータ分割回路１３００および画素部１４００を有している。本実施例の液晶表示装置１０００には、外部から８ビットデジタルビデオデータが入力される。また、本実施例の液晶表示装置１０００の画素部は１０２４×７６８画素（横×縦）を有している。
【００６０】
本実施例のソースドライバ１１００は、シフトレジスタ回路１１１０、デジタルデータラッチ回路（１）１１２０、デジタルデータラッチ回路（２）１１３０、およびＤ／Ａ変換回路（ＤＡＣ）１１４０を有している。なお、シフトレジスタ回路１１１０は、走査方向切替回路（図示せず）を有している。また、Ｄ／Ａ変換回路はレベルシフタ回路（図示せず）を有している。
【００６１】
本実施例のゲートドライバ１２００は、シフトレジスタ回路およびバッファ回路（共に図示せず）を有している。なお、本実施例のゲートドライバには、本発明のシフトレジスタ回路が用いられ得る。
【００６２】
１３００はデジタルデータ分割回路（ＳＰＣ；Serial-to-Parallel Conversion Circuit）である。デジタルデータ分割回路１３００は、液晶表示装置１０００の外部装置から入力されるデジタルデータの周波数を１／ｍに落とすための回路である。外部から入力されるデジタルビデオデータを分割することにより、駆動回路の動作に必要な信号の周波数も1／ｍに落とすことができる。
【００６３】
本実施例では、デジタルデータ分割回路１３００には、外部から８０ＭＨｚの８ビットデジタルデータが入力される。デジタルデータ分割回路１３００は、外部から入力される８０ＭＨｚの８ビットデジタルデータをシリアル−パラレル変換し、４０ＭＨｚのデジタルデータをソースドライバ１１００に供給する。
【００６４】
ここで、本実施例の液晶表示装置１０００のシフトレジスタ回路１１１０およびデジタルデータラッチ回路（１）について詳細に説明する。
【００６５】
図５を参照する。図５には、本実施例のシフトレジスタ回路１１１０およびデジタルデータラッチ回路群（１）１１２０−１および１１２０−２が示されている。なお、図５においては、説明の便宜上、デジタルデータラッチ回路（１）群として１１２０−１および１１２０−２を示しているが、本実施例のソースドライバ１１００は、１１２０−１〜１１２０−１６の１６個のデジタルデータラッチ回路を有している。
【００６６】
なお、本実施例においては、走査方向切替回路はシフトレジスタ回路１１１０の一部と捉えている。ただし、走査方向の切替えの必要のない液晶表示装置に本実施例のシフトレジスタ回路を用いる場合には、走査方向切替回路を省略することもできる。
【００６７】
ここで、本実施例の液晶表示装置の駆動回路の動作を説明する。
【００６８】
まず、シフトレジスタ回路１１１０にクロック信号（ＣＬＫ）およびクロックバック信号（ＣＬＫＢ）ならびにスタートパルス（ＳＰ）が入力される。上述した様に本発明の駆動回路においては、シフトレジスタ回路１１１０は、クロック信号（ＣＬＫ）およびクロックバック信号（ＣＬＫＢ）ならびにスタートパルス（ＳＰ）に基づきタイミング信号を順に発生させ、デジタルデータラッチ回路群（１）を構成するデジタルデータラッチ回路に順に出力する。
【００６９】
シフトレジスタ回路１１１０から出力されたタイミング信号は、デジタルデータラッチ回路（１）１１２０−１〜１１２０−１６に供給される。デジタルデータラッチ回路（１）１１２０−１〜１１２０−１６は、前記タイミング信号が入力されると、デジタルデータ分割回路から供給される８ビットデジタルデータを順次取り込み、保持する。
【００７０】
デジタルデータラッチ回路群（１）１１２０−１〜１１２０−１６の全てのステージにデジタルデータの書き込みが一通り終了するまでの時間は、ライン期間と呼ばれる。すなわち、シフトレジスタ回路１１１０が左から右に順にタイミング信号を発生させる場合、デジタルデータラッチ回路群（１）１１２０−１〜１１２０−１６の中で一番左側のステージのデジタルデータラッチ回路にデジタルデータの書き込みが開始される時点から、一番右側のステージのデジタルデータラッチ回路にデジタルデータの書き込みが終了する時点までの時間間隔がライン期間である。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間と呼ぶこともある。
【００７１】
１ライン期間の終了後、シフトレジスタ回路１１１０の動作タイミングに合わせて、デジタルデータラッチ回路群（２）１１３０にラッチシグナル（ＬＳ）が供給される。この瞬間、デジタルデータラッチ回路群（１）１１２０に書き込まれ保持されているデジタルデータは、デジタルデータラッチ回路群（２）１１３０に一斉に送出され、デジタルデータラッチ回路群（２）１１３０の全ステージのデジタルデータラッチ回路に書き込まれ、保持される。
【００７２】
デジタルデータをデジタルデータラッチ回路群（２）１１３０に送出し終えたデジタルデータラッチ回路群（１）１１２０には、シフトレジスタ回路１１１０からのタイミング信号に基づき、再びデジタルデータ信号分割回路から供給されるデジタルデータの書き込みが順次行われる。
【００７３】
この２順目の１ライン期間中には、デジタルデータラッチ回路群（２）１１３０に書き込まれ、保持されているデジタルデータがＤ／Ａ変換回路１１４０に出力される。Ｄ／Ａ変換回路１１４０は、入力されるデジタルデータに基づきアナログデータを対応するソース信号線に出力する。
【００７４】
ソース信号線に供給されるアナログデータは、ソース信号線に接続されている画素部１４００の画素ＴＦＴのソース領域に供給される。
【００７５】
ゲートドライバ１２００においては、シフトレジスタ（図示せず）からのタイミング信号がバッファ回路（図示せず）に供給され、対応するゲート信号線（走査線）に供給される。ゲート信号線には、１ライン分の画素ＴＦＴのゲート電極が接続されており、１ライン分全ての画素ＴＦＴを同時にＯＮにしなくてはならないので、バッファ回路には電流容量の大きなものが用いられる。
【００７６】
このように、ゲートドライバからの走査信号によって対応する画素ＴＦＴのスイッチングが行われ、ソースドライバからのアナログデータ（階調電圧）が画素ＴＦＴに供給され、液晶分子が駆動される。
【００７７】
（実施例２）
【００７８】
本実施例の液晶表示装置は、実施例１の液晶表示装置とはソースドライバのデジタルデータラッチ回路群（１）の構成が異なる。その他の構成は、実施例１の液晶表示装置と同じである。
【００７９】
図６を参照する。図６には、本実施例の液晶表示装置のソースドライバのシフトレジスタ回路２１１０、およびデジタルデータラッチ回路群（１）２１２０−１および２１２０−２が示されている。なお、図６においては、説明の便宜上、デジタルデータラッチ回路（１）群として２１２０−１および２１２０−２を示しているが、本実施例のソースドライバ２１００は、２１２０−１〜２１２０−１６の１６個のデジタルデータラッチ回路を有している。
【００８０】
本実施例のデジタルデータラッチ回路群（１）２１２０−１〜２１２０−１６は、デジタルデータを保持する素子として容量を用いている。
【００８１】
本実施例のような構成を採ることによって、より素子数の少ないソースドライバが実現できる。
【００８２】
（実施例３）
【００８３】
本実施例の液晶表示装置は、実施例１の液晶表示装置とはソースドライバのデジタルデータラッチ回路群（１）の構成が異なる。その他の構成は、実施例１の液晶表示装置と同じである。
【００８４】
図７を参照する。図７には、本実施例の液晶表示装置のソースドライバのシフトレジスタ回路３１１０、およびデジタルデータラッチ回路群（１）３１２０−１および３１２０−２が示されている。なお、図７においては、説明の便宜上、デジタルデータラッチ回路（１）群として３１２０−１および３１２０−２を示しているが、本実施例のソースドライバ３１００は、３１２０−１〜３１２０−１６の１６個のデジタルデータラッチ回路を有している。
【００８５】
本実施例のデジタルデータラッチ回路群（１）３１２０−１〜３１２０−１６は、実施例１で用いられているリセット信号（Ｒｅｓ）が入力されるＰチャネル型ＴＦＴの代わりに抵抗Ｒが接続されている。
【００８６】
（実施例４）
本実施例においては、本発明の駆動回路を有する液晶表示装置の作製方法例を図８〜図１２を用いて説明する。本実施例の液晶表示装置においては、画素部、ソースドライバ、ゲートドライバ等を一つの基板上に一体形成される。なお、説明の便宜上、画素ＴＦＴと本発明の駆動回路の一部を構成するＮｃｈＴＦＴとインバータ回路を構成するＰｃｈＴＦＴおよびＮｃｈＴＦＴとが同一基板上に形成されることを示すものとする。
【００８７】
図８（Ａ）において、基板６００１には低アルカリガラス基板や石英基板を用いることができる。本実施例では低アルカリガラス基板を用いた。この場合、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。この基板６００１のＴＦＴ形成表面には、基板６００１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの下地膜６００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜を１００ｎｍ、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜を２００ｎｍの厚さに積層形成する。
【００８８】
次に、２０〜１５０ｎｍ（好ましくは３０〜８０ｎｍ）の厚さで非晶質構造を有する半導体膜６００３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。本実施例では、プラズマＣＶＤ法で非晶質シリコン膜を５４ｎｍの厚さに形成する。非晶質構造を有する半導体膜としては、非晶質半導体膜や微結晶半導体膜があり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、下地膜６００２と非晶質シリコン膜６００３ａとは同じ成膜法で形成することが可能であるので、両者を連続形成しても良い。その場合、下地膜を形成した後、一旦大気雰囲気に晒すことがなくその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる（図８（Ａ））。
【００８９】
そして、公知の結晶化技術を使用して非晶質シリコン膜６００３ａから結晶質シリコン膜６００３ｂを形成する。例えば、レーザー結晶化法や熱結晶化法（固相成長法）を適用すれば良いが、ここでは、特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質シリコン膜６００３ｂを形成した。結晶化の工程に先立って、非晶質シリコン膜の含有水素量にもよるが、４００〜５００℃で１時間程度の熱処理を行い、含有水素量を５atom％以下にしてから結晶化させることが望ましい。非晶質シリコン膜を結晶化させると原子の再配列が起こり緻密化するので、作製される結晶質シリコン膜の厚さは当初の非晶質シリコン膜の厚さ（本実施例では５４ｎｍ）よりも１〜１５％程度減少する（図８（Ｂ））。
【００９０】
そして、結晶質シリコン膜６００３ｂを島状にパターンニングして、島状半導体層６００４〜６００７を形成する。その後、プラズマＣＶＤ法またはスパッタ法により５０〜１５０ｎｍの厚さの酸化シリコン膜によるマスク層６００８を形成する（図８（Ｃ））。本実施例では、マスク層６００８の厚さは１３０ｎｍとする。
【００９１】
そしてレジストマスク６００９を設け、ｎチャネル型ＴＦＴを形成することとなる島状半導体層６００４〜６００７の全面に１×１０16〜５×１０17atoms／cm3程度の濃度でｐ型を付与する不純物元素としてボロン（Ｂ）を添加する。このボロン（Ｂ）の添加は、しきい値電圧を制御する目的でなされる。ボロン（Ｂ）の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に添加しておくこともできる。ここでのボロン（Ｂ）添加は必ずしも必要ではない（図８（Ｄ））。
【００９２】
ドライバ等の駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与する不純物元素を島状半導体層６０１０〜６０１２に選択的に添加する。そのため、あらかじめレジストマスク６０１３〜６０１６を形成する。ｎ型を付与する不純物元素としては、リン（Ｐ）や砒素（Ａｓ）を用いれば良く、ここではリン（Ｐ）を添加すべく、フォスフィン（ＰＨ3）を用いたイオンドープ法を適用した。形成された不純物領域６０１７、６０１８のリン（Ｐ）濃度は２×１０16〜５×１０19atoms／cm3の範囲とすれば良い。本明細書中では、ここで形成された不純物領域６０１７〜６０１９に含まれるｎ型を付与する不純物元素の濃度を（ｎ-）と表す。また、不純物領域６０１９は、画素部の保持容量を形成するための半導体層であり、この領域にも同じ濃度でリン（Ｐ）を添加する（図９（Ａ））。その後、レジストマスク６０１３〜６０１６を除去する。
【００９３】
次に、マスク層６００８をフッ酸などにより除去した後、図８（Ｄ）と図９（Ａ）で添加した不純物元素を活性化させる工程を行う。活性化は、窒素雰囲気中で５００〜６００℃で１〜４時間の熱処理や、レーザー活性化の方法により行うことができる。また、両者を併用して行っても良い。本実施例では、レーザー活性化の方法を用いる。レーザー光にはＫｒＦエキシマレーザー光（波長２４８ｎｍ）を用いる。本実施例では、レーザー光の形状を線状ビームに加工して用い、発振周波数５〜５０Ｈｚ、エネルギー密度１００〜５００ｍＪ／ｃｍ2として線状ビームのオーバーラップ割合を８０〜９８％で走査することによって島状半導体層が形成された基板全面を処理する。尚、レーザー光の照射条件には何ら限定される事項はなく適宣決定することができる。
【００９４】
そして、ゲート絶縁膜６０２０をプラズマＣＶＤ法またはスパッタ法を用いて１０〜１５０ｎｍの厚さでシリコンを含む絶縁膜で形成する。例えば、１２０ｎｍの厚さで酸化窒化シリコン膜を形成する。ゲート絶縁膜には、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い（図９（Ｂ））。
【００９５】
次に、ゲート電極を形成するために第１の導電層を成膜する。この第１の導電層は単層で形成しても良いが、必要に応じて二層あるいは三層といった積層構造としても良い。本実施例では、導電性の窒化物金属膜から成る導電層（Ａ）６０２１と金属膜から成る導電層（Ｂ）６０２２とを積層させる。導電層（Ｂ）６０２２はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、または前記元素を主成分とする合金か、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜またはＭｏ−Ｔａ合金膜）で形成すれば良く、導電層（Ａ）６０２１は窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）で形成する。また、導電層（Ａ）６０２１は代替材料として、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドを適用しても良い。導電層（Ｂ）６０２２は低抵抗化を図るために含有する不純物濃度を低減させると良く、特に酸素濃度に関しては３０ｐｐｍ以下とすると良かった。例えば、タングステン（Ｗ）は酸素濃度を３０ｐｐｍ以下とすることで２０μΩｃｍ以下の比抵抗値を実現することができる。
【００９６】
導電層（Ａ）６０２１は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、導電層（Ｂ）６０２２は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。本実施例では、導電層（Ａ）６０２１に５０ｎｍの厚さの窒化タンタル膜を、導電層（Ｂ）６０２２には３５０ｎｍのＴａ膜を用い、いずれもスパッタ法で形成する。このスパッタ法による成膜では、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。尚、図示しないが、導電層（Ａ）６０２１の下に２〜２０ｎｍ程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、導電層（Ａ）または導電層（Ｂ）が微量に含有するアルカリ金属元素がゲート絶縁膜６０２０に拡散するのを防ぐことができる（図９（Ｃ））。
【００９７】
次に、レジストマスク６０２３〜６０２７を形成し、導電層（Ａ）６０２１と導電層（Ｂ）６０２２とを一括でエッチングしてゲート電極６０２８〜６０３１と容量配線６０３２を形成する。ゲート電極６０２８〜６０３１と容量配線６０３２は、導電層（Ａ）から成る６０２８ａ〜６０３２ａと、導電層（Ｂ）から成る６０２８ｂ〜６０３２ｂとが一体として形成されている。この時、後にドライバ等の駆動回路を構成するＴＦＴのゲート電極６０２８〜６０３０は不純物領域６０１７、６０１８の一部と、ゲート絶縁膜６０２０を介して重なるように形成する（図９（Ｄ））。
【００９８】
次いで、ドライバのＰチャネル型ＴＦＴのソース領域およびドレイン領域を形成するために、Ｐ型を付与する不純物元素を添加する工程を行う。ここでは、ゲート電極６０２８をマスクとして、自己整合的に不純物領域を形成する。このとき、Ｎチャネル型ＴＦＴが形成される領域はレジストマスク６０３３で被覆しておく。そして、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で不純物領域６０３４を形成した。この領域のボロン（Ｂ）濃度は３×１０20〜３×１０21atoms／cm3となるようにする。本明細書中では、ここで形成された不純物領域６０３４に含まれるＰ型を付与する不純物元素の濃度を（ｐ++）と表す（図１０（Ａ））。
【００９９】
次に、Ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する不純物領域の形成を行った。レジストのマスク６０３５〜６０３７を形成し、Ｎ型を付与する不純物元素が添加して不純物領域６０３８〜６０４２を形成した。これは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行い、この領域のリン（Ｐ）濃度を１×１０20〜１×１０21atoms／cm3とした。本明細書中では、ここで形成された不純物領域６０３８〜６０４２に含まれるＮ型を付与する不純物元素の濃度を（ｎ+）と表す（図１０（Ｂ））。
【０１００】
不純物領域６０３８〜６０４２には、既に前工程で添加されたリン（Ｐ）またはボロン（Ｂ）が含まれているが、それに比して十分に高い濃度でリン（Ｐ）が添加されるので、前工程で添加されたリン（Ｐ）またはボロン（Ｂ）の影響は考えなくても良い。また、不純物領域６０３８に添加されたリン（Ｐ）濃度は図１０（Ａ）で添加されたボロン（Ｂ）濃度の１／２〜１／３なのでｐ型の導電性が確保され、ＴＦＴの特性に何ら影響を与えることはなかった。
【０１０１】
そして、画素部のｎチャネル型ＴＦＴのＬＤＤ領域を形成するためのｎ型を付与する不純物添加の工程を行った。ここではゲート電極６０３１をマスクとして自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加する。添加するリン（Ｐ）の濃度は１×１０16〜５×１０18atoms／cm3であり、図９（Ａ）および図１０（Ａ）と図１０（Ｂ）で添加する不純物元素の濃度よりも低濃度で添加することで、実質的には不純物領域６０４３、６０４４のみが形成される。本明細書中では、この不純物領域６０４３、６０４４に含まれるｎ型を付与する不純物元素の濃度を（ｎ--）と表す（図１０（Ｃ））。
【０１０２】
ここで、ゲート電極のＴａのピーリングを防止するために層間膜としてＳｉＯＮ膜等を２００ｎｍの厚さで形成しても良い。
【０１０３】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために熱処理工程を行う。この工程はファーネスアニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）で行うことができる。ここではファーネスアニール法で活性化工程を行った。熱処理は酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜８００℃、代表的には５００〜６００℃で行うものであり、本実施例では５００℃で４時間の熱処理を行った。また、基板６００１に石英基板のような耐熱性を有するものを使用した場合には、８００℃で１時間の熱処理としても良く、不純物元素の活性化と、該不純物元素が添加された不純物領域とチャネル形成領域との接合を良好に形成することができる。なお、上述のゲート電極のＴａのピーリングを防止するための層間膜を形成した場合には、この効果は得られない場合がある。
【０１０４】
この熱処理において、ゲート電極６０２８〜６０３１と容量配線６０３２形成する金属膜６０２８ｂ〜６０３２ｂは、表面から５〜８０ｎｍの厚さでその表面に導電層（Ｃ）６０２８ｃ〜６０３２ｃが形成される。例えば、導電層（Ｂ）６０２８ｂ〜６０３２ｂがタングステン（Ｗ）の場合には窒化タングステン（ＷＮ）が形成され、タンタル（Ｔａ）の場合には窒化タンタル（ＴａＮ）を形成することができる。また、導電層（Ｃ）６０２８ｃ〜６０３２ｃは、窒素またはアンモニアなどを用いた窒素を含むプラズマ雰囲気にゲート電極６０２８〜６０３１及び容量配線６０３２を晒しても同様に形成することができる。さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行った。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１０５】
島状半導体層が、非晶質シリコン膜から触媒元素を用いる結晶化の方法で作製された場合、島状半導体層中には微量の触媒元素が残留する。勿論、そのような状態でもＴＦＴを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましい。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲッタリング作用を利用する手段がある。ゲッタリングに必要なリン（Ｐ）の濃度は図１０（Ｂ）で形成した不純物領域（ｎ+）と同程度であり、ここで実施される活性化工程の熱処理により、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をゲッタリングをすることができた（図１０（Ｄ））。
【０１０６】
第１の層間絶縁膜６０４５は５００〜１５００ｎｍの厚さで酸化シリコン膜または酸化窒化シリコン膜で形成され、その後、それぞれの島状半導体層に形成されたソース領域またはドレイン領域に達するコンタクトホールを形成し、ソース配線６０４６〜６０４９と、ドレイン配線６０５０〜６０５３を形成する（図１１（Ａ））。図示していないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜５００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とする。
【０１０７】
次に、パッシベーション膜６０５４として、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜を５０〜５００ｎｍ（代表的には１００〜３００ｎｍ）の厚さで形成する。本実施例においては、パッシベーション膜６０５４は窒化シリコン膜５０ｎｍと酸化シリコン膜２４．５ｎｍとの積層膜とした。この状態で水素化処理を行うとＴＦＴの特性向上に対して好ましい結果が得られた。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。なお、ここで後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、パッシベーション膜６０５４に開口部を形成しておいても良い（図１１（Ａ））。
【０１０８】
その後、有機樹脂からなる第２層間絶縁膜６０５５を１．０〜１．５μｍの厚さに形成する。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。ここでは、基板に塗布後、熱重合するタイプのアクリルを用い、２５０℃で焼成して形成する（図１１（Ｂ））。
【０１０９】
ここで、Ｄ／Ａ変換回路の容量を形成する。Ｄ／Ａ変換回路の容量の電極となるべき電極はドレイン配線と同一配線層に形成されている。前記電極の上部の第２層間絶縁膜６０５５を全部除去する（図示せず）。次に、ブラックマトリクスを形成する（図示せず）。本実施例ではブラックマトリクスは、Ｔｉ膜を１００ｎｍに形成し、その後ＡｌとＴｉの合金膜を３００ｎｍに形成した積層構造とする。よって、本実施例では、前記電極とブラックマトリクスとの間でＤ／Ａ変換回路の容量が形成される。
【０１１０】
その後、有機樹脂からなる第３層間絶縁膜６０５９を１．０〜１．５μｍの厚さに形成する。有機樹脂としては、第２層間絶縁膜と同様の樹脂をもちいることができる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成した。
【０１１１】
そして、第２層間絶縁膜６０５５および第３層間絶縁膜６０５９にドレイン配線６０５３に達するコンタクトホールを形成し、画素電極６０６０を形成する。本発明の透過型液晶表示装置においては、画素電極６０６０にはＩＴＯ等の透明導伝膜を用いる。（図１１（Ｂ））。
【０１１２】
こうして同一基板上に、駆動回路ＴＦＴと画素部の画素ＴＦＴとを有した基板を完成させることができる。駆動回路にはｐチャネル型ＴＦＴ６１０１、第１のｎチャネル型ＴＦＴ６１０２、第２のｎチャネル型ＴＦＴ６１０３、画素部には画素ＴＦＴ６１０４、保持容量６１０５が形成されている（図１２）。本明細書では便宜上このような基板をアクティブマトリクス基板と呼んでいる。
【０１１３】
次に、上記の工程によって作製されたアクティブマトリクス基板をもとに、透過型液晶表示装置を作製する工程を説明する。
【０１１４】
図１２の状態のアクティブマトリクス基板に配向膜６０６１を形成する。本実施例では、配向膜６０６１にはポリイミドを用いた。次に、対向基板を用意する。対向基板は、ガラス基板６０６２、透明導電膜からなる対向電極６０６３、配向膜６０６４とで構成される。
【０１１５】
なお、本実施例では、配向膜には、液晶分子が基板に対して平行に配向するようなポリイミド膜を用いた。なお、配向膜形成後、ラビング処理を施すことにより、液晶分子がある一定のプレチルト角を持って平行配向するようにした。
【０１１６】
次に、上記の工程を経たアクティブマトリクス基板と対向基板とを公知のセル組み工程によって、シール材やスペーサ（共に図示せず）などを介して貼り合わせる。その後、両基板の間に液晶６０６５を注入し、封止剤（図示せず）によって完全に封止する。よって、図１２に示すような透過型液晶表示装置が完成する。
【０１１７】
なお本実施例では、透過型液晶表示装置がＴＮ（ツイスト）モードによって表示を行うようにした。そのため、偏光板（図示せず）が透過型液晶表示装置の上部に配置された。
【０１１８】
駆動回路のｐチャネル型ＴＦＴ６１０１には、島状半導体層６００４にチャネル形成領域８０６、ソース領域８０７ａ、８０７ｂ、ドレイン領域８０８ａ，８０８ｂを有している。第１のｎチャネル型ＴＦＴ６１０２には、島状半導体層６００５にチャネル形成領域８０９、ゲート電極６０７１と重なるＬＤＤ領域８１０（以降、このようなＬＤＤ領域をＬovと記す）、ソース領域８１１、ドレイン領域８１２を有している。このＬov領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．０〜１．５μｍとした。第２のｎチャネル型ＴＦＴ６１０３には、島状半導体層６００６にチャネル形成領域８１３、ＬＤＤ領域８１４、８１５、ソース領域８１６、ドレイン領域８１７を有している。このＬＤＤ領域はＬov領域とゲート電極６０７２と重ならないＬＤＤ領域（以降、このようなＬＤＤ領域をＬoffと記す）とが形成され、このＬoff領域のチャネル長方向の長さは０．３〜２．０μｍ、好ましくは０．５〜１．５μｍである。画素ＴＦＴ６１０４には、島状半導体層６００７にチャネル形成領域８１８、８１９、Ｌoff領域８２０〜８２３、ソースまたはドレイン領域８２４〜８２６を有している。Ｌoff領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．５〜２．５μｍである。また、画素ＴＦＴ６１０４のチャネル形成領域８１８、８１９と画素ＴＦＴのＬＤＤ領域であるＬoff領域８２０〜８２３との間には、オフセット領域（図示せず）が形成されている。さらに、容量配線６０７４と、ゲート絶縁膜６０２０から成る絶縁膜と、画素ＴＦＴ６０７３のドレイン領域８２６に接続し、ｎ型を付与する不純物元素が添加された半導体層８２７とから保持容量８０５が形成されている。図１２では画素ＴＦＴ８０４をダブルゲート構造としたが、シングルゲート構造でも良いし、複数のゲート電極を設けたマルチゲート構造としても差し支えない。
【０１１９】
以上の様に本実施例においては、画素ＴＦＴおよびドライバが要求する仕様に応じて各回路を構成するＴＦＴの構造を最適化し、液晶表示装置の動作性能と信頼性を向上させることを可能とすることができる。
【０１２０】
なお、本実施例においては透過型の液晶表示装置について説明した。しかし、本発明の駆動回路を用いることができる液晶表示装置は、これに限定されるわけではなく、反射型の液晶表示装置にも用いることができる。
【０１２１】
（実施例５）
【０１２２】
本実施例では、本発明の駆動回路を有する液晶表示装置を逆スタガ型のＴＦＴを用いて構成した例を示す。
【０１２３】
図１３を参照する。図１３には、本実施例の液晶表示装置を構成する逆スタガ型のＮチャネル型ＴＦＴの断面図が示されている。なお、図１３には、１つのＮチャネル型ＴＦＴしか図示しないが、Ｐチャネル型ＴＦＴとＮチャネル型ＴＦＴとによってＣＭＯＳ回路を構成することもできるのは言うまでもない。また、同様の構成により画素ＴＦＴを構成できることも言うまでもない。
【０１２４】
図１３（Ａ）を参照する。４００１は基板であり、実施例４で説明したようなものが用いられる。４００２は酸化シリコン膜である。４００３はゲート電極である。４００４はゲイト絶縁膜である。４００５、４００６、４００７および４００８は、多結晶シリコン膜から成る活性層である。この活性層の作製にあたっては、実施例４で説明した非晶質シリコン膜の多結晶化と同様の方法が用いられた。またレーザー光（好ましくは線状レーザー光または面状レーザー光）によって、非晶質シリコン膜を結晶化させる方法をとっても良い。なお、４００５はソース領域、４００６はドレイン領域、４００７は低濃度不純物領域（ＬＤＤ領域）、４００８はチャネル形成領域である。４００９はチャネル保護膜であり、３０１０は層間絶縁膜である。４０１１および４０１２はそれぞれ、ソース電極、ドレイン電極である。
【０１２５】
次に、図１３（Ｂ）を参照する。図１３（Ｂ）には図１３（Ａ）とは構成が異なる逆スタガ型のＴＦＴによって液晶表示装置が構成された場合について説明する。
【０１２６】
図１３（Ｂ）においても、１つのＮチャネル型ＴＦＴしか図示しないが、上述のようにＰチャネル型ＴＦＴとＮチャネル型ＴＦＴとによってＣＭＯＳ回路を構成することもできるのは言うまでもない。また、同様の構成により画素ＴＦＴを構成できることも言うまでもない。
【０１２７】
４１０１は基板である。４１０２は酸化シリコン膜である。４１０３はゲイト電極である。４１０４はベンゾジクロブテン（ＢＣＢ）膜であり、その上面が平坦化される。４１０５は窒化シリコン膜である。ＢＣＢ膜と窒化シリコン膜とでゲイト絶縁膜を構成する。４１０６、４１０７、４１０８および４１０９は、多結晶シリコン膜から成る活性層である。この活性層の作製にあたっては、実施例１で説明した非晶質シリコン膜の多結晶化と同様の方法が用いられた。またレーザー光（好ましくは線状レーザー光または面状レーザー光）によって、非晶質シリコン膜を結晶化させる方法をとっても良い。なお、４１０６はソース領域、４１０７はレイン領域、４１０８は低濃度不純物領域（ＬＤＤ領域）、４１０９はチャネル形成領域である。４１１０はチャネル保護膜であり、４１１１は層間絶縁膜である。４１１２および４１１３はそれぞれ、ソース電極、ドレイン電極である。
【０１２８】
本実施例によると、ＢＣＢ膜と窒化シリコン膜とで構成されるゲイト絶縁膜が平坦化されているので、その上に成膜される非晶質シリコン膜も平坦なものになる。よって、非晶質シリコン膜を多結晶化する際に、従来の逆スタガ型のＴＦＴよりも均一な多結晶シリコン膜を得ることができる。
【０１２９】
（実施例６）
【０１３０】
上述の本発明の駆動回路を用いた液晶表示装置にはネマチック液晶以外にも様々な液晶を用いることが可能である。例えば、1998, SID, "Characteristics and Driving Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability" by H. Furue et al.や、1997, SID DIGEST, 841, "A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time" by T. Yoshida et al.や、1996, J. Mater. Chem. 6(4), 671-673, "Thresholdless antiferroelectricity in liquid crystals and its application to displays" by S. Inui et al.や、米国特許第5594569 号に開示された液晶を用いることが可能である。
【０１３１】
ある温度域において反強誘電相を示す液晶を反強誘電性液晶という。反強誘電性液晶を有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液晶は、いわゆるＶ字型の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。
【０１３２】
ここで、いわゆるＶ字型の電気光学応答を示す無しきい値反強誘電性混合液晶の印加電圧に対する光透過率の特性を示す例を図１６に示す。図１６に示すグラフの縦軸は透過率（任意単位）、横軸は印加電圧である。なお、液晶表示装置の入射側の偏光板の透過軸は、液晶表示装置のラビング方向にほぼ一致する無しきい値反強誘電性混合液晶のスメクティック層の法線方向とほぼ平行に設定されている。また、出射側の偏光板の透過軸は、入射側の偏光板の透過軸に対してほぼ直角（クロスニコル）に設定されている。
【０１３３】
図１４に示されるように、このような無しきい値反強誘電性混合液晶を用いると、低電圧駆動かつ階調表示が可能となることがわかる。
【０１３４】
また、このような低電圧駆動の無しきい値反強誘電性混合液晶を本発明の駆動回路を有する液晶表示装置に用いた場合にも、Ｄ／Ａ変換回路の出力電圧を下げることができるので、Ｄ／Ａ変換回路の動作電源電圧を下げることができ、ドライバの動作電源電圧を低くすることができる。よって、液晶表示装置の低消費電力化および高信頼性が実現できる。
【０１３５】
よって、このような低電圧駆動の無しきい値反強誘電性混合液晶を用いることは、比較的ＬＤＤ領域（低濃度不純物領域）の幅が小さなＴＦＴ（例えば、０ｎｍ〜５００ｎｍまたは０ｎｍ〜２００ｎｍ）を用いる場合においても有効である。
【０１３６】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。
【０１３７】
なお、このような無しきい値反強誘電性混合液晶を用いることによって低電圧駆動が実現されるので、液晶表示装置の低消費電力が実現される。
【０１３８】
なお、図１４に示すような電気光学特性を有する液晶であれば、いかなるものも本発明の駆動回路を用いた液晶表示装置の表示媒体として用いることができる。
【０１３９】
（実施例７）
【０１４０】
本発明の駆動回路を有する液晶表示装置は、様々な電子機器に組み込んで用いることができる。
【０１４１】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、ゲーム機、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。
それらの一例を図１５および図１６に示す。
【０１４２】
図１５（Ａ）はフロント型プロジェクタ−であり、本体１０００１、本発明の駆動回路を用いた液晶表示装置１０００２、光源１０００３、光学系１０００４、スクリーン１０００５で構成されている。なお、図１５（Ａ）には、液晶表示装置を１つ組み込んだフロントプロジェクターが示されているが、液晶表示装置を３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）組み込んことによって、より高解像度・高精細のフロント型プロジェクタを実現することができる。
【０１４３】
図１５（Ｂ）はリア型プロジェクターであり、１０００６は本体、１０００７は本発明の駆動回路を用いた液晶表示装置であり、１０００８は光源であり、１０００９はリフレクター、１００１０はスクリーンである。なお、図１５（Ｂ）には、液晶表示装置を３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）組み込んだリア型プロジェクタが示されている。
【０１４４】
図１６（Ａ）はパーソナルコンピュータであり、本体７００１、映像入力部７００２、本発明の駆動回路を用いた液晶表示装置７００３、キーボード７００４で構成される。
【０１４５】
図１６（Ｂ）はビデオカメラであり、本体７１０１、本発明の駆動回路を用いた液晶表示装置７１０２、音声入力部７１０３、操作スイッチ７１０４、バッテリー７１０５、受像部７１０６で構成される。
【０１４６】
図１６（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体７２０１、カメラ部７２０２、受像部７２０３、操作スイッチ７２０４、本発明の駆動回路を用いた液晶表示装置７２０５で構成される。
【０１４７】
図１６（Ｄ）はゴーグル型ディスプレイであり、本体７３０１、本発明の駆動回路を用いた液晶表示装置７３０２、アーム部７３０３で構成される。
【０１４８】
図１６（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体７４０１、本発明の駆動回路を用いた液晶表示装置７４０２、スピーカ部７４０３、記録媒体７４０４、操作スイッチ７４０５で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
【０１４９】
図１６（Ｆ）はゲーム機であり、本体７５０１、本発明の駆動回路を用いた液晶表示装置７５０２、表示装置７５０３、記録媒体７５０４、コントローラ７５０５、本体用センサ部７５０６、センサ部７５０７、ＣＰＵ部７５０８で構成される。本体用センサ部７５０６、センサ部７５０７はそれぞれコントローラ７５０５、本体７５０１から出される赤外線を感知することが可能である。
【０１５０】
以上の様に、本発明の駆動回路を用いた液晶表示装置表示装置の適用範囲は極めて広く、あらゆる分野の電子機器に適用できる。
【０１５１】
【発明の効果】
【０１５２】
本発明の駆動回路は、従来の駆動回路よりも構成が簡略化されており、素子数が半分以下で済むことになる。よって、本発明の駆動回路を用いた液晶表示装置は、製造歩留まりが向上し、かつ小型化が実現できる。
【図面の簡単な説明】
【図１】 本発明の駆動回路の回路構成図である。
【図２】 本発明の駆動回路の回路構成図である。
【図３】 本発明の駆動回路の回路構成図である。
【図４】 本発明の駆動回路を用いた液晶表示装置の回路ブロック図である。
【図５】 本発明の駆動回路の回路構成図である。
【図６】 本発明の駆動回路の回路構成図である。
【図７】 本発明の駆動回路の回路構成図である。
【図８】 本発明の駆動回路を用いた液晶表示装置の作製工程例を示す図である。
【図９】 本発明の駆動回路を用いた液晶表示装置の作製工程例を示す図である。
【図１０】 本発明の駆動回路を用いた液晶表示装置の作製工程例を示す図である。
【図１１】 本発明の駆動回路を用いた液晶表示装置の作製工程例を示す図である。
【図１２】 本発明の駆動回路を用いた液晶表示装置の作製工程例を示す図である。
【図１３】 本発明の駆動回路を用いた液晶表示装置の断面図である。
【図１４】 Ｖ字型の電気光学特性を示す反強誘電性液晶の印加電圧−透過率特性を示すグラフである。
【図１５】 本発明の駆動回路を用いた液晶表示装置を組み込んだ電子機器の例である。
【図１６】 本発明の駆動回路を用いた液晶表示装置を組み込んだ電子機器の例である。
【図１７】 従来の駆動回路の回路構成図である。
【図１８】 本発明の駆動回路の回路構成図である。
【図１９】 本発明の駆動回路の回路構成図である。
【符号の説明】
１００ シフトレジスタ回路
１１０、１２０、１３０、１４０、１５０ レジスタ回路
２００ デジタルデータラッチ回路
２１０、２２０、２３０、２４０、２５０ デジタルデータラッチ回路
【発明の属する技術分野】
【０００２】
本発明は駆動回路に関する。特に、表示装置の駆動回路に関する。
【０００３】
【従来の技術】
【０００４】
最近安価なガラス基板上に半導体薄膜を形成した半導体装置、例えば薄膜トランジスタ（ＴＦＴ）を作製する技術が急速に発達してきている。その理由は、アクティブマトリクス型液晶表示装置（液晶表示装置）の需要が高まってきたことによる。
【０００５】
アクティブマトリクス型液晶表示装置は、画素部に数十〜数百万個ものＴＦＴがマトリクス状に配置され、各ＴＦＴに接続された画素電極に出入りする電荷をＴＦＴのスイッチング機能により制御するものである。
【０００６】
従来、画素部には、ガラス基板上に形成されたアモルファスシリコンを利用した薄膜トランジスタが配置されている。
【０００７】
また近年、基板として石英を利用し、多結晶珪素膜でもって薄膜トランジスタを作製する構成も知られている。この場合、周辺駆動回路も画素部も石英基板上に形成される薄膜トランジスタでもって構成される。
【０００８】
また最近、レーザーアニール等の技術を利用することにより、ガラス基板上に結晶性珪素膜を用いた薄膜トランジスタを作製する技術も知られている。この技術を利用すると、ガラス基板に画素部と周辺駆動回路とを集積化することができる。
【０００９】
【発明が解決しようとする課題】
【００１０】
アクティブマトリクス型液晶表示装置は、主としてノート型のパーソナルコンピュータに用いられている。パーソナルコンピュータは、現行のテレビジョン信号（ＮＴＳＣやＰＡＬ）等のアナログデータとは異なり、デジタルデータを表示装置に出力する。従来は、パーソナルコンピュータからのデジタルデータをアナログデータに変換しアクティブマトリクス型液晶表示装置に入力したり、外付けのデジタルドライバを用いたアクティブマトリクス型液晶表示装置に入力したりしていた。
【００１１】
そこで、外部からデジタルデータを直接入力することができるデジタルインターフェイスを有する液晶表示装置が注目されてきている。
【００１２】
ここで、図１７に最近注目されつつあるデジタルインターフェイスを有する液晶表示装置のソースドライバの一部を示す。図１７において、８０００はシフトレジスタ回路であり、８１００はデジタルデータラッチ回路である。シフトレジスタ回路２０００は、外部から供給されるクロック信号（ＣＬＫ）、クロック反転信号（ＣＬＫＢ）およびスタートパルス（ＳＰ）に基づいてタイミング信号を発生させ、デジタルデータラッチ回路８１００に前記タイミング信号を送出する。デジタルデータラッチ回路８１００は、シフトレジスタ回路８０００からのタイミング信号に基づき外部から入力されるデジタルデータ（ＤＩＧＩＴＡＬ ＤＡＴＡ）をサンプリングし（取り込み）、記憶保持する。
【００１３】
なお、図１７においてはシフトレジスタ回路８０００には、走査方向切替回路が含まれている。走査方向切替回路は、外部から入力される走査方向切替信号によりシフトレジスタ回路８０００から出力されるタイミング信号の順序を左から右または右から左と制御するための回路である。
【００１４】
図１７に示すような従来のシフトレジスタ回路８０００においては、シフトレジスタ回路８０００は複雑で、それを構成する素子の数が多い。より高解像度なアクティブマトリクス型液晶表示装置が要求されている現状においては、解像度の向上に伴いシフトレジスタ回路の面積も大きくなり、シフトレジスタ回路を構成する素子の数も増大してしまう。
【００１５】
素子数の増大によって液晶表示装置全体の製造歩留りが悪くなってしまう。また、回路の占有面積が大きくなることによって液晶表示装置の小型化が妨げられてしまう。
【００１６】
そこで、本発明は上述の問題を鑑みてなされたものであり、アクティブマトリクス型液晶表示装置の小型化および製造歩留りの向上を達成すべく、簡素でかつ占有面積の小さな駆動回路を提供するものである。
【００１７】
【課題を解決するための手段】
【００１８】
図１を参照する。図１には本発明の駆動回路が示されている。１００はシフトレジスタ回路であり、２００はデジタルデータラッチ回路群である。なお、図１には、説明の便宜上、５段のシフトレジスタ回路１００およびそれに対応する１ビット分のデジタルデータラッチ回路群２００のみが示されている。しかし、本発明の駆動回路は、ｎ段のシフトレジスタ回路を有するようにしてもよいし、またｍビット分のデジタルデータラッチ回路群を有するようにしてもよい。
【００１９】
シフトレジスタ回路１００は複数のレジスタ回路１１０、１２０、１３０、１４０および１５０を有している。レジスタ回路１１０を例にとって説明する。レジスタ回路１１０はクロックドインバータ回路１１１およびインバータ回路１１２を有している。さらに、レジスタ回路は信号線１１３を有しており、この信号線１１３の寄生容量もレジスタ回路を構成する素子と捉えてもよい。また、シフトレジスタ回路１００には、外部から、クロック信号（ＣＬＫ）、クロックバック信号（ＣＬＫＢ）およびスタートパルス（ＳＰ）が入力されるようになっており、これらの信号はレジスタ回路１１０、１２０、１３０、１４０および１５０に入力される。
【００２０】
クロックドインバータ回路１１１は、入力されるクロック信号（ＣＬＫ）および反転クロック信号（ＣＬＫＢ）に同期して動作し、入力されるスタートパルス（ＳＰ）をインバータ回路１１２に出力する。インバータ回路１１２は入力されたパルスを信号線１１３および次段のレジスタ回路１２０へ出力するが、信号線１１３には接続されている素子が多く寄生容量が大きいため高負荷である。本発明では信号線１１３の寄生容量が大きいために高負荷であることを積極的に利用している。よって、レジスタ回路１１０、１２０、１３０、１４０および１５０から一定の間隔で順にタイミング信号が出力される。
【００２１】
デジタルデータラッチ回路群２００は、デジタルデータラッチ回路２１０、２２０、２３０、２４０および２５０を有している。デジタルデータラッチ回路２１０を例にとって説明する。デジタルデータラッチ回路２１０は、第１のｎチャネル型トランジスタ２１１および第２のｎチャネル型トランジスタ２１２、ｐチャネル型トランジスタ２１３、ならびにインバータ回路２１４および２１５を有している。デジタルデータラッチ回路２１０には、外部から、デジタルデータ（ＤＩＧＩＴＡＬ ＤＡＴＡ）およびリセット信号（Ｒｅｓ）が入力される。また、ｐチャネル型トランジスタ２１３のソースまたはドレインには第１の電源電圧（ＶＤＤ＿１）が接続されている。第１の電源電圧（ＶＤＤ＿１）は、ｎチャネル型トランジスタの動作電位よりも高く設定されている。
【００２２】
シフトレジスタ回路１００にスタートパルス（ＳＰ）が入力される直前に、リセット信号（Ｒｅｓ）が入力され、インバータ回路２１４、２２４、２３４、２４４および２５４に第１の電源電圧（ＶＤＤ＿１）、つまり正論理”１（Ｈｉ）”の信号が入力される。
【００２３】
レジスタ回路１１０から信号線１１３を通じて出力されるタイミング信号がデジタルデータラッチ回路２１０のｎチャネル型トランジスタ２１２に入力されｎチャネル型トランジスタ２１２が動作し、かつ次段のレジスタ回路１２０から信号線１２３を通じて出力されるタイミング信号がデジタルデータラッチ回路２１０のｎチャネル型トランジスタ２１１に入力されｎチャネル型トランジスタ２１１が動作すると、外部から入力されるデジタルデータがインバータ回路２１４に取り込まれ、インバータ回路２１４および２１５によって保持される。このとき外部から入力されるデジタルデータが”１（Ｈｉ）”であれば、インバータ回路２１４および２１５によってデジタルデータ”１”が保持される。一方、外部から入力されるデジタルデータが”０（Ｌｏ）”であれば、インバータ回路２１４には”０”が入力され、インバータ回路２１４および２１５によってデジタルデータ”０（Ｌｏ）”が保持されることになる。
【００２４】
次に、図１９を参照する。図１９には本発明の駆動回路が示されている。３８００はシフトレジスタ回路であり、３９００はデジタルデータラッチ回路群である。なお、図１９には、説明の便宜上、５段のシフトレジスタ回路３８００およびそれに対応する１ビット分のデジタルデータラッチ回路群３９００のみが示されている。しかし、本発明の駆動回路は、ｎ段のシフトレジスタ回路を有するようにしてもよいし、またｍビット分のデジタルデータラッチ回路群を有するようにしてもよい。
【００２５】
ここで説明する本発明の駆動回路は、図１に示した本発明の駆動回路とデジタルデータラッチ回路群の構成が異なる。
【００２６】
デジタルデータラッチ回路群３９００は、デジタルデータラッチ回路３９１０、３９２０、３９３０、３９４０および３９５０を有している。デジタルデータラッ回路３９１０を例にとって説明する。デジタルデータラッチ回路３９１０は、第１のｐチャネル型トランジスタ３９１１および第２のｐチャネル型トランジスタ３９１２、ｎチャネル型トランジスタ３９１３、ならびにインバータ回路３９１４および３９１５を有している。デジタルデータラッチ回路３９１０には、外部から、デジタルデータ（ＤＩＧＩＴＡＬ ＤＡＴＡ）およびリセット信号（Ｒｅｓ）が入力される。また、ｎチャネル型トランジスタ３９１３のソースまたはドレインには第２の電源電圧（ＶＳＳ＿１）が接続されている。第２の電源電圧（ＶＳＳ＿１）は、ｐチャネル型トランジスタの動作電位よりも低く設定されている。
【００２７】
シフトレジスタ回路３８００にスタートパルス（ＳＰ）が入力される直前に、リセット信号（Ｒｅｓ）が入力され、インバータ回路３９１４、３９２４、３９３４、３９４４および３９５４に第２の電源電圧（ＶＳＳ＿１）、つまり負論理”０（Ｌｏ）”の信号が入力される。
【００２８】
レジスタ回路３８１０から信号線３８１３を通じて出力されるタイミング信号がデジタルデータラッチ回路３９１０のｐチャネル型トランジスタ３９１２に入力されｐチャネル型トランジスタ３８１２が動作し、かつ次段のレジスタ回路３８２０から信号線３８２３を通じて出力されるタイミング信号がデジタルデータラッチ回路３９１０のｐチャネル型トランジスタ３９１１に入力されｐチャネル型トランジスタ３９１１が動作すると、外部から入力されるデジタルデータがインバータ回路３９１４に取り込まれ、インバータ回路３９１４および３９１５によって保持される。このとき外部から入力されるデジタルデータが”０（Ｌｏ）”であれば、インバータ回路３９１４および３９１５によってデジタルデータ”０”が保持される。一方、外部から入力されるデジタルデータが”１（Ｈｉ）”であれば、インバータ回路３９１４には”１”が入力され、インバータ回路３９１４および３９１５によってデジタルデータ”１（Ｈｉ）”が保持されることになる。
【００２９】
なお、全てのレジスタ回路および全てのデジタルデータラッチ回路が上述の動作をする。
【００３０】
以上のような構成をとることにより、本発明の駆動回路は、従来の駆動回路よりも素子数が半分以下で済むことになる。
【００３１】
ここで、本発明の構成を下記に記載する。
【００３２】
請求項１に記載の本発明の駆動回路は、
直列に接続されたクロックドインバータ回路およびインバータ回路を有する複数のレジスタ回路を有するシフトレジスタ回路と、
ソースまたはドレインが直列に接続された第１のｎチャネル型トランジスタおよび第２のｎチャネル型トランジスタと、ｐチャネル型トランジスタと、デジタルデータ保持回路とを有する複数のデジタルデータラッチ回路と、
を有する表示装置の駆動回路であって、
前記クロックドインバータ回路および前記インバータ回路は、外部から入力される、クロック信号、クロックバック信号、およびスタートパルスに基づいてタイミング信号を発生させ、前記レジスタ回路に隣接するレジスタ回路および前記第２のｎチャネル型トランジスタのゲート電極に前記タイミング信号を出力し、
前記ｐチャネル型トランジスタは、前記ｐチャネル型トランジスタのゲート電極に外部から入力されるリセット信号によって第１の電源電圧を前記デジタルデータ保持回路に入力し、
前記第１のｎチャネル型トランジスタは、前記タイミング信号に基づき入力されるデジタルデータを取り込み前記第２のｎチャネル型トランジスタのソースまたはドレインに出力し、
前記レジスタ回路に隣接するレジスタ回路から出力されるタイミング信号は、前記第１のｎチャネル型トランジスタのゲート電極に出力されることを特徴とする表示装置の駆動回路である。
【００３３】
また、請求項２に記載の本発明の駆動回路は、
直列に接続されたクロックドインバータ回路およびインバータ回路を有するレジスタ回路を有するシフトレジスタ回路と、
ソースまたはドレインが直列に接続された第１のｎチャネル型トランジスタおよび第２のｎチャネル型トランジスタと、ｐチャネル型トランジスタと、デジタルデータ保持回路とを有するデジタルデータラッチ回路と、
を有する表示装置の駆動回路であって、
前記第２のｎチャネル型トランジスタのゲート電極は前記レジスタ回路の出力線と接続されており、前記第２のｎチャネル型トランジスタのソースまたはドレインは前記第１のｎチャネル型トランジスタのソースまたはドレインと接続されており、前記第２のｎチャネル型トランジスタのソースまたはドレインのもう一方は前記デジタルデータ保持回路と接続されており、
前記第１のｎチャネル型トランジスタのゲート電極は前記レジスタ回路に隣接するレジスタ回路の出力線と接続されており、前記第１のｎチャネル型トランジスタのソースまたはドレインのもう一方はデジタルデータが入力される信号線と接続されており、
前記ｐチャネル型トランジスタのゲート電極にはリセット信号が入力される信号線と接続されており、前記ｐチャネル型トランジスタのソースまたはドレインの一方は第１の電源に接続されており、前記ｐチャネル型トランジスタのソースまたはドレインのもう一方は前記デジタルデータ保持回路と接続されていることを特徴とする表示装置の駆動回路である。
【００３４】
また、請求項３に記載の本発明の駆動回路は、
直列に接続されたクロックドインバータ回路およびインバータ回路を有する複数のレジスタ回路を有するシフトレジスタ回路と、
ソースまたはドレインが直列に接続された第１のｐチャネル型トランジスタおよび第２のｐチャネル型トランジスタと、ｎチャネル型トランジスタと、デジタルデータ保持回路とを有する複数のデジタルデータラッチ回路と、
を有する表示装置の駆動回路であって、
前記クロックドインバータ回路および前記インバータ回路は、外部から入力される、クロック信号、クロックバック信号、およびスタートパルスに基づいてタイミング信号を発生させ、前記レジスタ回路に隣接するレジスタ回路および前記第２のｐチャネル型トランジスタのゲート電極に前記タイミング信号を出力し、
前記ｎチャネル型トランジスタは、前記ｎチャネル型トランジスタのゲート電極に外部から入力されるリセット信号によって第２の電源電圧を前記デジタルデータ保持回路に入力し、
前記第１のｐチャネル型トランジスタは、前記タイミング信号に基づき入力されるデジタルデータを取り込み前記第２のｐチャネル型トランジスタのソースまたはドレインに出力し、
前記レジスタ回路に隣接するレジスタ回路から出力されるタイミング信号は、前記第１のｐチャネル型トランジスタのゲート電極に出力されることを特徴とする表示装置の駆動回路である。
【００３５】
また、請求項４に記載の本発明の駆動回路は、
直列に接続されたクロックドインバータ回路およびインバータ回路を有するレジスタ回路を有するシフトレジスタ回路と、
ソースまたはドレインが直列に接続された第１のｐチャネル型トランジスタおよび第２のｐチャネル型トランジスタと、ｎチャネル型トランジスタと、デジタルデータ保持回路とを有するデジタルデータラッチ回路と、
を有する表示装置の駆動回路であって、
前記第２のｐチャネル型トランジスタのゲート電極は前記レジスタ回路の出力線と接続されており、前記第２のｐチャネル型トランジスタのソースまたはドレインは前記第１のｐチャネル型トランジスタのソースまたはドレインと接続されており、前記第２のｐチャネル型トランジスタのソースまたはドレインのもう一方は前記デジタルデータ保持回路と接続されており、
前記第１のｐチャネル型トランジスタのゲート電極は前記レジスタ回路に隣接するレジスタ回路の出力線と接続されており、前記第１のｐチャネル型トランジスタのソースまたはドレインのもう一方はデジタルデータが入力される信号線と接続されており、
前記ｎチャネル型トランジスタのゲート電極にはリセット信号が入力される信号線と接続されており、前記ｎチャネル型トランジスタのソースまたはドレインの一方は第２の電源に接続されており、前記ｎチャネル型トランジスタのソースまたはドレインのもう一方は前記デジタルデータ保持回路と接続されていることを特徴とする表示装置の駆動回路である。
【００３６】
ここで、以下に本発明の実施の形態について説明する。
【００３７】
【発明の実施の形態】
【００３８】
図２を参照する。図２には、本発明の駆動回路のある実施の形態が示されている。図２において、３００はシフトレジスタ回路、４００は左右走査方向切替回路、５００はデジタルデータラッチ回路群である。なお、図２においても、説明の便宜上、５段のシフトレジスタ回路３００ならびにそれに対応する左右走査方向切替回路４００および１ビット分のデジタルデータラッチ回路群５００のみが示されている。しかし、本発明の駆動回路はｎ段のシフトレジスタ回路を有するようにしてもいいし、またｍビット分のデジタルデータラッチ回路群を有するようにしてもよい。
【００３９】
シフトレジスタ回路３００は複数のレジスタ回路３１０、３２０、３３０、３４０および３５０を有している。なお、上述したが、ｎ段のレジスタ回路を有するようにしてもよい。
【００４０】
レジスタ回路３１０を例にとって説明する。レジスタ回路３１０はクロックドインバータ回路およびインバータ回路を有している。さらに、レジスタ回路は信号線３１３を有しており、この信号線３１３の寄生容量もレジスタ回路を構成する素子と捉えてもよい。また、シフトレジスタ回路３００には、外部から、クロック信号（ＣＬＫ）、クロックバック信号（ＣＬＫＢ）およびスタートパルス（ＳＰ）が入力されるようになっており、これらの信号はレジスタ回路３１０、３２０、３３０、３４０および３５０に入力される。
【００４１】
走査方向切替回路４００について説明する。走査方向切替回路４００は、複数の切替回路４１０、４２０、４３０、４４０および４５０を有している。切替回路４１０、４２０、４３０、４４０および４５０は、それぞれ、２つのアナログスイッチＳＷＬおよびＳＷＲを有している。切替回路４１０、４２０、４３０、４４０および４５０は、外部から入力される走査方向切替信号（Ｌ／Ｒ）によってレジスタ回路から出力される信号を左右どちらのレジスタ回路に出力するかを制御する回路である。
【００４２】
本実施の形態においては、左右方向切替信号（Ｌ／Ｒ）に”０（Ｌｏ）”が入力されるとアナログスイッチＳＷＲが動作し、レジスタ回路３１０から出力されるタイミング信号が右隣のレジスタ回路３２０へ入力される。さらに、レジスタ回路３２０から出力されるタイミング信号が右隣のレジスタ回路３３０へ入力される。このように、走査方向切替信号（Ｌ／Ｒ）に”０（Ｌｏ）”が入力された場合は、次々と右隣のレジスタ回路へ一定の間隔で発生したタイミング信号が出力されていくことになる。
【００４３】
この場合、レジスタ回路３１０はタイミング信号を信号線３１３を通じてデジタルデータラッチ回路群のデジタルデータラッチ回路５１０および次段のレジスタ回路３２３へ出力するが、信号線３１３には接続されている素子が多く寄生容量が大きいため高負荷である。
【００４４】
デジタルデータラッチ回路５１０は、２つのｎチャネル型トランジスタ、ｐチャネル型トランジスタ、ならびに２つのインバータ回路を有している。デジタルデータラッチ回路５１０には、外部から、デジタルデータ（ＤＩＧＩＴＡＬ ＤＡＴＡ）およびリセット信号（Ｒｅｓ）が入力される。また、ｐチャネル型トランジスタのソースまたはドレインには第１の電源電圧（ＶＤＤ＿１）が接続されている。
【００４５】
シフトレジスタ回路３００にスタートパルス（ＳＰ）が入力される直前に、リセット信号（Ｒｅｓ）が入力され、インバータ回路５１４、５２４、５３４、５４４および５５４に第１の電源電圧（ＶＤＤ＿１）、つまり正論理”１（Ｈｉ）”の信号が入力される。
【００４６】
レジスタ回路３１０から信号線３１３を通じて出力されるタイミング信号がデジタルデータラッチ回路５１０のｎチャネル型トランジスタ５１２に入力されｎチャネル型トランジスタ５１２が動作し、かつ次段のレジスタ回路３２０から信号線３２３を通じて出力されるタイミング信号がデジタルデータラッチ回路５１０のｎチャネル型トランジスタ５１１に入力されｎチャネル型トランジスタ５１１が動作すると、外部から入力されるデジタルデータがインバータ回路５１４に取り込まれ、インバータ回路５１４および５１５によって保持される。このとき外部から入力されるデジタルデータが”１（Ｈｉ）”であれば、インバータ回路５１４および５１５によってデジタルデータ”１”が保持される。一方、外部から入力されるデジタルデータが”０（Ｌｏ）”であれば、インバータ回路５１４には”０”が入力され、インバータ回路５１４および５１５によってデジタルデータ”０（Ｌｏ）”が保持されることになる。
【００４７】
また、走査方向切替信号（Ｌ／Ｒ）に”１（Ｈｉ）”が入力されるとアナログスイッチＳＷＬが動作し、レジスタ回路３５０から出力されるタイミング信号が左隣のレジスタ回路３４０へ入力される。さらに、レジスタ回路３４０から出力されるパルスが左隣のレジスタ回路３３０へ入力される。このように、走査方向切替信号（Ｌ／Ｒ）に”１（Ｈｉ）”が入力された場合は、次々と左隣のレジスタ回路へ一定の間隔で発生したタイミング信号が出力されていくことになる。
【００４８】
デジタルデータラッチ回路群５００のデジタルデータラッチ回路５１０〜５５０の動作は、上述の走査方向切替信号（Ｌ／Ｒ）に”０（Ｌｏ）”である場合と同様である。
【００４９】
次に、図３を参照する。図３には、上述の駆動回路のデジタルデータラッチ回路群の回廊構成を変えた本発明の駆動回路が示されている。
【００５０】
図３において、６００はシフトレジスタ回路、７００は走査方向切替回路、８００はデジタルデータラッチ回路群である。ここで説明する本発明の駆動回路は、デジタルデータラッチ回路群８００を構成するデジタルデータラッチ回路８１０、８２０、８３０、８４０および８５０においては、それぞれ、リセット信号（Ｒｅｓ）によって入力される第１の電源電圧（ＶＤＤ＿１）および入力されるデジタルデータ（ＤＩＧＩＴＡＬ ＤＡＴＡ）が容量Ｃで保持されるようになっている。
【００５１】
このような構成を採ることによって、より簡単な駆動回路が実現できる。
【００５２】
次に、図１８を参照する。図１８には、シフトレジスタ回路とデジタルデータラッチ回路群との間にバッファ回路を設けた場合の本発明の駆動回路の回路構成図が示されている。
【００５３】
図１８において、３５００はシフトレジスタ回路、３６００はバッファ回路、３７００はデジタルデータラッチ回路群である。
【００５４】
バッファ回路３６００は、インバータ回路３６１０、３６１１、３６２０、３６２１、３６３０、３６３１、３６４０、３６４１、３６５０、３６５１を有している。
【００５５】
他の構成については、上述の本発明の駆動回路の説明を参照することができる。
【００５６】
本発明の実施例について以下に説明する。
【００５７】
【実施例】
【００５８】
（実施例１）
【００５９】
図４を参照する。図４には、本発明の駆動回路を用いた液晶表示装置の実施例が示されている。本実施例の液晶表示装置１０００は、ソースドライバ１１００、ゲートドライバ１２００、デジタルビデオデータ分割回路１３００および画素部１４００を有している。本実施例の液晶表示装置１０００には、外部から８ビットデジタルビデオデータが入力される。また、本実施例の液晶表示装置１０００の画素部は１０２４×７６８画素（横×縦）を有している。
【００６０】
本実施例のソースドライバ１１００は、シフトレジスタ回路１１１０、デジタルデータラッチ回路（１）１１２０、デジタルデータラッチ回路（２）１１３０、およびＤ／Ａ変換回路（ＤＡＣ）１１４０を有している。なお、シフトレジスタ回路１１１０は、走査方向切替回路（図示せず）を有している。また、Ｄ／Ａ変換回路はレベルシフタ回路（図示せず）を有している。
【００６１】
本実施例のゲートドライバ１２００は、シフトレジスタ回路およびバッファ回路（共に図示せず）を有している。なお、本実施例のゲートドライバには、本発明のシフトレジスタ回路が用いられ得る。
【００６２】
１３００はデジタルデータ分割回路（ＳＰＣ；Serial-to-Parallel Conversion Circuit）である。デジタルデータ分割回路１３００は、液晶表示装置１０００の外部装置から入力されるデジタルデータの周波数を１／ｍに落とすための回路である。外部から入力されるデジタルビデオデータを分割することにより、駆動回路の動作に必要な信号の周波数も1／ｍに落とすことができる。
【００６３】
本実施例では、デジタルデータ分割回路１３００には、外部から８０ＭＨｚの８ビットデジタルデータが入力される。デジタルデータ分割回路１３００は、外部から入力される８０ＭＨｚの８ビットデジタルデータをシリアル−パラレル変換し、４０ＭＨｚのデジタルデータをソースドライバ１１００に供給する。
【００６４】
ここで、本実施例の液晶表示装置１０００のシフトレジスタ回路１１１０およびデジタルデータラッチ回路（１）について詳細に説明する。
【００６５】
図５を参照する。図５には、本実施例のシフトレジスタ回路１１１０およびデジタルデータラッチ回路群（１）１１２０−１および１１２０−２が示されている。なお、図５においては、説明の便宜上、デジタルデータラッチ回路（１）群として１１２０−１および１１２０−２を示しているが、本実施例のソースドライバ１１００は、１１２０−１〜１１２０−１６の１６個のデジタルデータラッチ回路を有している。
【００６６】
なお、本実施例においては、走査方向切替回路はシフトレジスタ回路１１１０の一部と捉えている。ただし、走査方向の切替えの必要のない液晶表示装置に本実施例のシフトレジスタ回路を用いる場合には、走査方向切替回路を省略することもできる。
【００６７】
ここで、本実施例の液晶表示装置の駆動回路の動作を説明する。
【００６８】
まず、シフトレジスタ回路１１１０にクロック信号（ＣＬＫ）およびクロックバック信号（ＣＬＫＢ）ならびにスタートパルス（ＳＰ）が入力される。上述した様に本発明の駆動回路においては、シフトレジスタ回路１１１０は、クロック信号（ＣＬＫ）およびクロックバック信号（ＣＬＫＢ）ならびにスタートパルス（ＳＰ）に基づきタイミング信号を順に発生させ、デジタルデータラッチ回路群（１）を構成するデジタルデータラッチ回路に順に出力する。
【００６９】
シフトレジスタ回路１１１０から出力されたタイミング信号は、デジタルデータラッチ回路（１）１１２０−１〜１１２０−１６に供給される。デジタルデータラッチ回路（１）１１２０−１〜１１２０−１６は、前記タイミング信号が入力されると、デジタルデータ分割回路から供給される８ビットデジタルデータを順次取り込み、保持する。
【００７０】
デジタルデータラッチ回路群（１）１１２０−１〜１１２０−１６の全てのステージにデジタルデータの書き込みが一通り終了するまでの時間は、ライン期間と呼ばれる。すなわち、シフトレジスタ回路１１１０が左から右に順にタイミング信号を発生させる場合、デジタルデータラッチ回路群（１）１１２０−１〜１１２０−１６の中で一番左側のステージのデジタルデータラッチ回路にデジタルデータの書き込みが開始される時点から、一番右側のステージのデジタルデータラッチ回路にデジタルデータの書き込みが終了する時点までの時間間隔がライン期間である。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間と呼ぶこともある。
【００７１】
１ライン期間の終了後、シフトレジスタ回路１１１０の動作タイミングに合わせて、デジタルデータラッチ回路群（２）１１３０にラッチシグナル（ＬＳ）が供給される。この瞬間、デジタルデータラッチ回路群（１）１１２０に書き込まれ保持されているデジタルデータは、デジタルデータラッチ回路群（２）１１３０に一斉に送出され、デジタルデータラッチ回路群（２）１１３０の全ステージのデジタルデータラッチ回路に書き込まれ、保持される。
【００７２】
デジタルデータをデジタルデータラッチ回路群（２）１１３０に送出し終えたデジタルデータラッチ回路群（１）１１２０には、シフトレジスタ回路１１１０からのタイミング信号に基づき、再びデジタルデータ信号分割回路から供給されるデジタルデータの書き込みが順次行われる。
【００７３】
この２順目の１ライン期間中には、デジタルデータラッチ回路群（２）１１３０に書き込まれ、保持されているデジタルデータがＤ／Ａ変換回路１１４０に出力される。Ｄ／Ａ変換回路１１４０は、入力されるデジタルデータに基づきアナログデータを対応するソース信号線に出力する。
【００７４】
ソース信号線に供給されるアナログデータは、ソース信号線に接続されている画素部１４００の画素ＴＦＴのソース領域に供給される。
【００７５】
ゲートドライバ１２００においては、シフトレジスタ（図示せず）からのタイミング信号がバッファ回路（図示せず）に供給され、対応するゲート信号線（走査線）に供給される。ゲート信号線には、１ライン分の画素ＴＦＴのゲート電極が接続されており、１ライン分全ての画素ＴＦＴを同時にＯＮにしなくてはならないので、バッファ回路には電流容量の大きなものが用いられる。
【００７６】
このように、ゲートドライバからの走査信号によって対応する画素ＴＦＴのスイッチングが行われ、ソースドライバからのアナログデータ（階調電圧）が画素ＴＦＴに供給され、液晶分子が駆動される。
【００７７】
（実施例２）
【００７８】
本実施例の液晶表示装置は、実施例１の液晶表示装置とはソースドライバのデジタルデータラッチ回路群（１）の構成が異なる。その他の構成は、実施例１の液晶表示装置と同じである。
【００７９】
図６を参照する。図６には、本実施例の液晶表示装置のソースドライバのシフトレジスタ回路２１１０、およびデジタルデータラッチ回路群（１）２１２０−１および２１２０−２が示されている。なお、図６においては、説明の便宜上、デジタルデータラッチ回路（１）群として２１２０−１および２１２０−２を示しているが、本実施例のソースドライバ２１００は、２１２０−１〜２１２０−１６の１６個のデジタルデータラッチ回路を有している。
【００８０】
本実施例のデジタルデータラッチ回路群（１）２１２０−１〜２１２０−１６は、デジタルデータを保持する素子として容量を用いている。
【００８１】
本実施例のような構成を採ることによって、より素子数の少ないソースドライバが実現できる。
【００８２】
（実施例３）
【００８３】
本実施例の液晶表示装置は、実施例１の液晶表示装置とはソースドライバのデジタルデータラッチ回路群（１）の構成が異なる。その他の構成は、実施例１の液晶表示装置と同じである。
【００８４】
図７を参照する。図７には、本実施例の液晶表示装置のソースドライバのシフトレジスタ回路３１１０、およびデジタルデータラッチ回路群（１）３１２０−１および３１２０−２が示されている。なお、図７においては、説明の便宜上、デジタルデータラッチ回路（１）群として３１２０−１および３１２０−２を示しているが、本実施例のソースドライバ３１００は、３１２０−１〜３１２０−１６の１６個のデジタルデータラッチ回路を有している。
【００８５】
本実施例のデジタルデータラッチ回路群（１）３１２０−１〜３１２０−１６は、実施例１で用いられているリセット信号（Ｒｅｓ）が入力されるＰチャネル型ＴＦＴの代わりに抵抗Ｒが接続されている。
【００８６】
（実施例４）
本実施例においては、本発明の駆動回路を有する液晶表示装置の作製方法例を図８〜図１２を用いて説明する。本実施例の液晶表示装置においては、画素部、ソースドライバ、ゲートドライバ等を一つの基板上に一体形成される。なお、説明の便宜上、画素ＴＦＴと本発明の駆動回路の一部を構成するＮｃｈＴＦＴとインバータ回路を構成するＰｃｈＴＦＴおよびＮｃｈＴＦＴとが同一基板上に形成されることを示すものとする。
【００８７】
図８（Ａ）において、基板６００１には低アルカリガラス基板や石英基板を用いることができる。本実施例では低アルカリガラス基板を用いた。この場合、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。この基板６００１のＴＦＴ形成表面には、基板６００１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの下地膜６００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜を１００ｎｍ、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜を２００ｎｍの厚さに積層形成する。
【００８８】
次に、２０〜１５０ｎｍ（好ましくは３０〜８０ｎｍ）の厚さで非晶質構造を有する半導体膜６００３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。本実施例では、プラズマＣＶＤ法で非晶質シリコン膜を５４ｎｍの厚さに形成する。非晶質構造を有する半導体膜としては、非晶質半導体膜や微結晶半導体膜があり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、下地膜６００２と非晶質シリコン膜６００３ａとは同じ成膜法で形成することが可能であるので、両者を連続形成しても良い。その場合、下地膜を形成した後、一旦大気雰囲気に晒すことがなくその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる（図８（Ａ））。
【００８９】
そして、公知の結晶化技術を使用して非晶質シリコン膜６００３ａから結晶質シリコン膜６００３ｂを形成する。例えば、レーザー結晶化法や熱結晶化法（固相成長法）を適用すれば良いが、ここでは、特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質シリコン膜６００３ｂを形成した。結晶化の工程に先立って、非晶質シリコン膜の含有水素量にもよるが、４００〜５００℃で１時間程度の熱処理を行い、含有水素量を５atom％以下にしてから結晶化させることが望ましい。非晶質シリコン膜を結晶化させると原子の再配列が起こり緻密化するので、作製される結晶質シリコン膜の厚さは当初の非晶質シリコン膜の厚さ（本実施例では５４ｎｍ）よりも１〜１５％程度減少する（図８（Ｂ））。
【００９０】
そして、結晶質シリコン膜６００３ｂを島状にパターンニングして、島状半導体層６００４〜６００７を形成する。その後、プラズマＣＶＤ法またはスパッタ法により５０〜１５０ｎｍの厚さの酸化シリコン膜によるマスク層６００８を形成する（図８（Ｃ））。本実施例では、マスク層６００８の厚さは１３０ｎｍとする。
【００９１】
そしてレジストマスク６００９を設け、ｎチャネル型ＴＦＴを形成することとなる島状半導体層６００４〜６００７の全面に１×１０16〜５×１０17atoms／cm3程度の濃度でｐ型を付与する不純物元素としてボロン（Ｂ）を添加する。このボロン（Ｂ）の添加は、しきい値電圧を制御する目的でなされる。ボロン（Ｂ）の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に添加しておくこともできる。ここでのボロン（Ｂ）添加は必ずしも必要ではない（図８（Ｄ））。
【００９２】
ドライバ等の駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与する不純物元素を島状半導体層６０１０〜６０１２に選択的に添加する。そのため、あらかじめレジストマスク６０１３〜６０１６を形成する。ｎ型を付与する不純物元素としては、リン（Ｐ）や砒素（Ａｓ）を用いれば良く、ここではリン（Ｐ）を添加すべく、フォスフィン（ＰＨ3）を用いたイオンドープ法を適用した。形成された不純物領域６０１７、６０１８のリン（Ｐ）濃度は２×１０16〜５×１０19atoms／cm3の範囲とすれば良い。本明細書中では、ここで形成された不純物領域６０１７〜６０１９に含まれるｎ型を付与する不純物元素の濃度を（ｎ-）と表す。また、不純物領域６０１９は、画素部の保持容量を形成するための半導体層であり、この領域にも同じ濃度でリン（Ｐ）を添加する（図９（Ａ））。その後、レジストマスク６０１３〜６０１６を除去する。
【００９３】
次に、マスク層６００８をフッ酸などにより除去した後、図８（Ｄ）と図９（Ａ）で添加した不純物元素を活性化させる工程を行う。活性化は、窒素雰囲気中で５００〜６００℃で１〜４時間の熱処理や、レーザー活性化の方法により行うことができる。また、両者を併用して行っても良い。本実施例では、レーザー活性化の方法を用いる。レーザー光にはＫｒＦエキシマレーザー光（波長２４８ｎｍ）を用いる。本実施例では、レーザー光の形状を線状ビームに加工して用い、発振周波数５〜５０Ｈｚ、エネルギー密度１００〜５００ｍＪ／ｃｍ2として線状ビームのオーバーラップ割合を８０〜９８％で走査することによって島状半導体層が形成された基板全面を処理する。尚、レーザー光の照射条件には何ら限定される事項はなく適宣決定することができる。
【００９４】
そして、ゲート絶縁膜６０２０をプラズマＣＶＤ法またはスパッタ法を用いて１０〜１５０ｎｍの厚さでシリコンを含む絶縁膜で形成する。例えば、１２０ｎｍの厚さで酸化窒化シリコン膜を形成する。ゲート絶縁膜には、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い（図９（Ｂ））。
【００９５】
次に、ゲート電極を形成するために第１の導電層を成膜する。この第１の導電層は単層で形成しても良いが、必要に応じて二層あるいは三層といった積層構造としても良い。本実施例では、導電性の窒化物金属膜から成る導電層（Ａ）６０２１と金属膜から成る導電層（Ｂ）６０２２とを積層させる。導電層（Ｂ）６０２２はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、または前記元素を主成分とする合金か、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜またはＭｏ−Ｔａ合金膜）で形成すれば良く、導電層（Ａ）６０２１は窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）で形成する。また、導電層（Ａ）６０２１は代替材料として、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドを適用しても良い。導電層（Ｂ）６０２２は低抵抗化を図るために含有する不純物濃度を低減させると良く、特に酸素濃度に関しては３０ｐｐｍ以下とすると良かった。例えば、タングステン（Ｗ）は酸素濃度を３０ｐｐｍ以下とすることで２０μΩｃｍ以下の比抵抗値を実現することができる。
【００９６】
導電層（Ａ）６０２１は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、導電層（Ｂ）６０２２は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。本実施例では、導電層（Ａ）６０２１に５０ｎｍの厚さの窒化タンタル膜を、導電層（Ｂ）６０２２には３５０ｎｍのＴａ膜を用い、いずれもスパッタ法で形成する。このスパッタ法による成膜では、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。尚、図示しないが、導電層（Ａ）６０２１の下に２〜２０ｎｍ程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、導電層（Ａ）または導電層（Ｂ）が微量に含有するアルカリ金属元素がゲート絶縁膜６０２０に拡散するのを防ぐことができる（図９（Ｃ））。
【００９７】
次に、レジストマスク６０２３〜６０２７を形成し、導電層（Ａ）６０２１と導電層（Ｂ）６０２２とを一括でエッチングしてゲート電極６０２８〜６０３１と容量配線６０３２を形成する。ゲート電極６０２８〜６０３１と容量配線６０３２は、導電層（Ａ）から成る６０２８ａ〜６０３２ａと、導電層（Ｂ）から成る６０２８ｂ〜６０３２ｂとが一体として形成されている。この時、後にドライバ等の駆動回路を構成するＴＦＴのゲート電極６０２８〜６０３０は不純物領域６０１７、６０１８の一部と、ゲート絶縁膜６０２０を介して重なるように形成する（図９（Ｄ））。
【００９８】
次いで、ドライバのＰチャネル型ＴＦＴのソース領域およびドレイン領域を形成するために、Ｐ型を付与する不純物元素を添加する工程を行う。ここでは、ゲート電極６０２８をマスクとして、自己整合的に不純物領域を形成する。このとき、Ｎチャネル型ＴＦＴが形成される領域はレジストマスク６０３３で被覆しておく。そして、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で不純物領域６０３４を形成した。この領域のボロン（Ｂ）濃度は３×１０20〜３×１０21atoms／cm3となるようにする。本明細書中では、ここで形成された不純物領域６０３４に含まれるＰ型を付与する不純物元素の濃度を（ｐ++）と表す（図１０（Ａ））。
【００９９】
次に、Ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する不純物領域の形成を行った。レジストのマスク６０３５〜６０３７を形成し、Ｎ型を付与する不純物元素が添加して不純物領域６０３８〜６０４２を形成した。これは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行い、この領域のリン（Ｐ）濃度を１×１０20〜１×１０21atoms／cm3とした。本明細書中では、ここで形成された不純物領域６０３８〜６０４２に含まれるＮ型を付与する不純物元素の濃度を（ｎ+）と表す（図１０（Ｂ））。
【０１００】
不純物領域６０３８〜６０４２には、既に前工程で添加されたリン（Ｐ）またはボロン（Ｂ）が含まれているが、それに比して十分に高い濃度でリン（Ｐ）が添加されるので、前工程で添加されたリン（Ｐ）またはボロン（Ｂ）の影響は考えなくても良い。また、不純物領域６０３８に添加されたリン（Ｐ）濃度は図１０（Ａ）で添加されたボロン（Ｂ）濃度の１／２〜１／３なのでｐ型の導電性が確保され、ＴＦＴの特性に何ら影響を与えることはなかった。
【０１０１】
そして、画素部のｎチャネル型ＴＦＴのＬＤＤ領域を形成するためのｎ型を付与する不純物添加の工程を行った。ここではゲート電極６０３１をマスクとして自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加する。添加するリン（Ｐ）の濃度は１×１０16〜５×１０18atoms／cm3であり、図９（Ａ）および図１０（Ａ）と図１０（Ｂ）で添加する不純物元素の濃度よりも低濃度で添加することで、実質的には不純物領域６０４３、６０４４のみが形成される。本明細書中では、この不純物領域６０４３、６０４４に含まれるｎ型を付与する不純物元素の濃度を（ｎ--）と表す（図１０（Ｃ））。
【０１０２】
ここで、ゲート電極のＴａのピーリングを防止するために層間膜としてＳｉＯＮ膜等を２００ｎｍの厚さで形成しても良い。
【０１０３】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために熱処理工程を行う。この工程はファーネスアニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）で行うことができる。ここではファーネスアニール法で活性化工程を行った。熱処理は酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜８００℃、代表的には５００〜６００℃で行うものであり、本実施例では５００℃で４時間の熱処理を行った。また、基板６００１に石英基板のような耐熱性を有するものを使用した場合には、８００℃で１時間の熱処理としても良く、不純物元素の活性化と、該不純物元素が添加された不純物領域とチャネル形成領域との接合を良好に形成することができる。なお、上述のゲート電極のＴａのピーリングを防止するための層間膜を形成した場合には、この効果は得られない場合がある。
【０１０４】
この熱処理において、ゲート電極６０２８〜６０３１と容量配線６０３２形成する金属膜６０２８ｂ〜６０３２ｂは、表面から５〜８０ｎｍの厚さでその表面に導電層（Ｃ）６０２８ｃ〜６０３２ｃが形成される。例えば、導電層（Ｂ）６０２８ｂ〜６０３２ｂがタングステン（Ｗ）の場合には窒化タングステン（ＷＮ）が形成され、タンタル（Ｔａ）の場合には窒化タンタル（ＴａＮ）を形成することができる。また、導電層（Ｃ）６０２８ｃ〜６０３２ｃは、窒素またはアンモニアなどを用いた窒素を含むプラズマ雰囲気にゲート電極６０２８〜６０３１及び容量配線６０３２を晒しても同様に形成することができる。さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行った。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１０５】
島状半導体層が、非晶質シリコン膜から触媒元素を用いる結晶化の方法で作製された場合、島状半導体層中には微量の触媒元素が残留する。勿論、そのような状態でもＴＦＴを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましい。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲッタリング作用を利用する手段がある。ゲッタリングに必要なリン（Ｐ）の濃度は図１０（Ｂ）で形成した不純物領域（ｎ+）と同程度であり、ここで実施される活性化工程の熱処理により、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をゲッタリングをすることができた（図１０（Ｄ））。
【０１０６】
第１の層間絶縁膜６０４５は５００〜１５００ｎｍの厚さで酸化シリコン膜または酸化窒化シリコン膜で形成され、その後、それぞれの島状半導体層に形成されたソース領域またはドレイン領域に達するコンタクトホールを形成し、ソース配線６０４６〜６０４９と、ドレイン配線６０５０〜６０５３を形成する（図１１（Ａ））。図示していないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜５００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とする。
【０１０７】
次に、パッシベーション膜６０５４として、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜を５０〜５００ｎｍ（代表的には１００〜３００ｎｍ）の厚さで形成する。本実施例においては、パッシベーション膜６０５４は窒化シリコン膜５０ｎｍと酸化シリコン膜２４．５ｎｍとの積層膜とした。この状態で水素化処理を行うとＴＦＴの特性向上に対して好ましい結果が得られた。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。なお、ここで後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、パッシベーション膜６０５４に開口部を形成しておいても良い（図１１（Ａ））。
【０１０８】
その後、有機樹脂からなる第２層間絶縁膜６０５５を１．０〜１．５μｍの厚さに形成する。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。ここでは、基板に塗布後、熱重合するタイプのアクリルを用い、２５０℃で焼成して形成する（図１１（Ｂ））。
【０１０９】
ここで、Ｄ／Ａ変換回路の容量を形成する。Ｄ／Ａ変換回路の容量の電極となるべき電極はドレイン配線と同一配線層に形成されている。前記電極の上部の第２層間絶縁膜６０５５を全部除去する（図示せず）。次に、ブラックマトリクスを形成する（図示せず）。本実施例ではブラックマトリクスは、Ｔｉ膜を１００ｎｍに形成し、その後ＡｌとＴｉの合金膜を３００ｎｍに形成した積層構造とする。よって、本実施例では、前記電極とブラックマトリクスとの間でＤ／Ａ変換回路の容量が形成される。
【０１１０】
その後、有機樹脂からなる第３層間絶縁膜６０５９を１．０〜１．５μｍの厚さに形成する。有機樹脂としては、第２層間絶縁膜と同様の樹脂をもちいることができる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成した。
【０１１１】
そして、第２層間絶縁膜６０５５および第３層間絶縁膜６０５９にドレイン配線６０５３に達するコンタクトホールを形成し、画素電極６０６０を形成する。本発明の透過型液晶表示装置においては、画素電極６０６０にはＩＴＯ等の透明導伝膜を用いる。（図１１（Ｂ））。
【０１１２】
こうして同一基板上に、駆動回路ＴＦＴと画素部の画素ＴＦＴとを有した基板を完成させることができる。駆動回路にはｐチャネル型ＴＦＴ６１０１、第１のｎチャネル型ＴＦＴ６１０２、第２のｎチャネル型ＴＦＴ６１０３、画素部には画素ＴＦＴ６１０４、保持容量６１０５が形成されている（図１２）。本明細書では便宜上このような基板をアクティブマトリクス基板と呼んでいる。
【０１１３】
次に、上記の工程によって作製されたアクティブマトリクス基板をもとに、透過型液晶表示装置を作製する工程を説明する。
【０１１４】
図１２の状態のアクティブマトリクス基板に配向膜６０６１を形成する。本実施例では、配向膜６０６１にはポリイミドを用いた。次に、対向基板を用意する。対向基板は、ガラス基板６０６２、透明導電膜からなる対向電極６０６３、配向膜６０６４とで構成される。
【０１１５】
なお、本実施例では、配向膜には、液晶分子が基板に対して平行に配向するようなポリイミド膜を用いた。なお、配向膜形成後、ラビング処理を施すことにより、液晶分子がある一定のプレチルト角を持って平行配向するようにした。
【０１１６】
次に、上記の工程を経たアクティブマトリクス基板と対向基板とを公知のセル組み工程によって、シール材やスペーサ（共に図示せず）などを介して貼り合わせる。その後、両基板の間に液晶６０６５を注入し、封止剤（図示せず）によって完全に封止する。よって、図１２に示すような透過型液晶表示装置が完成する。
【０１１７】
なお本実施例では、透過型液晶表示装置がＴＮ（ツイスト）モードによって表示を行うようにした。そのため、偏光板（図示せず）が透過型液晶表示装置の上部に配置された。
【０１１８】
駆動回路のｐチャネル型ＴＦＴ６１０１には、島状半導体層６００４にチャネル形成領域８０６、ソース領域８０７ａ、８０７ｂ、ドレイン領域８０８ａ，８０８ｂを有している。第１のｎチャネル型ＴＦＴ６１０２には、島状半導体層６００５にチャネル形成領域８０９、ゲート電極６０７１と重なるＬＤＤ領域８１０（以降、このようなＬＤＤ領域をＬovと記す）、ソース領域８１１、ドレイン領域８１２を有している。このＬov領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．０〜１．５μｍとした。第２のｎチャネル型ＴＦＴ６１０３には、島状半導体層６００６にチャネル形成領域８１３、ＬＤＤ領域８１４、８１５、ソース領域８１６、ドレイン領域８１７を有している。このＬＤＤ領域はＬov領域とゲート電極６０７２と重ならないＬＤＤ領域（以降、このようなＬＤＤ領域をＬoffと記す）とが形成され、このＬoff領域のチャネル長方向の長さは０．３〜２．０μｍ、好ましくは０．５〜１．５μｍである。画素ＴＦＴ６１０４には、島状半導体層６００７にチャネル形成領域８１８、８１９、Ｌoff領域８２０〜８２３、ソースまたはドレイン領域８２４〜８２６を有している。Ｌoff領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．５〜２．５μｍである。また、画素ＴＦＴ６１０４のチャネル形成領域８１８、８１９と画素ＴＦＴのＬＤＤ領域であるＬoff領域８２０〜８２３との間には、オフセット領域（図示せず）が形成されている。さらに、容量配線６０７４と、ゲート絶縁膜６０２０から成る絶縁膜と、画素ＴＦＴ６０７３のドレイン領域８２６に接続し、ｎ型を付与する不純物元素が添加された半導体層８２７とから保持容量８０５が形成されている。図１２では画素ＴＦＴ８０４をダブルゲート構造としたが、シングルゲート構造でも良いし、複数のゲート電極を設けたマルチゲート構造としても差し支えない。
【０１１９】
以上の様に本実施例においては、画素ＴＦＴおよびドライバが要求する仕様に応じて各回路を構成するＴＦＴの構造を最適化し、液晶表示装置の動作性能と信頼性を向上させることを可能とすることができる。
【０１２０】
なお、本実施例においては透過型の液晶表示装置について説明した。しかし、本発明の駆動回路を用いることができる液晶表示装置は、これに限定されるわけではなく、反射型の液晶表示装置にも用いることができる。
【０１２１】
（実施例５）
【０１２２】
本実施例では、本発明の駆動回路を有する液晶表示装置を逆スタガ型のＴＦＴを用いて構成した例を示す。
【０１２３】
図１３を参照する。図１３には、本実施例の液晶表示装置を構成する逆スタガ型のＮチャネル型ＴＦＴの断面図が示されている。なお、図１３には、１つのＮチャネル型ＴＦＴしか図示しないが、Ｐチャネル型ＴＦＴとＮチャネル型ＴＦＴとによってＣＭＯＳ回路を構成することもできるのは言うまでもない。また、同様の構成により画素ＴＦＴを構成できることも言うまでもない。
【０１２４】
図１３（Ａ）を参照する。４００１は基板であり、実施例４で説明したようなものが用いられる。４００２は酸化シリコン膜である。４００３はゲート電極である。４００４はゲイト絶縁膜である。４００５、４００６、４００７および４００８は、多結晶シリコン膜から成る活性層である。この活性層の作製にあたっては、実施例４で説明した非晶質シリコン膜の多結晶化と同様の方法が用いられた。またレーザー光（好ましくは線状レーザー光または面状レーザー光）によって、非晶質シリコン膜を結晶化させる方法をとっても良い。なお、４００５はソース領域、４００６はドレイン領域、４００７は低濃度不純物領域（ＬＤＤ領域）、４００８はチャネル形成領域である。４００９はチャネル保護膜であり、３０１０は層間絶縁膜である。４０１１および４０１２はそれぞれ、ソース電極、ドレイン電極である。
【０１２５】
次に、図１３（Ｂ）を参照する。図１３（Ｂ）には図１３（Ａ）とは構成が異なる逆スタガ型のＴＦＴによって液晶表示装置が構成された場合について説明する。
【０１２６】
図１３（Ｂ）においても、１つのＮチャネル型ＴＦＴしか図示しないが、上述のようにＰチャネル型ＴＦＴとＮチャネル型ＴＦＴとによってＣＭＯＳ回路を構成することもできるのは言うまでもない。また、同様の構成により画素ＴＦＴを構成できることも言うまでもない。
【０１２７】
４１０１は基板である。４１０２は酸化シリコン膜である。４１０３はゲイト電極である。４１０４はベンゾジクロブテン（ＢＣＢ）膜であり、その上面が平坦化される。４１０５は窒化シリコン膜である。ＢＣＢ膜と窒化シリコン膜とでゲイト絶縁膜を構成する。４１０６、４１０７、４１０８および４１０９は、多結晶シリコン膜から成る活性層である。この活性層の作製にあたっては、実施例１で説明した非晶質シリコン膜の多結晶化と同様の方法が用いられた。またレーザー光（好ましくは線状レーザー光または面状レーザー光）によって、非晶質シリコン膜を結晶化させる方法をとっても良い。なお、４１０６はソース領域、４１０７はレイン領域、４１０８は低濃度不純物領域（ＬＤＤ領域）、４１０９はチャネル形成領域である。４１１０はチャネル保護膜であり、４１１１は層間絶縁膜である。４１１２および４１１３はそれぞれ、ソース電極、ドレイン電極である。
【０１２８】
本実施例によると、ＢＣＢ膜と窒化シリコン膜とで構成されるゲイト絶縁膜が平坦化されているので、その上に成膜される非晶質シリコン膜も平坦なものになる。よって、非晶質シリコン膜を多結晶化する際に、従来の逆スタガ型のＴＦＴよりも均一な多結晶シリコン膜を得ることができる。
【０１２９】
（実施例６）
【０１３０】
上述の本発明の駆動回路を用いた液晶表示装置にはネマチック液晶以外にも様々な液晶を用いることが可能である。例えば、1998, SID, "Characteristics and Driving Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability" by H. Furue et al.や、1997, SID DIGEST, 841, "A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time" by T. Yoshida et al.や、1996, J. Mater. Chem. 6(4), 671-673, "Thresholdless antiferroelectricity in liquid crystals and its application to displays" by S. Inui et al.や、米国特許第5594569 号に開示された液晶を用いることが可能である。
【０１３１】
ある温度域において反強誘電相を示す液晶を反強誘電性液晶という。反強誘電性液晶を有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液晶は、いわゆるＶ字型の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。
【０１３２】
ここで、いわゆるＶ字型の電気光学応答を示す無しきい値反強誘電性混合液晶の印加電圧に対する光透過率の特性を示す例を図１６に示す。図１６に示すグラフの縦軸は透過率（任意単位）、横軸は印加電圧である。なお、液晶表示装置の入射側の偏光板の透過軸は、液晶表示装置のラビング方向にほぼ一致する無しきい値反強誘電性混合液晶のスメクティック層の法線方向とほぼ平行に設定されている。また、出射側の偏光板の透過軸は、入射側の偏光板の透過軸に対してほぼ直角（クロスニコル）に設定されている。
【０１３３】
図１４に示されるように、このような無しきい値反強誘電性混合液晶を用いると、低電圧駆動かつ階調表示が可能となることがわかる。
【０１３４】
また、このような低電圧駆動の無しきい値反強誘電性混合液晶を本発明の駆動回路を有する液晶表示装置に用いた場合にも、Ｄ／Ａ変換回路の出力電圧を下げることができるので、Ｄ／Ａ変換回路の動作電源電圧を下げることができ、ドライバの動作電源電圧を低くすることができる。よって、液晶表示装置の低消費電力化および高信頼性が実現できる。
【０１３５】
よって、このような低電圧駆動の無しきい値反強誘電性混合液晶を用いることは、比較的ＬＤＤ領域（低濃度不純物領域）の幅が小さなＴＦＴ（例えば、０ｎｍ〜５００ｎｍまたは０ｎｍ〜２００ｎｍ）を用いる場合においても有効である。
【０１３６】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。
【０１３７】
なお、このような無しきい値反強誘電性混合液晶を用いることによって低電圧駆動が実現されるので、液晶表示装置の低消費電力が実現される。
【０１３８】
なお、図１４に示すような電気光学特性を有する液晶であれば、いかなるものも本発明の駆動回路を用いた液晶表示装置の表示媒体として用いることができる。
【０１３９】
（実施例７）
【０１４０】
本発明の駆動回路を有する液晶表示装置は、様々な電子機器に組み込んで用いることができる。
【０１４１】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、ゲーム機、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。
それらの一例を図１５および図１６に示す。
【０１４２】
図１５（Ａ）はフロント型プロジェクタ−であり、本体１０００１、本発明の駆動回路を用いた液晶表示装置１０００２、光源１０００３、光学系１０００４、スクリーン１０００５で構成されている。なお、図１５（Ａ）には、液晶表示装置を１つ組み込んだフロントプロジェクターが示されているが、液晶表示装置を３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）組み込んことによって、より高解像度・高精細のフロント型プロジェクタを実現することができる。
【０１４３】
図１５（Ｂ）はリア型プロジェクターであり、１０００６は本体、１０００７は本発明の駆動回路を用いた液晶表示装置であり、１０００８は光源であり、１０００９はリフレクター、１００１０はスクリーンである。なお、図１５（Ｂ）には、液晶表示装置を３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）組み込んだリア型プロジェクタが示されている。
【０１４４】
図１６（Ａ）はパーソナルコンピュータであり、本体７００１、映像入力部７００２、本発明の駆動回路を用いた液晶表示装置７００３、キーボード７００４で構成される。
【０１４５】
図１６（Ｂ）はビデオカメラであり、本体７１０１、本発明の駆動回路を用いた液晶表示装置７１０２、音声入力部７１０３、操作スイッチ７１０４、バッテリー７１０５、受像部７１０６で構成される。
【０１４６】
図１６（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体７２０１、カメラ部７２０２、受像部７２０３、操作スイッチ７２０４、本発明の駆動回路を用いた液晶表示装置７２０５で構成される。
【０１４７】
図１６（Ｄ）はゴーグル型ディスプレイであり、本体７３０１、本発明の駆動回路を用いた液晶表示装置７３０２、アーム部７３０３で構成される。
【０１４８】
図１６（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体７４０１、本発明の駆動回路を用いた液晶表示装置７４０２、スピーカ部７４０３、記録媒体７４０４、操作スイッチ７４０５で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
【０１４９】
図１６（Ｆ）はゲーム機であり、本体７５０１、本発明の駆動回路を用いた液晶表示装置７５０２、表示装置７５０３、記録媒体７５０４、コントローラ７５０５、本体用センサ部７５０６、センサ部７５０７、ＣＰＵ部７５０８で構成される。本体用センサ部７５０６、センサ部７５０７はそれぞれコントローラ７５０５、本体７５０１から出される赤外線を感知することが可能である。
【０１５０】
以上の様に、本発明の駆動回路を用いた液晶表示装置表示装置の適用範囲は極めて広く、あらゆる分野の電子機器に適用できる。
【０１５１】
【発明の効果】
【０１５２】
本発明の駆動回路は、従来の駆動回路よりも構成が簡略化されており、素子数が半分以下で済むことになる。よって、本発明の駆動回路を用いた液晶表示装置は、製造歩留まりが向上し、かつ小型化が実現できる。
【図面の簡単な説明】
【図１】 本発明の駆動回路の回路構成図である。
【図２】 本発明の駆動回路の回路構成図である。
【図３】 本発明の駆動回路の回路構成図である。
【図４】 本発明の駆動回路を用いた液晶表示装置の回路ブロック図である。
【図５】 本発明の駆動回路の回路構成図である。
【図６】 本発明の駆動回路の回路構成図である。
【図７】 本発明の駆動回路の回路構成図である。
【図８】 本発明の駆動回路を用いた液晶表示装置の作製工程例を示す図である。
【図９】 本発明の駆動回路を用いた液晶表示装置の作製工程例を示す図である。
【図１０】 本発明の駆動回路を用いた液晶表示装置の作製工程例を示す図である。
【図１１】 本発明の駆動回路を用いた液晶表示装置の作製工程例を示す図である。
【図１２】 本発明の駆動回路を用いた液晶表示装置の作製工程例を示す図である。
【図１３】 本発明の駆動回路を用いた液晶表示装置の断面図である。
【図１４】 Ｖ字型の電気光学特性を示す反強誘電性液晶の印加電圧−透過率特性を示すグラフである。
【図１５】 本発明の駆動回路を用いた液晶表示装置を組み込んだ電子機器の例である。
【図１６】 本発明の駆動回路を用いた液晶表示装置を組み込んだ電子機器の例である。
【図１７】 従来の駆動回路の回路構成図である。
【図１８】 本発明の駆動回路の回路構成図である。
【図１９】 本発明の駆動回路の回路構成図である。
【符号の説明】
１００ シフトレジスタ回路
１１０、１２０、１３０、１４０、１５０ レジスタ回路
２００ デジタルデータラッチ回路
２１０、２２０、２３０、２４０、２５０ デジタルデータラッチ回路
Claims (12)
- 複数のレジスタ回路を有するシフトレジスタ回路と、
複数の前記レジスタ回路に対応する複数のデジタルデータラッチ回路と、
複数の前記デジタルデータラッチ回路に接続された配線と、を有し、
複数の前記デジタルデータラッチ回路は、少なくとも、第１及び第２のトランジスタと、デジタルデータを保持する素子と、をそれぞれ有し、
前記第１のトランジスタのソース又はドレインの一方と、前記第２のトランジスタのソース又はドレインの一方と、は接続されており、
前記第１のトランジスタのソース又はドレインの他方は、前記配線に接続されており、
前記配線は、デジタルデータの入力部と接続されており、
前記第２のトランジスタのソース又はドレインの他方と、前記デジタルデータを保持する素子と、は接続されており、
複数の前記レジスタ回路のうち、一のレジスタ回路を第１のレジスタ回路とし、前記第１のレジスタ回路と隣接するレジスタ回路を第２のレジスタ回路としたとき、
前記第１のトランジスタのゲート電極と、前記第１のレジスタ回路の出力部と、は接続されており、
前記第２のトランジスタのゲート電極と、前記第２のレジスタ回路の出力部と、は接続されており、
前記第１のレジスタ回路の入力部と、前記第２のレジスタ回路の出力部と、は接続されていることを特徴とする駆動回路。 - 請求項１において、
複数の前記レジスタ回路は、クロックドインバータ回路と第１のインバータ回路とをそれぞれ有し、
前記クロックドインバータ回路の出力部と前記第１のインバータ回路の入力部とは接続されており、
前記第１のインバータ回路の出力部が前記レジスタ回路の出力部となることを特徴とする駆動回路。 - 請求項１又は請求項２において、
前記デジタルデータを保持する素子は、抵抗を介してリセット信号を入力する手段と接続されていることを特徴とする駆動回路。 - 請求項１又は請求項２において、
複数の前記デジタルデータラッチ回路は、第３のトランジスタをそれぞれ有し、
前記第３のトランジスタのソース又はドレインの一方は、電源電圧と接続されており、
前記第３のトランジスタのソース又はドレインの他方は、前記デジタルデータを保持する素子と接続されており、
前記第３のトランジスタのゲート電極は、リセット信号が入力される信号線と接続されていることを特徴とする駆動回路。 - 請求項４において、
前記第１及び第２のトランジスタはｎチャネル型トランジスタであり、前記第３のトランジスタはｐチャネル型トランジスタであることを特徴とする駆動回路。 - 請求項４において、
前記第１及び第２のトランジスタはｐチャネル型トランジスタであり、前記第３のトランジスタはｎチャネル型トランジスタであることを特徴とする駆動回路。 - 請求項１乃至請求項６のいずれか一項において、
前記デジタルデータを保持する素子は、第２及び第３のインバータ回路を有し、
前記第２のインバータ回路の入力部と前記第３のインバータ回路の出力部とが接続され、前記第２のインバータ回路の出力部と前記第３のインバータ回路の入力部とが接続されていることを特徴とする駆動回路。 - 請求項１乃至請求項６のいずれか一項において、
前記デジタルデータを保持する素子は、容量素子であることを特徴とする駆動回路。 - 請求項１乃至請求項８のいずれか一項において、
１個の前記レジスタ回路に対して１個の前記デジタルデータラッチ回路が設けられていることを特徴とする駆動回路。 - 請求項１乃至請求項８のいずれか一項において、
デジタルデータの周波数を１／ｍにするためのデジタルデータ分割回路を有し、
１個の前記レジスタ回路に対してｍ個の前記デジタルデータラッチ回路が設けられていることを特徴とする駆動回路。（ｍは２以上の自然数） - 請求項１乃至請求項１０のいずれか一項に記載の駆動回路を有することを特徴とする表示装置。
- 請求項１１に記載の表示装置を有することを特徴とする電子機器。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06102531A (ja) * | 1992-09-18 | 1994-04-15 | Seiko Epson Corp | アクティブ・マトリックス型液晶表示装置 |
| JPH06202075A (ja) * | 1992-12-29 | 1994-07-22 | Canon Inc | アクティブマトリクス型液晶表示素子及びその駆動方法 |
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Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06102531A (ja) * | 1992-09-18 | 1994-04-15 | Seiko Epson Corp | アクティブ・マトリックス型液晶表示装置 |
| JPH06202075A (ja) * | 1992-12-29 | 1994-07-22 | Canon Inc | アクティブマトリクス型液晶表示素子及びその駆動方法 |
| JPH08211852A (ja) * | 1995-02-08 | 1996-08-20 | Hitachi Ltd | 液晶表示パネル |
| JPH08227283A (ja) * | 1995-02-21 | 1996-09-03 | Seiko Epson Corp | 液晶表示装置、その駆動方法及び表示システム |
| JPH10177162A (ja) * | 1996-10-18 | 1998-06-30 | Canon Inc | マトリクス基板と液晶装置とこれらを用いた表示装置 |
| JPH1152931A (ja) * | 1997-06-04 | 1999-02-26 | Sharp Corp | アクティブマトリクス型画像表示装置 |
| JPH11109926A (ja) * | 1997-10-02 | 1999-04-23 | Sanyo Electric Co Ltd | 液晶表示装置 |
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