JP2001083923A

JP2001083923A - デジタルドライバおよび表示装置

Info

Publication number: JP2001083923A
Application number: JP2000207857A
Authority: JP
Inventors: Jun Koyama; 潤小山; Yutaka Shionoiri; 豊塩野入
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1999-07-12
Filing date: 2000-07-10
Publication date: 2001-03-30

Abstract

(57)【要約】【課題】デジタルデータの遅延やなまりを防ぎ、良好
な表示を提供できる表示装置のデジタルドライバおよび
それを有する表示装置を提供すること。【解決手段】本発明のデジタルドライバにおいては、
シフトレジスタにデジタルデータを順次入力することに
よって、シフトレジスタ内でデジタルデータをシフトさ
せ、その出力をラッチ回路に送出する。デジタルデータ
を直接シフトレジスタに入力するためデータ線を引き回
す距離を短くすることができ、従来問題であったデータ
線の引き回しによる負荷の増大を防ぎ、デジタルデータ
の遅延やなまりを防ぐことができる。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は表示装置のデジタル
ドライバに関する。また、本発明のデジタルドライバを
有する表示装置に関する。また、本発明のデジタルドラ
イバを有する表示装置の表示媒体には、液晶、有機ＥＬ
などが用いられ得る。

【０００２】

【従来の技術】最近安価なガラス基板上に半導体薄膜を
形成した半導体装置、例えば薄膜トランジスタ（ＴＦ
Ｔ）を作製する技術が急速に発達してきている。その理
由は、アクティブマトリクス型半導体表示装置（特にア
クティブマトリクス型液晶表示装置）の需要が高まって
きたことによる。

【０００３】アクティブマトリクス型液晶表示装置は、
マトリクス状に配置された数十〜数百万個もの画素領域
のそれぞれにＴＦＴが配置され、各画素電極に出入りす
る電荷をＴＦＴのスイッチング機能により制御するもの
である。

【０００４】その中でも、表示装置の高精細化、高画質
化に伴い、高速駆動が可能なデジタル駆動方式のアクテ
ィブマトリクス型液晶表示装置が注目されてきている。
デジタル駆動方式のアクティブマトリクス型液晶表示装
置は、デジタルデータを処理するデジタルドライバを有
している。

【０００５】従来のデジタル駆動方式のアクティブマト
リクス型液晶表示装置を図１５に示す。従来のデジタル
駆動方式のアクティブマトリクス型液晶表示装置は、図
１５に示すようにシフトレジスタ２００１、デジタルデ
ータが入力されるデータ線（ａ〜ｄ）２００２、ラッチ
回路１（ＬＡＴ１）２００３、ラッチ回路２（ＬＡＴ
２）２００４、ラッチパルス線２００５、Ｄ／Ａ変換回
路２００６、Ｄ／Ａ変換回路に電圧を供給する階調電圧
線２００７、ソース信号線２００８、ゲート信号線側シ
フトレジスタ２００９、ゲート信号線（走査線）２０１
０、および画素ＴＦＴ２０１１などによって構成されて
いる。なおここでは、４ビットのデジタル駆動方式のア
クティブマトリクス型液晶表示装置を例にとっている。
なお、ラッチ回路１およびラッチ回路２（ＬＡＴ１およ
びＬＡＴ２）は、デジタルデータの各ビットに対応する
４個のラッチ回路が便宜上一まとめに示されている。

【０００６】例えば、Matsuedaらによる”Low Temperatu
re Poly-Si TFT-LCD with integrated 6-bit Digitsl D
ata Drivers”（SID 96 DIGEST pp.21-24）等にも従来
のデジタル駆動方式のアクティブマトリクス型液晶表示
装置が記載されている。

【０００７】図１５に示す従来のデジタル駆動方式のア
クティブマトリクス型液晶表示装置においては、データ
線（ａ〜ｄ）２００２に供給されるデジタル信号（デジ
タルビデオデータ）が、シフトレジスタからのタイミン
グ信号によりＬＡＴ１群に順次書き込まれる。

【０００８】ＬＡＴ１群に対するデジタル信号の書き込
みが一通り終了するまでの時間は、１ライン期間と呼ば
れる。すなわち、一番左側のＬＡＴ１に対してデジタル
信号の書き込みが開始される時点から、一番右側のＬＡ
Ｔ１に対してデジタル信号の書き込みが終了する時点ま
での時間間隔が１ライン期間である。

【０００９】ＬＡＴ１群に対するデジタル信号の書き込
みが終了した後、ラッチ１群に書き込まれたデジタル信
号は、シフトレジスタの動作タイミングに合わせて、ラ
ッチパルス線にラッチパルスが流れた時にＬＡＴ２群に
一斉に送出され、書き込まれる。

【００１０】デジタル信号をＬＡＴ２群に送出し終えた
ＬＡＴ１群には、シフトレジスタからの信号により、再
びデジタル信号の書き込みが順次行なわれる。

【００１１】この２順目の１ライン期間中には、２順目
の１ライン期間の開始に合わせてＬＡＴ２群に送出され
たデジタル信号に応じた電圧がソース信号線に供給され
る。ここで例に挙げているドライバは、デジタル信号の
階調電圧への変換を、Ｄ／Ａ変換回路によって１６本の
階調電圧のうちの一つを選択することによって実行して
いる。

【００１２】選択された階調電圧は、１ライン期間の間
対応するソース信号線に供給される。ゲイト信号線側シ
フトレジスタからの走査信号によって対応するＴＦＴの
スイッチングが行われ、液晶分子が駆動される。

【００１３】上述した動作を走査線の数だけ繰り返すこ
とによって１画面（１フレーム）が形成される。一般
に、アクティブマトリクス型液晶表示装置では、１秒間
に６０フレームの画像の書き換えが行われている。

【００１４】

【発明が解決するための課題】図１５にも示されている
ように従来のデジタルドライバにおいては、デジタルデ
ータを供給するデータ線（ａ〜ｄ）２００２は、全ての
ラッチ回路１（２００３）に対してデジタルデータの供
給を行わなければならず、デジタルドライバの中のデー
タ線の配線の引き回しが非常に長くなっている。その結
果、データ線２００２の負荷（寄生容量や抵抗）が大き
く、デジタルデータの遅延や、いわゆるデジタルデータ
の”なまり”が大きくなってしまう。

【００１５】よって、従来のデジタルドライバにおいて
は、上述のデジタルデータの遅延やなまり等によって、
正確なデジタルデータに基づいて画像の表示を行うこと
ができないことがあり、良好な表示を得ることができな
い場合があった。

【００１６】そこで、本発明は上述の問題に鑑みてなさ
れたものであり、デジタルデータの遅延やなまりを防
ぎ、良好な表示を提供できる表示装置のデジタルドライ
バおよびそのデジタルドライバを有する表示装置を提供
するものである。

【００１７】

【課題を解決するための手段】本発明のデジタルドライ
バにおいては、シフトレジスタにデジタルデータを順次
入力することによって、シフトレジスタ内でデジタルデ
ータをシフトさせ、その出力をラッチ回路に送出する。

【００１８】本発明のデジタルドライバにおいては、デ
ジタルデータを直接シフトレジスタに入力するためデー
タ線を引き回す距離を短くすることができ、従来問題で
あったデータ線の引き回しによる負荷の増大を防ぎ、デ
ジタルデータの遅延やなまりを防ぐことができる。

【００１９】本発明の構成を以下に記載する。

【００２０】請求項１に記載の発明は、複数のレジスタ
回路を有するシフトレジスタ回路と、複数のラッチ回路
を有するラッチ回路アレイと、を有するデジタルドライ
バにおいて、前記シフトレジスタ回路にデジタルデータ
が入力され、前記デジタルデータは、前記複数のレジス
タ回路を順にシフトし、前記複数のラッチ回路には、対
応する前記レジスタ回路からの前記デジタルデータの出
力が入力されることを特徴とするデジタルドライバであ
る。

【００２１】また、請求項２に記載の発明は、第１段目
のレジスタ回路、第２段目のレジスタ回路、・・・、第
ｎ−１段目のレジスタ回路および第ｎ段目のレジスタ回
路を有するシフトレジスタ回路と（ｎは自然数）、第１
番目のラッチ回路、第２番目のラッチ回路、・・・、第
ｎ−１番目のラッチ回路および第ｎ番目のラッチ回路を
有するラッチ回路アレイと、を有するデジタルドライバ
において、第１のデジタルデータ、第２のデジタルデー
タ、・・・、第ｎ−１のデジタルデータおよび第ｎのデ
ジタルデータが前記第１段目のレジスタ回路に順に入力
され、前記第１段目のレジスタ回路の出力、前記第２段
目のレジスタ回路の出力、・・・、前記第ｎ−１段目の
レジスタ回路の出力および前記第ｎ段目のレジスタ回路
の出力は、それぞれ、前記第１番目のラッチ回路、前記
第２番目のラッチ回路、・・・、前記第ｎ−１番目のラ
ッチ回路および前記第ｎ番目のラッチ回路に送出され、
前記第１のデジタルデータが前記第ｎ段目のレジスタ回
路に入力された瞬間に、前記シフトレジスタ回路に入力
されるクロック信号の発振が止まり、前記第１段目のレ
ジスタ回路、第２段目のレジスタ回路、・・・、前記第
ｎ−１段目のレジスタ回路および第ｎ段目のレジスタ回
路にそれぞれ保持されている前記第ｎのデジタルデー
タ、前記第ｎ−１のデジタルデータ、・・・、前記第２
のデジタルデータおよび第１のデジタルデータが、それ
ぞれ前記第１番目のラッチ回路、前記第２番目のラッチ
回路、・・・、前記第ｎ−１番目のラッチ回路および前
記第ｎ番目のラッチ回路に取り込まれることを特徴とす
るデジタルドライバである。

【００２２】また、請求項３に記載の発明は、マトリク
ス状に配置されたＴＦＴと、ソースドライバと、ゲート
ドライバと、を有する表示装置であって、前記ソースド
ライバは、複数のレジスタ回路を有するシフトレジスタ
回路と、複数のラッチ回路を有するラッチ回路アレイ
と、を有しており、前記シフトレジスタ回路にデジタル
データが入力され、前記デジタルデータは、前記複数の
レジスタ回路を順にシフトし、前記複数のラッチ回路に
は、対応する前記レジスタ回路からの前記デジタルデー
タの出力が入力されることを特徴とする表示装置であ
る。

【００２３】また、請求項４に記載の発明は、マトリク
ス状に配置されたＴＦＴと、ソースドライバと、ゲート
ドライバと、を有する表示装置であって、前記ソースド
ライバは、第１段目のレジスタ回路、第２段目のレジス
タ回路、・・・、第ｎ−１段目のレジスタ回路および第
ｎ段目のレジスタ回路を有するシフトレジスタ回路と
（ｎは自然数）、第１番目のラッチ回路、第２番目のラ
ッチ回路、・・・、第ｎ−１番目のラッチ回路および第
ｎ番目のラッチ回路を有するラッチ回路アレイと、を有
しており、第１のデジタルデータ、第２のデジタルデー
タ、・・・、第ｎ−１のデジタルデータおよび第ｎのデ
ジタルデータが前記第１段目のレジスタ回路に順に入力
され、前記第１段目のレジスタ回路の出力、前記第２段
目のレジスタ回路の出力、・・・、前記第ｎ−１段目の
レジスタ回路の出力および前記第ｎ段目のレジスタ回路
の出力は、それぞれ、前記第１番目のラッチ回路、前記
第２番目のラッチ回路、・・・、前記第ｎ−１番目のラ
ッチ回路および前記第ｎ番目のラッチ回路に送出され、
前記第１のデジタルデータが前記第ｎのレジスタ回路に
入力された瞬間に、前記シフトレジスタ回路に入力され
るクロック信号の発振が止まり、前記第１段目のレジス
タ回路、第２段目のレジスタ回路、・・・、前記第ｎ−
１段目のレジスタ回路および第ｎ段目のレジスタ回路に
それぞれ保持されている前記第ｎのデジタルデータ、前
記第ｎ−１のデジタルデータ、・・・、前記第２のデジ
タルデータおよび第１のデジタルデータが、それぞれ前
記第１番目のラッチ回路、前記第２番目のラッチ回路、
・・・、前記第ｎ−１番目のラッチ回路および前記第ｎ
番目のラッチ回路に取り込まれることを特徴とする表示
装置である。

【００２４】ここで、以下に本発明の実施の形態につい
て説明する。

【００２５】

【発明の実施の形態】本発明の実施形態について説明す
る。図１を参照する。図１には、本発明の一実施形態で
あるｍビットデジタルドライバのシフトレジスタ回路お
よびラッチ回路アレイの回路ブロック図が示されてい
る。なお、図１に示すシフトレジスタ回路およびラッチ
回路アレイは、ｍビットのデジタルデータの１ビット目
を処理する。よって、本実施形態のｍビットデジタルド
ライバは、図１に示す回路をｍ個有している。

【００２６】１００はシフトレジスタ回路である。シフ
トレジスタ回路１００は、第１段目〜第ｎ段目のｎ個の
レジスタ回路１０１（ＤＦＦ１〜ＤＦＦｎ）を有してい
る（ｎは自然数）。シフトレジスタ回路のｎ個のレジス
タ回路（ＤＦＦ１〜ＤＦＦｎ）には、クロック信号線１
０２、クロックバック信号線１０３およびデジタルデー
タ線１０４が接続されており、それぞれの信号線によっ
てクロック信号（ＣＬＫ）、クロック信号の反転信号で
あるクロックバック信号（ＣＬＫＢ）、およびデジタル
データ（ＤＩＧＩＴＡＬＤＡＴＡ）が入力される。ま
た、シフトレジスタ回路１００に入力されるデジタルデ
ータ（ＤＩＧＩＴＡＬＤＡＴＡ）は、第１段目のレジ
スタ回路（ＤＦＦ１）に入力される。

【００２７】１１０はラッチ回路アレイである。ラッチ
回路アレイ１１０は第１番目〜第ｎ番目のｎ個のラッチ
回路１１１（ＬＡＴＣＨ１〜ＬＡＴＣＨｎ）を有してい
る。ラッチ回路アレイ１１０のラッチ回路１１１（ＬＡ
ＴＣＨ１〜ＬＡＴＣＨｎ）には、ラッチ信号線１１２お
よびラッチバック信号線１１３が接続されており、それ
ぞれの信号線によってラッチ信号（ＬＡＴ）およびラッ
チ信号の反転信号であるラッチバック信号（ＬＡＴＢ）
が入力される。

【００２８】ここで、図２を参照して本発明のデジタル
ドライバの動作について説明する。図２には、本実施形
態のソースドライバのシフトレジスタ回路およびラッチ
回路アレイのタイミングチャートが示されている。

【００２９】ソースドライバの第１段目のレジスタ回路
ＤＦＦ１に、クロック信号（ＣＬＫ）、クロックバック
信号（ＣＬＫＢ）およびソースドライバに入力されるデ
ジタルデータが入力される。レジスタ回路ＤＦＦ１に
は、第１のデジタルデータ（１＿１）、第２のデジタル
データ（２＿１）、第３のデジタルデータ（３＿１）、
・・・、第ｎ−１のデジタルデータ（ｎ＿１）および第
ｎのデジタルデータ（ｎ＿１）が順に入力される（図２
のＤＦＦ１入力）。

【００３０】ＤＦＦ１は、このクロック信号（ＣＬＫ）
およびクロックバック信号（ＣＬＫＢ）に基づき、入力
されたデジタルデータを順にシフトさせ出力し（図２の
ＤＦＦ１出力およびＳ１）、後段のレジスタ回路ＤＦＦ
２へデジタルデータを順に送出する。なお、ｔ１は１ビ
ットのデジタルデータのパルス幅である。

【００３１】第２段目のレジスタ回路ＤＦＦ２には、Ｄ
ＦＦ１から出力されたデジタルデータが入力し、クロッ
ク信号（ＣＬＫ）およびクロックバック信号（ＣＬＫ
Ｂ）に基づき、入力されたデジタルデータを順にシフト
させ出力し（図２のＤＦＦ２出力およびＳ２）、後段の
レジスタ回路ＤＦＦ３へデジタルデータを順に送出す
る。

【００３２】この様に、第１段目のレジスタ回路ＤＦＦ
１に入力されたデジタルデータは、クロック信号（ＣＬ
Ｋ）およびクロックバック信号（ＣＬＫＢ）に基づきレ
ジスタ回路を次々とシフトしていき、最終的には最終段
目（第ｎ段目）のレジスタ回路ＤＦＦｎの出力（図２の
ＤＦＦｎ出力およびＳｎ）となる。

【００３３】第１段目のレジスタ回路ＤＦＦ１に入力さ
れたデジタルデータ（１＿１）が最終段目のレジスタ回
路ＤＦＦｎの出力となるまでの期間をライン期間
（Ｔ_L）と呼ぶ。このライン期間（Ｔ_L）中、全てのレジ
スタ回路（ＤＦＦ１〜ＤＦＦｎ）にはクロック信号（Ｃ
ＬＫ）およびクロックバック信号（ＣＬＫＢ）が供給さ
れ続ける。なお、ライン期間中（Ｔ_L）は、ラッチ回路
に新たなデジタルデータの入力がされないようにラッチ
信号（ＬＡＴ）およびラッチバック信号（ＬＡＴＢ）が
制御される。

【００３４】また、ライン期間（Ｔ_L）と次のライン期
間（Ｔ_L）との間には、水平帰線期間（Ｔ_HB）が存在す
る。この水平帰線期間（Ｔ_HB）中には、クロック信号
（ＣＬＫ）およびクロックバック信号（ＣＬＫＢ）の発
振を止め一定にする（図２参照）。こうすることによっ
て水平帰線期間（Ｔ_HB）中には、レジスタ回路（ＤＦＦ
１〜ＤＦＦｎ）はデジタルデータの出力（Ｓ１〜Ｓｎ）
を保持（ホールド）し、対応する第１番目〜第ｎ番目の
ラッチ回路（ＬＡＴＣＨ１〜ＬＡＴＣＨｎ）にデジタル
データを確実に出力する。

【００３５】なお、図２にも示されている様に、このラ
ッチ期間（Ｔ_LA）の間、第１段目のレジスタ回路ＤＦＦ
１の出力（ｎ−１＿１）が第１番目のラッチ回路ＬＡＴ
ＣＨ１に入力され、第２段目のレジスタ回路ＤＦＦ１の
出力（ｎ−１＿１）が第２番目のラッチ回路ＬＡＴＣＨ
１に入力され、第ｎ段目のレジスタ回路ＤＦＦ１の出力
（１＿１）が第ｎ番目のラッチ回路ＬＡＴＣＨ１に入力
される。また、ライン期間（Ｔ_HB）と水平帰線期間（Ｔ
_HB）の和を水平周期（Ｔ_H）と呼ぶ。

【００３６】水平帰線期間（Ｔ_HB）中には、ラッチ信号
（ＬＡＴ）およびラッチバック信号（ＬＡＴＢ）がラッ
チ期間（Ｔ_LA）に入力され、各ラッチ回路（ＬＡＴＣＨ
１〜ＬＡＴＣＨｎ）はレジスタ回路に保持されているデ
ジタルデータを取り込む。

【００３７】こうして第１番目〜第ｎ番目の全てのラッ
チ回路（ＬＡＴＣＨ１〜ＬＡＴＣＨｎ）にデジタルデー
タ（ｎ＿１〜１＿１）がそれぞれ取り込まれる。よっ
て、デジタルデータ（ｎ＿１〜１＿１）は、その入力順
に第ｎ番目〜第１番目のラッチ回路（ＬＡＴＣＨｎ〜Ｌ
ＡＴＣＨ１）に取り込まれることが理解される。

【００３８】水平帰線期間（Ｔ_HB）の終了後、ライン期
間（Ｔ_L）が再び始まり、クロック信号（ＣＬＫ）およ
びクロックバック信号（ＣＬＫＢ）の発振が再開され
る。そして、第１段目のレジスタ回路ＤＦＦ１に入力さ
れたデジタルデータがクロック信号（ＣＬＫ）およびク
ロックバック信号（ＣＬＫＢ）に基づき、レジスタ回路
を次々とシフトしていく。

【００３９】上述の動作を繰り返すことによって、シフ
トレジスタ回路１００に入力されるデジタルデータをラ
ッチ回路アレイ１１０にパラレルに出力することができ
る。なお、本明細書においては、本発明のような駆動方
法をデジタルデータがレジスタをシフトしていくことか
らデータシフト方式と呼ぶ。

【００４０】なお、ラッチ回路アレイ１１０に出力され
たデジタルデータは、Ｄ／Ａ変換回路等によってアナロ
グデータに変換され、表示装置の表示部に出力される。

【００４１】本発明のデータシフト方式の場合、直接シ
フトレジスタ回路にデータが入力され、そのデータ自体
が次々とシフトしていくため、シフトレジスタ回路にク
ロック信号（ＣＬＫ）およびクロックバック信号（ＣＬ
ＫＢ）が供給されている間は、それぞれのレジスタ回路
（ＤＦＦ１〜ＤＦＦｎ）の出力デジタルデータは順次書
き換わっていくことになる。それぞれのレジスタ回路の
出力として本来保持されるべきデジタルデータを得るた
めには、それぞれのレジスタ回路の出力デジタルデータ
が順次書き換わらないようにする必要がある。つまり、
それぞれのレジスタ回路の出力としてデジタルデータが
確定した時にそのデジタルデータが保持されるように、
クロック信号（ＣＬＫ）およびクロックバック信号（Ｃ
ＬＫＢ）の発振を止め一定にする必要があるのである。
また、それぞれのレジスタ回路の出力デジタルデータが
確定する時はライン期間終了直後であり、次のライン期
間の開始時には新たなデジタルデータが初段のレジスタ
回路（ＤＦＦ１）に入力される。したがって、クロック
信号（ＣＬＫ）およびクロックバック信号（ＣＬＫＢ）
の発振を止めればよい期間は、ライン期間（Ｔ_L）とラ
イン期間（Ｔ_L）の間の水平帰線期間（Ｔ_HB）となるの
である。

【００４２】このように本発明のデジタルドライバにお
いては、デジタルデータを直接シフトレジスタに入力す
るためデータ線を引き回す距離を短くすることができ、
従来問題であったデータ線の引き回しによる負荷の増大
を防ぎ、デジタルデータの遅延やなまりを防ぐことがで
きる。

【００４３】

【実施例】ここで、本発明のデジタルドライバの実施例
について以下に説明する、

【００４４】（実施例１）本実施例においては、６ビッ
トデジタルドライバを有する液晶表示装置について説明
する。図３を参照する。図３には、本実施例の液晶表示
装置の回路ブロック図が示されている。ソースドライバ
２０１は、シフトレジスタ回路２０１−１、ラッチ回路
アレイ２０１−２、セレクタ回路（１）２０１−３、Ｄ
／Ａ変換回路２０１−４、セレクタ回路（２）２０１−
５を有している。その他、バッファ回路やレベルシフタ
回路（いずれも図示せず）を有している。また、説明の
便宜上、Ｄ／Ａ変換回路２０１−４にはレベルシフタ回
路が含まれている。

【００４５】なお、ソースドライバ２０１は偶数番目の
画素（偶数番目のソース信号線）にアナログデータ（階
調電圧）を供給し、ソースドライバ２０２は奇数番目の
画素（奇数番目のソース信号線）にアナログデータ（階
調電圧）を供給する。

【００４６】また、２０３はゲートドライバであり、シ
フトレジスタ回路、バッファ回路、レベルシフタ回路等
（いずれも図示せず）を有している。

【００４７】画素部２０４は、６４０×ＲＧＢ×４８０
の画素を有している。各画素には画素ＴＦＴが配置され
ており、各画素ＴＦＴのソース領域にはソース信号線
が、ゲート電極にはゲート信号線が電気的に接続されて
いる。また、各画素ＴＦＴのドレイン領域には画素電極
が電気的に接続されている。各画素ＴＦＴは、各画素Ｔ
ＦＴに電気的に接続された画素電極へのアナログデータ
（階調電圧）の供給を制御している。各画素電極にアナ
ログデータ（階調電圧）が供給され、各画素電極と対向
電極との間に挟まれた液晶に電圧が印加され液晶が駆動
される。

【００４８】２０５はデジタルビデオデータ分割回路
（ＳＰＣ；Serial-to-Parallel Conversion Circuitと
呼ぶこともある）である。２０５−Ｒ、２０５−Ｇ、２
０５−Ｂには、それぞれ、赤、緑、青の映像に対応する
デジタルビデオデータが入力される。デジタルビデオデ
ータ分割回路２０５は、外部から入力されるデジタルビ
デオデータの周波数を１／ｘに落とすための回路である
（ｘは２以上の自然数）。外部から入力されるデジタル
ビデオデータを分割することにより、駆動回路の動作に
必要な信号の周波数も1／ｘに落とすことができる。本
実施例の液晶表示装置においては、デジタルビデオデー
タ分割回路２０５は、外部から入力される２５ＭＨｚの
６ビットデジタルビデオデータを３．１２５ＭＨｚの８
個のパラレルな６ビットデジタルビデオデータに変換し
ソースドライバに出力する。

【００４９】ここで、図４を参照する。図４には、本実
施例の液晶表示装置のソースドライバの２０１のシフト
レジスタ回路２０１−１およびラッチ回路アレイ２０１
−２の一部の回路ブロック図が示されている。具体的に
は、画素部の２４番目、４８番目、７２番目、１８７２
番目、１８９６番目および１９２０番目の画素（Ｒの画
素）に対応する６ビットデジタルデータの１ビット目を
処理するシフトレジスタ回路３００およびラッチ回路ア
レイ３０１が示されている。

【００５０】シフトレジスタ回路３００は、８１個のレ
ジスタ回路３０１（ＤＦＦ０〜ＤＦＦ８０）を有してい
る。本実施例では、レジスタ回路はＤＦＦ回路（Ｄフリ
ップフロップ回路）であり、その回路構成は図５に示さ
れる。図５において、３０１−１はクロックドインバー
タであり、３０１−２はインバータである。

【００５１】シフトレジスタ回路３００の８１個のレジ
スタ回路（ＤＦＦ０〜ＤＦＦ８０）には、クロック信号
線３０２、クロックバック信号線３０３およびデジタル
データ線３０４が接続されており、それぞれの信号線に
よってクロック信号（ＣＬＫ）、クロック信号の反転信
号であるクロックバック信号（ＣＬＫＢ）、およびデジ
タルデータ（ＤＩＧＩＴＡＬＤＡＴＡ）が入力され
る。また、シフトレジスタ回路３００に入力されるデジ
タルデータ（ＤＩＧＩＴＡＬＤＡＴＡ）は、第１段目
のレジスタ回路（ＤＦＦ０）に入力される。なお、第０
段目のレジスタ回路（ＤＦＦ０）はダミーレジスタ回路
であり、その出力は直接ラッチ回路へは入力されない。
また、本実施例では、ダミーレジスタ回路（ＤＦＦ０）
を用いたが、用いないように設計しても良い。

【００５２】なお、説明の便宜上、レジスタ回路（ＤＦ
Ｆ１〜ＤＦＦ８０）の出力線（Ｓ２４〜Ｓ１９２０）に
は、その画素に対応した番号が付されている。

【００５３】３２０はラッチ回路アレイである。ラッチ
回路アレイ３２０は、８０個のラッチ回路３２１（ＬＡ
ＴＣＨ１〜ＬＡＴＣＨ８０）を有している。ラッチ回路
３２１の回路構成は図６に示されている。図６におい
て、３２１−１はクロックドインバータであり、３２１
−２はインバータである。ラッチ回路３１０の全てのラ
ッチ回路（ＬＡＴＣＨ１〜ＬＡＴＣＨ８０）には、ラッ
チ信号線３２２およびラッチバック信号線３２３が接続
されており、それぞれの信号線によってラッチ信号（Ｌ
ＡＴ）およびラッチ信号の反転信号であるラッチバック
信号（ＬＡＴＢ）が入力される。

【００５４】ここで、図７を参照する。図７には、本実
施例のソースドライバのシフトレジスタ回路およびラッ
チ回路の動作を表すタイミングチャートが示されてい
る。

【００５５】まず、ソースドライバの第０段目のレジス
タ回路ＤＦＦ０に、クロック信号（ＣＬＫ）、クロック
バック信号（ＣＬＫＢ）およびデジタルデータが入力さ
れる。レジスタ回路ＤＦＦ０には第１のデジタルデータ
（１＿１）、第２のデジタルデータ、第３のデジタルデ
ータ（３＿１）、・・・、第７９のデジタルデータ（７
９＿１）および第８０のデジタルデータ（８０＿１）が
順に入力される（図７のＤＦＦ０入力）。

【００５６】ＤＦＦ０は、このクロック信号（ＣＬＫ）
およびクロックバック信号（ＣＬＫＢ）に基づき、入力
されたデジタルデータを順にシフトさせ出力し（図７の
ＤＦＦ０出力）、後段のレジスタ回路ＤＦＦ１へデジタ
ルデータを順に送出する。なお、本実施例においては、
ｔ１＝３２０ｎｓである。また、上述したように、第０
段目のＤＦＦ０はダミーレジスタ回路であるので、その
出力は直接ラッチ回路に入力されることはない。

【００５７】第１段目のレジスタ回路ＤＦＦ１には、Ｄ
ＦＦ０から出力されたデジタルデータが順に入力され
る。レジスタ回路ＤＦＦ１は、クロック信号（ＣＬＫ）
およびクロックバック信号（ＣＬＫＢ）に基づき、入力
されたデジタルデータを順にシフトさせ出力し（図７の
ＤＦＦ１出力およびＳ２４）、後段のレジスタ回路ＤＦ
Ｆ２へデータを順に送出する。

【００５８】第２段目のレジスタ回路ＤＦＦ２には、Ｄ
ＦＦ１から出力されたデジタルデータが順に入力され
る。レジスタ回路ＤＦＦ２は、クロック信号（ＣＬＫ）
およびクロックバック信号（ＣＬＫＢ）に基づき、入力
されたデジタルデータを順にシフトさせ出力し（図７の
ＤＦＦ２出力およびＳ４８）、後段のレジスタ回路ＤＦ
Ｆ３へデジタルデータを順に送出する。

【００５９】この様に、第０段目のレジスタ回路ＤＦＦ
０に入力されたデジタルデータは、クロック信号（ＣＬ
Ｋ）およびクロックバック信号（ＣＬＫＢ）に基づきレ
ジスタ回路を次々とシフトしていき、最終的には最終段
目（第８０段目）のレジスタ回路ＤＦＦ８０の出力（図
７のＤＦＦ８０出力およびＳ１９２０）となる。

【００６０】第０段目のレジスタ回路ＤＦＦ０に入力さ
れたデジタルデータ（１＿１）が最終段のレジスタ回路
ＤＦＦ８０の出力となるまでの期間がライン期間
（Ｔ_L）であるが、このライン期間中、全てのレジスタ
回路（ＤＦＦ０〜ＤＦＦ８０）にはクロック信号（ＣＬ
Ｋ）およびクロックバック信号（ＣＬＫＢ）が供給され
続ける。なお、ライン期間中（Ｔ_L）は、ラッチ回路に
デジタルデータの入力がされないようにラッチ信号（Ｌ
ＡＴ）およびラッチバック信号（ＬＡＴＢ）が制御され
るのは上述の通りである。

【００６１】また、ライン期間（Ｔ_L）と次のライン期
間（Ｔ_L）との間の水平帰線期間（Ｔ _HB）中には、クロ
ック信号（ＣＬＫ）およびクロックバック信号（ＣＬＫ
Ｂ）の発振を止め一定にする（図７参照）。こうするこ
とによって水平帰線期間（Ｔ_HB）中には、レジスタ回路
（ＤＦＦ１〜ＤＦＦ８０）はデジタルデータの出力（Ｓ
１〜Ｓｎ）を保持（ホールド）し、インバータ３１０を
介して対応するラッチ回路（ＬＡＴＣＨ１〜ＬＡＴＣＨ
８０）にデジタルデータを確実に出力する。

【００６２】なお、本実施例のシフトレジスタ回路３０
０は、ダミーのレジスタ回路ＤＦＦ０を有しているの
で、第１段目のレジスタ回路ＤＦＦ１の出力が第１番目
のラッチ回路ＬＡＴＣＨ１に入力され、第２段目のレジ
スタ回路ＤＦＦ２の出力が第２番目のラッチ回路ＬＡＴ
ＣＨ１に入力され、第８０段目のレジスタ回路ＤＦＦ８
０の出力が第８０番目のラッチ回路ＬＡＴＣＨ８０に入
力されることになる。

【００６３】水平帰線期間（Ｔ_HB）中には、ラッチ信号
（ＬＡＴ）およびラッチバック信号（ＬＡＴＢ）がラッ
チ期間（Ｔ_LA）に入力され、各ラッチ回路（ＬＡＴＣＨ
１〜ＬＡＴＣＨ８０）はレジスタ回路に保持されている
デジタルデータをインバータを介して取り込む。

【００６４】こうして全てのラッチ回路（ＬＡＴＣＨ１
〜ＬＡＴＣＨ８０）にデジタルデータ（８０＿１〜１＿
１）が取り込まれる。ここで、デジタルデータ（８０＿
１〜１＿１）は、その入力順にラッチ回路（ＬＡＴＣＨ
８０〜ＬＡＴＣＨ１）に取り込まれることが理解され
る。よって、ラッチ回路（ＬＡＴＣＨ１〜ＬＡＴＣＨ８
０）は、それぞれデジタルデータ（８０＿１〜１＿１）
を出力する（図７のＬＡＴＣＨ１〜ＬＡＴＣＨ８０出
力）。

【００６５】水平帰線期間（Ｔ_HB）の終了後、ライン期
間（Ｔ_L）が再び始まり、クロック信号（ＣＬＫ）およ
びクロックバック信号（ＣＬＫＢ）の発振が再開され
る。そして、クロック信号（ＣＬＫ）およびクロックバ
ック信号（ＣＬＫＢ）に基づき、デジタルデータ（１＿
２〜８０＿２）が、第０段目のレジスタ回路ＤＦＦ０に
シリアルに入力される。

【００６６】なお、本実施例においては、Ｔ_HB＝６．２
４μｓ、Ｔ_H＝３１．８４μｓである。

【００６７】上述の動作を繰り返すことによって、シリ
アルに入力されるデジタルデータをラッチ回路３２０に
パラレルに出力することができる。

【００６８】本実施例においては、ラッチ回路アレイ２
０１−２は、各ビットに対応するラッチ回路アレイ３２
０が１２ステージ集合したものである。

【００６９】水平帰線期間中、ラッチ回路にラッチ信号
（ＬＡＴ）およびラッチバック信号（ＬＡＴＢ）が入力
される。この瞬間それぞれのラッチ回路に入力されてい
るデータが、ラッチ回路の全てのステージに書き込まれ
る。次のラッチ信号（ＬＡＴ）、ラッチバック信号（Ｌ
ＡＴＢ）が入力されるまでの1水平期間の間デジタルデ
ータは保持される。この保持されている1水平期間の間
に、ラッチ回路の全てのラッチ回路に書き込まれたデー
タはセレクタ回路1によって順次選択され、Ｄ／Ａ変換
回路に供給される。

【００７０】セレクタ回路（１）２０１−３は、ソース
信号線４本毎に1つ設けられており、入力される位相信
号（PHASE1、PHASE1B、PHASE2、PHASE2B）によって、１
水平期間の１／４の期間ずつ（T1、T2、T3、T4）、4本
のソース信号線に対応するラッチ回路から供給される6
ビットデジタルデータが選択され出力される。セレクタ
回路（１）２０１−３で選択された6ビットデジタルデ
ータが、Ｄ／Ａ変換回路２０１−４に供給される。

【００７１】Ｄ／Ａ変換回路２０１−４から出力される
アナログデータは、階調を表す電圧をもったもの（階調
電圧）であり、セレクタ回路（２）２０１−５により、
上記選択回路1と同様に1水平周期の１／４の期間ずつ選
択され、ソース信号線に供給される。

【００７２】ソース信号線に供給されるアナログデータ
は、選択されたゲート信号線に接続された画素に供給さ
れる。

【００７３】（実施例２）本実施例においては、本発明
のデジタルドライバを有する液晶表示装置の作製方法例
を図８〜図１２を用いて説明する。本実施例の液晶表示
装置においては、画素部、ソースドライバ、ゲートドラ
イバ等を一つの基板上に一体形成される。なお、説明の
便宜上、画素ＴＦＴとＤ／Ａ変換回路のアナログスイッ
チを構成するＮｃｈＴＦＴとインバータ回路を構成する
ＰｃｈＴＦＴおよびＮｃｈＴＦＴとが同一基板上に形成
されることを示すものとする。

【００７４】図８（Ａ）において、基板６００１には低
アルカリガラス基板や石英基板を用いることができる。
本実施例では低アルカリガラス基板を用いた。この場
合、ガラス歪み点よりも１０〜２０℃程度低い温度であ
らかじめ熱処理しておいても良い。この基板６００１の
ＴＦＴ形成表面には、基板６００１からの不純物拡散を
防ぐために、酸化シリコン膜、窒化シリコン膜または酸
化窒化シリコン膜などの下地膜６００２を形成する。例
えば、プラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃、Ｎ₂Ｏから
作製される酸化窒化シリコン膜を１００ｎｍ、同様にＳ
ｉＨ₄、Ｎ₂Ｏから作製される酸化窒化シリコン膜を２０
０ｎｍの厚さに積層形成する。

【００７５】次に、２０〜１５０ｎｍ（好ましくは３０
〜８０ｎｍ）の厚さで非晶質構造を有する半導体膜６０
０３ａを、プラズマＣＶＤ法やスパッタ法などの公知の
方法で形成する。本実施例では、プラズマＣＶＤ法で非
晶質シリコン膜を５４ｎｍの厚さに形成する。非晶質構
造を有する半導体膜としては、非晶質半導体膜や微結晶
半導体膜があり、非晶質シリコンゲルマニウム膜などの
非晶質構造を有する化合物半導体膜を適用しても良い。
また、下地膜６００２と非晶質シリコン膜６００３ａと
は同じ成膜法で形成することが可能であるので、両者を
連続形成しても良い。その場合、下地膜を形成した後、
一旦大気雰囲気に晒すことがなくその表面の汚染を防ぐ
ことが可能となり、作製するＴＦＴの特性バラツキやし
きい値電圧の変動を低減させることができる（図８
（Ａ））。

【００７６】そして、公知の結晶化技術を使用して非晶
質シリコン膜６００３ａから結晶質シリコン膜６００３
ｂを形成する。例えば、レーザー結晶化法や熱結晶化法
（固相成長法）を適用すれば良いが、ここでは、特開平
７−１３０６５２号公報で開示された技術に従って、触
媒元素を用いる結晶化法で結晶質シリコン膜６００３ｂ
を形成した。結晶化の工程に先立って、非晶質シリコン
膜の含有水素量にもよるが、４００〜５００℃で１時間
程度の熱処理を行い、含有水素量を５atom％以下にして
から結晶化させることが望ましい。非晶質シリコン膜を
結晶化させると原子の再配列が起こり緻密化するので、
作製される結晶質シリコン膜の厚さは当初の非晶質シリ
コン膜の厚さ（本実施例では５４ｎｍ）よりも１〜１５
％程度減少する（図８（Ｂ））。

【００７７】そして、結晶質シリコン膜６００３ｂを島
状にパターンニングして、島状半導体層６００４〜６０
０７を形成する。その後、プラズマＣＶＤ法またはスパ
ッタ法により５０〜１５０ｎｍの厚さの酸化シリコン膜
によるマスク層６００８を形成する（図８（Ｃ））。本
実施例では、マスク層６００８の厚さは１３０ｎｍとす
る。

【００７８】そしてレジストマスク６００９を設け、ｎ
チャネル型ＴＦＴを形成することとなる島状半導体層６
００４〜６００７の全面に１×１０¹⁶〜５×１０¹⁷atom
s／cm³程度の濃度でｐ型を付与する不純物元素としてボ
ロン（Ｂ）を添加する。このボロン（Ｂ）の添加は、し
きい値電圧を制御する目的でなされる。ボロン（Ｂ）の
添加はイオンドープ法で実施しても良いし、非晶質シリ
コン膜を成膜するときに同時に添加しておくこともでき
る。ここでのボロン（Ｂ）添加は必ずしも必要ではない
（図８（Ｄ））。

【００７９】ドライバ等の駆動回路のｎチャネル型ＴＦ
ＴのＬＤＤ領域を形成するために、ｎ型を付与する不純
物元素を島状半導体層６０１０〜６０１２に選択的に添
加する。そのため、あらかじめレジストマスク６０１３
〜６０１６を形成する。ｎ型を付与する不純物元素とし
ては、リン（Ｐ）や砒素（Ａｓ）を用いれば良く、ここ
ではリン（Ｐ）を添加すべく、フォスフィン（ＰＨ₃）
を用いたイオンドープ法を適用した。形成された不純物
領域６０１７、６０１８のリン（Ｐ）濃度は２×１０¹⁶
〜５×１０¹⁹atoms／cm³の範囲とすれば良い。本明細書
中では、ここで形成された不純物領域６０１７〜６０１
９に含まれるｎ型を付与する不純物元素の濃度を
（ｎ^-）と表す。また、不純物領域６０１９は、画素部
の保持容量を形成するための半導体層であり、この領域
にも同じ濃度でリン（Ｐ）を添加する（図９（Ａ））。
その後、レジストマスク６０１３〜６０１６を除去す
る。

【００８０】次に、マスク層６００８をフッ酸などによ
り除去した後、図８（Ｄ）と図９（Ａ）で添加した不純
物元素を活性化させる工程を行う。活性化は、窒素雰囲
気中で５００〜６００℃で１〜４時間の熱処理や、レー
ザー活性化の方法により行うことができる。また、両者
を併用して行っても良い。本実施例では、レーザー活性
化の方法を用いる。レーザー光にはＫｒＦエキシマレー
ザー光（波長２４８ｎｍ）を用いる。本実施例では、レ
ーザー光の形状を線状ビームに加工して用い、発振周波
数５〜５０Ｈｚ、エネルギー密度１００〜５００ｍＪ／
ｃｍ²として線状ビームのオーバーラップ割合を８０〜
９８％で走査することによって島状半導体層が形成され
た基板全面を処理する。尚、レーザー光の照射条件には
何ら限定される事項はなく適宣決定することができる。

【００８１】そして、ゲート絶縁膜６０２０をプラズマ
ＣＶＤ法またはスパッタ法を用いて１０〜１５０ｎｍの
厚さでシリコンを含む絶縁膜で形成する。例えば、１２
０ｎｍの厚さで酸化窒化シリコン膜を形成する。ゲート
絶縁膜には、他のシリコンを含む絶縁膜を単層または積
層構造として用いても良い（図９（Ｂ））。

【００８２】次に、ゲート電極を形成するために第１の
導電層を成膜する。この第１の導電層は単層で形成して
も良いが、必要に応じて二層あるいは三層といった積層
構造としても良い。本実施例では、導電性の窒化物金属
膜から成る導電層（Ａ）６０２１と金属膜から成る導電
層（Ｂ）６０２２とを積層させる。導電層（Ｂ）６０２
２はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン
（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、また
は前記元素を主成分とする合金か、前記元素を組み合わ
せた合金膜（代表的にはＭｏ−Ｗ合金膜またはＭｏ−Ｔ
ａ合金膜）で形成すれば良く、導電層（Ａ）６０２１は
窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、
窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）で
形成する。また、導電層（Ａ）６０２１は代替材料とし
て、タングステンシリサイド、チタンシリサイド、モリ
ブデンシリサイドを適用しても良い。導電層（Ｂ）６０
２２は低抵抗化を図るために含有する不純物濃度を低減
させると良く、特に酸素濃度に関しては３０ｐｐｍ以下
とすると良かった。例えば、タングステン（Ｗ）は酸素
濃度を３０ｐｐｍ以下とすることで２０μΩｃｍ以下の
比抵抗値を実現することができる。

【００８３】導電層（Ａ）６０２１は１０〜５０ｎｍ
（好ましくは２０〜３０ｎｍ）とし、導電層（Ｂ）６０
２２は２００〜４００ｎｍ（好ましくは２５０〜３５０
ｎｍ）とすれば良い。本実施例では、導電層（Ａ）６０
２１に５０ｎｍの厚さの窒化タンタル膜を、導電層
（Ｂ）６０２２には３５０ｎｍのＴａ膜を用い、いずれ
もスパッタ法で形成する。このスパッタ法による成膜で
は、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加え
ておくと、形成する膜の内部応力を緩和して膜の剥離を
防止することができる。尚、図示しないが、導電層
（Ａ）６０２１の下に２〜２０ｎｍ程度の厚さでリン
（Ｐ）をドープしたシリコン膜を形成しておくことは有
効である。これにより、その上に形成される導電膜の密
着性向上と酸化防止を図ると同時に、導電層（Ａ）また
は導電層（Ｂ）が微量に含有するアルカリ金属元素がゲ
ート絶縁膜６０２０に拡散するのを防ぐことができる
（図９（Ｃ））。

【００８４】次に、レジストマスク６０２３〜６０２７
を形成し、導電層（Ａ）６０２１と導電層（Ｂ）６０２
２とを一括でエッチングしてゲート電極６０２８〜６０
３１と容量配線６０３２を形成する。ゲート電極６０２
８〜６０３１と容量配線６０３２は、導電層（Ａ）から
成る６０２８ａ〜６０３２ａと、導電層（Ｂ）から成る
６０２８ｂ〜６０３２ｂとが一体として形成されてい
る。この時、後にドライバ等の駆動回路を構成するＴＦ
Ｔのゲート電極６０２８〜６０３０は不純物領域６０１
７、６０１８の一部と、ゲート絶縁膜６０２０を介して
重なるように形成する（図９（Ｄ））。

【００８５】次いで、ドライバのＰチャネル型ＴＦＴの
ソース領域およびドレイン領域を形成するために、Ｐ型
を付与する不純物元素を添加する工程を行う。ここで
は、ゲート電極６０２８をマスクとして、自己整合的に
不純物領域を形成する。このとき、Ｎチャネル型ＴＦＴ
が形成される領域はレジストマスク６０３３で被覆して
おく。そして、ジボラン（Ｂ₂Ｈ₆）を用いたイオンドー
プ法で不純物領域６０３４を形成した。この領域のボロ
ン（Ｂ）濃度は３×１０²⁰〜３×１０²¹atoms／cm³とな
るようにする。本明細書中では、ここで形成された不純
物領域６０３４に含まれるＰ型を付与する不純物元素の
濃度を（ｐ⁺⁺）と表す（図１０（Ａ））。

【００８６】次に、Ｎチャネル型ＴＦＴにおいて、ソー
ス領域またはドレイン領域として機能する不純物領域の
形成を行った。レジストのマスク６０３５〜６０３７を
形成し、Ｎ型を付与する不純物元素が添加して不純物領
域６０３８〜６０４２を形成した。これは、フォスフィ
ン（ＰＨ₃）を用いたイオンドープ法で行い、この領域
のリン（Ｐ）濃度を１×１０²⁰〜１×１０²¹atoms／cm³
とした。本明細書中では、ここで形成された不純物領域
６０３８〜６０４２に含まれるＮ型を付与する不純物元
素の濃度を（ｎ⁺）と表す（図１０（Ｂ））。

【００８７】不純物領域６０３８〜６０４２には、既に
前工程で添加されたリン（Ｐ）またはボロン（Ｂ）が含
まれているが、それに比して十分に高い濃度でリン
（Ｐ）が添加されるので、前工程で添加されたリン
（Ｐ）またはボロン（Ｂ）の影響は考えなくても良い。
また、不純物領域６０３８に添加されたリン（Ｐ）濃度
は図１０（Ａ）で添加されたボロン（Ｂ）濃度の１／２
〜１／３なのでｐ型の導電性が確保され、ＴＦＴの特性
に何ら影響を与えることはなかった。

【００８８】そして、画素部のｎチャネル型ＴＦＴのＬ
ＤＤ領域を形成するためのｎ型を付与する不純物添加の
工程を行った。ここではゲート電極６０３１をマスクと
して自己整合的にｎ型を付与する不純物元素をイオンド
ープ法で添加する。添加するリン（Ｐ）の濃度は１×１
０¹⁶〜５×１０¹⁸atoms／cm³であり、図９（Ａ）および
図１０（Ａ）と図１０（Ｂ）で添加する不純物元素の濃
度よりも低濃度で添加することで、実質的には不純物領
域６０４３、６０４４のみが形成される。本明細書中で
は、この不純物領域６０４３、６０４４に含まれるｎ型
を付与する不純物元素の濃度を（ｎ^--）と表す（図１０
（Ｃ））。

【００８９】ここで、ゲート電極のＴａのピーリングを
防止するために層間膜としてＳｉＯＮ膜等を２００ｎｍ
の厚さで形成しても良い。

【００９０】その後、それぞれの濃度で添加されたｎ型
またはｐ型を付与する不純物元素を活性化するために熱
処理工程を行う。この工程はファーネスアニール法、レ
ーザーアニール法、またはラピッドサーマルアニール法
（ＲＴＡ法）で行うことができる。ここではファーネス
アニール法で活性化工程を行った。熱処理は酸素濃度が
１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲
気中で４００〜８００℃、代表的には５００〜６００℃
で行うものであり、本実施例では５００℃で４時間の熱
処理を行った。また、基板６００１に石英基板のような
耐熱性を有するものを使用した場合には、８００℃で１
時間の熱処理としても良く、不純物元素の活性化と、該
不純物元素が添加された不純物領域とチャネル形成領域
との接合を良好に形成することができる。なお、上述の
ゲート電極のＴａのピーリングを防止するための層間膜
を形成した場合には、この効果は得られない場合があ
る。

【００９１】この熱処理において、ゲート電極６０２８
〜６０３１と容量配線６０３２形成する金属膜６０２８
ｂ〜６０３２ｂは、表面から５〜８０ｎｍの厚さでその
表面に導電層（Ｃ）６０２８ｃ〜６０３２ｃが形成され
る。例えば、導電層（Ｂ）６０２８ｂ〜６０３２ｂがタ
ングステン（Ｗ）の場合には窒化タングステン（ＷＮ）
が形成され、タンタル（Ｔａ）の場合には窒化タンタル
（ＴａＮ）を形成することができる。また、導電層
（Ｃ）６０２８ｃ〜６０３２ｃは、窒素またはアンモニ
アなどを用いた窒素を含むプラズマ雰囲気にゲート電極
６０２８〜６０３１及び容量配線６０３２を晒しても同
様に形成することができる。さらに、３〜１００％の水
素を含む雰囲気中で、３００〜４５０℃で１〜１２時間
の熱処理を行い、島状半導体層を水素化する工程を行っ
た。この工程は熱的に励起された水素により半導体層の
ダングリングボンドを終端する工程である。水素化の他
の手段として、プラズマ水素化（プラズマにより励起さ
れた水素を用いる）を行っても良い。

【００９２】島状半導体層が、非晶質シリコン膜から触
媒元素を用いる結晶化の方法で作製された場合、島状半
導体層中には微量の触媒元素が残留する。勿論、そのよ
うな状態でもＴＦＴを完成させることが可能であるが、
残留する触媒元素を少なくともチャネル形成領域から除
去する方がより好ましい。この触媒元素を除去する手段
の一つにリン（Ｐ）によるゲッタリング作用を利用する
手段がある。ゲッタリングに必要なリン（Ｐ）の濃度は
図１０（Ｂ）で形成した不純物領域（ｎ⁺）と同程度で
あり、ここで実施される活性化工程の熱処理により、ｎ
チャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル
形成領域から触媒元素をゲッタリングすることができた
（図１０（Ｄ））。

【００９３】第１の層間絶縁膜６０４５は５００〜１５
００ｎｍの厚さで酸化シリコン膜または酸化窒化シリコ
ン膜で形成され、その後、それぞれの島状半導体層に形
成されたソース領域またはドレイン領域に達するコンタ
クトホールを形成し、ソース配線６０４６〜６０４９
と、ドレイン配線６０５０〜６０５３を形成する（図１
１（Ａ））。図示していないが、本実施例ではこの電極
を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜５
００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形
成した３層構造の積層膜とする。

【００９４】次に、パッシベーション膜６０５４とし
て、窒化シリコン膜、酸化シリコン膜、または窒化酸化
シリコン膜を５０〜５００ｎｍ（代表的には１００〜３
００ｎｍ）の厚さで形成する。本実施例においては、パ
ッシベーション膜６０５４は窒化シリコン膜５０ｎｍと
酸化シリコン膜２４．５ｎｍとの積層膜とした。この状
態で水素化処理を行うとＴＦＴの特性向上に対して好ま
しい結果が得られた。例えば、３〜１００％の水素を含
む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処
理を行うと良く、あるいはプラズマ水素化法を用いても
同様の効果が得られた。なお、ここで後に画素電極とド
レイン配線を接続するためのコンタクトホールを形成す
る位置において、パッシベーション膜６０５４に開口部
を形成しておいても良い（図１１（Ａ））。

【００９５】その後、有機樹脂からなる第２層間絶縁膜
６０５５を１．０〜１．５μｍの厚さに形成する。有機
樹脂としては、ポリイミド、アクリル、ポリアミド、ポ
リイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使
用することができる。ここでは、基板に塗布後、熱重合
するタイプのアクリルを用い、２５０℃で焼成して形成
する（図１１（Ｂ））。

【００９６】ここで、Ｄ／Ａ変換回路の容量を形成す
る。Ｄ／Ａ変換回路の容量の電極となるべき電極はドレ
イン配線と同一配線層に形成されている。前記電極の上
部の第２層間絶縁膜６０５５を全部除去する（図示せ
ず）。次に、ブラックマトリクスを形成する（図示せ
ず）。本実施例ではブラックマトリクスは、Ｔｉ膜を１
００ｎｍに形成し、その後ＡｌとＴｉの合金膜を３００
ｎｍに形成した積層構造とする。よって、本実施例で
は、前記電極とブラックマトリクスとの間でＤ／Ａ変換
回路の容量が形成される。

【００９７】その後、有機樹脂からなる第３層間絶縁膜
６０５９を１．０〜１．５μｍの厚さに形成する。有機
樹脂としては、第２層間絶縁膜と同様の樹脂をもちいる
ことができる。ここでは、基板に塗布後、熱重合するタ
イプのポリイミドを用い、３００℃で焼成して形成し
た。

【００９８】そして、第２層間絶縁膜６０５５および第
３層間絶縁膜６０５９にドレイン配線６０５３に達する
コンタクトホールを形成し、画素電極６０６０を形成す
る。本発明の反射型液晶表示装置においては、画素電極
６０６０には金属膜を用いる。本実施例では、Ｔｉ膜を
３００ｎｍに形成し、その後ＡｌとＴｉの合金膜を１０
０ｎｍに形成し、積層構造とした（図１１（Ｂ））。

【００９９】こうして同一基板上に、駆動回路ＴＦＴと
画素部の画素ＴＦＴとを有した基板を完成させることが
できる。駆動回路にはｐチャネル型ＴＦＴ６１０１、第
１のｎチャネル型ＴＦＴ６１０２、第２のｎチャネル型
ＴＦＴ６１０３、画素部には画素ＴＦＴ６１０４、保持
容量６１０５が形成されている（図１２）。本明細書で
は便宜上このような基板をアクティブマトリクス基板と
呼んでいる。

【０１００】次に、上記の工程によって作製されたアク
ティブマトリクス基板をもとに、反射型液晶表示装置を
作製する工程を説明する。

【０１０１】図１２の状態のアクティブマトリクス基板
に配向膜６０６１を形成する。本実施例では、配向膜６
０６１にはポリイミドを用いた。次に、対向基板を用意
する。対向基板は、ガラス基板６０６２、透明導電膜か
らなる対向電極６０６３、配向膜６０６４とで構成され
る。

【０１０２】なお、本実施例では、配向膜には、液晶分
子が基板に対して平行に配向するようなポリイミド膜を
用いた。なお、配向膜形成後、ラビング処理を施すこと
により、液晶分子がある一定のプレチルト角を持って平
行配向するようにした。

【０１０３】次に、上記の工程を経たアクティブマトリ
クス基板と対向基板とを公知のセル組み工程によって、
シール材やスペーサ（共に図示せず）などを介して貼り
合わせる。その後、両基板の間に液晶６０６５を注入
し、封止剤（図示せず）によって完全に封止する。よっ
て、図１２に示すような反射型液晶表示装置が完成す
る。

【０１０４】なお本実施例では、反射型液晶表示装置が
ＴＮ（ツイスト）モードによって表示を行うようにし
た。そのため、偏光板（図示せず）が反射型液晶表示装
置の上部に配置された。

【０１０５】駆動回路のｐチャネル型ＴＦＴ６１０１に
は、島状半導体層６００４にチャネル形成領域８０６、
ソース領域８０７ａ、８０７ｂ、ドレイン領域８０８
ａ，８０８ｂを有している。第１のｎチャネル型ＴＦＴ
６１０２には、島状半導体層６００５にチャネル形成領
域８０９、ゲート電極６０７１と重なるＬＤＤ領域８１
０（以降、このようなＬＤＤ領域をＬovと記す）、ソー
ス領域８１１、ドレイン領域８１２を有している。この
Ｌov領域のチャネル長方向の長さは０．５〜３．０μ
ｍ、好ましくは１．０〜１．５μｍとした。第２のｎチ
ャネル型ＴＦＴ６１０３には、島状半導体層６００６に
チャネル形成領域８１３、ＬＤＤ領域８１４、８１５、
ソース領域８１６、ドレイン領域８１７を有している。
このＬＤＤ領域はＬov領域とゲート電極６０７２と重な
らないＬＤＤ領域（以降、このようなＬＤＤ領域をＬof
fと記す）とが形成され、このＬoff領域のチャネル長方
向の長さは０．３〜２．０μｍ、好ましくは０．５〜
１．５μｍである。画素ＴＦＴ６１０４には、島状半導
体層６００７にチャネル形成領域８１８、８１９、Ｌof
f領域８２０〜８２３、ソースまたはドレイン領域８２
４〜８２６を有している。Ｌoff領域のチャネル長方向
の長さは０．５〜３．０μｍ、好ましくは１．５〜２．
５μｍである。また、画素ＴＦＴ６１０４のチャネル形
成領域８１８、８１９と画素ＴＦＴのＬＤＤ領域である
Ｌoff領域８２０〜８２３との間には、オフセット領域
（図示せず）が形成されている。さらに、容量配線６０
７４と、ゲート絶縁膜６０２０から成る絶縁膜と、画素
ＴＦＴ６０７３のドレイン領域８２６に接続し、ｎ型を
付与する不純物元素が添加された半導体層８２７とから
保持容量８０５が形成されている。図１２では画素ＴＦ
Ｔ８０４をダブルゲート構造としたが、シングルゲート
構造でも良いし、複数のゲート電極を設けたマルチゲー
ト構造としても差し支えない。

【０１０６】以上の様に本実施例においては、画素ＴＦ
Ｔおよびドライバが要求する仕様に応じて各回路を構成
するＴＦＴの構造を最適化し、液晶表示装置の動作性能
と信頼性を向上させることを可能とすることができる。

【０１０７】なお、本実施例においては反射型の液晶表
示装置について説明した。しかし、本発明のデジタルド
ライバを用いることができる液晶表示装置は、これに限
定されるわけではなく、透過型の液晶表示装置にも用い
ることができる。

【０１０８】（実施例３）

【０１０９】上記実施例によって作製された液晶表示装
置には、ＴＮ液晶以外にも様々な液晶を用いることが可
能である。例えば、1998, SID, "Characteristics and
Driving Scheme of Polymer-Stabilized Monostable FL
CD Exhibiting Fast Response Time and High Contrast
Ratio with Gray-Scale Capability" by H. Furue et
al.や、1997, SID DIGEST, 841, "A Full-Color Thresh
oldless Antiferroelectric LCD Exhibiting Wide View
ing Angle with Fast Response Time" by T. Yoshida e
t al.や、1996, J. Mater. Chem. 6(4), 671-673, "Thr
esholdless antiferroelectricity in liquid crystals
and its application to displays" byS. Inui et al.
や、米国特許第5594569 号に開示された液晶を用いるこ
とが可能である。

【０１１０】ある温度域において反強誘電相を示す液晶
を反強誘電性液晶という。反強誘電性液晶を有する混合
液晶には、電場に対して透過率が連続的に変化する電気
光学応答特性を示す、無しきい値反強誘電性混合液晶と
呼ばれるものがある。この無しきい値反強誘電性混合液
晶は、Ｖ字型の電気光学応答特性を示すものがあり、そ
の駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μ
ｍ）のものも見出されている。

【０１１１】ここで、Ｖ字型の電気光学応答を示す無し
きい値反強誘電性混合液晶の印加電圧に対する光透過率
の特性を示す例を図１３に示す。図１３に示すグラフの
縦軸は透過率（任意単位）、横軸は印加電圧である。な
お、液晶表示装置の入射側の偏光板の透過軸は、液晶表
示装置のラビング方向にほぼ一致する無しきい値反強誘
電性混合液晶のスメクティック層の法線方向とほぼ平行
に設定されている。また、出射側の偏光板の透過軸は、
入射側の偏光板の透過軸に対してほぼ直角（クロスニコ
ル）に設定されている。

【０１１２】図１３に示されるように、このような無し
きい値反強誘電性混合液晶を用いると、低電圧駆動かつ
階調表示が可能となることがわかる。

【０１１３】また、このような低電圧駆動の無しきい値
反強誘電性混合液晶をデジタルドライバを有する液晶表
示装置に用いた場合にも、Ｄ／Ａ変換回路の出力電圧を
下げることができるので、Ｄ／Ａ変換回路の動作電源電
圧を下げることができ、ドライバの動作電源電圧を低く
することができる。よって、液晶表示装置の低消費電力
化および高信頼性が実現できる。

【０１１４】よって、このような低電圧駆動の無しきい
値反強誘電性混合液晶を用いることは、比較的ＬＤＤ領
域（低濃度不純物領域）の幅が小さなＴＦＴ（例えば、
０ｎｍ〜５００ｎｍまたは０ｎｍ〜２００ｎｍ）を用い
る場合においても有効である。

【０１１５】また、一般に、無しきい値反強誘電性混合
液晶は自発分極が大きく、液晶自体の誘電率が高い。こ
のため、無しきい値反強誘電性混合液晶を液晶表示装置
に用いる場合には、画素に比較的大きな保持容量が必要
となってくる。よって、自発分極が小さな無しきい値反
強誘電性混合液晶を用いるのが好ましい。また、液晶表
示装置の駆動方法を線順次駆動とすることにより、画素
への階調電圧の書き込み期間（ピクセルフィードピリオ
ド）を長くし、保持容量が小さくてもそれを補うように
してもよい。

【０１１６】なお、このような無しきい値反強誘電性混
合液晶を用いることによって低電圧駆動が実現されるの
で、液晶表示装置の低消費電力が実現される。

【０１１７】なお、図１３に示すような電気光学特性を
有する液晶であれば、いかなるものも本発明の液晶表示
装置の表示媒体として用いることができる。

【０１１８】（実施例４）本発明のデジタルドライバを
有する表示装置の表示媒体には、印加される電圧または
流れる電流によってその電気光学特性が変化するもので
あれば、いかなるものも適用され得る。

【０１１９】（実施例５）本発明のデジタルドライバを
有する液晶表示装置を表示装置として組み込んだ電子機
器を例に挙げる。

【０１２０】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、プロジェクター（リア型またはフ
ロント型）、ヘッドマウントディスプレイ（ゴーグル型
ディスプレイ）、カーナビゲーション、パーソナルコン
ピュータ、携帯情報端末（モバイルコンピュータ、携帯
電話または電子書籍等）などが挙げられる。それらの一
例を図１４に示す。

【０１２１】図１４（Ａ）はパーソナルコンピュータで
あり、本体１１００１、画像入力部１１００２、本発明
のデジタルドライバを有する液晶表示装置１１００３、
キーボード１１００４で構成される。

【０１２２】図１４（Ｂ）はビデオカメラであり、本体
１３００１、本発明のデジタルドライバを有する液晶表
示装置１３００２、音声入力部１３００３、操作スイッ
チ１３００４、バッテリー１３００５、受像部１３００
６で構成される。

【０１２３】図１４（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体１３００１、カメラ
部１３００２、受像部１３００３、操作スイッチ１３０
０４、本発明のデジタルドライバを有する液晶表示装置
１３００５で構成される。

【０１２４】図１４（Ｄ）はデジタルカメラであり、本
体１４００１、本発明のデジタルドライバを有する液晶
表示装置１４００２、接眼部１４００３、操作スイッチ
１４００４、受像部（図示しない）で構成される。

【０１２５】図１４（Ｅ）は携帯書籍（電子書籍）であ
り、本体１５００１、本発明のデジタルドライバを有す
る液晶表示装置１５００２、１５００３、記憶媒体１５
００４、操作スイッチ１５００５、アンテナ１５００６
で構成される。

【０１２６】図１４（Ｆ）は映像やプログラムを記録し
た記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤ
ーであり、本体１６００１、本発明のデジタルドライバ
を有する液晶表示装置１６００２、スピーカ部１６００
３、記録媒体１６００４、操作スイッチ１６００５で構
成される。なお、この装置は記録媒体としてＤＶＤ（Ｄ
ｉｇｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ）、ＣＤ等
を用い、音楽鑑賞や映画鑑賞やゲームやインターネット
を行うことができる。

【０１２７】

【０１２８】図１６（Ａ）はフロント型プロジェクター
であり、投射装置２６０１、スクリーン２６０２等を含
む。本発明は投射装置２６０１の一部を構成する液晶表
示装置２８０８やその他の信号制御回路に適用すること
ができる。

【０１２９】図１６（Ｂ）はリア型プロジェクターであ
り、本体２７０１、投射装置２７０２、ミラー２７０
３、スクリーン２７０４等を含む。本発明は投射装置２
７０２の一部を構成する液晶表示装置２８０８やその他
の信号制御回路に適用することができる。

【０１３０】なお、図１６（Ｃ）は、図１６（Ａ）及び
図１６（Ｂ）中における投射装置２６０１、２７０２の
構造の一例を示した図である。投射装置２６０１、２７
０２は、光源光学系２８０１、ミラー２８０２、２８０
４〜２８０６、ダイクロイックミラー２８０３、プリズ
ム２８０７、液晶表示装置２８０８、位相差板２８０
９、投射光学系２８１０で構成される。投射光学系２８
１０は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であってもよい。また、図１６（Ｃ）中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けてもよい。

【０１３１】また、図１６（Ｄ）は、図１６（Ｃ）中に
おける光源光学系２８０１の構造の一例を示した図であ
る。本実施例では、光源光学系２８０１は、リフレクタ
ー２８１１、光源２８１２、レンズアレイ２８１３、２
８１４、偏光変換素子２８１５、集光レンズ２８１６で
構成される。なお、図１６（Ｄ）に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、ＩＲフィルム等の光
学系を設けてもよい。

【０１３２】ただし、図１６に示したプロジェクターに
おいては、透過型の電気光学装置を用いた場合を示して
おり、反射型の電気光学装置及びＥＬ表示装置での適用
例は図示していない。

【０１３３】図１７（Ａ）は携帯電話であり、３００１
は表示用パネル、３００２は操作用パネルである。表示
用パネル３００１と操作用パネル３００２とは接続部３
００３において接続されている。接続部３００３におけ
る、表示用パネル３００１の表示部３００４が設けられ
ている面と操作用パネル３００２の操作キー３００６が
設けられている面との角度θは、任意に変えることがで
きる。さらに、音声出力部３００５、操作キー３００
６、電源スイッチ３００７、音声入力部３００８を有し
ている。本発明は、表示部３００４やその他の信号回路
に適用することができる。

【０１３４】図１７（Ｂ）はディスプレイであり、本体
３１０１、支持台３１０２、表示部３１０３等を含む。
本発明は表示部３１０３に適用することができる。本発
明のディスプレイは特に大画面化した場合において有利
であり、対角１０インチ以上（特に３０インチ以上）の
ディスプレイには有利である。

【０１３５】以上の様に、本発明のデジタルドライバを
有する液晶表示装置の適用範囲は極めて広く、あらゆる
分野の電子機器に適用することが可能である。

【０１３６】

【発明の効果】本発明のデジタルドライバにおいては、
デジタルデータを直接シフトレジスタに入力するためデ
ータ線を引き回す距離を短くすることができ、従来問題
であったデータ線の引き回しによる負荷の増大を防ぎ、
デジタルデータの遅延やなまりを防ぐことができる。よ
って、本発明のデジタルドライを用いた表示装置は、良
好な表示を提供できる。

【図面の簡単な説明】

【図１】本発明のデジタルドライバの回路ブロック図
である。

【図２】本発明のデジタルドライバのタイミングチャ
ートである。

【図３】実施例１の本発明のデジタルドライバを有す
る液晶表示装置の回路ブロック図である。

【図４】実施例１の本発明のデジタルドライバの回路
ブロック図である。

【図５】実施例１の本発明のデジタルドライバのレジ
スタ回路の回路図である。

【図６】実施例１の本発明のデジタルドライバのラッ
チ回路の回路図である。

【図７】実施例１の本発明のデジタルドライバのタイ
ミングチャートである。

【図８】実施例２の本発明のデジタルドライバを有す
る液晶表示装置の作製工程図である。

【図９】実施例２の本発明のデジタルドライバを有す
る液晶表示装置の作製工程図である。

【図１０】実施例２の本発明のデジタルドライバを有
する液晶表示装置の作製工程図である。

【図１１】実施例２の本発明のデジタルドライバを有
する液晶表示装置の作製工程図である。

【図１２】実施例２の本発明のデジタルドライバを有
する液晶表示装置の作製工程図である。

【図１３】Ｖ字型の電気光学特性を示す反強誘電性液
晶の印加電圧−透過率特性を示すグラフである。

【図１４】本発明のデジタルドライバを用いた液晶表
示装置を有する電子機器の例である。

【図１５】従来のデジタルドライバを有する液晶表示
装置の該略図である。

【図１６】本発明のデジタルドライバを用いた液晶表
示装置を有する電子機器の例である。

【図１７】本発明のデジタルドライバを用いた液晶表
示装置を有する電子機器の例である。

【符号の説明】

１００シフトレジスタ回路１０１レジスタ回路１０２クロック信号線１０３クロックバック信号線１０４デジタルデータ線１１０ラッチ回路アレイ１１１ラッチ回路１１２ラッチ信号線１１３ラッチバック信号線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０９Ｇ 3/36 Ｇ０９Ｇ 3/36

Claims

【特許請求の範囲】

【請求項１】複数のレジスタ回路を有するシフトレジス
タ回路と、複数のラッチ回路を有するラッチ回路アレイと、を有す
るデジタルドライバにおいて、前記シフトレジスタ回路にデジタルデータが入力され、前記デジタルデータは、前記複数のレジスタ回路を順に
シフトし、前記複数のラッチ回路には、対応する前記レジスタ回路
からの前記デジタルデータの出力が入力されることを特
徴とするデジタルドライバ。
【請求項２】第１段目のレジスタ回路、第２段目のレジ
スタ回路、・・・、第ｎ−１段目のレジスタ回路および
第ｎ段目のレジスタ回路を有するシフトレジスタ回路と
（ｎは自然数）、第１番目のラッチ回路、第２番目のラッチ回路、・・
・、第ｎ−１番目のラッチ回路および第ｎ番目のラッチ
回路を有するラッチ回路アレイと、を有するデジタルド
ライバにおいて、第１のデジタルデータ、第２のデジタルデータ、・・
・、第ｎ−１のデジタルデータおよび第ｎのデジタルデ
ータが前記第１段目のレジスタ回路に順に入力され、前記第１段目のレジスタ回路の出力、前記第２段目のレ
ジスタ回路の出力、・・・、前記第ｎ−１段目のレジス
タ回路の出力および前記第ｎ段目のレジスタ回路の出力
は、それぞれ、前記第１番目のラッチ回路、前記第２番
目のラッチ回路、・・・、前記第ｎ−１番目のラッチ回
路および前記第ｎ番目のラッチ回路に送出され、前記第１のデジタルデータが前記第ｎ段目のレジスタ回
路に入力された瞬間に、前記シフトレジスタ回路に入力
されるクロック信号の発振が止まり、前記第１段目のレ
ジスタ回路、第２段目のレジスタ回路、・・・、前記第
ｎ−１段目のレジスタ回路および第ｎ段目のレジスタ回
路にそれぞれ保持されている前記第ｎのデジタルデー
タ、前記第ｎ−１のデジタルデータ、・・・、前記第２
のデジタルデータおよび第１のデジタルデータが、それ
ぞれ前記第１番目のラッチ回路、前記第２番目のラッチ
回路、・・・、前記第ｎ−１番目のラッチ回路および前
記第ｎ番目のラッチ回路に取り込まれることを特徴とす
るデジタルドライバ。
【請求項３】マトリクス状に配置されたＴＦＴと、ソースドライバと、ゲートドライバと、を有する表示装置であって、前記ソースドライバは、複数のレジスタ回路を有するシ
フトレジスタ回路と、複数のラッチ回路を有するラッチ
回路アレイと、を有しており、前記シフトレジスタ回路にデジタルデータが入力され、前記デジタルデータは、前記複数のレジスタ回路を順に
シフトし、前記複数のラッチ回路には、対応する前記レジスタ回路
からの前記デジタルデータの出力が入力されることを特
徴とする表示装置。
【請求項４】マトリクス状に配置されたＴＦＴと、ソースドライバと、ゲートドライバと、を有する表示装置であって、前記ソースドライバは、第１段目のレジスタ回路、第２
段目のレジスタ回路、・・・、第ｎ−１段目のレジスタ
回路および第ｎ段目のレジスタ回路を有するシフトレジ
スタ回路と（ｎは自然数）、第１番目のラッチ回路、第
２番目のラッチ回路、・・・、第ｎ−１番目のラッチ回
路および第ｎ番目のラッチ回路を有するラッチ回路アレ
イと、を有しており、第１のデジタルデータ、第２のデジタルデータ、・・
・、第ｎ−１のデジタルデータおよび第ｎのデジタルデ
ータが前記第１段目のレジスタ回路に順に入力され、前記第１段目のレジスタ回路の出力、前記第２段目のレ
ジスタ回路の出力、・・・、前記第ｎ−１段目のレジス
タ回路の出力および前記第ｎ段目のレジスタ回路の出力
は、それぞれ、前記第１番目のラッチ回路、前記第２番
目のラッチ回路、・・・、前記第ｎ−１番目のラッチ回
路および前記第ｎ番目のラッチ回路に送出され、前記第
１のデジタルデータが前記第ｎのレジスタ回路に入力さ
れた瞬間に、前記シフトレジスタ回路に入力されるクロ
ック信号の発振が止まり、前記第１段目のレジスタ回
路、第２段目のレジスタ回路、・・・、前記第ｎ−１段
目のレジスタ回路および第ｎ段目のレジスタ回路にそれ
ぞれ保持されている前記第ｎのデジタルデータ、前記第
ｎ−１のデジタルデータ、・・・、前記第２のデジタル
データおよび第１のデジタルデータが、それぞれ前記第
１番目のラッチ回路、前記第２番目のラッチ回路、・・
・、前記第ｎ−１番目のラッチ回路および前記第ｎ番目
のラッチ回路に取り込まれることを特徴とする表示装
置。
【請求項５】前記表示装置の表示媒体は、液晶であるこ
とを特徴とする請求項３または４に記載の表示装置。