JPH08314410A - 液晶駆動回路 - Google Patents

Abstract

(57)【要約】 【目的】 ロジック回路の駆動電圧を低く選定しても表
示品質の低下を防止する。 【構成】 クロックパルス信号ＣＰの入力により所定ビ
ット数の表示データ信号ＤＩを取込むと共に、データラ
ッチ信号ＬＯＡＤにより各ビットの表示データ信号を同
時にラッチしてパラレル出力する表示データ入力手段
１、２と、液晶素子に対する出力信号の交流化を行なう
ためのフレーム反転信号ＤＦと、表示データ入力手段か
らの各データとに応じて、所定数の液晶素子への出力電
圧レベルを選択するドライバ回路４とを有する液晶駆動
回路に関する。外部から与えられたクロックパルス信号
とデータラッチ信号との位相関係を変化させるデータラ
ッチ信号遅延回路６、及び又は、外部から与えられたデ
ータラッチ信号とフレーム反転信号との位相関係を変化
させるフレーム反転信号遅延回路を設けたことを特徴と
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は液晶表示装置に設けられ
る液晶駆動回路に関し、特に、駆動電圧の低下時の液晶
表示品質向上に適した液晶駆動回路に関するものであ
る。

【０００２】

【従来の技術】液晶表示装置のセグメント側に適用され
る従来の液晶駆動回路として、以下のようなものがあ
る。各液晶素子に対応した表示データ信号がシリアルに
入力され、これをＤフリップフロップの縦続接続等でな
るシフトレジスタ回路が表示データ信号に同期したクロ
ックパルス信号に基いて取込んでシリアル／パラレル変
換し、複数のＤラッチ部でなるラッチ回路が、データラ
ッチ信号に基いて、上記パラレル表示データ信号をラッ
チし、このラッチされたパラレル表示データ信号を、レ
ベルシフトしてドライバ回路に与える。データラッチ信
号に同期してフレーム毎に論理レベルを反転し、液晶素
子を交流駆動化させるフレーム反転信号も、レベルシフ
トしてドライバ回路に与える。そして、ドライバ回路に
よって、パラレル表示データ信号の各ビット毎に、その
論理レベルと、フレーム反転信号の論理レベルとに基い
て、そのビットに係るセグメント電極に印加する選択電
圧又は非選択電圧が決定されてセグメント電極に供給さ
れる。

【０００３】このような液晶駆動回路においては、液晶
素子の駆動側に近い回路素子は液晶素子の駆動との関係
から高い駆動電圧で動作するものが適用され、上記シフ
トレジスタ回路や上記ラッチ回路等の他の回路素子は、
低消費電力を期して、低い駆動電圧で動作するものが適
用され、そのため、上述のようなレベルシフトが必要と
なっている。

【０００４】

【発明が解決しようとする課題】ところで、低消費電力
の要求はますます強くなっており、上記シフトレジスタ
回路や上記ラッチ回路等に供給していた低駆動電圧をも
さらに低くすることが求められており、又は、低駆動電
圧の許容範囲の下限値をさらに低めることが求められて
いる。

【０００５】周知のように、上記シフトレジスタ回路や
上記ラッチ回路等の要素であるＤフリップフロップや論
理ゲートは、回路パターンが同じならば、駆動電圧が低
くなる程、その充放電時間による波形遅れ（伝搬遅延）
が長いものとなる。例えば、Ｄフリップフロップの場
合、駆動電圧５Ｖで１０ｎｓの波形遅れを有していれ
ば、駆動電圧２．５Ｖで５０ｎｓの波形遅れを有し、イ
ンバータの場合には、駆動電圧５Ｖで５ｎｓの波形遅れ
を有していれば、駆動電圧２．５Ｖで２５ｎｓの波形遅
れを有する。

【０００６】そのため、液晶表示装置の駆動電圧を低く
した場合には、ある回路素子への複数の入力信号のタイ
ミングが意図しているものと異なることを生じ、表示品
質を低下させることもあった。

【０００７】例えば、表示データ信号をクロックパルス
信号に基いてシリアル／パラレル変換するシフトレジス
タ回路内のフリップフロップの出力を、インバータを介
して、データラッチ信号によってラッチ動作するラッチ
回路内のラッチ部に与えるときに、駆動電圧が低いと、
シフトレジスタ回路内のフリップフロップのクロックパ
ルス信号に基いた取込み動作が完了する前に、データラ
ッチ信号が生じて、正しい表示データをラッチできず、
表示品質を低下させることも生じる。

【０００８】従って、駆動電圧を低下させた場合でも、
表示品質を維持できる液晶駆動回路が望まれている。こ
の場合において、駆動電圧の低下に合わせて、波形遅れ
のパラメータである回路パターンを大幅に変更すること
も考えられるが、既存の設計思想をできるだけそのまま
適用できるならばそれに越したことはない。

【０００９】

【課題を解決するための手段】第１の本発明は、クロッ
クパルス信号の入力により所定ビット数の表示データ信
号を取込むと共に、データラッチ信号により各ビットの
表示データ信号を同時にラッチしてパラレル出力する表
示データ入力手段と、液晶素子に対する出力信号の交流
化を行なうためのフレーム反転信号と、表示データ入力
手段からの各データとに応じて、所定数の液晶素子への
出力電圧レベルを選択するドライバ回路とを有する液晶
駆動回路を前提とする。

【００１０】そして、外部から与えられたクロックパル
ス信号とデータラッチ信号との位相関係を変化させるデ
ータラッチ信号遅延回路、及び又は、外部から与えられ
たデータラッチ信号とフレーム反転信号との位相関係を
変化させるフレーム反転信号遅延回路を有することを特
徴とする。

【００１１】第２の本発明は、クロックパルス信号の入
力により、表示データ信号を取込んでけた送りする所定
数のフリップフロップでなるシフトレジスタ回路構成の
表示データ入力手段と、この表示データ入力手段からの
パラレルな出力信号と、液晶素子に対する出力信号の交
流化を行なうためのフレーム反転信号とに応じて、所定
数の液晶素子への出力電圧レベルを選択するドライバ回
路とを有する液晶駆動回路を前提とする。

【００１２】そして、外部から与えられたクロックパル
ス信号とフレーム反転信号との位相関係を変化させるフ
レーム反転信号遅延回路を有することを特徴とする。

【００１３】第３の本発明は、セグメント用の液晶駆動
回路部分と、コモン用の液晶駆動回路部分とでなり、し
かも、各液晶駆動回路部分が以下のようになっているも
のに関する。

【００１４】すなわち、第３の本発明に係るセグメント
用の液晶駆動回路部分は、基本的には、クロックパルス
信号の入力により所定ビット数のセグメント用の表示デ
ータ信号を取込むと共に、データラッチ信号により各ビ
ットの表示データ信号を同時にラッチしてパラレル出力
するセグメント表示データ入力手段と、液晶素子に対す
る出力信号の交流化を行なうためのフレーム反転信号
と、セグメント表示データ入力手段からの各データとに
応じて、所定数の液晶素子への出力電圧レベルを選択す
るセグメントドライバ回路と、外部から与えられたクロ
ックパルス信号とデータラッチ信号との位相関係を変化
させる第１のデータラッチ信号遅延回路、及び又は、外
部から与えられたデータラッチ信号とフレーム反転信号
との位相関係を変化させる第１のフレーム反転信号遅延
回路とを有している。

【００１５】また、第３の本発明に係るコモン用の液晶
駆動回路部分は、基本的には、ラッチデータ信号の入力
により、表示データ信号を取込んでけた送りする所定数
のフリップフロップでなるシフトレジスタ回路構成のコ
モン表示データ入力手段と、このコモン表示データ入力
手段からのパラレルな出力信号と、フレーム反転信号と
に応じて、所定数の液晶素子への出力電圧レベルを選択
するコモンドライバ回路と、外部から与えられたデータ
ラッチ信号とフレーム反転信号との位相関係を変化させ
る第２のフレーム反転信号遅延回路とを有している。

【００１６】そして、第３の本発明は、セグメントドラ
イバ回路及びコモンドライバ回路の出力信号位相を揃え
るためにフレーム反転信号を遅延させる第３のフレーム
反転信号遅延回路と、セグメントドライバ回路及びコモ
ンドライバ回路の出力信号位相を揃えるためにデータラ
ッチ信号を遅延させる第２のデータラッチ信号遅延回路
とを、セグメント用の液晶駆動回路部分、及び、コモン
用の液晶駆動回路部分の少なくとも一方のそれら信号の
入力段に設けたことを特徴とする。

【００１７】第４の本発明は、液晶素子に対する出力信
号の交流化を行なうためのフレーム反転信号と、１個の
みが有意であると共に、有意である信号が巡回的に１フ
レーム期間で変化する複数のタイミングパルス信号を発
生するタイミング発生手段と、入力された所定ビット数
の表示データ信号が自己に係るものであるときに取込ん
でラッチする、タイミングパルス信号数に等しい数のラ
ッチ手段と、入力された複数のタイミングパルス信号に
基き、有意なタイミングパルス信号に係るいずれかのラ
ッチ手段からのパラレル出力信号を選択するデータセレ
クト回路と、フレーム反転信号と、データセレクト回路
によって選択されたラッチ手段からのパラレル出力信号
とに応じて、液晶素子への出力電圧レベルを選択するセ
グメントドライバ回路と、フレーム反転信号と、複数の
タイミングパルス信号とに応じて、液晶素子への出力電
圧レベルを選択するコモンドライバ回路とを有する液晶
駆動回路を前提とする。

【００１８】そして、タイミング発生手段からの複数の
タイミングパルス信号がセグメントドライバ回路に反映
されるタイミングと、その複数のタイミングパルス信号
がコモンドライバ回路に入力されるタイミングの位相関
係を、コモンドライバ回路に向かう複数のタイミングパ
ルス信号を遅延させて制御するコモンタイミング遅延回
路と、フレーム反転信号が両ドライバ回路に入力される
タイミングと、タイミング発生手段からの複数のタイミ
ングパルス信号がセグメントドライバ回路に反映される
タイミングとの位相関係を制御するフレーム反転信号遅
延回路とを設けたことを特徴とする。

【００１９】

【作用】第１の本発明が前提とする液晶駆動回路を、前
提時の駆動電圧より低い駆動電圧でロジック回路の全て
又は一部を駆動しようとすると、論理ゲート等の波形変
化の遅れ時間の増大によって、ドライバ回路に入力され
る各種信号の位相関係が乱れ、表示品質を低下させる。

【００２０】そこで、データラッチ信号遅延回路、及び
又は、フレーム反転信号遅延回路を設けて、ドライバ回
路に入力される各種信号の所定の位相関係を補償するよ
うにした。

【００２１】また、同様に、第２の本発明が前提とする
液晶駆動回路を、前提時の駆動電圧より低い駆動電圧で
ロジック回路の全て又は一部を駆動しようとすると、論
理ゲート等の波形変化の遅れ時間の増大によって、ドラ
イバ回路に入力される各種信号の位相関係が乱れ、表示
品質を低下させる。

【００２２】そこで、フレーム反転信号遅延回路を設け
て、ドライバ回路に入力される各種信号の所定の位相関
係を補償するようにした。

【００２３】第３の本発明は、上述した各部からなるセ
グメント用の液晶駆動回路部分とコモン用の液晶駆動回
路部分とでなる液晶駆動回路において、低い駆動電圧で
ロジック回路の全て又は一部を駆動しようとすると、セ
グメント用の液晶駆動回路部分及びコモン用の液晶駆動
回路部分に共通のフレーム反転信号やデータラッチ信号
を入力しても、セグメントドライバ回路の出力変化のタ
イミングと、コモンドライバ回路の出力変化のタイミン
グとがずれ、表示品質を低下させる不都合があることに
鑑みてなされた。

【００２４】すなわち、セグメントドライバ回路及びコ
モンドライバ回路の出力信号位相を揃えるためにフレー
ム反転信号を遅延させる第３のフレーム反転信号遅延回
路と、セグメントドライバ回路及びコモンドライバ回路
の出力信号位相を揃えるためにデータラッチ信号を遅延
させる第２のデータラッチ信号遅延回路とを、セグメン
ト用の液晶駆動回路部分、及び、コモン用の液晶駆動回
路部分の少なくとも一方のそれら信号の入力段に設ける
ことにより、セグメントドライバ回路及びコモンドライ
バ回路の出力信号位相を揃えるようにさせたものであ
る。

【００２５】第４の本発明が前提とする液晶駆動回路
を、前提時の駆動電圧より低い駆動電圧でロジック回路
の全て又は一部を駆動しようとすると、論理ゲート等の
波形変化の遅れ時間の増大によって、ドライバ回路に入
力される各種信号の位相関係が乱れ、表示品質を低下さ
せる。

【００２６】そこで、コモンタイミング遅延回路と、フ
レーム反転信号遅延回路とを設けて、セグメントドライ
バ回路及びコモンドライバ回路の出力信号位相を揃える
ようにさせた。

【００２７】

【実施例】

（Ａ）第１実施例 以下、本発明による液晶駆動回路の第１実施例を図面を
参照しながら詳述する。ここで、図１が、その全体構成
を示すブロック図である。

【００２８】なお、この第１実施例の液晶駆動回路は、
液晶表示装置のセグメント側に適用される全体が１個の
集積回路でなっているものである。また、表示面積が大
きい液晶表示装置に適用して好適なものである。

【００２９】図１において、液晶駆動回路には、第１電
源電位Ｖａ、第２電源電位Ｖｂ及び第３電源電位Ｖｃ
（Ｖｃ＜Ｖｂ＜Ｖａ）のそれぞれ違った電位が印加さ
れ、第１電源電位Ｖａと第２電源電位Ｖｂとの低い差電
圧Ｖａ−Ｖｂで駆動されるロジック回路１００と、第１
電源電位Ｖａと第３電源電位Ｖｃとの高い差電圧Ｖａ−
Ｖｃで駆動される高耐圧回路１０１を有している。

【００３０】ここで、第１電源電位Ｖａ、第２電源電位
Ｖｂ及び第３電源電位Ｖｃはそれぞれ、例えば２．５
Ｖ、０Ｖ、−２２．５Ｖであり、ロジック回路１００は
２．５Ｖで駆動され、高耐圧回路１０１は２５Ｖで駆動
されるようになされている。因に、従来では、第１電源
電位Ｖａ、第２電源電位Ｖｂ及び第３電源電位Ｖｃはそ
れぞれ、例えば５Ｖ、０Ｖ、−２０Ｖであり、ロジック
回路１００は５Ｖで駆動され、高耐圧回路１０１は２５
Ｖで駆動されるようになされている。

【００３１】以上のように、第１実施例の液晶駆動回路
においては、ロジック回路１００での駆動電圧を従来よ
り下げている。

【００３２】この液晶駆動回路の各信号入力端子Ｓ１、
…、Ｓ５には、以下のような信号が入力される。各液晶
素子の点灯・非点灯を決定する表示データ信号ＤＩは入
力端子Ｓ２に与えられる。この表示データ信号ＤＩに同
期して入力されるクロックパルス信号ＣＰは入力端子Ｓ
１に与えられる。また、表示データ信号ＤＩを全て同時
にラッチするためのデータラッチ信号ＬＯＡＤが入力端
子Ｓ３に与えられる。液晶表示出力を全て消灯状態にす
る全消灯信号ＤＩＳＰＯＦＦ／は、入力端子Ｓ４に与え
られる。さらに、データラッチ信号ＬＯＡＤに同期して
信号を反転し、液晶を交流駆動化させるフレーム反転信
号ＤＦは入力端子Ｓ５に与えられる。

【００３３】なお、図面上で「上バー」が付されている
符号を、この明細書においては、表記上の理由から、
「上バー」に代えて符号末尾に「／」を付して表すこと
としている。

【００３４】上記ロジック回路１００は、シフトレジス
タ回路１、ラッチ回路２及びデータラッチ信号遅延回路
（以下、ＬＯＡＤ遅延回路と呼ぶ）６により構成されて
おり、上記高耐圧回路１０１は、レベルシフト回路３及
びドライバ回路４により構成されている。

【００３５】ここで、第１実施例では、ＬＯＡＤ遅延回
路６を備えている点が従来回路と最も大きく異なってい
る。

【００３６】表示データ信号ＤＩはシフトレジスタ回路
１に供給される。また、クロックパルス信号ＣＰは、表
示データ信号ＤＩに同期して入力され、シフトレジスタ
回路１に供給される。

【００３７】シフトレジスタ回路１は、複数（ここでは
Ｍ個とする）のＤフリップフロップ１０、…、１４が縦
続接続されて構成されており、前段のフリップフロップ
（例えば１０）のＱ出力端子が次段のフリップフロップ
（１１）のＤ入力端子に接続されている。各フリップフ
ロップ１０、…、１４のクロックパルス入力端子にはク
ロックパルス信号ＣＰが与えられ、これにより、表示デ
ータ信号ＤＩがフリップフロップ１０に取込まれると共
に、各フリップフロップ１０、…、１４の保持論理レベ
ルが順次シフトする。なお、最終段のフリップフロップ
１４のＱ出力信号ＤＯは、出力端子Ｓ１０を介して、カ
スケード接続時の次段の液晶駆動回路に対する表示デー
タ信号ＤＩとして出力される。

【００３８】ＬＯＡＤ遅延回路６は、偶数個（ここでは
２個）のインバータ６１及び６２の縦続接続でなり、各
インバータ６１、６２の処理による波形遅れ（伝搬遅
延）の和の時間だけ入力されたデータラッチ信号ＬＯＡ
Ｄを遅延させてラッチ回路２に与えるものである。

【００３９】ラッチ回路２は、Ｍ個のＤフリップフロッ
プ（シフトレジスタ回路１のフリップフロップと区別す
るため、以下ではＤラッチ部と呼ぶ）２０、…、２４を
備えている。シフトレジスタ回路１の各フリップフロッ
プ１０、…、１４のＱ出力信号は、対応するインバータ
１５、…、１９によって反転されて、ラッチ回路２内の
対応するＤラッチ部２０、…、２４のＤ入力端子に与え
られ、各Ｄラッチ部２０、…、２４は、そのクロック入
力端子に与えられたデータラッチ信号ＬＯＡＤによっ
て、対応するインバータ１５、…、１９からの信号を取
込む。

【００４０】各Ｄラッチ部２０、…、２４のＱ／出力端
子からの出力信号はそれぞれ、対応する２入力ノアゲー
ト２５、…、２９の一方の入力端子に与えられる。各ノ
アゲート２５、…、２９の他方の入力端子には、全消灯
信号ＤＩＳＰＯＦＦ／がインバータ６６によって反転さ
れて与えられる。かくして、全消灯信号ＤＩＳＰＯＦＦ
／が全点灯を指示していないときに、各Ｄラッチ部２
０、…、２４のＱ／出力端子からの出力信号が、対応す
る２入力ノアゲート２５、…、２９を反転通過してレベ
ルシフト回路３に供給される。

【００４１】フレーム反転信号入力回路（以下、ＤＦ入
力回路と呼ぶ）５は、２入力ナンドゲート５８及びイン
バータ５９でなる。ナンドゲート５８には全消灯信号Ｄ
ＩＳＰＯＦＦ／及びフレーム反転信号ＤＦが与えられ、
ナンドゲート５８の出力信号は、インバータ５９によっ
て反転されてレベルシフト回路３に供給される。

【００４２】レベルシフト回路３は、ロジック回路１０
０内のＭ＋１個のインバータ３０、…、３５と、高耐圧
回路１０１内の２Ｍ＋１個のインバータ４２、…、５２
と、Ｍ＋１個のレベルシフタ３６、…、４１により構成
されている。

【００４３】上記各ノアゲート２５、…、２９の出力信
号と、対応するインバータ３１、…、３５によるその反
転信号とが対応するレベルシフタ３７、…、４１に与え
られる。各レベルシフタ３７、…、４１は、対応するイ
ンバータ３１、…、３５からの信号を反転すると共に、
この反転動作を通じて、ロジック回路１００の論理レベ
ル振幅から高耐圧回路１０１の論理レベル振幅への変換
を行なう。各レベルシフタ３７、…、４１からの信号
は、対応する２段のインバータ４３及び４８、…、４７
及び５２を介してドライバ回路４の対応ビットの一方の
入力端子に与えられ、また、第１段のインバータ４３、
…、４７だけを介した信号もドライバ回路４の対応ビッ
トの他方の入力端子に与えられる。

【００４４】上記ＤＦ入力回路５からの出力信号も、イ
ンバータ３０及びレベルシフタ３６によって、ロジック
回路１００の論理レベル振幅から高耐圧回路１０１の論
理レベル振幅へ変換される。その後、インバータ４２を
通ってドライバ回路４に与えられる。

【００４５】ドライバ回路４には、各入力端子Ｓ６、
…、Ｓ９から、選択電圧Ｖ１（例えばＶ１＝Ｖａ）、非
選択電圧Ｖ２（例えばＶ２＝７×（Ｖａ−Ｖｃ）／
８）、非選択電圧Ｖ３（例えばＶ３＝（Ｖａ−Ｖｃ）／
８）、選択電圧Ｖ４（例えばＶ４＝Ｖｃ）が与えられ
る。ドライバ回路４は、Ｍ個の出力端子５３、…、５７
を有し、出力端子に対応するインバータ４３、…、４７
及びインバータ４８、…、５２からの相補的な一対の信
号と、インバータ４２からの出力信号とにより、各出力
端子５３、…、５７に４種類の電圧Ｖ１〜Ｖ４のいずれ
を出力するかを定めて、各出力端子５３、…、５７より
所定ビット用のセグメント電極に出力する。

【００４６】図２は、ドライバ回路４内の出力端子５３
への電圧選択構成の一例を示したものであり、他の出力
端子５４、…、５７への電圧選択構成も同一構成でな
る。すなわち、各電圧Ｖ１、…、Ｖ４の選択用のスイッ
チングトランジスタＱ１、…、Ｑ４と、図３に示す真理
値表に従って、インバータ４３及び４８からの相補的な
一対の信号とインバータ４２からの出力信号との組み合
わせに基いて、いずれかのスイッチングトランジスタＱ
１、…、Ｑ４だけをオン動作させる論理演算回路４Ａと
から構成されている。

【００４７】なお、図３に示す真理値表は、各Ｄラッチ
部２０、…、２４のラッチデータとフレーム反転信号Ｄ
Ｆとの論理レベルの組み合わせと、出力電圧との以下の
ような関係を満たすものである。(1) ラッチデータ及び
フレーム反転信号ＤＦが共に“Ｌ”ならば、非選択電圧
Ｖ２を出力し、(2) ラッチデータが“Ｌ”、フレーム反
転信号ＤＦが“Ｈ”ならば非選択電圧Ｖ３を出力し、
(3) ラッチデータ“Ｈ”、フレーム反転信号ＤＦが
“Ｌ”ならば選択電圧Ｖ１を出力し、(4) ラッチデータ
及びフレーム反転信号ＤＦが共に“Ｈ”ならば選択電圧
Ｖ４を出力する。

【００４８】次に、図１に示す第１実施例の液晶駆動回
路の動作を、図４に示すタイミングチャートを適宜参照
しながら説明する。なお、図４は、この第１実施例の基
本動作及び特徴が理解し易くなるように記載しており、
図４（Ｈ）〜（Ｊ）の波形やタイミングは、正しくは、
第２実施例について後述する図７及び図８に示すような
ものとなっている。

【００４９】シフトレジスタ回路１には、表示データ信
号ＤＩがＤフリップフロップ１０のＤ入力端子に入力さ
れると共に、表示データ信号ＤＩの入力に同期したクロ
ックパルス信号ＣＰが入力され、シフトレジスタ回路１
内のＤフリップフロップ１０〜１４はクロックパルス信
号ＣＰの立下りエッジによってシフト動作（取込む動
作）する。なお、各インバータ１５、…、１９からの出
力信号は、インバータ１９について、図４（Ｅ）に示す
ように、対応するＤフリップフロップ及び自己インバー
タの波形遅れのために、クロックパルス信号ＣＰの立下
りエッジよりかなり遅れて新たな論理レベルに応じたも
のに変化する。

【００５０】そのフレームの最終データ値に係る、図４
（Ｂ）に示す表示データ信号ＤＩ及び図４（Ａ）に示す
クロックパルス信号ＣＰが終了したタイミングで、デー
タラッチ信号ＬＯＡＤに図４（Ｃ）に示すようにパルス
が入力され、このデータラッチ信号ＬＯＡＤにおけるパ
ルスはＬＯＡＤ遅延回路６を介することにより、遅延さ
れてＤラッチ部２０、…、２４に入力される（図４
（Ｆ）参照）。この遅延されたデータラッチ信号ＬＯＡ
Ｄに基いて、各インバータ１５、…、１９からの信号を
Ｄラッチ部２０、…、２４が同時にラッチする（図４
（Ｇ）参照）。

【００５１】通常の表示動作状態においては、全消灯信
号ＤＩＳＰＯＦＦ／が非有意であって、インバータ６２
の出力が“Ｈ”になっているので、各Ｄラッチ部２０、
…、２４からの出力信号は、対応するナンドゲート２
５、…、２９を反転通過して、対応するレベルシフタ３
７、…、４１及び対応するインバータ３１、…、３５に
与えられる。各レベルシフタ３７、…、４１からは、対
応するノアゲート２５、…、２９からの信号の逆論理レ
ベルであって、論理レベル振幅が電圧Ｖａ−Ｖｃに従う
信号が出力され、この各信号を対応するインバータ４
３、…、４７が反転した信号と、さらに対応するインバ
ータ４８、…、５２が反転した信号（図４（Ｈ）参照）
とがドライバ回路４に入力される。

【００５２】入力されたデータラッチ信号ＬＯＡＤの有
効な立下りエッジに同期して、図４（Ｄ）に示すよう
に、フレーム反転信号ＤＦの論理レベルは反転する。上
述のように通常の表示動作状態においては、全消灯信号
ＤＩＳＰＯＦＦ／が非有意であるので、ＤＦ入力回路５
からは、入力されたフレーム反転信号ＤＦの論理レベル
をそのまま有する信号が出力され、その結果、レベルシ
フタ３６からは、ＤＦ入力回路５をそのまま通過したフ
レーム反転信号は、論理レベル振幅が電圧Ｖａ−Ｖｃに
従う信号が出力され、この信号のインバータ４２による
反転信号がドライバ回路４に入力される（図４（Ｉ）参
照）。

【００５３】かくして、このドライバ回路４において、
インバータ４３〜４７、インバータ４８〜５２及びイン
バータ４２の出力信号により、各セグメント電極に対す
る出力電圧が、選択電圧Ｖ１、Ｖ４、非選択電圧Ｖ２、
Ｖ３の中から選択され、出力端子５３、…、５７からセ
グメント電極に供給される。図４（Ｊ）は、出力端子５
７からの供給電圧変化を示している。

【００５４】なお、全消灯信号ＤＩＳＰＯＦＦ／が有意
な場合には、全てのノアゲート２５〜２９が対応するＤ
ラッチ部２０、…、２４からの信号に拘らず“Ｈ”固定
の出力を送出すると共に、ナンドゲート５８がフレーム
反転信号ＤＦに拘らず“Ｈ”固定の出力を送出するの
で、ドライバ回路４からは、全ての出力端子５３〜５７
に対して選択電圧Ｖ１が供給される。

【００５５】次に、ＬＯＡＤ遅延回路６を設けた意義に
ついて詳述する。すなわち、第１電源電位Ｖａ、第２電
源電位Ｖｂ及び第３電源電位Ｖｃがそれぞれ、例えば５
Ｖ、０Ｖ、−２０Ｖであれば不要であるのに、第１電源
電位Ｖａ、第２電源電位Ｖｂ及び第３電源電位Ｖｃがそ
れぞれ、例えば２．５Ｖ、０Ｖ、−２２．５Ｖになる
と、必要となったＬＯＡＤ遅延回路６の必要性について
説明する。

【００５６】まず、第１電源電位Ｖａ、第２電源電位Ｖ
ｂ及び第３電源電位Ｖｃがそれぞれ、５Ｖ、０Ｖ、−２
０ＶであってＬＯＡＤ遅延回路６がない場合（従来回
路）を考えて見る。この場合には、ロジック回路１００
の駆動電圧は５Ｖであって、詳述を避けるが、各部タイ
ミングチャートは図５に示すようになり、各Ｄフリップ
フロップ１０、…、１４の出力信号が反転されたインバ
ータ１５、…、１９からの信号が波形変化（論理レベル
によっては変化しない）してから、データラッチ信号Ｌ
ＯＡＤが各ラッチ部２０、…、２４に供給される。

【００５７】一方、第１電源電位Ｖａ、第２電源電位Ｖ
ｂ及び第３電源電位Ｖｃがそれぞれ、２．５Ｖ、０Ｖ、
−２２．５ＶであってＬＯＡＤ遅延回路６がない場合を
考えて見る。この場合には、ロジック回路１００の駆動
電圧は２．５Ｖであって、上記図４（Ｃ）及び（Ｅ）に
極端な関係で示したように、各Ｄフリップフロップ１
０、…、１４の出力信号が反転されたインバータ１５、
…、１９からの信号が波形変化を起こす前に、そのデー
タをラッチさせるようにさせるデータラッチ信号ＬＯＡ
Ｄが各ラッチ部２０、…、２４に供給される。これで
は、新たな表示データ信号を各Ｄラッチ部２０、…、２
４がラッチできず、表示品質は低下する。

【００５８】このような相違が生じるのは、Ｄフリップ
フロップやインバータが駆動電圧によって波形遅れ（伝
搬遅延）が異なるためである。ここで、Ｄフリップフロ
ップの駆動電圧５Ｖでの波形遅れを１０ｎｓ、インバー
タの駆動電圧５Ｖでの波形遅れを５ｎｓとし、Ｄフリッ
プフロップの駆動電圧２．５Ｖでの波形遅れを５０ｎ
ｓ、インバータの駆動電圧２．５Ｖでの波形遅れを２５
ｎｓと仮定する。

【００５９】この場合、対応するＤフリップフロップ
（１４）及びインバータ（１９）での合計の波形遅れ
は、駆動電圧５Ｖで１５ｎｓ、駆動電圧２．５Ｖで７５
ｎｓとなる。クロックパルス信号ＣＰ等の発生源が従来
と同様な構成であれば、クロックパルス信号ＣＰの立上
りエッジからデータラッチ信号ＬＯＡＤが生じるまでの
時間は駆動電圧５Ｖを考慮して定められており（例えば
５０ｎｓ）、すなわち、対応するＤフリップフロップ
（１４）及びインバータ（１９）での合計の波形遅れ１
５ｎｓを考慮して定められており、駆動電圧２．５Ｖで
の合計波形遅れ７５ｎｓを、クロックパルス信号ＣＰ及
びデータラッチ信号ＬＯＡＤの位相差が吸収し得ない。
そのため、各Ｄフリップフロップ１０、…、１４の出力
信号が反転されたインバータ１５、…、１９からの信号
が波形変化を起こす前に、そのデータをラッチさせるよ
うにさせるデータラッチ信号ＬＯＡＤが各ラッチ部２
０、…、２４に供給されることも生じる。

【００６０】そのため、ロジック回路１００を電圧２．
５Ｖで駆動することを前提としているこの第１実施例で
は、対応するＤフリップフロップ（１４）及びインバー
タ（１９）での合計波形遅れが大きくても、各Ｄフリッ
プフロップ１０、…、１４の出力信号が反転されたイン
バータ１５、…、１９からの信号が波形変化してから、
データラッチ信号ＬＯＡＤが各ラッチ部２０、…、２４
に供給されることを補償すべくＬＯＡＤ遅延回路６を設
けている。

【００６１】なお、論理ゲート等の波形遅れは、駆動電
圧をパラメータとするだけではなく、そのパターン形状
（例えばＣＭＯＳインバータの場合、ＰＭＯＳ及びＮＭ
ＯＳのゲート幅やゲート長）をもパラメータとしてい
る。そのため、駆動電圧を低下させてもパターン形状を
変更すれば、駆動電圧を低下させる前と同じ波形遅れに
することができる。しかし、このようにすると大幅なパ
ターン設計のし直しが必要であり、そこで、第１実施例
においては、ＬＯＡＤ遅延回路６を設けて、低駆動電圧
時の表示品質の低下を防止することとした。

【００６２】以上のように、第１実施例の液晶駆動回路
によれば、ロジック回路に対する駆動電圧を低くした場
合（例えば２．５Ｖ）であっても、ＬＯＡＤ遅延回路を
設けているので、シリアルに入力された表示データ信号
のパラレルラッチを確実にでき、この点で従来回路のロ
ジック回路を低電圧で駆動した場合より表示品質を高め
ることができる。

【００６３】なお、ロジック回路に対する駆動電圧が低
い（例えば２．５Ｖ）ことを前提とした第１実施例の構
成に、ロジック回路に対する高い駆動電圧（例えば５
Ｖ）が入力されても、この場合のＬＯＡＤ遅延回路６を
介したことによる遅延時間（例えば１０ｎｓ）は短く、
入力されたデータラッチ信号ＬＯＡＤ及びクロックパル
ス信号ＣＰの位相差の設定マージンで吸収されることが
多く、ＬＯＡＤ遅延回路６を設けない場合に比べて駆動
電圧の許容範囲がかなり増大されている。

【００６４】（Ｂ）第２実施例 次に、本発明による液晶駆動回路の第２実施例を図面を
参照しながら詳述する。ここで、図６が、第２実施例の
全体構成を示すブロック図であり、図１との同一、対応
部分には同一符号を付して示している。

【００６５】なお、この第２実施例の液晶駆動回路も、
例えば液晶表示装置のセグメント側に適用される全体が
１個の集積回路でなっているものである。また、表示面
積が大きい液晶表示装置に適用して好適なものである。

【００６６】この第２実施例の液晶駆動回路において
は、第１実施例の構成に加えて、フレーム反転信号遅延
回路（以下、ＤＦ遅延回路と呼ぶ）７を、ＤＦ入力回路
５及びレベルシフト回路３間に追加して設けたものであ
る。

【００６７】新たに設けられたＤＦ遅延回路７は、複数
（図６では４個）のインバータ６３〜６６を縦続接続し
てなり、全消灯信号ＤＩＳＰＯＦＦ／が非有意のときに
ＤＦ入力回路５から出力されたフレーム反転信号ＤＦの
波形変化を遅延させて、レベルシフト回路３に入力させ
るものである。従って、レベルシフト回路３に入力され
る、全消灯信号ＤＩＳＰＯＦＦ／が非有意のときのフレ
ーム反転信号ＤＦの波形変化が遅れている点が第１実施
例とは異なっており、他の構成は、第１実施例と同様で
ある。そのため、基本的動作は第１実施例と同様であ
り、その説明は省略する。

【００６８】次に、ＤＦ遅延回路７を新たに設けた意
義、言い換えると、全体動作におけるＤＦ遅延回路７の
作用について説明する。

【００６９】上述したように、第１実施例においては、
ロジック回路１００の駆動電圧を低くした場合におい
て、ＬＯＡＤ遅延回路６によって、各Ｄラッチ部２０、
…、２４に与えるデータラッチ信号ＬＯＡＤの位相を、
クロックパルス信号ＣＰの位相に対して最適化でき、各
Ｄラッチ部２０、…、２４が新たな表示データ信号を確
実にラッチでき、この点で表示品質を高めることができ
る。

【００７０】しかし、ＬＯＡＤ遅延回路６だけを設けた
場合には、すなわち、ＤＦ遅延回路７を設けていない場
合には、表示品質の向上度合は低くなっている。

【００７１】入力されるデータラッチ信号ＬＯＡＤ及び
フレーム反転信号ＦＤは同期しており、その位相関係
は、ドライバ回路４に対する各ビットの入力信号（イン
バータ４８、…、５２からの信号やインバータ４３、
…、４７からの信号）と、ドライバ回路４に対するフレ
ーム反転制御又は全点灯制御に係る信号（インバータ４
２からの信号）とが同期して、フレーム切換時に、前フ
レームについての出力電圧から現フレームについての出
力電圧へ、無駄な電圧変化を介することなく、変化でき
るように選定されている。

【００７２】本来そのような入力されたデータラッチ信
号ＬＯＡＤによってラッチ動作すべき各Ｄラッチ部２
０、…、２４には、第１実施例の場合、それを遅延した
データラッチ信号ＬＯＡＤが入力される。そのため、Ｄ
Ｆ遅延回路７が設けられていないと、図７及び図８につ
いて示すように、フレーム反転信号ＤＦの波形変化の情
報がドライバ回路４に到達するタイミングに比較して、
各ラッチ部２０、…、２４の出力信号（従って表示デー
タ信号）の波形変化の情報がドライバ回路４に到達する
タイミングが遅くなる（その時間差はＴ２−Ｔ１とす
る）。

【００７３】その結果、ドライバ回路４からは、フレー
ム変化時において、図７（Ｆ）及び図８（Ｆ）に出力端
子５７に係るビットについて例示するように、『新たな
フレーム反転信号のレベル』と『前フレームでの表示デ
ータ信号レベル』とで定まる出力電圧が上記タイミング
ずれ時間Ｔ２−Ｔ１だけ送出された後、『新たなフレー
ム反転信号のレベル』と『このフレームでの表示データ
信号レベル』とで定まる出力電圧が送出される。すなわ
ち、時間Ｔ２−Ｔ１だけ余分な出力電圧変化が生じる。

【００７４】なお、図７は、前フレームにおけるフレー
ム反転信号ＤＦ及びＤラッチ部２４のラッチデータ信号
（表示データ信号）がそれぞれ“Ｌ”、“Ｈ”である状
況から、フレーム反転信号ＤＦ及びＤラッチ部２４のラ
ッチデータ信号（表示データ信号）がそれぞれ“Ｈ”、
“Ｌ”である状況に移行する際のタイミングチャートを
示しており、一方、図８は、前フレームにおけるフレー
ム反転信号ＤＦ及びＤラッチ部２４のラッチデータ信号
（表示データ信号）がそれぞれ“Ｌ”、“Ｌ”である状
況から、フレーム反転信号ＤＦ及びＤラッチ部２４のラ
ッチデータ信号（表示データ信号）がそれぞれ“Ｈ”、
“Ｈ”である状況に移行する際のタイミングチャートを
示している。

【００７５】以上のような表示品質の向上を損なう出力
電圧の余分な変化を押さえるべく、この第２実施例にお
いては、上述したようにＤＦ遅延回路７を設けている。
すなわち、各ラッチ部２０、…、２４のラッチ動作が従
来回路より遅れても、ドライバ回路４に対する各ビット
の入力信号（インバータ４８、…、５２からの信号やイ
ンバータ４３、…、４７からの信号）と、ドライバ回路
４に対するフレーム反転制御又は全点灯制御に係る信号
（インバータ４２からの信号）とが同期するように、フ
レーム反転信号ＤＦを所定時間（上記Ｔ１−Ｔ２相当）
だけ遅延させるＤＦ遅延回路７を設けている。

【００７６】その結果、図７及び図８のそれぞれについ
て対応する図９及び図１０に示すように、フレーム切換
時のドライバ回路４からの出力電圧の変化には、余分な
変化が生じないようになる。

【００７７】なお、上記においては、タイミングずれ時
間Ｔ２−Ｔ１が生じる原因として、ＬＯＡＤ遅延回路６
を設けたことを挙げたが、これが主たる原因ではある
が、ロジック回路１００の駆動電圧を低くした場合に
は、上述したように各論理ゲート等での波形遅れ時間も
長くなっており、各ラッチ部２０、…、２４からのラッ
チデータ信号をドライバ回路４に与えるのに介在してい
るロジック回路１００内での全ゲートの通過時間と、フ
レーム反転信号の情報をドライバ回路４に与えるのに介
在しているロジック回路１００内での全ゲートの通過時
間の相違もタイミングずれ時間を形成させている。

【００７８】上記第２実施例によっても、ＬＯＡＤ遅延
回路６を設けているので、ロジック回路に対する駆動電
圧を低くした場合（例えば２．５Ｖ）であっても、シリ
アルに入力された表示データ信号のパラレルラッチを確
実にでき、この点で従来回路のロジック回路を低電圧で
駆動した場合より表示品質を高めることができる。

【００７９】これに加え、第２実施例によれば、ＤＦ遅
延回路７を設けているので、ドライバ回路４からの出力
電圧が、フレーム切換時に余分な電圧変化を行なうこと
がなく、表示品質を一段と高めることができる。また、
電圧変化回数やスパイク状電圧変化等は、液晶パネルの
寿命を短くする要因であるが、第２実施例によれば、フ
レーム切換時に余分な電圧変化がないので、その分、寿
命の長期化が期待できる。

【００８０】ここで、第２実施例の場合、ＤＦ遅延回路
７が低電圧駆動のロジック回路１００内に設けられてい
るので、ＤＦ遅延回路７を追加させたとしても、消費電
力の増大を最小限に止どめることができる。

【００８１】なお、ロジック回路に対する駆動電圧が低
い（例えば２．５Ｖ）ことを前提とした第２実施例の構
成に、ロジック回路に対する高い駆動電圧（例えば５
Ｖ）が入力されても、この場合のＬＯＡＤ遅延回路６や
ＤＦ遅延回路７を介したことによる遅延時間は短く、入
力された各種信号間の位相差の設定マージンで吸収され
ることが多く、ＬＯＡＤ遅延回路６やＤＦ遅延回路７を
設けない場合に比べて駆動電圧の許容範囲がかなり増大
されている。

【００８２】ＤＦ遅延回路７をロジック回路１００内に
設ける位置が、ナンドゲート５８の入力端子Ｓ５側であ
っても良く、同様の作用を行なう。

【００８３】（Ｃ）第３実施例 次に、本発明による液晶駆動回路の第３実施例を図面を
参照しながら詳述する。ここで、図１１が、第３実施例
の全体構成を示すブロック図であり、第２実施例に係る
図６との同一、対応部分には同一符号を付して示してい
る。

【００８４】この第３実施例の液晶駆動回路は、第２実
施例と同一の技術的思想によりなされたものである。第
２実施例との相違点は、フレーム反転信号ＤＦの情報を
遅延してドライバ回路４に与えるためのＤＦ遅延回路８
を、高耐圧回路１０１に設けている点である。

【００８５】すなわち、この第３実施例においては、複
数（図示のものは２個）のインバータ６７及び６８でな
るＤＦ遅延回路８をレベルシフト回路３及びドライバ回
路４間に設け、各ラッチ部２０、…、２４のラッチ動作
が従来回路より遅れても、ドライバ回路４に対する各ビ
ットの入力信号（インバータ４８、…、５２からの信号
やインバータ４３、…、４７からの信号）と、ドライバ
回路４に対するフレーム反転制御又は全点灯制御に係る
信号（インバータ４２からの信号）とが同期するように
している。

【００８６】従って、この第３実施例によっても、第２
実施例と同様な効果を奏することができる。

【００８７】ＤＦ遅延回路（７又は８）を設ける場合に
おいて、既存又は新規設計の集積回路パターンにおい
て、高耐圧回路１０１側に空き空間が多くなるようなら
ば第３実施例を適用すれば良い。すなわち、第２実施例
及び第３実施例のいずれを適用しても良く、設計自由度
を高めている。

【００８８】（Ｄ）第４実施例 次に、本発明による液晶駆動回路の第４実施例を図面を
参照しながら詳述する。ここで、図１２が、第４実施例
の全体構成を示すブロック図であり、第２実施例に係る
図６との同一、対応部分には同一符号を付して示してい
る。

【００８９】なお、この第４実施例の液晶駆動回路も、
例えば液晶表示装置のセグメント側に適用される全体が
１個の集積回路でなっているものであり、表示面積が大
きい液晶表示装置に適用して好適なものである。この第
４実施例は、第２実施例の技術的思想を、第２実施例が
前提としている従来回路とは異なる従来回路に適用した
ものである。

【００９０】この第４実施例の液晶駆動回路が、第２実
施例と異なる点は、ラッチ回路２の各Ｄラッチ部２０、
…、２４に各ビット毎の表示データ信号を入力させる構
成が異なっている。すなわち、シフトレジスタ回路１に
代え、ビットイネーブル信号ＥＩ用のシフトレジスタ回
路１Ａ、及び、共通表示データ信号ＤＩが与えられるラ
ッチ回路１Ｂでなる構成が適用されている。

【００９１】シフトレジスタ回路１Ａは、Ｍ個のＤフリ
ップフロップ７０〜７４及びＭ個のインバータ７５〜７
９からなる。ラッチ回路１Ｂは、Ｍ個のＤラッチ部８０
〜８４でなる。

【００９２】各Ｄフリップフロップ７０、…、７４はそ
れぞれ、データラッチ信号ＬＯＡＤによって所定論理レ
ベルへのリセットを行ない、その後、入力端子Ｓ１０か
ら入力されるビットイネーブル信号ＥＩをシフト動作す
る。各Ｄフリップフロップ７０、…、７４からのＱ出力
信号はそれぞれ、対応するインバータ７５、…、７９を
介して反転されて、ラッチ回路１Ｂ内の対応するＤラッ
チ部８０、…、８４のクロック入力端子に与えられる。
これら各Ｄラッチ部８０、…、８４のＤ入力端子には、
固定レベルの共通表示データ信号ＤＩが入力されてお
り、対応するインバータ７５、…、７９からの信号が、
入力されたビットイネーブル信号ＥＩに応じて有意とな
っていると、共通表示データ信号ＤＩのレベルを自己ビ
ットに割り当てられている表示データ信号として取込
む。これら各Ｄラッチ部８０、…、８４からのＱ／出力
信号が、ラッチ回路２の対応するＤラッチ部２０、…、
２４のＤ入力端子に与えられる。

【００９３】以上のような表示データ信号の取込み構成
という相違点はあるが、この第４実施例によっても、第
２実施例と同様な効果を奏することができる。

【００９４】なお、図示及び説明は省略するが、このよ
うな第４実施例が前提とする従来回路に、第１実施例や
第３実施例の技術的思想を適用できることは勿論であ
る。

【００９５】（Ｅ）第５実施例 次に、本発明による液晶駆動回路の第５実施例を図面を
参照しながら詳述する。ここで、図１３がその全体構成
を示すブロック図であり、図１４及び図１５はその各部
タイミングチャートである。

【００９６】なお、この第５実施例の液晶駆動回路は、
例えば液晶表示装置のコモン側に適用される全体が１個
の集積回路でなっているものである。また、表示面積が
大きい液晶表示装置に適用して好適なものである。

【００９７】図１３において、この液晶駆動回路には、
第１電源電位Ｖａ、第２電源電位Ｖｂ及び第３電源電位
Ｖｃのそれぞれ違った電位が印加され、第１電源電位Ｖ
ａと第２電源電位Ｖｂとの低い差電圧Ｖａ−Ｖｂで駆動
されるロジック回路４００と、第１電源電位Ｖａと第３
電源電位Ｖｃとの高い差電圧Ｖａ−Ｖｃで駆動される高
耐圧回路４０１を有している。

【００９８】ここでも、第１電源電位Ｖａ、第２電源電
位Ｖｂ及び第３電源電位Ｖｃはそれぞれ、例えば２．５
Ｖ、０Ｖ、−２２．５Ｖであり、高耐圧回路４０１は２
５Ｖで駆動されるが、ロジック回路４００は、従来の５
Ｖとは異なって、２．５Ｖで駆動されるようになされて
いる。

【００９９】上記ロジック回路４００は、シフトレジス
タ回路３０１、ＤＦ遅延回路３０４、インバータ３５３
及びノアゲート３５４から構成されており、高耐圧回路
４０１は、レベルシフト回路３０２及びドライバ回路３
０３から構成されている。

【０１００】図１４（Ｂ）又は図１５（Ｂ）に示す表示
データ信号（セグメント側のものと異なる；以下スキャ
ンデータ信号と呼ぶ）ＤＩは、Ｎ個のＤフリップフロッ
プ３１０〜３１４及びＮ個のノアゲート３１５〜３１９
でなるシフトレジスタ回路３０１に供給され、図１４
（Ａ）又は図１５（Ａ）に示すクロックパルス信号（セ
グメント側のデータラッチ信号ＬＯＡＤが該当する）Ｃ
Ｐによって、シフトレジスタ回路３０１に取込まれ、そ
の各フリップフロップ３１０、…、３１４からのＱ出力
信号が対応するノアゲート３１５、…、３１９の一方の
入力端子に与えられる。

【０１０１】各ノアゲート３１５、…、３１９の他方の
入力端子には、全消灯信号ＤＩＳＰＯＦＦ／がインバー
タ３５３によって反転されて与えられ、全消灯信号ＤＩ
ＳＰＯＦＦ／が全消灯を指示していないときに、各Ｄフ
リップフロップ３１０、…、３１４のＱ出力信号（図１
４（Ｄ）又は図１５（Ｄ）参照）が、対応する２入力ノ
アゲート３１５、…、３１９を反転通過してレベルシフ
ト回路３０２に供給される。

【０１０２】図１４（Ｃ）又は図１５（Ｃ）に示すフレ
ーム反転信号ＤＦは、２入力ノアゲート３５４に入力さ
れ、全消灯信号ＤＩＳＰＯＦＦ／はインバータ３５３に
よって反転されて２入力ノアゲート３５４に入力され
る。かくして、通常の表示制御状態においては、フレー
ム反転信号ＤＦは、このノアゲート３５４を通過してＤ
Ｆ遅延回路３０４に与えられ、このＤＦ遅延回路３０４
によって遅延されたフレーム反転信号がレベルシフト回
路３０２に供給される。

【０１０３】レベルシフト回路３０２は、ロジック回路
４００内のＮ＋１個のインバータ３２０、…、３２５
と、高耐圧回路４０１内の３Ｎ＋１個のインバータ３３
２、…、３４７と、Ｎ＋１個のレベルシフタ３２６、
…、３３１により構成されており、Ｎ＋１個の入力信号
に対して、セグメント側と同様に、レベルシフトしてド
ライバ回路３０３に与える。

【０１０４】ドライバ回路３０３には、各入力端子Ｓ３
４、…、Ｓ３７から、選択電圧Ｖ５（例えばＶ５＝Ｖ
ａ）、非選択電圧Ｖ６（例えばＶ６＝１５×（Ｖａ−Ｖ
ｃ）／１６）、非選択電圧Ｖ７（例えばＶ７＝（Ｖａ−
Ｖｃ）／１６）、選択電圧Ｖ８（例えばＶ８＝Ｖｃ）に
与えられる。

【０１０５】ドライバ回路３０３は、Ｎ個の出力端子３
４８、…、３５２を有し、出力端子に対応するインバー
タ３３７、…、３４１及びインバータ３４３、…、３４
７からの相補的な一対の信号（図１４（Ｅ）又は図１５
（Ｅ）参照）と、インバータ３４２及びレベルシフタ３
２６からの出力信号とにより（図１４（Ｆ）又は図１５
（Ｆ）参照）、各出力端子３４８、…、３５２に４種類
の電圧Ｖ５〜Ｖ８のいずれを出力するかを定めて（図１
４（Ｇ）又は図１５（Ｇ）参照）、各出力端子３４８、
…、３５２より所定ライン用のコモン電極に出力する。

【０１０６】なお、ドライバ回路３０３の内部では、全
消灯信号ＤＩＳＰＯＦＦ／が非有意な場合に、以下のよ
うな選択方法によって出力電圧を定めている。表示パネ
ルの所定ラインに対するスキャンデータ信号とフレーム
反転信号ＤＦが共に“Ｌ”の場合には非選択電圧Ｖ６を
出力し、スキャンデータ信号が“Ｈ”、フレーム反転信
号ＤＦが“Ｌ”ならば選択電圧Ｖ８を出力し、スキャン
データ信号が“Ｌ”、フレーム反転信号ＤＦが“Ｈ”な
らば非選択電圧Ｖ７を出力し、スキャンデータ信号とフ
レーム反転信号ＤＦが共に“Ｈ”ならば選択電圧Ｖ５を
出力するように、出力電圧を選択している。

【０１０７】しかし、全消灯信号ＤＩＳＰＯＦＦ／が
“Ｌ”である場合には、スキャンデータ信号、フレーム
反転信号ＤＦの論理レベルに拘らず、全ての出力端子に
選択電圧Ｖ５を出力するようにしている。

【０１０８】ここで、ロジック回路４００に対する駆動
電圧２．５Ｖを従来の５Ｖより低下させているので、Ｄ
フリップフロップ３１０〜３１４やノアゲート３１５〜
３１９、３５４の波形遅れは従来より大きくなり、しか
も、Ｄフリップフロップ３１０〜３１４についての波形
遅れの増大分（例えば５０ｎｓ−１０ｎｓ＝４０ｎｓ）
の方がノアゲート３１５〜３１９、３５４のについての
波形遅れの増大分（例えば２５ｎｓ−５ｎｓ＝２０ｎ
ｓ）より大きい。

【０１０９】そのため、スキャンデータ信号に係るノア
ゲート３１５〜３１９の出力信号の位相は、ノアゲート
３５４の出力信号の位相に比較して、駆動電圧を２．５
Ｖにしたときには、駆動電圧が５Ｖであったときより遅
れている。言い換えると、駆動電圧が５Ｖである場合の
クロックパルス信号ＣＰと、フレーム反転信号ＤＦとの
位相関係を維持したまま、駆動電圧を２．５Ｖにしたと
きには、入力されたクロックパルス信号ＣＰとフレーム
反転信号ＤＦとの位相関係は安定動作を補償できないも
のとなっている。

【０１１０】そこで、この第５実施例においては、フレ
ーム反転信号ＤＦを遅延させるＤＦ遅延回路３０４を設
け、レベルシフト回路３０２に入力されるスキャンデー
タ信号の情報とフレーム反転信号ＤＦとの情報の位相差
を、安定動作を補償できる関係にしている。

【０１１１】従って、この第５実施例によれば、ロジッ
ク回路４００を低駆動電圧で駆動した場合に、ＤＦ遅延
回路３０４の位相整合機能により、良好な変化を呈する
コモン電極に対する出力電圧を得ることができる。これ
により、ロジック回路４００に対する駆動電圧の許容変
化範囲を増大できるようになる。ＤＦ遅延回路３０４を
ロジック回路４００内に設けているので、この回路３０
４を追加したとしても消費電力の増加はほとんど無視で
きる。

【０１１２】なお、ＤＦ遅延回路３０４をノアゲート３
５４の出力側ではなく、入力側に設けて良い。

【０１１３】（Ｆ）第６実施例 図１６は、本発明による液晶駆動回路の第６実施例の構
成を示すものであり、第５実施例に係る図１３との同
一、対応部分には同一符号を付して示している。この第
６実施例の液晶駆動回路は、第５実施例と同一の技術的
思想によりなされたものであり、第５実施例との相違点
は、ＤＦ遅延回路３０５を、レベルシフト回路３０２内
のレベルシフタ３２６、及び、レベルシフト回路３０２
内のインバータ３４２間の介在した点にある。ＤＦ遅延
回路３０５は、第５実施例のＤＦ遅延回路３０４と同様
に作用する。

【０１１４】この第６実施例によっても、第５実施例と
同様な効果を奏する。

【０１１５】ＤＦ遅延回路（３０４又は３０５）を設け
る場合において、既存又は新規設計の集積回路パターン
において、高耐圧回路４０１側に空き空間が多くなるよ
うならば第６実施例を適用すれば良い。すなわち、第５
実施例及び第６実施例のいずれを適用しても良く、設計
自由度を高めている。

【０１１６】（Ｇ）第７実施例 次に、本発明による液晶駆動回路の第７実施例を図面を
参照しながら詳述する。ここで、図１７がその全体構成
を示すブロック図であり、図６及び図１３との同一、対
応部分には同一符号を付して示している。また、この第
７実施例の説明には直接関係しない部分についての符号
は省略している。

【０１１７】第１〜第６実施例はそれぞれ、セグメント
側又はコモン側単体の液晶駆動回路に関するものであっ
たが、第７実施例はセグメント側及びコモン側の液晶駆
動回路を組み合わせた液晶駆動回路に関するものであ
る。

【０１１８】この第７実施例の液晶駆動回路は、図１７
に示すように、セグメント側の液晶駆動回路部分ＳＥＧ
として上記第２実施例の構成を有する液晶駆動回路（図
６参照）を適用し、コモン側の液晶駆動回路部分ＣＯＭ
として、上記第５実施例の構成（図１３参照）にクロッ
ク遅延回路（ＬＯＡＤ遅延回路）３６０を追加すると共
に、第５実施例のＤＦ遅延回路３０４に代えて、その遅
延時間より遅延時間が長いＤＦ遅延回路３６１を同じ装
置内位置に設けたものである。ＤＦ遅延回路３６１の遅
延時間と、第５実施例に係るＤＦ遅延回路３０４の遅延
時間との差時間は、クロック遅延回路３６０の遅延時間
と等しくなされている。

【０１１９】なお、セグメント側の液晶駆動回路部分Ｓ
ＥＧ及びコモン側の液晶駆動回路部分ＣＯＭのフレーム
反転信号ＦＤの入力端子Ｓ５及びＳ３３には、同一のフ
レーム反転信号ＤＦが入力されるようになされている。
また、セグメント側の液晶駆動回路部分ＳＥＧのデータ
ラッチ信号ＬＯＡＤの入力端子Ｓ３にはデータラッチ信
号ＬＯＡＤが入力され、そのデータラッチ信号ＬＯＡＤ
がコモン側の液晶駆動回路部分ＣＯＭのクロックパルス
入力端子Ｓ３４に入力されるようになされている。

【０１２０】従って、セグメント側の液晶駆動回路部分
ＳＥＧの動作は、第２実施例のセグメント側の単体構成
の液晶駆動回路の動作と同様である。一方、コモン側の
液晶駆動回路部分ＣＯＭの動作は、第５実施例のコモン
側の単体構成の液晶駆動回路と比較した場合に、シフト
レジスタ回路３０１に対するクロックパルス信号ＣＰ
（データラッチ信号ＬＯＡＤ）が、クロック遅延回路３
６０を介して所定時間だけ遅延されてシフトレジスタ回
路３０１に与えられている点、及び、ＤＦ遅延回路３６
１がＤＦ遅延回路３０４よりフレーム反転信号ＤＦの情
報を遅延させてレベルシフト回路３０３に入力している
点が異なっており、他の動作は第５実施例と同様であ
る。

【０１２１】なお、この第７実施例の液晶駆動回路も、
セグメント側及びコモン側のそれぞれの液晶駆動回路部
分ＳＥＧ、ＣＯＭのロジック回路１００、４００を低い
駆動電圧（例えばＶａ−Ｖｂ＝２．５Ｖ）で駆動するこ
とを前提としている。

【０１２２】以下、セグメント側の液晶駆動回路部分Ｓ
ＥＧとして上記第２実施例の構成を有する液晶駆動回路
を適用した場合に、コモン側の液晶駆動回路部分ＣＯＭ
として第５実施例の構成を有する液晶駆動回路をそのま
ま適用できない理由を説明する。すなわち、セグメント
側の液晶駆動回路部分ＳＥＧとして上記第２実施例の構
成を有する液晶駆動回路を適用すると共に、コモン側の
液晶駆動回路部分ＣＯＭとして第５実施例の構成を有す
る液晶駆動回路を適用した、図１８に示す液晶駆動回路
での問題点を、図１９及び図２０に示すタイミングチャ
ートをも参照しながら説明する。

【０１２３】図１８の液晶駆動回路においては、図１９
（Ｃ）又は図２０（Ｃ）に示すデータラッチ信号ＬＯＡ
Ｄの“Ｈ”変化が、セグメント側の液晶駆動回路部分Ｓ
ＥＧのＬＯＡＤ遅延回路６を通り、最後にドライバ回路
４の直前のインバータ４８、…、５２（図６参照）の出
力まで到達する遅延時間ｔ１（図１９（Ｇ）又は図２０
（Ｇ）参照）と、上記データラッチ信号ＬＯＡＤの
“Ｈ”変化が、コモン側の液晶駆動回路部分ＣＯＭのフ
リップフロップ３１０、…、３１４のクロック入力端子
にも入力されて、そのＱ出力信号が最後にドライバ回路
３０１の直前のインバータ３４３、…、３４７（図１３
参照）の出力まで到達する遅延時間ｔ３（図１９（Ｊ）
又は図２０（Ｊ）参照）との間に位相差ｔ５（＝ｔ１−
ｔ３）を生じる。

【０１２４】すなわち、セグメント側の液晶駆動回路部
分ＳＥＧだけがＬＯＡＤ遅延回路６を有するので、位相
差ｔ５を生じる。

【０１２５】一方、データラッチ信号ＬＯＡＤに同期し
て反転する図１９（Ｄ）又は図２０（Ｄ）に示すフレー
ム反転信号ＤＦが、セグメント側において、ＤＦ入力回
路５から取込まれ、最後にドライバ回路４のインバータ
４２（図６参照）の出力まで到達する遅延時間ｔ２（図
１９（Ｇ）又は図２０（Ｇ）参照）と、上記フレーム反
転信号ＤＦがコモン側において、２入力ノアゲート３５
４から取込まれ、ＤＦ遅延回路３０４を介して、最後に
ドライバ回路３０１の直前のインバータ３４２（図１３
参照）の出力まで到達する遅延時間ｔ４（図１９（Ｋ）
又は図２０（Ｋ）参照）との間にも位相差ｔ５（＝ｔ２
−ｔ４）を生じる。

【０１２６】すなわち、セグメント側の液晶駆動回路部
分ＳＥＧのＤＦ遅延回路７の遅延時間がＬＯＡＤ遅延回
路６の存在を考慮して選定されているため、位相差ｔ５
を生じる。

【０１２７】このように、セグメント側に適用されてい
る図６に示す液晶駆動回路部分と、図１３に示すコモン
側に適用されている液晶駆動回路部分とを組み合わせる
と、データラッチ信号ＬＯＡＤの“Ｈ”変化を基準にし
て生じるセグメント側での遅延時間ｔ１とコモン側での
遅延時間ｔ３とに位相差が生じ、また、データラッチ信
号ＬＯＡＤに同期して反転するフレーム反転信号ＤＦを
基準にして生じるセグメント側での遅延時間ｔ２とコモ
ン側での遅延時間ｔ４とに位相差を生じる。

【０１２８】その結果、セグメント側に適用される液晶
駆動回路部分ＳＥＧから出力される電圧波形（図１９
（Ｈ）又は図２０（Ｈ）参照）と、コモン側に適用され
る液晶駆動回路部分ＣＯＭから出力される電圧波形（図
１９（Ｌ）又は図２０（Ｌ）参照）との間でも位相差ｔ
５（＝ｔ１−ｔ３＝ｔ２−ｔ４）を生ずる。

【０１２９】このように、液晶素子のセグメント側とコ
モン側の出力波形の位相がずれると、液晶表示の品質は
悪くなる。

【０１３０】そのため、図１７に示すこの第７実施例に
おいては、コモン側の液晶駆動回路部分ＣＯＭに、遅延
時間がｔ５であるクロック遅延回路３６０を追加して、
データラッチ信号ＬＯＡＤの“Ｈ”変化が、セグメント
側の液晶駆動回路部分ＳＥＧのＬＯＡＤ遅延回路６を通
り、最後にドライバ回路４の直前のインバータ４８、
…、５２（図６参照）の出力まで到達する遅延時間ｔ１
と、上記データラッチ信号ＬＯＡＤの“Ｈ”変化がコモ
ン側の液晶駆動回路部分ＣＯＭのクロック遅延回路３６
０を介してフリップフロップ３１０、…、３１４にも入
力されて、そのＱ出力信号が最後にドライバ回路３０１
の直前のインバータ３４３、…、３４７（図１３参照）
の出力まで到達する遅延時間ｔ３ａとの間の位相差を除
去することとした。

【０１３１】また、図１７に示すこの第７実施例におい
ては、コモン側の液晶駆動回路部分ＣＯＭのＤＦ遅延回
路３６１として、第５実施例のＤＦ遅延回路３０４の遅
延時間より遅延時間がｔ５だけ長いＤＦ遅延回路３６１
を適用して、フレーム反転信号ＤＦが、セグメント側に
おいて、ＤＦ入力回路５から取込まれ、最後にドライバ
回路４のインバータ４２（図６参照）の出力まで到達す
る遅延時間ｔ２と、上記フレーム反転信号ＤＦがコモン
側において、２入力ノアゲート３５４から取込まれ、Ｄ
Ｆ遅延回路３６１を介して、最後にドライバ回路３０１
の直前のインバータ３４２（図１３参照）の出力まで到
達する遅延時間ｔ４ａとの間の位相差を除去することと
した。

【０１３２】図２１及び図２２は、この第７実施例に係
る各部タイミングチャートであり、上記位相差が除去さ
れている様子を示している。

【０１３３】その結果、これら図面からも明らかなよう
に、セグメント側に適用される液晶駆動回路部分ＳＥＧ
から出力される電圧波形（図２１（Ｈ）又は図２２
（Ｈ）参照）と、コモン側に適用される液晶駆動回路部
分ＣＯＭから出力される電圧波形（図２１（Ｌ）又は図
２２（Ｌ）参照）との間で位相差はなくなる。

【０１３４】上記第７実施例によれば、セグメント側の
液晶駆動回路部分ＳＥＧを単独で見た場合には、第２実
施例と同様な効果を奏する。また、上記第７実施例によ
れば、コモン側の液晶駆動回路部分ＣＯＭを単独で見た
場合にも、クロック遅延回路３６０を介した信号の位相
と、ＤＦ遅延回路３６１を介した信号の位相との位相差
は第５実施例と同様であるので、第５実施例と同様な効
果を奏する。

【０１３５】さらに、上記第７実施例によれば、コモン
側の液晶駆動回路部分ＣＯＭにクロック遅延回路３６０
を設けると共に、ＤＦ遅延回路３６１として長い遅延時
間のものを適用したので、セグメント側の液晶駆動回路
部分ＳＥＧ及びコモン側の液晶駆動回路部分ＣＯＭ内の
ロジック回路を低い駆動電圧で駆動するようにした場合
にも、セグメント側の液晶駆動回路部分ＳＥＧ及びコモ
ン側の液晶駆動回路部分ＣＯＭからの出力電圧位相を揃
えることができ、液晶表示品質を高めることができ、ま
た、液晶素子の両電極に加えられるスパイク状電圧変化
の回数も少なくなって液晶素子の寿命を長くすることが
期待できる。

【０１３６】なお、ロジック回路に対する駆動電圧が低
い（例えば２．５Ｖ）ことを前提とした第７実施例の構
成に、ロジック回路に対する高い駆動電圧（例えば５
Ｖ）が入力されても、その場合の各部遅延回路を介した
ことによる遅延時間は短く、入力された複数の信号間の
設定位相差のマージンで吸収されることが多く、駆動電
圧の許容範囲がかなり増大されている。

【０１３７】（Ｈ）第８実施例 図２３は、本発明による液晶駆動回路の第８実施例の構
成を示すものであり、第７実施例の一部を変形したもの
である。第７実施例との相違点は、集積回路で構成され
ているコモン側の液晶駆動回路部分ＣＯＭ内には、クロ
ック遅延回路３６０を設けず、それと同じ遅延時間を有
するクロック遅延回路３６２を外付け回路で構成してい
る点であり、その他の点は第７実施例と同様である。

【０１３８】従って、この第８実施例によっても、第７
実施例と同様な効果を得ることができる。また、第８実
施例によれば、コモン側の液晶駆動回路部分ＣＯＭ内に
はクロック遅延回路３６０を設けていないので、コモン
側の液晶駆動回路部分ＣＯＭの設計を容易化できる、ク
ロック遅延回路３６０に割くことができるパターン面積
がなくても上記第７実施例の効果が得られる。さらにま
た、外付け回路であるので、遅延時間の調節も適切に行
なうことができる。

【０１３９】（Ｉ）第９実施例 図２４は、本発明による液晶駆動回路の第９実施例の構
成を示すものであり、第７実施例の一部を変形したもの
である。第７実施例との相違点は、集積回路で構成され
ているコモン側の液晶駆動回路部分ＣＯＭとして、第５
実施例の液晶駆動回路をそのまま適用し、セグメント側
の液晶駆動回路部分ＳＥＧとコモン側の液晶駆動回路部
分ＣＯＭからの出力電圧の位相差吸収用のＤＦ遅延回路
３６３及びクロック遅延回路３６４を共に外付け回路で
構成している点であり、その他の点は第７実施例と同様
である。

【０１４０】従って、この第９実施例によっても、第７
実施例と同様な効果を得ることができる。また、第９実
施例によれば、集積回路でなるコモン側の液晶駆動回路
部分ＣＯＭや、集積回路でなるセグメント側の液晶駆動
回路部分ＳＥＧのバラツキ等による位相差吸収能力の差
分を、外付け回路でなる遅延回路３６３、３６４で補償
できるという効果等を得ることができる。さらに、コモ
ン側の液晶駆動回路部分ＣＯＭの設計を容易化できる、
クロック遅延回路３６０に割くことができるパターン面
積がなくても上記第７実施例の効果が得られる。さらに
また、外付け回路であるので、遅延時間の調節も適切に
行なうことができる。

【０１４１】（Ｊ）第１０実施例 図２５は、本発明による液晶駆動回路の第１０実施例の
構成を示すものであり、第７実施例の一部を変形したも
のである。第７実施例との相違点は、集積回路で構成さ
れているコモン側の液晶駆動回路部分ＣＯＭとして、第
５実施例の液晶駆動回路をそのまま適用し、セグメント
側の液晶駆動回路部分ＳＥＧとコモン側の液晶駆動回路
部分ＣＯＭからの出力電圧の位相差吸収用のＤＦ遅延回
路３６５及びクロック遅延回路３６６を共に外付け回路
で構成してセグメント側の液晶駆動回路部分ＳＥＧの入
力側に設けている点であり、その他の点は第７実施例と
同様である。

【０１４２】第２実施例のセグメント側の液晶駆動回路
と第５実施例の液晶駆動回路とを組み合わせた図１８に
示す液晶駆動回路において、ロジック回路を低い駆動電
圧で駆動した場合には、コモン側での出力電圧変化がセ
グメント側の出力電圧変化より速く生じるとして、第７
実施例の必要性を説明したが、内部の論理ゲートのパタ
ーン等によっては、その位相関係が逆に生じる場合があ
る。このような場合にはこの第１０実施例を適用するれ
ば良い。

【０１４３】従って、位相差の吸収方向が異なるが、こ
の第１０実施例によれば、第９実施例と同様な効果を得
ることができる。

【０１４４】以上、第７実施例〜第１０実施例において
は、第２実施例の液晶駆動回路と、第５実施例の液晶駆
動回路とを組み合わせた場合を前提としているが、セグ
メント側の液晶駆動回路部分ＳＥＧに第２実施例〜第４
実施例のいずれかを適用し、コモン側の液晶駆動回路部
分ＣＯＭに第５実施例又は第６実施例を適用した組み合
わせについても、第７実施例〜第１０実施例について説
明した技術的思想を適用することができる。

【０１４５】（Ｋ）第１１実施例 次に、本発明による液晶駆動回路の第１１実施例を図面
を参照しながら詳述する。ここで、図２６がその全体構
成を示すブロック図であり、図２７がそのシフトレジス
タ回路５０１、ラッチ回路５０２〜５０４及びラッチセ
レクト回路５０５の詳細構成を示すブロック図であり、
図２８がデータセレクト回路５０６及びブランク回路５
０８の詳細構成を示すブロック図である。

【０１４６】上記第１〜第１０実施例の液晶駆動回路
は、セグメント側の液晶駆動回路（部分）と、コモン側
の液晶駆動回路（部分）とが別個の集積回路チップで実
現されているものであるが、この第１１実施例の液晶駆
動回路は、セグメント側の液晶駆動回路部分とコモン側
の液晶駆動回路部分とが同一の集積回路チップで実現さ
れることを想定しているものである。

【０１４７】また、上記第１〜第１０実施例の液晶駆動
回路は、上述では言及しなかったが、いわゆるマルチプ
レックス高デューティ駆動方式の表示パネルに対して好
適な液晶駆動回路であったが、この第１１実施例の液晶
駆動回路は、一般的に言って表示面積が小さいいわゆる
マルチプレックス低デューティ駆動方式の表示パネルに
対して好適な液晶駆動回路である。

【０１４８】図２６において、この第１１実施例の液晶
駆動回路は、シフトレジスタ回路５０１と、複数のセグ
メント群（図示のものは３群であり、以下、Ａ群、Ｂ
群、Ｃ群と呼ぶ）のそれぞれに対応したラッチ回路５０
２、５０３、５０４と、ラッチセレクタ回路５０５と、
データセレクタ回路５０６と、ブランク回路５０８と、
ドライバ回路５０９と、タイミング発生回路６００と、
発振回路６１０とでなる従来回路にも存在していた構成
に加えて、コモンタイミング遅延回路６２０及びＤＦ遅
延回路６３０を備える。

【０１４９】この液晶駆動回路には、液晶表示の点灯、
非点灯を決定する表示データ信号（ラッチセレクト信号
を含む）ＤＩが入力端子Ｓ５２に与えられ、表示データ
信号ＤＩに同期して入力されるクロックパルス信号ＣＰ
が入力端子Ｓ５１に与えられ、あるセグメント群用の表
示データ信号ＤＩを全て同時にラッチするためのデータ
ラッチ信号ＬＯＡＤが入力端子Ｓ５３に与えられ、液晶
駆動出力を全て消灯状態にするブランク信号ＢＬＡＮＫ
が入力端子Ｓ５４に与えられるようになされている。

【０１５０】また、バイアス電源端子Ｓ５５〜Ｓ５８に
は、選択電圧ＶＤＤ、非選択電圧Ｖ５１（例えば、２×
（ＶＤＤ−Ｖ５３）／３）、非選択電圧Ｖ５２（例え
ば、（ＶＤＤ−Ｖ５３）／３）、選択電圧Ｖ５３（例え
ばアース電位）が印加されるようになされており、電圧
ＶＤＤ及びＶ５３の差電圧が、ドライバ回路５０９以外
のロジック回路の駆動電圧として供給されるようになさ
れている。

【０１５１】ここで、選択電圧ＶＤＤは、従来では例え
ば５Ｖであったが、この第１１実施例ではそれより低い
例えば３Ｖ程度に選定されるようになされている。

【０１５２】入力端子Ｓ５２からの表示データ信号ＤＩ
は、シフトレジスタ回路５０１に供給されると共に、入
力端子Ｓ５１からのクロックパルス信号ＣＰは表示デー
タ信号ＤＩに同期してシフトレジスタ回路５０１に供給
される。シフトレジスタ回路５０１は、図２７に示すよ
うに、１群のセグメント数（Ｐ個とする）＋群数（この
場合３）個のＤフリップフロップ５１０、…、５１６で
構成されており、相前後する２個の前側のフリップフロ
ップ（例えば５１０）のＱ出力端子が後側のフリップフ
ロップ（例えば５１１）のＤ入力端子に接続されるよう
に全てのフリップフロップ５１０〜５１６が順次接続さ
れて構成されている。各フリップフロップ５１０、…、
５１６のクロック入力端子にはクロックパルス信号ＣＰ
が同時に与えられる。

【０１５３】入力端子Ｓ５２から見て後側のＰ個の各フ
リップフロップ５１３、…、５１６からのＱ出力信号は
それぞれ３分岐されて、Ａ群用ラッチ回路５０２、Ｂ群
用ラッチ回路５０３及びＣ群用ラッチ回路５０４に同時
に与えられるようになされている。

【０１５４】各群用のラッチ回路５０２、５０３、５０
４はそれぞれ、図２７に示すように、Ｐ個のＤラッチ部
５２０〜５２３、５３０〜５３３、５４０〜５４３で構
成されている。Ａ群用ラッチ回路５０２における各Ｄラ
ッチ部５２０、…、５２３のＤ入力端子には、シフトレ
ジスタ回路５０１の対応するフリップフロップ５１３、
…、５１６からのＱ出力信号が入力され、Ｂ群用ラッチ
回路５０３における各Ｄラッチ部５３０、…、５３３の
Ｄ入力端子にも、シフトレジスタ回路５０１の対応する
フリップフロップ５１３、…、５１６からのＱ出力信号
が入力され、Ｃ群用ラッチ回路５０４における各Ｄラッ
チ部５４０、…、５４３のＤ入力端子にも、シフトレジ
スタ回路５０１の対応するフリップフロップ５１３、
…、５１６からのＱ出力信号が入力されるようになされ
ている。

【０１５５】一方、入力端子Ｓ５３からのデータラッチ
信号ＬＯＡＤはラッチセレクタ回路５０５に供給され
る。ラッチセレクタ回路５０５は、図２７に示すよう
に、群の数（この場合３）だけの２入力アンドゲート５
５１、５５２、５５３で構成されており、各アンドゲー
ト５５１、５５２、５５３の一方の入力端子には、デー
タラッチ信号ＬＯＡＤが入力されるようになされてい
る。各アンドゲート５５１、５５２、５５３の他方の入
力端子には、シフトレジスタ回路５０１の入力段側の対
応するフリップフロップ５１０、５１１、５１２のＱ出
力信号が与えられるようになされている。すなわち、フ
リップフロップ５１０のＱ出力端子はアンドゲート５５
１の入力端子に接続され、フリップフロップ５１１のＱ
出力端子はアンドゲート５５２の入力端子に接続され、
フリップフロップ５１２のＱ出力端子はアンドゲート５
５３の入力端子に接続されている。

【０１５６】アンドゲート５５１の出力端子は、Ａ群用
ラッチ回路５０２の全てのＤラッチ部５２０〜５２３の
ラッチ入力端子（Ｌ）に接続されている。アンドゲート
５５２の出力端子は、Ｂ群用ラッチ回路５０３の全ての
Ｄラッチ部５３０〜５３３のラッチ入力端子（Ｌ）に接
続されている。アンドゲート５５３の出力端子は、Ｃ群
用ラッチ回路５０４の全てのＤラッチ部５４０〜５４３
のラッチ入力端子（Ｌ）に接続されている。

【０１５７】各群用のラッチ回路５０２、５０３、５０
４が、対応するアンドゲート５５１、５５２、５５３か
らのデータラッチ信号に基いて、シフトレジスタ回路５
０１からのパラレルの表示データ信号ＤＩを取込んでラ
ッチしたラッチ信号は、データセレクタ回路５０６に与
えられる。

【０１５８】データセレクタ回路５０６は、図２８に示
すように、３Ｐ個の２入力アンドゲート５６０〜５７１
と、Ｐ個の３入力オアゲート５７２〜５７５より構成さ
れている。

【０１５９】３Ｐ個の２入力アンドゲート５６０〜５７
１は、Ａ群、Ｂ群及びＣ群用のＰ個ずつの３群に分かれ
ている。Ａ群用の各アンドゲート５６０、５６３、…、
５６６、５６９の一方の入力端子には、Ａ群用ラッチ回
路５０２の対応するＤラッチ部５２０、…、５２３のＱ
出力信号が入力され、他方の入力端子には、後述するタ
イミング発生回路６００からのＡ群を指示するタイミン
グパルス信号Ｔ５１が入力される。同様に、Ｂ群用の各
アンドゲート５６１、５６４、…、５６７、５７０の一
方の入力端子には、Ｂ群用ラッチ回路５０３の対応する
Ｄラッチ部５３０、…、５３３のＱ出力信号が入力さ
れ、他方の入力端子には、後述するタイミング発生回路
６００からのＢ群を指示するタイミングパルス信号Ｔ５
２が入力され、Ｃ群用の各アンドゲート５６２、５６
５、…、５６８、５７１の一方の入力端子には、Ｃ群用
ラッチ回路５０４の対応するＤラッチ部５４０、…、５
４３のＱ出力信号が入力され、他方の入力端子には、後
述するタイミング発生回路６００からのＣ群を指示する
タイミングパルス信号Ｔ５３が入力される。

【０１６０】なお、３個のタイミングパルス信号Ｔ５
１、Ｔ５２、Ｔ５３は択一的にしかも巡回的に有意状態
のものが変化するものである。また、この巡回周期は、
フレーム反転信号ＤＦの半周期、すなわち、１フレーム
期間に選定されている。

【０１６１】同一の出力端子５９０、…、５９３に係る
群が異なる３個のアンドゲート５６０〜５６２、…、５
６９〜５７１からの出力信号は、対応する３入力オアゲ
ート５７２、…、５７５に入力されるようになされてい
る。これら３入力オアゲート５７２〜５７５からの出力
信号がブランク回路５０８に与えられるようになされて
いる。

【０１６２】また、入力端子Ｓ５４からのブランク信号
（全消灯信号）ＢＬＡＮＫも、ブランク回路５０８に与
えられるようになされている。

【０１６３】ブランク回路５０８は、図２８に示すよう
に、Ｐ＋４個の２入力オアゲート５８０〜５８７と、イ
ンバータ５８８と、２入力アンドゲート５８９とから構
成されている。

【０１６４】ブランク回路５０８内のＰ個のオアゲート
５８０、…、５８３のそれぞれ一方の入力端子には、デ
ータセレクト回路５０６内の対応するオアゲート５７
２、…、５７５からの出力信号が入力されると共に、他
方の入力端子にはブランク信号ＢＬＡＮＫが入力される
ようになされている。これらオアゲート５８０〜５８３
からの出力信号が、ドライバ回路５０９内のセグメント
ドライバ回路５９７に与えられる。

【０１６５】当該液晶駆動回路の外部において、入力端
子Ｓ５９及び入力端子（電源端子）Ｓ５５間には図示し
ない抵抗が接続され、また、入力端子Ｓ５９及び入力端
子（アース端子）Ｓ５８間には図示しないコンデンサが
接続され、これら抵抗及びコンデンサは、入力端子Ｓ５
９に接続されている内部の発振回路６１０に対する充放
電回路（時定数回路）になっており、発振回路６１０
は、この液晶駆動回路に必要な基本クロック信号を発生
してタイミング発生回路６００に供給する。

【０１６６】タイミング発生回路６００は、この基本ク
ロック信号に基いて、各群の選択状態を切り替える各群
用のタイミングパルス信号Ｔ５１、…、Ｔ５３を発生す
ると共に、液晶素子を交流駆動化させるために必要なフ
レーム反転信号ＤＦを発生するものである。

【０１６７】各群用のタイミングパルス信号Ｔ５１、
…、Ｔ５３は、上述したように、データセレクト回路５
０６に与えられる。また、各群用のタイミングパルス信
号Ｔ５１、…、Ｔ５３は、コモンタイミング遅延回路６
２０に与えられる。コモンタイミング遅延回路６２０
は、入力された各群用のタイミングパルス信号Ｔ５１、
…、Ｔ５３を所定時間だけ遅延させて、ブランク回路５
０８内の各群対応のオアゲート５８５、…、５８７の入
力端子に与えるものである。

【０１６８】各オアゲート５８５、…、５８７の他方の
入力端子にはブランク信号ＢＬＡＮＫが入力されてい
る。各オアゲート５８５、…、５８７は、これら入力信
号のオア出力信号を、ドライバ回路５０９内のコモンド
ライバ回路５９８に与えるものである。

【０１６９】タイミング発生回路６００から出力された
フレーム反転信号ＤＦは、ＤＦ遅延回路６３０に与えら
れる。ＤＦ遅延回路６３０は、入力されたフレーム反転
信号ＤＦを所定時間だけ遅延させて、ブランク回路５０
８内のオアゲート５８４の一方の入力端子に与えると共
に、ブランク回路５０８内のアンドゲート５８９の一方
の入力端子に与えるのである。

【０１７０】ブランク回路５０８内のオアゲート５８４
の他方の入力端子にはブランク信号ＢＬＡＮＫが入力さ
れるようになされている。オアゲート５８４はこれら信
号のオア出力信号をドライバ回路５０９内のセグメント
ドライバ回路５９７に与えるものである。

【０１７１】ブランク回路５０８内のアンドゲート５８
９の他方の入力端子には、ブランク信号ＢＬＡＮＫがイ
ンバータ５８８によって反転されて入力されるようにな
されている。アンドゲート５８９はこれら信号のアンド
出力信号をドライバ回路５０９内のコモンドライバ回路
５９８に与えるものである。

【０１７２】ドライバ回路５０９は、上述のように、セ
グメントドライバ回路５９７と、コモンドライバ回路５
９８とでなっており、バイアス電源端子Ｓ５５〜Ｓ５８
から選択電圧ＶＤＤ、非選択電圧Ｖ５１、非選択電圧Ｖ
５２及び選択電圧Ｖ５３が入力されるようになされてい
る。

【０１７３】セグメントドライバ回路５９７は、ブラン
ク回路５０８のオアゲート５８０、…、５８３の出力信
号と、オアゲート５８４より出力されるフレーム反転信
号ＤＦとにより、選択電圧ＶＤＤ、Ｖ５３、非選択電圧
Ｖ５１、Ｖ５２のいずれかを選択し、各オアゲート５８
０、…、５８３に対応する出力端子５９０、…、５９３
より出力するものである。

【０１７４】コモンドライバ回路５９８は、ブランク回
路５０８のオアゲート５８５、…、５８７の出力信号
と、アンドゲート５８９より出力されるフレーム反転信
号ＤＦの情報により、選択電圧ＶＤＤ、Ｖ５３、非選択
電圧Ｖ５１、Ｖ５２のいずれかを選択し、各オアゲート
５８５、…、５８７に対応する出力端子５９４、…、５
９６より出力するものである。

【０１７５】以上の構成において、従来と異なる点は、
ドライバ回路５０９以外のロジック回路の駆動電圧とし
て供給される電圧ＶＤＤ及びＶ５３の差電圧が、例えば
５Ｖではなくそれより低い例えば３Ｖ程度に選定される
点（なお、Ｖ５３をアース電位にしている場合にはＶＤ
Ｄを低くしていることになる）、及び、コモンタイミン
グ遅延回路６２０及びＤＦ遅延回路６３０を設けている
点である。

【０１７６】後者の相違点は、前者の相違点だけでは、
液晶の表示品質が低下するために導入されたものであ
る。すなわち、ロジック回路に対する駆動電圧を低下さ
せただけでは、液晶の表示品質は従来より低下し、その
ため、コモンタイミング遅延回路６２０及びＤＦ遅延回
路６３０を設けている。

【０１７７】以下、ロジック回路に対する駆動電圧を低
下させていないと共に、コモンタイミング遅延回路６２
０及びＤＦ遅延回路６３０が設けられていない図２９に
示す従来の液晶駆動回路での動作と、コモンタイミング
遅延回路６２０及びＤＦ遅延回路６３０が設けられてい
ない従来の液晶駆動回路においてロジック回路に対する
駆動電圧を低下させた場合での動作とを、順次説明する
ことを通じて、コモンタイミング遅延回路６２０及びＤ
Ｆ遅延回路６３０の必要性を明らかにする。

【０１７８】あるセグメント群に対するＰビットの表示
データ本体と、群選択用（従ってラッチ回路５０２〜５
０４の選択用）の３ビットのラッチセレクトデータ（そ
の内１ビットのみ“Ｈ”）とでなる、Ｐ＋３ビットの表
示データ信号ＤＩがシリアルにシフトレジスタ回路５０
１に入力されると共に、この表示データ信号ＤＩに同期
したクロックパルス信号ＣＰがシフトレジスタ回路５０
１に入力され、シフトレジスタ回路５０１内のフリップ
フロップ５１０から取込まれると共に、フリップフロッ
プ５１０〜５１６によって順次けた送りされる。

【０１７９】このようにして新たなＰ＋３ビットの表示
データ信号ＤＩがシフトレジスタ回路５０１に全て取込
まれたタイミングにおいて、データラッチ信号ＬＯＡＤ
が“Ｈ”（有意）に変化し、フリップフロップ５１０〜
５１２からのＱ出力信号に基いて、対象となっている群
に係るいずれかのアンドゲート（ここでは５５１とす
る）だけをそのデータラッチ信号ＬＯＡＤが通過して、
そのアンドゲート５５１に係るラッチ回路５０２の全て
のＤラッチ部５２０〜５２３のラッチ入力端子（Ｌ）に
与えられる。かくして、シフトレジスタ回路１内のフリ
ップフロップ５１３〜５１６に取込まれたＰビットの表
示データ本体がＡ群用のラッチ回路５０２のＤラッチ部
５２０〜５２３に同時にラッチされる。

【０１８０】ラッチされたＰビットの表示データ本体
は、タイミング発生回路６００が、そのＡ群に係るタイ
ミングパルス信号Ｔ５１を有意（“Ｈ”）に変化させた
ときに、データセレクト回路５０６内のその群に係るア
ンドゲート５６０、５６３、…、５６６、５６９を通過
し、さらに、対応するオアゲート５７２、…、５７５を
通過してブランク回路５０８に入力される。

【０１８１】なお、タイミングパルス信号Ｔ５１が有意
のときには、他のタイミングパルス信号Ｔ５２及びＴ５
３は非有意であり、ラッチ回路５０３の出力データ群は
アンドゲート５６１、５６４、…、５６７、５７０を通
過できず、ラッチ回路５０４の出力データ群もアンドゲ
ート５６２、５６５、…、５６８、５７１を通過できな
い。

【０１８２】通常の駆動状態においては、ブランク信号
ＢＬＡＮＫが非有意（“Ｌ”）であるので、データセレ
クト回路５０６内のオアゲート５７２、…、５７５から
の出力信号は、ブランク回路５０８内のオアゲート５８
０、…、５８３をそのまま通過して、セグメントドライ
バ回路５９７に入力される。

【０１８３】タイミング発生回路６００からのフレーム
反転信号ＤＦは、ＤＦ遅延回路６３０がない場合には、
直ちにブランク回路５０８内のオアゲート５８４を通過
してセグメントドライバ回路５９７に入力される。

【０１８４】ドライバ回路５９７は、このような入力時
（Ａ群についての入力時）においては、Ｄラッチ部５２
０、…、５４３のラッチデータ（直接的にはオアゲート
５８０、…、５８３からのデータ）とフレーム反転信号
ＤＦが共に“Ｌ”ならば、出力端子５９０、…、５９３
への出力電圧として非選択電圧Ｖ５２を選択し、ラッチ
データが“Ｌ”、フレーム反転信号ＤＦが“Ｈ”なら
ば、出力端子５９０、…、５９３への出力電圧として非
選択電圧Ｖ５１を選択し、ラッチデータが“Ｈ”、フレ
ーム反転信号ＤＦが“Ｌ”ならば、出力端子５９０、
…、５９３への出力電圧として選択電圧ＶＤＤを選択
し、ラッチデータとフレーム反転信号ＤＦが共に“Ｈ”
ならば、出力端子５９０、…、５９３への出力電圧とし
て選択電圧Ｖ５３を選択して出力する。

【０１８５】このようなＡ群を対象とさせる、“Ｈ”、
“Ｌ”、“Ｌ”のタイミングパルス信号Ｔ５１、Ｔ５
２、Ｔ５３は、コモンタイミング遅延回路６２０が設け
られていない状況では、ブランク回路５０８内のオアゲ
ート５８５、５８６、５８７に直接与えられ、非有意
（“Ｌ”）のブランク信号ＢＬＡＮＫに基いて、そのま
まオアゲート５８５、５８６、５８７を通過して、コモ
ンドライバ回路５９８に与えられる。

【０１８６】また、このタイミングでのタイミング発生
回路６００からのフレーム反転信号ＤＦも、ＤＦ遅延回
路６３０が設けられていなければ、ブランク回路５０８
に直接与えられ、インバータ５８８によって反転された
ブランク信号ＢＬＡＮＫ／で開状態になっているアンド
ゲート５８９をそのまま通過してコモンドライバ回路５
９８に与えられる。

【０１８７】ドライバ回路５９８は、一般的には、タイ
ミングパルス信号Ｔ５１、…、Ｔ５３とフレーム反転信
号ＤＦが共に“Ｌ”ならば、出力端子５９４、…、５９
６への出力電圧として選択電圧Ｖ５１を選択し、タイミ
ングパルス信号Ｔ５１、…、Ｔ５３が“Ｌ”、フレーム
反転信号ＤＦが“Ｈ”ならば、出力端子５９４、…、５
９６への出力電圧として非選択電圧Ｖ５２を選択し、タ
イミングパルス信号Ｔ５１、…、Ｔ５３が“Ｈ”、フレ
ーム反転信号ＤＦが“Ｌ”ならば、出力端子５９４、
…、５９６への出力電圧として選択レベルＶ５３を選択
し、タイミングパルス信号Ｔ５１、…、Ｔ５３とフレー
ム反転信号ＤＦが共に“Ｈ”ならば、出力端子５９４、
…、５９６への出力電圧として選択電圧ＶＤＤを選択し
て出力する。

【０１８８】今、説明しているタイミングでは、タイミ
ングパルス信号Ｔ５１が“Ｈ”、タイミングパルス信号
Ｔ５２及びＴ５３が“Ｌ”であるので、フレーム反転信
号ＤＦが“Ｌ”ならば、出力端子５９４、…、５９６か
らそれぞれ、Ｖ５３、Ｖ５１、Ｖ５１が出力され、フレ
ーム反転信号ＤＦが“Ｈ”ならば、出力端子５９４、
…、５９６からそれぞれ、ＶＤＤ、Ｖ５２、Ｖ５２が出
力される。

【０１８９】以上、Ａ群のタイミングでの説明を行なっ
たが、その後に時分割で続く、Ｂ群及びＣ群のタイミン
グでも同様に動作する。

【０１９０】図３０は、このような動作時の各部タイミ
ングチャートを示すものである。この図３０に示すよう
に、ロジック回路部分が相対的に高い駆動電圧で動作す
る従来回路（図２９参照）では、有意（“Ｈ”）となる
タイミングパルス信号Ｔ５１、…、Ｔ５３が時分割で巡
回的に変化しても、各部のタイミングが同期しており、
良好な表示が実行される。なお、セグメント側の駆動構
成と、コモン側の駆動構成とで論理ゲート等の段数が異
なるが、それを考慮したタイミングに合わされており、
タイミングマージンもそれに合わせて選定されている。

【０１９１】次に、図２９に示す従来構成をそのままと
した状態で、電源電圧ＶＤＤを下げてロジック回路部分
を低電圧駆動する場合を検討する。駆動電圧が例えば５
Ｖから３Ｖに変更されると、上述したように、論理ゲー
ト等における充放電時定数が大きくなるので、パターン
等の他のパラメータが同じならば論理ゲート等での波形
遅れ（伝搬遅延）は増大する。

【０１９２】図２９に示すコモン側の駆動構成は、タイ
ミング発生回路６００からのタイミングパルス信号Ｔ５
１〜Ｔ５３やフレーム反転信号ＤＦを通過させる論理ゲ
ート段数が相対的に少ないので、それら信号がタイミン
グ発生回路６００から出力され、コモンドライバ回路５
９８に到達するまでの遅延時間ｔＤ及びｔＢは、図３１
（Ｅ）〜（Ｈ）に示すように、さほど大きくはない。

【０１９３】一方、セグメント側の駆動構成は、タイミ
ング発生回路６００からのタイミングパルス信号Ｔ５１
〜Ｔ５３を通過させる論理ゲート段数が相対的に多いの
で、それらタイミング信号がタイミング発生回路６００
から出力され、セグメントドライバ回路５９７に到達す
るまでの遅延時間ｔＡは、図３１（Ｉ）に例示するよう
に、かなり大きい。しかし、セグメント側の駆動構成
は、タイミング発生回路６００からのフレーム反転信号
ＤＦを通過させる論理ゲート段数が相対的に少ないの
で、フレーム反転信号ＤＦがタイミング発生回路６００
から出力され、セグメントドライバ回路５９７に到達す
るまでの遅延時間ｔＤは、図３１（Ｊ）に例示するよう
に、さほど大きくない。

【０１９４】このようなドライバ回路５９７及び５９８
に入力される各種信号の位相差や、そのバラツキのため
に、両ドライバ回路５９７及びドライバ回路５９８から
の出力電圧は同期したものとならず、図３１（Ｋ）及び
（Ｌ）に例示するように、ハザードや位相差ｔＥを生ず
る。その結果、液晶表示品質を悪くする。

【０１９５】上記第１１実施例は、ロジック回路を低い
駆動電圧で駆動したときのこのような位相差を吸収する
ために、コモンタイミング遅延回路６２０及びＤＦ遅延
回路６３０を設けたものである。

【０１９６】すなわち、タイミング発生回路６００から
のタイミングパルス信号Ｔ５１〜Ｔ５３をそのままセグ
メント側の駆動構成に与えると共に、コモンタイミング
遅延回路６２０を介してコモン側の駆動構成に与えるこ
とにより、図３２に示すように、タイミング発生回路６
００からのタイミングパルス信号Ｔ５１〜Ｔ５３がセグ
メントドライバ回路５９７に到達する遅延時間ｔＡと、
タイミング発生回路６００からのタイミングパルス信号
Ｔ５１〜Ｔ５３がコモンドライバ回路５９８に到達する
遅延時間ｔＤ´とを一致させるようにした。

【０１９７】また、タイミング発生回路６００からのフ
レーム反転信号ＤＦをそのままセグメント側の駆動構成
に与えると共に、ＤＦ遅延回路６３０を介してコモン側
の駆動構成に与えることにより、図３２に示すように、
タイミング発生回路６００からのフレーム反転信号ＤＦ
がセグメントドライバ回路５９７に到達する遅延時間ｔ
Ａと、タイミング発生回路６００からのフレーム反転信
号ＤＦがコモンドライバ回路５９８に到達する遅延時間
ｔＤ´とを一致させるようにした。

【０１９８】なお、ラッチセレクト回路５０５内の論理
ゲート等においても、低駆動電圧での駆動時には波形遅
れが生じるが、データラッチ信号ＬＯＡＤとシフトレジ
スタ回路５０１内のフリップフロップ５１０〜５１２の
Ｑ出力信号（ラッチデータセレクト信号）とのアンド出
力をラッチ指令とするようにしているため、ラッチデー
タ信号ＬＯＡＤのパルス幅として十分なものを適用で
き、また、有意な出力を送出するアンドゲート５５１、
５５２、５５３と、タイミングパルス信号Ｔ５１〜Ｔ５
３との位相を大きく異なるようにしているので、低駆動
電圧での駆動時におけるラッチセレクト回路５０５内の
波形遅れが問題となることはない。

【０１９９】従って、この第１１実施例によれば、タイ
ミング発生回路６００からのタイミングパルス信号Ｔ５
１〜Ｔ５３を遅延させることなくセグメント側の処理構
成に与えると共に、それらタイミングパルス信号Ｔ５１
〜Ｔ５３をコモンタイミング遅延回路６２０を介してコ
モン側の処理構成に与え、また、タイミング発生回路６
００からのフレーム反転信号ＤＦを遅延させることなく
セグメント側の処理構成に与えると共に、そのフレーム
反転信号ＤＦをＤＦ遅延回路６３０を介してコモン側の
処理構成に与えるようにしたので、低駆動電圧時におい
て、セグメントドライバ回路５９７からの出力電圧の変
化位相と、コモンドライバ回路５９８からの出力電圧の
変化位相とを揃えることができ、表示品質の低下を防止
することができると共に、液晶素子の長寿命化を期待で
きる。

【０２００】なお、ロジック回路に対する駆動電圧が低
い（例えば３Ｖ）ことを前提とした第１１実施例の構成
に、ロジック回路に対する高い駆動電圧（例えば５Ｖ）
が入力されても、２個の遅延回路６２０及び６３０をイ
ンバータ等の論理ゲートの縦続接続で構成している場合
には、その遅延時間は短く、セグメント及びコモン側の
出力電圧についてのマージン位相で吸収されることが多
く、駆動電圧の許容範囲がかなり増大されている。

【０２０１】（Ｌ）第１２実施例 図３３は、本発明による液晶駆動回路の第１２実施例の
構成を示すものであり、第１１実施例の一部を変形した
ものである。第１１実施例との相違点は、セグメントタ
イミング遅延回路６４０を設けて、タイミング発生回路
６００から出力されたタイミングパルス信号Ｔ５１〜Ｔ
５３を遅延させてセグメント側の信号処理構成（データ
セレクト回路５０６）に与えるようにしている点であ
る。

【０２０２】第１１実施例及びこの第１２実施例が前提
とする図２９に示した従来回路の低駆動電圧による駆動
時における、セグメントドライバ回路５９７への各種入
力信号の遅延時間ｔＡ、ｔＤと、コモンドライバ回路５
９８への各種入力信号の遅延時間ｔＢ、ｔＤとの関係
が、ｔＡ＞ｔＢ、ｔＡ＞ｔＤの関係にある場合には、上
記第１１実施例は上述のように有効である。

【０２０３】しかしながら、集積回路のレイアウトや配
線等により、ｔＡ＜ｔＢ、ｔＡ＜ｔＤの関係が成立して
いる場合には、上記コモンタイミング遅延回路６２０、
ＤＦ遅延回路６３０による遅延時間の調整で、両ドライ
バ回路５９７及び５９８への入力信号の位相を揃えるこ
とができない。

【０２０４】第１２実施例は、低電圧駆動時の遅延時間
ｔＡ、ｔＢ、ｔＤ間にｔＡ＜ｔＢ、ｔＡ＜ｔＤの関係が
成立している場合に対応してなされたものであり、詳細
動作の説明は省略するが、セグメントタイミング遅延回
路６４０の遅延機能と、コモンタイミング遅延回路６２
０及びＤＦ遅延回路６３０の遅延機能と相俟って、上記
遅延時間間の位相差（ｔＡ＜ｔＢ、ｔＡ＜ｔＤ）を除去
するようにしたものである。

【０２０５】従って、この第１２実施例によっても、第
１１実施例と同様な効果を得ることができる。

【０２０６】なお、この第１２実施例を変形した実施例
としては、コモンタイミング遅延回路６２０及びＤＦ遅
延回路６３０を省略し、セグメントタイミング遅延回路
６４０だけを設けて、上記遅延時間間の位相差（ｔＡ＜
ｔＢ、ｔＡ＜ｔＤ）を除去するようにしたものを挙げる
ことができる。

【０２０７】（Ｍ）他の実施例 (M-1) 上記各実施例における遅延回路は、一部の実施例
について例示したインバータの縦続接続によるものに限
定されるものではなく、遅延配線パターンや、抵抗及び
容量を組み合わせた遅延回路等であっても良い。

【０２０８】(M-2) 上記各実施例においては固定遅延回
路を示したが、可変遅延回路を適用するようにしても良
い。例えば、ロジック回路に対する駆動電圧を検出する
駆動電圧検出回路を設けてこの検出電圧によって、又
は、外部からの遅延時間制御信号によって、可変遅延回
路の遅延時間を設定るようにすれば良い。このようにす
ると、ロジック回路に対する駆動電圧に応じて遅延時間
を設定して、駆動電圧が高いときにも低いときにも良好
な液晶表示を実現できるようになり、駆動電圧の許容範
囲を増大することができる。

【０２０９】(M-3) 上記各実施例においては、選択電圧
及び非選択電圧が外部から与えられるものを示したが、
２種類の動作用電源電位を分圧して（そのまま用いる場
合を含む）、内部で選択電圧及び非選択電圧を形成する
ものであっても良い。

【０２１０】(M-4) 上記第１実施例〜第１０実施例のよ
うにセグメント用液晶駆動回路とコモン用液晶駆動回路
とが別個の集積回路チップで構成される場合において、
高耐圧回路を設けないものであっても良く、逆に、第１
１実施例及び第１２実施例のようにセグメント用液晶駆
動回路とコモン用液晶駆動回路とを同一の集積回路チッ
プで構成される場合において、高耐圧回路を備えるもの
であっても良い。

【０２１１】(M-5) 集積回路チップへの各部回路の配分
は、上記実施例のものに限定されるものではない。例え
ば、第７実施例のようなセグメント側とコモン側とが別
個の集積回路チップで構成されていたものを同一チップ
上に構成しても良く、また、第１１実施例のようなセグ
メント側とコモン側とが同一の集積回路チップで構成さ
れていたものを別個のチップ上に構成しても良い。

【０２１２】(M-6) 上記第１１実施例及び第１２実施例
においては、時分割駆動に係るデューティ比が１／３の
ものを示したが、デューティ比がこれに限定されないこ
とは勿論である。

【０２１３】

【発明の効果】以上のように、第１の本発明によれば、
例えばセグメント側に適用される液晶駆動回路に、デー
タラッチ信号遅延回路、及び又は、フレーム反転信号遅
延回路を設けたので、駆動電圧が低くても、ドライバ回
路に入力される各種信号の所定の位相関係を補償でき、
表示品質の低下を防止することができる。

【０２１４】また、第２の本発明によれば、例えばセグ
メント側に適用される液晶駆動回路に、フレーム反転信
号遅延回路を設けたので、駆動電圧が低くても、ドライ
バ回路に入力される各種信号の所定の位相関係を補償で
き、表示品質の低下を防止することができる。

【０２１５】さらに、第３の本発明によれば、各種信号
の位相関係の補償用の遅延回路を備えるセグメント用及
びコモン用の液晶駆動回路部分とでなる液晶駆動回路
に、セグメントドライバ回路及びコモンドライバ回路の
出力信号位相を揃えるためのフレーム反転信号遅延回路
及びデータラッチ信号遅延回路とを設けたので、駆動電
圧が低くても、セグメントドライバ回路及びコモンドラ
イバ回路の出力信号位相を揃えることができ、表示品質
の低下を防止することができる。

【０２１６】さらにまた、第４の本発明によれば、タイ
ミングパルス信号を利用して時分割動作する液晶駆動回
路に、コモンタイミング遅延回路及びフレーム反転信号
遅延回路を設けたので、駆動電圧が低くても、セグメン
トドライバ回路及びコモンドライバ回路の出力信号位相
を揃えることができ、表示品質の低下を防止することが
できる。

【図面の簡単な説明】

【図１】第１実施例のブロック図である。

【図２】そのドライバ回路内の構成例を示すブロック図
である。

【図３】そのドライバ回路の出力電圧の決定方法を示す
図表である。

【図４】第１実施例の各部タイミングチャートである。

【図５】第１実施例のＬＯＡＤ遅延回路の必要性の説明
用各部タイミングチャートである。

【図６】第２実施例のブロック図である。

【図７】第２実施例の構築理由の説明用各部タイミング
チャート（その１）である。

【図８】第２実施例の構築理由の説明用各部タイミング
チャート（その２）である。

【図９】第２実施例の各部タイミングチャート（その
１）である。

【図１０】第２実施例の各部タイミングチャート（その
２）である。

【図１１】第３実施例のブロック図である。

【図１２】第４実施例のブロック図である。

【図１３】第５実施例のブロック図である。

【図１４】第５実施例の各部タイミングチャート（その
１）である。

【図１５】第５実施例の各部タイミングチャート（その
２）である。

【図１６】第６実施例のブロック図である。

【図１７】第７実施例のブロック図である。

【図１８】第７実施例の前提となる回路のブロック図で
ある。

【図１９】図１８の回路での課題説明用の各部タイミン
グチャート（その１）である。

【図２０】図１８の回路での課題説明用の各部タイミン
グチャート（その２）である。

【図２１】第７実施例の各部タイミングチャート（その
１）である。

【図２２】第７実施例の各部タイミングチャート（その
２）である。

【図２３】第８実施例のブロック図である。

【図２４】第９実施例のブロック図である。

【図２５】第１０実施例のブロック図である。

【図２６】第１１実施例のブロック図である。

【図２７】そのシフトレジスタ回路５０１、ラッチ回路
５０２〜５０４及びラッチセレクト回路５０５の詳細構
成を示すブロック図である。

【図２８】そのデータセレクト回路５０６及びブランク
回路５０８の詳細構成を示すブロック図である。

【図２９】第１１実施例の前提回路のブロック図であ
る。

【図３０】第１１実施例の前提回路の高駆動電圧時の各
部タイミングチャートである。

【図３１】第１１実施例の前提回路の低駆動電圧時の各
部タイミングチャートである。

【図３２】第１１実施例の各部タイミングチャートであ
る。

【図３３】第１２実施例のブロック図である。

【符号の説明】

１、１Ａ、３０１、５０１…シフトレジスタ回路、 １Ｂ、２、５０２〜５０４…ラッチ回路、 ３、３０２…レベルシフト回路、 ４、３０３、５９７、５９８…ドライバ回路、 ５…ＤＦ入力回路、 ６…ＬＯＡＤ遅延回路、 ７、８、３０４、３０５、３６１、３６３、３６４、６
３０…ＤＦ遅延回路、 １００、４００…ロジック回路、 １０１、４０１…高耐圧回路、 ３５３…インバータ、 ３５４…ノアゲート、 ３６０、３６２、３６４、３６６…クロック遅延回路、 ５０５…ラッチセレクト回路、 ５０６…データセレクト回路、 ５０８…ブランク回路、 ６００…タイミング発生回路、 ６２０…コモンタイミング遅延回路、 ６３０…セグメントタイミング遅延回路、 ＳＥＧ…セグメント側の液晶駆動回路部分、 ＣＯＭ…コモン側の液晶駆動回路部分。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 濱本 崇 大阪府大阪市中央区今橋４丁目２番１号 株式会社沖エル・エス・アイ・テクノロジ 関西内 (72)発明者 藤井 輝幸 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (72)発明者 真 康博 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内

Claims (14)

【特許請求の範囲】
1. 【請求項１】 クロックパルス信号の入力により所定ビ
   ット数の表示データ信号を取込むと共に、データラッチ
   信号により各ビットの表示データ信号を同時にラッチし
   てパラレル出力する表示データ入力手段と、液晶素子に
   対する出力信号の交流化を行なうためのフレーム反転信
   号と、上記表示データ入力手段からの各データとに応じ
   て、所定数の液晶素子への出力電圧レベルを選択するド
   ライバ回路とを有する液晶駆動回路において、 外部から与えられた上記クロックパルス信号と上記デー
   タラッチ信号との位相関係を変化させるデータラッチ信
   号遅延回路を設けたことを特徴とする液晶駆動回路。
2. 【請求項２】 クロックパルス信号の入力により所定ビ
   ット数の表示データ信号を取込むと共に、データラッチ
   信号により各ビットの表示データ信号を同時にラッチし
   てパラレル出力する表示データ入力手段と、液晶素子に
   対する出力信号の交流化を行なうためのフレーム反転信
   号と、上記表示データ入力手段からの各データとに応じ
   て、所定数の液晶素子への出力電圧レベルを選択するド
   ライバ回路とを有する液晶駆動回路において、 外部から与えられた上記データラッチ信号と上記フレー
   ム反転信号との位相関係を変化させるフレーム反転信号
   遅延回路を設けたことを特徴とする液晶駆動回路。
3. 【請求項３】 クロックパルス信号の入力により所定ビ
   ット数の表示データ信号を取込むと共に、データラッチ
   信号により各ビットの表示データ信号を同時にラッチし
   てパラレル出力する表示データ入力手段と、液晶素子に
   対する出力信号の交流化を行なうためのフレーム反転信
   号と、上記表示データ入力手段からの各データとに応じ
   て、所定数の液晶素子への出力電圧レベルを選択するド
   ライバ回路とを有する液晶駆動回路において、 外部から与えられた上記クロックパルス信号と上記デー
   タラッチ信号との位相関係を変化させるデータラッチ信
   号遅延回路と、 外部から与えられた上記データラッチ信号と上記フレー
   ム反転信号との位相関係を変化させるフレーム反転信号
   遅延回路とを設けたことを特徴とする液晶駆動回路。
4. 【請求項４】 上記表示データ入力手段が、 上記クロックパルス信号の入力により表示データ信号を
   順次けた送りする所定数のフリップフロップでなるシフ
   トレジスタ回路と、 このシフトレジスタ回路の各フリップフロップからの出
   力信号を、上記データラッチ信号により全て同時にラッ
   チする所定数のラッチ部でなるラッチ回路とで構成され
   ていることを特徴とする請求項１〜３のいずれかに記載
   の液晶駆動回路。
5. 【請求項５】 上記表示データ入力手段が、 上記クロックパルス信号の入力によりデータイネーブル
   信号を順次けた送りする所定数のフリップフロップでな
   るシフトレジスタ回路と、 このシフトレジスタ回路の各フリップフロップからの出
   力信号をラッチ指令として受けて、入力された上記表示
   データ信号を取込む所定数のラッチ部でなる前段ラッチ
   回路と、 この前段ラッチ回路の各ラッチ部からの出力信号を、上
   記データラッチ信号により全て同時にラッチする所定数
   のラッチ部でなるラッチ回路とで構成されていることを
   特徴とする請求項１〜３のいずれかに記載の液晶駆動回
   路。
6. 【請求項６】 クロックパルス信号の入力により、表示
   データ信号を取込んでけた送りする所定数のフリップフ
   ロップでなるシフトレジスタ回路構成の表示データ入力
   手段と、この表示データ入力手段からのパラレルな出力
   信号と、液晶素子に対する出力信号の交流化を行なうた
   めのフレーム反転信号とに応じて、所定数の液晶素子へ
   の出力電圧レベルを選択するドライバ回路とを有する液
   晶駆動回路において、 外部から与えられた上記クロックパルス信号と上記フレ
   ーム反転信号との位相関係を変化させるフレーム反転信
   号遅延回路を設けたことを特徴とする液晶駆動回路。
7. 【請求項７】 上記ドライバ回路に向かう各種信号をレ
   ベルシフトするレベルシフト回路を有する、他の回路部
   分の駆動電圧より高い駆動電圧で動作する高耐圧回路を
   上記ドライバ回路の入力段に設けたことを特徴とする請
   求項１〜６のいずれかに記載の液晶駆動回路。
8. 【請求項８】 上記高耐圧回路外に、上記フレーム反転
   信号遅延回路を設けたことを特徴とする請求項７に記載
   の液晶駆動回路。
9. 【請求項９】 上記高耐圧回路内に、上記フレーム反転
   信号遅延回路を設けたことを特徴とする請求項７に記載
   の液晶駆動回路。
10. 【請求項１０】 セグメント用の液晶駆動回路部分と、
    コモン用の液晶駆動回路部分とでなり、 上記セグメント用の液晶駆動回路部分が、 クロックパルス信号の入力により所定ビット数のセグメ
    ント用の表示データ信号を取込むと共に、データラッチ
    信号により各ビットの表示データ信号を同時にラッチし
    てパラレル出力するセグメント表示データ入力手段と、 液晶素子に対する出力信号の交流化を行なうためのフレ
    ーム反転信号と、上記セグメント表示データ入力手段か
    らの各データとに応じて、所定数の液晶素子への出力電
    圧レベルを選択するセグメントドライバ回路と、 外部から与えられた上記クロックパルス信号と上記デー
    タラッチ信号との位相関係を変化させる第１のデータラ
    ッチ信号遅延回路、及び又は、外部から与えられた上記
    データラッチ信号と上記フレーム反転信号との位相関係
    を変化させる第１のフレーム反転信号遅延回路とを有す
    るものであり、 上記コモン用の液晶駆動回路部分が、 上記ラッチデータ信号の入力により、表示データ信号を
    取込んでけた送りする所定数のフリップフロップでなる
    シフトレジスタ回路構成のコモン表示データ入力手段
    と、 このコモン表示データ入力手段からのパラレルな出力信
    号と、上記フレーム反転信号とに応じて、所定数の液晶
    素子への出力電圧レベルを選択するコモンドライバ回路
    と、 外部から与えられた上記データラッチ信号と上記フレー
    ム反転信号との位相関係を変化させる第２のフレーム反
    転信号遅延回路とを有するものである液晶駆動回路であ
    って、 上記セグメントドライバ回路及び上記コモンドライバ回
    路の出力信号位相を揃えるために上記フレーム反転信号
    を遅延させる第３のフレーム反転信号遅延回路と、上記
    セグメントドライバ回路及び上記コモンドライバ回路の
    出力信号位相を揃えるために上記データラッチ信号を遅
    延させる第２のデータラッチ信号遅延回路とを、上記セ
    グメント用の液晶駆動回路部分、及び、上記コモン用の
    液晶駆動回路部分の少なくとも一方のそれら信号の入力
    段に設けたことを特徴とする液晶駆動回路。
11. 【請求項１１】 上記第３のフレーム反転信号遅延回路
    が、上記第１又は第２のフレーム反転信号遅延回路と融
    合されて構成されていることを特徴とする請求項１０に
    記載の液晶駆動回路。
12. 【請求項１２】 上記第２のデータラッチ信号遅延回路
    が、上記第１のデータラッチ信号遅延回路と融合されて
    構成されていることを特徴とする請求項１０又は１１に
    記載の液晶駆動回路。
13. 【請求項１３】 液晶素子に対する出力信号の交流化を
    行なうためのフレーム反転信号と、１個のみが有意であ
    ると共に、有意である信号が巡回的に１フレーム期間で
    変化する複数のタイミングパルス信号を発生するタイミ
    ング発生手段と、 入力された所定ビット数の表示データ信号が自己に係る
    ものであるときに取込んでラッチする、上記タイミング
    パルス信号数に等しい数のラッチ手段と、 入力された複数の上記タイミングパルス信号に基き、有
    意なタイミングパルス信号に係るいずれかの上記ラッチ
    手段からのパラレル出力信号を選択するデータセレクト
    回路と、 上記フレーム反転信号と、上記データセレクト回路によ
    って選択された上記ラッチ手段からのパラレル出力信号
    とに応じて、液晶素子への出力電圧レベルを選択するセ
    グメントドライバ回路と、 上記フレーム反転信号と、複数の上記タイミングパルス
    信号とに応じて、液晶素子への出力電圧レベルを選択す
    るコモンドライバ回路とを有する液晶駆動回路におい
    て、 上記タイミング発生手段からの複数のタイミングパルス
    信号が上記セグメントドライバ回路に反映されるタイミ
    ングと、その複数のタイミングパルス信号が上記コモン
    用のドライバ回路に入力されるタイミングの位相関係
    を、上記コモンドライバ回路に向かう上記複数のタイミ
    ングパルス信号を遅延させて制御するコモンタイミング
    遅延回路と、 上記フレーム反転信号が上記両ドライバ回路に入力され
    るタイミングと、上記タイミング発生手段からの複数の
    タイミングパルス信号が上記セグメントドライバ回路に
    反映されるタイミングとの位相関係を制御するフレーム
    反転信号遅延回路とを設けたことを特徴とする液晶駆動
    回路。
14. 【請求項１４】 上記タイミング発生手段からの複数の
    タイミングパルス信号が上記セグメントドライバ回路に
    反映されるタイミングと、その複数のタイミングパルス
    信号が上記コモンドライバ回路に入力されるタイミング
    の位相関係を、上記データセレクト回路に向かう上記複
    数のタイミングパルス信号を遅延させて制御するセグメ
    ントタイミング遅延回路をさらに有することを特徴とす
    る請求項１３に記載の液晶駆動回路。