JP2002221951A - 薄膜トランジスタ型液晶表示装置ドライバー - Google Patents
薄膜トランジスタ型液晶表示装置ドライバーInfo
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Abstract
(57)【要約】 （修正有）
【課題】 消費電流の減少が可能なTFT型LCDドライバー
を提供する。 【解決手段】 ソースドライバーは、シフトレジスター
部、ラッチクロック信号発生部及びデータラッチ部とか
ら構成され、シフトレジスター部は、外部クロックを分
周した信号がクロック信号として入力され、入出力端が
直列接触された第１ないし第nフリップフロップを具備
し、第１フリップフロップの入力信号として駆動パルス
信号がクロック信号に応答して印加される。ラッチクロ
ック信号発生部は、対応する第１ないし第nフリップフ
ロップで生じる第１ないし第n中間駆動パルス信号と第
１ないし第n出力信号の反転信号とを論理積して第１な
いし第nラッチクロック信号を生じる。データラッチ部
は、データ信号を各々受信し、かつ対応する第１ないし
第nラッチクロック信号に各々応答してデータ信号をラ
ッチして出力する第１ないし第nラッチを具備する。こ
れにより、ドライバーで消費される電流が減少できる。
を提供する。 【解決手段】 ソースドライバーは、シフトレジスター
部、ラッチクロック信号発生部及びデータラッチ部とか
ら構成され、シフトレジスター部は、外部クロックを分
周した信号がクロック信号として入力され、入出力端が
直列接触された第１ないし第nフリップフロップを具備
し、第１フリップフロップの入力信号として駆動パルス
信号がクロック信号に応答して印加される。ラッチクロ
ック信号発生部は、対応する第１ないし第nフリップフ
ロップで生じる第１ないし第n中間駆動パルス信号と第
１ないし第n出力信号の反転信号とを論理積して第１な
いし第nラッチクロック信号を生じる。データラッチ部
は、データ信号を各々受信し、かつ対応する第１ないし
第nラッチクロック信号に各々応答してデータ信号をラ
ッチして出力する第１ないし第nラッチを具備する。こ
れにより、ドライバーで消費される電流が減少できる。
Description
【０００１】
【発明の属する技術分野】本発明は薄膜トランジスタ(T
hin Film Transistor: TFT)型液晶表示装置(Liquid Cry
stal Display: LCD)に係り、より詳細には、薄膜トラン
ジスタ型液晶表示装置のパネルを駆動するための薄膜ト
ランジスタ型液晶表示装置ドライバーで消費される電流
を減らしうる薄膜トランジスタ型液晶表示装置ドライバ
ーに関する。
hin Film Transistor: TFT)型液晶表示装置(Liquid Cry
stal Display: LCD)に係り、より詳細には、薄膜トラン
ジスタ型液晶表示装置のパネルを駆動するための薄膜ト
ランジスタ型液晶表示装置ドライバーで消費される電流
を減らしうる薄膜トランジスタ型液晶表示装置ドライバ
ーに関する。
【０００２】
【従来の技術】一般にTFT型LCDのパネルを駆動するため
にTFT型LCDドライバーは、薄膜トランジスタのゲートラ
イン(またはロー(row)ラインと称する)を駆動するため
のゲートドライバー及び、薄膜トランジスタのソースラ
イン(またはカラム(column)ラインと称する)を駆動する
ためのソースドライバーを具備する。ゲートドライバー
がTFT型LCDに高電圧を印加して薄膜トランジスタをター
ンオン状態にすれば、ソースドライバーは、各ソースラ
インに色を表示するためのソース駆動信号を印加するこ
とによって、液晶表示装置に画面を表示する。このよう
なソースドライバー及びゲートドライバーは、順次に信
号を印加するために多数のシフトレジスターを内蔵して
いる。
にTFT型LCDドライバーは、薄膜トランジスタのゲートラ
イン(またはロー(row)ラインと称する)を駆動するため
のゲートドライバー及び、薄膜トランジスタのソースラ
イン(またはカラム(column)ラインと称する)を駆動する
ためのソースドライバーを具備する。ゲートドライバー
がTFT型LCDに高電圧を印加して薄膜トランジスタをター
ンオン状態にすれば、ソースドライバーは、各ソースラ
インに色を表示するためのソース駆動信号を印加するこ
とによって、液晶表示装置に画面を表示する。このよう
なソースドライバー及びゲートドライバーは、順次に信
号を印加するために多数のシフトレジスターを内蔵して
いる。
【０００３】TFT型LCDのパネルを駆動させるためのゲー
トドライバーは、同一のゲートラインに該当する画素を
駆動するために走査ラインを通じて選択パルスを印加
し、ソースドライバーは、所定の信号ラインを通じてタ
ーンオンされた薄膜トランジスタに映像信号を印加す
る。この時、各々の信号ラインを通じて薄膜トランジス
タに順次に映像信号を印加するためには、ソースドライ
バーの内部にシフトレジスターを具備し、入力されたデ
ータを外部クロック信号に応答して順次にラッチする。
例えば、６ビット３００チャンネルのTFT型LCDのソース
ドライバーにおいて、１ポートの映像信号を処理する場
合には、１００個のフリップフロップより構成されたシ
フトレジスターが内蔵される。
トドライバーは、同一のゲートラインに該当する画素を
駆動するために走査ラインを通じて選択パルスを印加
し、ソースドライバーは、所定の信号ラインを通じてタ
ーンオンされた薄膜トランジスタに映像信号を印加す
る。この時、各々の信号ラインを通じて薄膜トランジス
タに順次に映像信号を印加するためには、ソースドライ
バーの内部にシフトレジスターを具備し、入力されたデ
ータを外部クロック信号に応答して順次にラッチする。
例えば、６ビット３００チャンネルのTFT型LCDのソース
ドライバーにおいて、１ポートの映像信号を処理する場
合には、１００個のフリップフロップより構成されたシ
フトレジスターが内蔵される。
【０００４】ところが、大部分のTFT型LCDのソースドラ
イバーは、一般にノートブックコンピュータなど携帯用
装置に搭載されるように具現されているので、消費電流
を減らすことは非常に重要な問題である。ソースドライ
バーの内部に備わったシフトレジスターは、多数のフリ
ップフロップより構成されたシフトレジスターが、一つ
のクロック信号に応答して動作するために、シフトレジ
スターで消費される電流は、一定に印加されるクロック
信号により増加する。また、高周波で駆動する場合、ク
ロック信号の"ハイ"状態や"ロー"状態が維持される時間
が短くなるので、有効なクロック信号として認識され
ず、誤動作が発生し、したがって、フリップフロップが
一定の"ハイ"状態または"ロー"状態を認識するために
は、充分のバッファリングが確保されねばならないが、
これも電流の消費が増加する短所がある。すなわち、高
周波で駆動するほど、TFT型LCDドライバーの電流消費は
増加するという問題がある。
イバーは、一般にノートブックコンピュータなど携帯用
装置に搭載されるように具現されているので、消費電流
を減らすことは非常に重要な問題である。ソースドライ
バーの内部に備わったシフトレジスターは、多数のフリ
ップフロップより構成されたシフトレジスターが、一つ
のクロック信号に応答して動作するために、シフトレジ
スターで消費される電流は、一定に印加されるクロック
信号により増加する。また、高周波で駆動する場合、ク
ロック信号の"ハイ"状態や"ロー"状態が維持される時間
が短くなるので、有効なクロック信号として認識され
ず、誤動作が発生し、したがって、フリップフロップが
一定の"ハイ"状態または"ロー"状態を認識するために
は、充分のバッファリングが確保されねばならないが、
これも電流の消費が増加する短所がある。すなわち、高
周波で駆動するほど、TFT型LCDドライバーの電流消費は
増加するという問題がある。
【０００５】
【発明が解決しようとする課題】本発明が解決しようと
する技術的課題は、外部クロックの２分周信号をクロッ
ク信号として使用して、クロックの遷移回数を減らすこ
とによって、TFT型LCDドライバーで消費される電流を減
らしうるTFT型LCDドライバーを提供することにある。
する技術的課題は、外部クロックの２分周信号をクロッ
ク信号として使用して、クロックの遷移回数を減らすこ
とによって、TFT型LCDドライバーで消費される電流を減
らしうるTFT型LCDドライバーを提供することにある。
【０００６】
【課題を解決するための手段】前記技術的課題を達成す
るための本発明によれば、多数のトランジスタ及びキャ
パシタより構成されるパネルのゲートラインを駆動する
ためのゲートドライバー及び、前記パネルのソースライ
ンを駆動するためのソースドライバーとを具備する。
るための本発明によれば、多数のトランジスタ及びキャ
パシタより構成されるパネルのゲートラインを駆動する
ためのゲートドライバー及び、前記パネルのソースライ
ンを駆動するためのソースドライバーとを具備する。
【０００７】前記ソースドライバーは、外部クロックを
分周した信号がクロック信号として入力され、入出力端
が直列接触された第１ないし第nフリップフロップを具
備し、前記第１フリップフロップの入力信号として駆動
パルス信号が前記クロック信号に応答して印加されるシ
フトレジスター部と、前記対応する第１ないし第nフリ
ップフロップで生じる第１ないし第n中間駆動パルス信
号と第１ないし第n出力信号の反転信号とを論理積し
て、第１ないし第nラッチクロック信号を生じる第１な
いし第n論理積手段、を具備するラッチクロック信号発
生部と、データ信号を各々受信し、前記対応する第１な
いし第nラッチクロック信号に各々応答して前記データ
信号をラッチして出力する第１ないし第nラッチを具備
するデータラッチ部、とを具備する、ことを特徴とする
TFT型LCDドライバーを提供する。
分周した信号がクロック信号として入力され、入出力端
が直列接触された第１ないし第nフリップフロップを具
備し、前記第１フリップフロップの入力信号として駆動
パルス信号が前記クロック信号に応答して印加されるシ
フトレジスター部と、前記対応する第１ないし第nフリ
ップフロップで生じる第１ないし第n中間駆動パルス信
号と第１ないし第n出力信号の反転信号とを論理積し
て、第１ないし第nラッチクロック信号を生じる第１な
いし第n論理積手段、を具備するラッチクロック信号発
生部と、データ信号を各々受信し、前記対応する第１な
いし第nラッチクロック信号に各々応答して前記データ
信号をラッチして出力する第１ないし第nラッチを具備
するデータラッチ部、とを具備する、ことを特徴とする
TFT型LCDドライバーを提供する。
【０００８】特に、前記クロック信号が、前記第１ない
し第nフリップフロップのうち奇数番目のフリップフロ
ップに入力され、前記クロック信号の位相反転信号が前
記第１ないし第nフリップフロップのうち偶数番目のフ
リップフロップに入力されたり、あるいは、前記クロッ
ク信号が前記第１ないし第nフリップフロップのうち偶
数番目のフリップフロップに入力され、前記クロック信
号の位相反転信号が前記第１ないし第nフリップフロッ
プのうち奇数番目のフリップフロップに入力される。
し第nフリップフロップのうち奇数番目のフリップフロ
ップに入力され、前記クロック信号の位相反転信号が前
記第１ないし第nフリップフロップのうち偶数番目のフ
リップフロップに入力されたり、あるいは、前記クロッ
ク信号が前記第１ないし第nフリップフロップのうち偶
数番目のフリップフロップに入力され、前記クロック信
号の位相反転信号が前記第１ないし第nフリップフロッ
プのうち奇数番目のフリップフロップに入力される。
【０００９】
【発明の実施の形態】本発明と本発明の動作上の利点及
び本発明の実施によって達成される目的を十分に理解す
るためには、本発明の望ましい実施例を示す添付図面及
び図面に記載された内容を参照しなければならない。以
下、添付した図面を参照して、本発明の望ましい実施例
を説明することによって、本発明を詳細に説明する。各
図面に示された同じ参照符号は、同じ部材を示す。
び本発明の実施によって達成される目的を十分に理解す
るためには、本発明の望ましい実施例を示す添付図面及
び図面に記載された内容を参照しなければならない。以
下、添付した図面を参照して、本発明の望ましい実施例
を説明することによって、本発明を詳細に説明する。各
図面に示された同じ参照符号は、同じ部材を示す。
【００１０】図１を参照すれば、本発明に係るTFT型LCD
のドライバー１００は、多数のトランジスタ及びキャパ
シタより構成されるパネル１１０のゲートラインを駆動
するためのゲートドライバー１２０、及びパネル１１０
のソースラインを駆動するためのソースドライバー１３
０、を具備する。パネル１１０に接続される基準信号VC
OMは、接地と接続でき、その他の電圧とも接続できる。
のドライバー１００は、多数のトランジスタ及びキャパ
シタより構成されるパネル１１０のゲートラインを駆動
するためのゲートドライバー１２０、及びパネル１１０
のソースラインを駆動するためのソースドライバー１３
０、を具備する。パネル１１０に接続される基準信号VC
OMは、接地と接続でき、その他の電圧とも接続できる。
【００１１】図１のドライバー１００は、ソースドライ
バー１３０及びゲートドライバー１２０の二つの半導体
装置に分けられ、ソースドライバー１３０は、画面にデ
ィスプレイされる１画素当たり６ビットの色相データを
入力される。ソースドライバー１３０には、画面の一つ
のゲートライン(横線)の画素に該当する色相データが入
力されてラッチされる。ソースドライバーは、画面の一
つのゲートライン(横線)の画素数に該当する色相データ
を全てラッチした後、最後に各画素の色相データにマル
チプレックスして、色相を表示させる信号LAT１Q,LAT２
Q,LAT３Q,...LATnQを、パネル１１０に１行ずつ同時に
印加する。ここでnは１より大きい整数であり、以下で
同一である。ソースドライバー１３０の詳細な動作は、
後述する図２で詳細に説明される。
バー１３０及びゲートドライバー１２０の二つの半導体
装置に分けられ、ソースドライバー１３０は、画面にデ
ィスプレイされる１画素当たり６ビットの色相データを
入力される。ソースドライバー１３０には、画面の一つ
のゲートライン(横線)の画素に該当する色相データが入
力されてラッチされる。ソースドライバーは、画面の一
つのゲートライン(横線)の画素数に該当する色相データ
を全てラッチした後、最後に各画素の色相データにマル
チプレックスして、色相を表示させる信号LAT１Q,LAT２
Q,LAT３Q,...LATnQを、パネル１１０に１行ずつ同時に
印加する。ここでnは１より大きい整数であり、以下で
同一である。ソースドライバー１３０の詳細な動作は、
後述する図２で詳細に説明される。
【００１２】ゲートドライバー１２０は、外部クロック
に応答してシフティング動作を行うシフトレジスター
(図示せず)、シフトレジスター(図示せず)でシフティン
グされた値に応答してレベルをシフトするレベルシフタ
(図示せず)及び、シフティングされたレベルをバッファ
リングし、バッファリングされたレベルを液晶表示装置
のパネル１１０のゲートラインを駆動するための信号GS
１,GS２,...GSnとして出力するバッファ(図示せず)、を
具備する。すなわち、ゲートドライバー１２０は、液晶
表示装置のパネル１１０のゲートラインの１行に連結さ
れたトランジスタのゲートに電圧を印加して、トランジ
スタをターンオンさせる。したがってターンオンされた
トランジスタのソースを通じて、キャパシタにソースド
ライバー１３０で作られた画素の色相信号LAT１Q,LAT２
Q,LAT３Q,...LATnQが印加されて、キャパシタが充電さ
れ、液晶表示装置は、充電された電圧だけターンオンさ
れて色相を表示する。
に応答してシフティング動作を行うシフトレジスター
(図示せず)、シフトレジスター(図示せず)でシフティン
グされた値に応答してレベルをシフトするレベルシフタ
(図示せず)及び、シフティングされたレベルをバッファ
リングし、バッファリングされたレベルを液晶表示装置
のパネル１１０のゲートラインを駆動するための信号GS
１,GS２,...GSnとして出力するバッファ(図示せず)、を
具備する。すなわち、ゲートドライバー１２０は、液晶
表示装置のパネル１１０のゲートラインの１行に連結さ
れたトランジスタのゲートに電圧を印加して、トランジ
スタをターンオンさせる。したがってターンオンされた
トランジスタのソースを通じて、キャパシタにソースド
ライバー１３０で作られた画素の色相信号LAT１Q,LAT２
Q,LAT３Q,...LATnQが印加されて、キャパシタが充電さ
れ、液晶表示装置は、充電された電圧だけターンオンさ
れて色相を表示する。
【００１３】図２を参照すれば、図１に示したソースド
ライバー１３０は本発明の核心構成要素であって、シフ
トレジスター部２１０、ラッチクロック信号発生部２３
０、データラッチ部２５０、及び分周器２７０を具備す
る。
ライバー１３０は本発明の核心構成要素であって、シフ
トレジスター部２１０、ラッチクロック信号発生部２３
０、データラッチ部２５０、及び分周器２７０を具備す
る。
【００１４】シフトレジスター部２１０は、外部クロッ
クICLKを分周した信号がクロック信号CLKとして入力さ
れ、入出力端が直列接触された第１ないし第nフリップ
フロップF１〜Fnを具備し、第１フリップフロップF１の
入力信号として、駆動パルス信号STARTがクロック信号C
LKに応答して印加される。ここで、クロック信号CLK
は、外部クロックICLKをいくつに分周させて使用できる
が、図２のソースドライバー１３０では２分周信号を使
用する。また、図２のソースドライバー１３０で、クロ
ック信号CLKは、第１ないし第nフリップフロップF１〜F
nのうち奇数番目のフリップフロップに入力され、クロ
ック信号CLKの位相反転信号は、第１ないし第nフリップ
フロップF１〜Fnのうち偶数番目のフリップフロップに
入力されたり、または、クロック信号CLKは、第１ない
し第nフリップフロップF１〜Fnのうち偶数番目のフリッ
プフロップに入力され、クロック信号CLKの位相反転信
号は、第１ないし第nフリップフロップF１〜Fnのうち奇
数番目のフリップフロップに入力される。
クICLKを分周した信号がクロック信号CLKとして入力さ
れ、入出力端が直列接触された第１ないし第nフリップ
フロップF１〜Fnを具備し、第１フリップフロップF１の
入力信号として、駆動パルス信号STARTがクロック信号C
LKに応答して印加される。ここで、クロック信号CLK
は、外部クロックICLKをいくつに分周させて使用できる
が、図２のソースドライバー１３０では２分周信号を使
用する。また、図２のソースドライバー１３０で、クロ
ック信号CLKは、第１ないし第nフリップフロップF１〜F
nのうち奇数番目のフリップフロップに入力され、クロ
ック信号CLKの位相反転信号は、第１ないし第nフリップ
フロップF１〜Fnのうち偶数番目のフリップフロップに
入力されたり、または、クロック信号CLKは、第１ない
し第nフリップフロップF１〜Fnのうち偶数番目のフリッ
プフロップに入力され、クロック信号CLKの位相反転信
号は、第１ないし第nフリップフロップF１〜Fnのうち奇
数番目のフリップフロップに入力される。
【００１５】ラッチクロック信号発生部２３０は、対応
する第１ないし第nフリップフロップF１〜Fnで生じる第
１ないし第n中間駆動パルス信号S１〜Snと第１ないし第
n出力信号Q１〜Qnの反転信号とを論理積して、第１ない
し第nラッチクロック信号LACK１〜LACKnを生じる第１な
いし第n論理積手段N１〜Nn、を具備する。クロック信号
CLKが２分周信号ではない場合には、ラッチクロック信
号発生部２３０の構成は変わりうる。
する第１ないし第nフリップフロップF１〜Fnで生じる第
１ないし第n中間駆動パルス信号S１〜Snと第１ないし第
n出力信号Q１〜Qnの反転信号とを論理積して、第１ない
し第nラッチクロック信号LACK１〜LACKnを生じる第１な
いし第n論理積手段N１〜Nn、を具備する。クロック信号
CLKが２分周信号ではない場合には、ラッチクロック信
号発生部２３０の構成は変わりうる。
【００１６】データラッチ部２５０は、データ信号DATA
を各々受信し、対応する第１ないし第nラッチクロック
信号LACK１〜LACKnに各々応答して、データ信号DATAを
ラッチして出力する第１ないし第nラッチLAT１〜LATn、
を具備する。分周器２７０は、外部クロックICLKを分周
してクロック信号CLKを生じ、図１では、２分周信号が
クロック信号CLKとして生じる。
を各々受信し、対応する第１ないし第nラッチクロック
信号LACK１〜LACKnに各々応答して、データ信号DATAを
ラッチして出力する第１ないし第nラッチLAT１〜LATn、
を具備する。分周器２７０は、外部クロックICLKを分周
してクロック信号CLKを生じ、図１では、２分周信号が
クロック信号CLKとして生じる。
【００１７】図３では、フリップフロップF１〜Fnのう
ち、第１フリップフロップF１の構造が代表的に示さ
れ、示された第１フリップフロップF１の構造は、他の
フリップフロップF１〜Fnにおいても共通している。第
１フリップフロップF１は、クロック信号を反転させる
インバータ３０５及びクロック信号CLKに応答して、駆
動パルス信号STARTを受信して中間駆動パルス信号S１を
生じるマスタ段３２５、及び、クロック信号CLKに応答
して中間駆動パルス信号S１を受信して出力信号Q１を生
じるスレーブ段３５０、を具備する。マスタ段３２５
は、トランスファゲート３１０、３２０、及びインバー
タ３１３、３１６、３１９、より構成される。スレーブ
段３５０は、トランスファゲート３３０、３４０、及び
インバータ３３３、３３６、３３９、より構成される。
ち、第１フリップフロップF１の構造が代表的に示さ
れ、示された第１フリップフロップF１の構造は、他の
フリップフロップF１〜Fnにおいても共通している。第
１フリップフロップF１は、クロック信号を反転させる
インバータ３０５及びクロック信号CLKに応答して、駆
動パルス信号STARTを受信して中間駆動パルス信号S１を
生じるマスタ段３２５、及び、クロック信号CLKに応答
して中間駆動パルス信号S１を受信して出力信号Q１を生
じるスレーブ段３５０、を具備する。マスタ段３２５
は、トランスファゲート３１０、３２０、及びインバー
タ３１３、３１６、３１９、より構成される。スレーブ
段３５０は、トランスファゲート３３０、３４０、及び
インバータ３３３、３３６、３３９、より構成される。
【００１８】図４では、ラッチLAT１〜LATnのうち、第
１ラッチLAT１の構造が代表的に示され、示された第１
ラッチLAT１の構造は、他のラッチLAT１〜LATnにおいて
も共通している。第１ラッチLAT１は、第１ラッチクロ
ック信号LACK１を反転させるインバータ４０５と、トラ
ンスファゲート４１０、４２０、及びインバータ４１
３、４１６、４１９、より構成される。以下、図２、図
３及び図４を参照して、本発明の実施例に係るソースド
ライバー１３０の動作を詳細に説明する。
１ラッチLAT１の構造が代表的に示され、示された第１
ラッチLAT１の構造は、他のラッチLAT１〜LATnにおいて
も共通している。第１ラッチLAT１は、第１ラッチクロ
ック信号LACK１を反転させるインバータ４０５と、トラ
ンスファゲート４１０、４２０、及びインバータ４１
３、４１６、４１９、より構成される。以下、図２、図
３及び図４を参照して、本発明の実施例に係るソースド
ライバー１３０の動作を詳細に説明する。
【００１９】シフトレジスター部２１０は、駆動パルス
信号STARTを入出力端が直列接触されたn個のフリップフ
ロップF１〜Fnを通じて順次にラッチし、第１ないし第n
中間駆動パルス信号S１〜Sn、及び第１ないし第n出力信
号Q１〜Qn、を生じる。さらに説明すれば、シフトレジ
スター部２１０の第１フリップフロップF１は、駆動パ
ルス信号STARTを受信して第１出力信号Q１を生じ、第１
出力信号Q１は、第２フリップフロップF２の入力として
印加される。第２フリップフロップF２の出力信号Q２
は、第３フリップフロップF３の入力として印加され、
同じ方式で第nフリップフロップFnの入力としては、第n
-１フリップフロップFn-１の出力信号Qn-１が印加され
る。すなわち、第１フリップフロップF１の入力として
印加された駆動パルス信号STARTは、クロック信号CLKに
応答して出力され、第２フリップフロップF２の入力と
して印加される。ここで、クロック信号CLKは、外部ク
ロックICLKを分周器１７０を通じて２分周した信号であ
る。
信号STARTを入出力端が直列接触されたn個のフリップフ
ロップF１〜Fnを通じて順次にラッチし、第１ないし第n
中間駆動パルス信号S１〜Sn、及び第１ないし第n出力信
号Q１〜Qn、を生じる。さらに説明すれば、シフトレジ
スター部２１０の第１フリップフロップF１は、駆動パ
ルス信号STARTを受信して第１出力信号Q１を生じ、第１
出力信号Q１は、第２フリップフロップF２の入力として
印加される。第２フリップフロップF２の出力信号Q２
は、第３フリップフロップF３の入力として印加され、
同じ方式で第nフリップフロップFnの入力としては、第n
-１フリップフロップFn-１の出力信号Qn-１が印加され
る。すなわち、第１フリップフロップF１の入力として
印加された駆動パルス信号STARTは、クロック信号CLKに
応答して出力され、第２フリップフロップF２の入力と
して印加される。ここで、クロック信号CLKは、外部ク
ロックICLKを分周器１７０を通じて２分周した信号であ
る。
【００２０】クロック信号CLKと、クロック信号CLKの位
相が反転された信号とが、第１ないし第nフリップフロ
ップF１〜Fnのクロック入力として、交代に入力され
る。すなわち、奇数番目のフリップフロップにクロック
信号CLKが入力されれば、偶数番目のフリップフロップ
にクロック信号CLKの位相が反転されて入力される。ま
たは、偶数番目のフリップフロップにクロック信号CLK
が入力されれば、奇数番目のフリップフロップにクロッ
ク信号CLKの位相が反転されて入力される。
相が反転された信号とが、第１ないし第nフリップフロ
ップF１〜Fnのクロック入力として、交代に入力され
る。すなわち、奇数番目のフリップフロップにクロック
信号CLKが入力されれば、偶数番目のフリップフロップ
にクロック信号CLKの位相が反転されて入力される。ま
たは、偶数番目のフリップフロップにクロック信号CLK
が入力されれば、奇数番目のフリップフロップにクロッ
ク信号CLKの位相が反転されて入力される。
【００２１】図３を参照すれば、クロック信号CLKの立
ち下がりエッジで、マスタ段３２５のトランスファゲー
ト３１０がターンオンされれば、駆動パルス信号START
は、トランスファゲート３１０を通過して、インバータ
３１３、３１６により、中間駆動パルス信号S１として
生じる。二つのインバータ３１３、３１６を通過するの
で、位相はそのまま維持される。クロック信号CLKの立
ち上がりエッジで、スレーブ段３５０のトランスファゲ
ート３３０がターンオンされれば、中間駆動パルス信号
S１は、トランスファゲート３３０を通過して、インバ
ータ３３３、３３６により第１出力信号Q１として生じ
る。この時、マスタ段３２５のインバータ３１３の出力
はインバータ３１９を通過し、ターンオンされているト
ランスファゲート３２０を通過して、インバータ３１３
の入力段に連結されてラッチされる。再びクロック信号
CLKが論理ローレベルに遷移されれば、スレーブ段３５
０のトランスファゲート３４０がターンオンされ、イン
バータ３３３の出力がラッチされる。
ち下がりエッジで、マスタ段３２５のトランスファゲー
ト３１０がターンオンされれば、駆動パルス信号START
は、トランスファゲート３１０を通過して、インバータ
３１３、３１６により、中間駆動パルス信号S１として
生じる。二つのインバータ３１３、３１６を通過するの
で、位相はそのまま維持される。クロック信号CLKの立
ち上がりエッジで、スレーブ段３５０のトランスファゲ
ート３３０がターンオンされれば、中間駆動パルス信号
S１は、トランスファゲート３３０を通過して、インバ
ータ３３３、３３６により第１出力信号Q１として生じ
る。この時、マスタ段３２５のインバータ３１３の出力
はインバータ３１９を通過し、ターンオンされているト
ランスファゲート３２０を通過して、インバータ３１３
の入力段に連結されてラッチされる。再びクロック信号
CLKが論理ローレベルに遷移されれば、スレーブ段３５
０のトランスファゲート３４０がターンオンされ、イン
バータ３３３の出力がラッチされる。
【００２２】第２フリップフロップF２のクロック入力
としては、クロック信号CLKの位相が反転された信号が
入力されるので、前述したフリップフロップの動作と反
対のクロック位相で中間駆動パルス信号S２及び出力信
号Q２が生じる。したがって、各々の中間駆動パルス信
号(Si,I＝１〜n)、及び出力信号(Qi,I＝１〜n)が、クロ
ック信号CLKの立ち上がりエッジ及び立ち下がりエッジ
ごとに、すなわち、半周期ごとに一回ずづ論理ハイレベ
ルとして生じて、クロック信号CLKの一周期中に維持さ
れた後、論理ローレベルに遷移される。したがって、外
部クロックICLKの２分周信号が使われてクロックの遷移
回数が減るが、後述のように、データ信号DATAは、外部
クロックICLKに直接応答して動作する場合と同じタイミ
ングでラッチされる。
としては、クロック信号CLKの位相が反転された信号が
入力されるので、前述したフリップフロップの動作と反
対のクロック位相で中間駆動パルス信号S２及び出力信
号Q２が生じる。したがって、各々の中間駆動パルス信
号(Si,I＝１〜n)、及び出力信号(Qi,I＝１〜n)が、クロ
ック信号CLKの立ち上がりエッジ及び立ち下がりエッジ
ごとに、すなわち、半周期ごとに一回ずづ論理ハイレベ
ルとして生じて、クロック信号CLKの一周期中に維持さ
れた後、論理ローレベルに遷移される。したがって、外
部クロックICLKの２分周信号が使われてクロックの遷移
回数が減るが、後述のように、データ信号DATAは、外部
クロックICLKに直接応答して動作する場合と同じタイミ
ングでラッチされる。
【００２３】ラッチクロック信号発生部２３０は、第１
ないし第n論理積手段N１〜Nnを具備し、第１ないし第n
フリップフロップF１〜Fnで生じた中間駆動パルス信号S
１〜Snと対応する出力信号Q１〜Qnの位相が反転された
信号が、第１ないし第n論理積手段N１〜Nnに印加され
て、第１ないし第nラッチクロック信号LACK１〜LACKnが
生じる。クロック信号CLKが２分周信号でない場合に
は、ラッチクロック信号発生部２３０の構成は変わりう
るが、このような構成は当業者には自明なのでその詳細
な説明は省略する。
ないし第n論理積手段N１〜Nnを具備し、第１ないし第n
フリップフロップF１〜Fnで生じた中間駆動パルス信号S
１〜Snと対応する出力信号Q１〜Qnの位相が反転された
信号が、第１ないし第n論理積手段N１〜Nnに印加され
て、第１ないし第nラッチクロック信号LACK１〜LACKnが
生じる。クロック信号CLKが２分周信号でない場合に
は、ラッチクロック信号発生部２３０の構成は変わりう
るが、このような構成は当業者には自明なのでその詳細
な説明は省略する。
【００２４】データラッチ部２５０はデータ信号DATAを
各々受信し、対応する第１ないし第nラッチクロック信
号LACK１〜LACKnに各々応答して、データ信号DATAをラ
ッチし出力する第１ないし第nラッチLAT１〜LATn、を具
備する。ここで、データ信号DATAは、液晶の画面に色相
を表示させる色相データを含む信号である。図４を参照
すれば、第１ラッチクロック信号LACK１の論理ハイレベ
ルで、伝送ゲート４１０がターンオンされてデータ信号
DATAを受信した第１ラッチLAT１は、第１ラッチクロッ
ク信号LACK１が論理ローレベルに遷移される時に、伝送
ゲート４２０がターンオンされて、データ信号DATAをラ
ッチし続ける。第２ラッチLAT２は、第２ラッチクロッ
ク信号LACK２が論理ローレベルに遷移される時に、デー
タ信号DATAをラッチし続ける。同様に第nラッチは、第n
ラッチクロック信号LACKnが論理ローレベルに遷移され
る時に、データ信号DATAをラッチし続ける。このように
ラッチされたデータ信号DATAは、色相を表示させる信号
LAT１Q,LAT２Q,LAT３Q,...LATnQとして生じて、パネル
１１０に１行ずつ同時に印加される。
各々受信し、対応する第１ないし第nラッチクロック信
号LACK１〜LACKnに各々応答して、データ信号DATAをラ
ッチし出力する第１ないし第nラッチLAT１〜LATn、を具
備する。ここで、データ信号DATAは、液晶の画面に色相
を表示させる色相データを含む信号である。図４を参照
すれば、第１ラッチクロック信号LACK１の論理ハイレベ
ルで、伝送ゲート４１０がターンオンされてデータ信号
DATAを受信した第１ラッチLAT１は、第１ラッチクロッ
ク信号LACK１が論理ローレベルに遷移される時に、伝送
ゲート４２０がターンオンされて、データ信号DATAをラ
ッチし続ける。第２ラッチLAT２は、第２ラッチクロッ
ク信号LACK２が論理ローレベルに遷移される時に、デー
タ信号DATAをラッチし続ける。同様に第nラッチは、第n
ラッチクロック信号LACKnが論理ローレベルに遷移され
る時に、データ信号DATAをラッチし続ける。このように
ラッチされたデータ信号DATAは、色相を表示させる信号
LAT１Q,LAT２Q,LAT３Q,...LATnQとして生じて、パネル
１１０に１行ずつ同時に印加される。
【００２５】図５を参照すれば、図２の第１ないし第n
フリップフロップF１〜Fnの動作は同じ方式で行われる
ので、図５には第１ないし第３フリップフロップF１〜F
３の動作に関するタイミング図だけが、代表的に示され
る。
フリップフロップF１〜Fnの動作は同じ方式で行われる
ので、図５には第１ないし第３フリップフロップF１〜F
３の動作に関するタイミング図だけが、代表的に示され
る。
【００２６】クロック信号CLKの立ち下がりエッジで、
駆動パルス信号STARTに応答して第１中間駆動パルス信
号S１が論理ハイレベルとして生じ、クロック信号CLKの
一周期後に論理ローレベルになる。第２中間駆動パルス
信号S２は、図２に示した第２フリップフロップF２が、
クロック信号CLKの反転信号に応答して動作するので、
第１中間駆動パルス信号S１が生じたクロック信号CLKの
立ち下がりエッジから半周期後の立ち上がりエッジで第
１出力信号Q１と共に論理ハイレベルとして生じて、ク
ロック信号CLKの一周期中に維持される。第３中間駆動
パルス信号S３は、クロック信号CLKが位相の反転なしに
そのまま入力されるので、第２中間駆動パルス信号S２
が生じたクロック信号CLKの立ち上がりエッジから半周
期後の立ち下がりエッジで第２出力信号Q２と共に"ハ
イ"値として生じて、クロック信号CLKの一周期中に維持
される。同じ方式で、クロック信号CLKの半周期ごとに
中間駆動パルス信号(Si,I＝１〜n)、及び出力信号(Qi,I
＝１〜n)が、"ハイ"値として一周期中に生じる。
駆動パルス信号STARTに応答して第１中間駆動パルス信
号S１が論理ハイレベルとして生じ、クロック信号CLKの
一周期後に論理ローレベルになる。第２中間駆動パルス
信号S２は、図２に示した第２フリップフロップF２が、
クロック信号CLKの反転信号に応答して動作するので、
第１中間駆動パルス信号S１が生じたクロック信号CLKの
立ち下がりエッジから半周期後の立ち上がりエッジで第
１出力信号Q１と共に論理ハイレベルとして生じて、ク
ロック信号CLKの一周期中に維持される。第３中間駆動
パルス信号S３は、クロック信号CLKが位相の反転なしに
そのまま入力されるので、第２中間駆動パルス信号S２
が生じたクロック信号CLKの立ち上がりエッジから半周
期後の立ち下がりエッジで第２出力信号Q２と共に"ハ
イ"値として生じて、クロック信号CLKの一周期中に維持
される。同じ方式で、クロック信号CLKの半周期ごとに
中間駆動パルス信号(Si,I＝１〜n)、及び出力信号(Qi,I
＝１〜n)が、"ハイ"値として一周期中に生じる。
【００２７】第１ないし第３ラッチクロック信号LACK１
〜LACK３は、第１ないし第３中間駆動パルス信号S１〜S
３と第１ないし第３出力信号Q１〜Q３の反転信号とが論
理積されて生じるので、第１ないし第３ラッチクロック
信号LACK１〜LACK３も、クロック信号CLKの半周期ごと
に論理ハイレベルとして生じて半周期中に維持された
後、論理ローレベルに遷移される。このような動作は、
残りのラッチクロック信号LACK４〜LACKnにおいても、
同一に行われる。
〜LACK３は、第１ないし第３中間駆動パルス信号S１〜S
３と第１ないし第３出力信号Q１〜Q３の反転信号とが論
理積されて生じるので、第１ないし第３ラッチクロック
信号LACK１〜LACK３も、クロック信号CLKの半周期ごと
に論理ハイレベルとして生じて半周期中に維持された
後、論理ローレベルに遷移される。このような動作は、
残りのラッチクロック信号LACK４〜LACKnにおいても、
同一に行われる。
【００２８】第１ラッチクロック信号LACK１の立ち下が
りエッジで、第１データ信号１stDATAがラッチされ、第
２ラッチクロック信号LACK２の立ち下がりエッジで、第
２データ信号２nd DATAがラッチされ、同じ方式で、第n
ラッチクロック信号LACKnの立ち下がりエッジで、第nデ
ータ信号nth DATAがラッチされる。データ信号DATAがラ
ッチされるタイミングは、ソースドライバーが外部クロ
ックICLKに直接応答して動作する場合と同一である。す
なわち、データ信号DATAのラッチには変化がなく、また
外部クロックICLKの２分周信号を使用することによっ
て、クロックの遷移回数が減って電流の消耗が減少で
き、またクロック信号CLKの"ハイ"状態や"ロー"状態が
維持される時間が、外部クロックICLKが直接使われる場
合より長くなるので、誤動作が生じる可能性が少なくな
る。
りエッジで、第１データ信号１stDATAがラッチされ、第
２ラッチクロック信号LACK２の立ち下がりエッジで、第
２データ信号２nd DATAがラッチされ、同じ方式で、第n
ラッチクロック信号LACKnの立ち下がりエッジで、第nデ
ータ信号nth DATAがラッチされる。データ信号DATAがラ
ッチされるタイミングは、ソースドライバーが外部クロ
ックICLKに直接応答して動作する場合と同一である。す
なわち、データ信号DATAのラッチには変化がなく、また
外部クロックICLKの２分周信号を使用することによっ
て、クロックの遷移回数が減って電流の消耗が減少で
き、またクロック信号CLKの"ハイ"状態や"ロー"状態が
維持される時間が、外部クロックICLKが直接使われる場
合より長くなるので、誤動作が生じる可能性が少なくな
る。
【００２９】
【発明の効果】前述したように、本発明に係るTFT型LCD
ドライバーは、外部クロックの２分周信号をクロック信
号として使用してクロックの遷移回数を減らすことによ
って、TFT型LCDドライバーの電流消費を減らしうる長所
がある。
ドライバーは、外部クロックの２分周信号をクロック信
号として使用してクロックの遷移回数を減らすことによ
って、TFT型LCDドライバーの電流消費を減らしうる長所
がある。
【００３０】以上のように、図面及び明細書で最適の実
施例が開示された。ここで特定の用語が使われたが、こ
れは単に本発明を説明するための目的で使われたもので
あって、意味限定や特許請求の範囲に記載された本発明
の範囲を制限するために使われたものではない。したが
って、本技術分野の通常の知識を有する者であれば、こ
れより多様な変形及び均等な他の実施例が可能であると
いう点が理解できる。そして、本発明の真の技術的保護
範囲は、特許請求の範囲の技術的思想により決まらねば
ならない。
施例が開示された。ここで特定の用語が使われたが、こ
れは単に本発明を説明するための目的で使われたもので
あって、意味限定や特許請求の範囲に記載された本発明
の範囲を制限するために使われたものではない。したが
って、本技術分野の通常の知識を有する者であれば、こ
れより多様な変形及び均等な他の実施例が可能であると
いう点が理解できる。そして、本発明の真の技術的保護
範囲は、特許請求の範囲の技術的思想により決まらねば
ならない。
【図１】本発明のTFT型LCDのドライバーを説明するため
のブロック図である。
のブロック図である。
【図２】図１に示したソースドライバーを示す回路図で
ある。
ある。
【図３】図２に示したシフトレジスター部のフリップフ
ロップの構造を示す回路図である。
ロップの構造を示す回路図である。
【図４】図２に示したデータラッチ部のラッチの構造を
示す回路図である。
示す回路図である。
【図５】図２に示したソースドライバーの動作を示すタ
イミング図である。
イミング図である。
１００ ドライバー １１０ パネル １２０ ゲートドライバー １３０ ソースドライバー ２１０ シフトレジスター部 ２３０ ラッチクロック信号発生部 ２５０ データラッチ部 ２７０、１７０ 分周器 ３２５ マスタ段 ３５０ スレーブ段 ３１０、３２０、３３０、３４０、４１０、４２０、
トランスファゲート ３１３、３１６、３１９、３３３、３３６、３３９、４
０５、４１３、４１６、４１９、 インバータ ICLK 外部クロック CLK クロック信号 LAT１Q、LAT２Q、LAT３Q、...LATnQ 色相信号 LAT１〜LATn 第１〜第nラッチ GS１、GS２、...GSn ゲートラインを駆動するための
信号 F１〜Fn 第１〜第nフリップフロップ START 駆動パルス信号 S１〜Sn 第１〜第n中間駆動パルス信号 Q１〜Qn 第１〜第n出力信号 LACK１〜LACKn 第１〜第nラッチクロック信号 N１〜Nn 第１〜第n論理積手段 DATA データ信号
トランスファゲート ３１３、３１６、３１９、３３３、３３６、３３９、４
０５、４１３、４１６、４１９、 インバータ ICLK 外部クロック CLK クロック信号 LAT１Q、LAT２Q、LAT３Q、...LATnQ 色相信号 LAT１〜LATn 第１〜第nラッチ GS１、GS２、...GSn ゲートラインを駆動するための
信号 F１〜Fn 第１〜第nフリップフロップ START 駆動パルス信号 S１〜Sn 第１〜第n中間駆動パルス信号 Q１〜Qn 第１〜第n出力信号 LACK１〜LACKn 第１〜第nラッチクロック信号 N１〜Nn 第１〜第n論理積手段 DATA データ信号
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H093 NC09 NC11 NC22 NC26 NC27 ND39 5C006 AF69 AF72 BB16 BC03 BC11 BC20 BF03 BF04 BF06 BF26 BF27 FA47 5C080 AA10 BB05 DD26 FF11 JJ02 JJ03 JJ04
Claims (4)
- 【請求項１】 多数のトランジスタ及びキャパシタより
構成されるパネルのゲートラインを駆動するためのゲー
トドライバーと、 前記パネルのソースラインを駆動するためのソースドラ
イバーと、を具備し、 前記ソースドライバーは、 外部クロックを分周した信号がクロック信号として入力
され、入出力端が直列接触された第１ないし第nフリッ
プフロップを具備し、前記第１フリップフロップの入力
信号として駆動パルス信号が前記クロック信号に応答し
て印加される、シフトレジスター部と、 前記対応する第１ないし第nフリップフロップで生じる
第１ないし第n中間駆動パルス信号と第１ないし第n出力
信号の反転信号とを論理積して、第１ないし第nラッチ
クロック信号を生じる第１ないし第n論理積手段を具備
する、ラッチクロック信号発生部と、 データ信号を各々受信し、前記対応する第１ないし第n
ラッチクロック信号に各々応答して前記データ信号をラ
ッチして出力する第１ないし第nラッチを具備するデー
タラッチ部と、を具備する、 ことを特徴とする薄膜トランジスタ型液晶表示装置ドラ
イバー。 - 【請求項２】 前記クロック信号が、前記第１ないし第
nフリップフロップのうち奇数番目のフリップフロップ
に入力され、前記クロック信号の位相反転信号が前記第
１ないし第nフリップフロップのうち偶数番目のフリッ
プフロップに入力される、ことを特徴とする請求項１に
記載の薄膜トランジスタ型液晶表示装置ドライバー。 - 【請求項３】 前記クロック信号が、前記第１ないし第
nフリップフロップのうち偶数番目のフリップフロップ
に入力され、前記クロック信号の位相反転信号が前記第
１ないし第nフリップフロップのうち奇数番目のフリッ
プフロップに入力される、ことを特徴とする請求項１に
記載の薄膜トランジスタ型液晶表示装置ドライバー。 - 【請求項４】 前記クロック信号は、前記外部クロック
の２分周信号である、ことを特徴とする請求項１に記載
の薄膜トランジスタ型液晶表示装置ドライバー。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010000843A KR20020057768A (ko) | 2001-01-06 | 2001-01-06 | 소비 전류의 감소가 가능한 박막 트랜지스터형 액정 표시장치 드라이버 |
| KR2001-000843 | 2001-01-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002221951A true JP2002221951A (ja) | 2002-08-09 |
| JP4223712B2 JP4223712B2 (ja) | 2009-02-12 |
Family
ID=19704344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001359844A Expired - Fee Related JP4223712B2 (ja) | 2001-01-06 | 2001-11-26 | 薄膜トランジスタ型液晶表示装置ドライバー |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6727876B2 (ja) |
| JP (1) | JP4223712B2 (ja) |
| KR (1) | KR20020057768A (ja) |
| TW (1) | TW548624B (ja) |
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| CN102157126A (zh) * | 2010-02-12 | 2011-08-17 | 美格纳半导体有限公司 | 移位寄存器电路、源极驱动器及其方法 |
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|---|---|---|---|---|
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| KR101061846B1 (ko) * | 2004-08-19 | 2011-09-02 | 삼성전자주식회사 | 표시 장치용 구동 장치 |
| TWI402796B (zh) * | 2008-01-09 | 2013-07-21 | Chunghwa Picture Tubes Ltd | 源極驅動電路與其顯示裝置 |
| JP2010281914A (ja) * | 2009-06-03 | 2010-12-16 | Sony Corp | 表示装置、表示装置の駆動方法および電子機器 |
| JP2010281993A (ja) * | 2009-06-04 | 2010-12-16 | Sony Corp | 表示装置、表示装置の駆動方法および電子機器 |
| CN107180608B (zh) | 2009-10-09 | 2020-10-02 | 株式会社半导体能源研究所 | 移位寄存器和显示装置以及其驱动方法 |
| KR101920752B1 (ko) * | 2011-07-05 | 2018-11-23 | 엘지디스플레이 주식회사 | 게이트 구동회로 |
| KR101441958B1 (ko) * | 2012-09-28 | 2014-09-18 | 엘지디스플레이 주식회사 | 박막트랜지스터 보상회로를 포함하는 액정표시장치 |
| CN109637415A (zh) * | 2018-12-29 | 2019-04-16 | 武汉华星光电技术有限公司 | 扫描信号生成方法、装置及电子设备 |
| CN113785352B (zh) * | 2020-04-10 | 2023-04-11 | 京东方科技集团股份有限公司 | 显示基板及其制作方法、显示装置 |
| CN112201194B (zh) * | 2020-10-21 | 2022-08-23 | Tcl华星光电技术有限公司 | 显示面板及显示装置 |
Family Cites Families (7)
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