JP2001143491A - シフトレジスタ回路、表示装置の駆動回路および該駆動回路を用いた表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 簡素でかつ占有面積の小さな駆動回路を提供
すること。 【解決手段】本発明のシフトレジスタ回路は、複数のレ
ジスタ回路を有している。各レジスタ回路は、クロック
ドインバータ回路およびインバータ回路を有している。
クロックドインバータ回路の出力信号がインバータ回路
の入力信号となるよう両者が直列に接続されている。さ
らに、レジスタ回路は、インバータ回路の出力信号が伝
達される信号線を有している。該信号線には接続されて
いる素子が多く寄生容量が大きいため高負荷である。本
発明のシフトレジスタ回路は、信号線の寄生容量が大き
いために高負荷であることを用いている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】

【０００２】本発明は表示装置の駆動回路に関する。ま
た、その駆動回路を用いた表示装置に関する。

【０００３】

【従来の技術】

【０００４】最近安価なガラス基板上に半導体薄膜を形
成した半導体装置、例えば薄膜トランジスタ（ＴＦＴ）
を作製する技術が急速に発達してきている。その理由
は、アクティブマトリクス型液晶表示装置（以下、「液
晶表示装置」という。）の需要が高まってきたことによ
る。

【０００５】液晶表示装置は、画素部に数十〜数百万個
ものＴＦＴがマトリクス状に配置され、各ＴＦＴに接続
された画素電極に出入りする電荷をＴＦＴのスイッチン
グ機能により制御するものである。

【０００６】従来、画素部には、ガラス基板上に形成さ
れたアモルファスシリコンを利用した薄膜トランジスタ
が配置されている。

【０００７】また近年、基板として石英を利用し多結晶
珪素膜で薄膜トランジスタを作製する技術も知られてい
る。この場合、周辺駆動回路も画素部も石英基板上に一
体形成される。

【０００８】また最近、レーザーアニール等の技術を利
用することにより、ガラス基板上に結晶性珪素膜を用い
た薄膜トランジスタを作製する技術も知られている。

【０００９】

【発明が解決しようとする課題】

【００１０】液晶表示装置は、主としてノート型のパー
ソナルコンピュータに用いられている。パーソナルコン
ピュータは、現行のテレビジョン信号（ＮＴＳＣやＰＡ
Ｌ）等のアナログデータとは異なり、デジタルデータを
表示装置に出力する。従来は、パーソナルコンピュータ
からのデジタルデータをアナログデータに変換し液晶表
示装置に入力したり、外付けのデジタルドライバを用い
た液晶表示装置に入力したりしていた。

【００１１】そこで、外部からデジタルデータを直接入
力することができるデジタルインターフェイスを有する
液晶表示装置が注目されてきている。

【００１２】ここで、図１７に最近注目されつつあるデ
ジタルインターフェイスを有する液晶表示装置のソース
ドライバの一部を示す。図１７において、８０００はシ
フトレジスタ回路であり、複数のレジスタ回路８０１０
を有している。レジスタ回路８０１０は４つのクロック
ドインバータ回路およびＮＡＮＤ回路からなっている。
また、８１００はサンプリング回路であり、複数のアナ
ログスイッチ８１１０を有している。

【００１３】なお、図１７においてはシフトレジスタ回
路８０００には、走査方向切替回路が含まれている。走
査方向切替回路は、外部から入力される走査方向切替信
号によりシフトレジスタ回路８０００から出力されるタ
イミングパルスの順序を左から右または右から左と制御
するための回路である。

【００１４】シフトレジスタ回路８０００は、外部から
供給されるクロック信号（ＣＬＫ）、クロック反転信号
（ＣＬＫＢ）およびスタートパルス（ＳＰ）に基づいて
タイミングパルスを発生させ、サンプリング回路へ前記
タイミングパルスを送出する。サンプリング回路８１０
０は、シフトレジスタ回路８０００からのタイミングパ
ルスに基づき外部から入力されるアナログビデオデータ
（ＶＩＤＥＯ）をサンプリングし（取り込み）、ソース
信号線に出力する。

【００１５】図１７に示すような従来のシフトレジスタ
回路８０００においては、１つのレジスタ回路８０１０
は４つのクロックドインバータ回路およびＮＡＮＤ回路
からなっており、シフトレジスタ回路８０００は複雑
で、それを構成する素子の数が多い。より高解像度な液
晶表示装置が要求されている現状においては、解像度の
向上に伴いシフトレジスタ回路の面積も大きくなり、シ
フトレジスタ回路を構成する素子の数も増大してしま
う。

【００１６】素子数の増大によって液晶表示装置全体の
製造歩留りが悪くなることがあり、また、回路の占有面
積が大きくなることによって液晶表示装置の小型化が妨
げられることになりかねない。

【００１７】そこで、本発明は上述の問題を鑑みてなさ
れたものであり、液晶表示装置の小型化および製造歩留
りの向上を達成すべく、簡素でかつ占有面積の小さな駆
動回路を提供するものである。

【００１８】

【課題を解決するための手段】

【００１９】図１を参照する。図１には本発明のシフト
レジスタ回路１００が示されている。本発明のシフトレ
ジスタ回路は、複数のレジスタ回路（第１のレジスタ回
路１１０、第２のレジスタ回路１２０、第３のレジスタ
回路１３０、第４のレジスタ回路１４０および第５のレ
ジスタ回路１５０を有している。なお図１には、説明の
便宜上、第１〜第５のレジスタ回路を有する５段のシフ
トレジスタ回路１００が示されている。しかし、本発明
のシフトレジスタ回路は、第１〜第ｎの（ｎ個の）レジ
スタ回路を有するｎ段のシフトレジスタ回路とすること
ができる（ただし、ｎは自然数である。）。

【００２０】第１のレジスタ回路１１０を例にとって説
明する。第１のレジスタ回路１１０はクロックドインバ
ータ回路１１１およびインバータ回路１１２を有してい
る。クロックドインバータ回路１１１の出力信号がイン
バータ回路１１２の入力信号となるよう両者が直列に接
続されている。さらに、第１のレジスタ回路１１０は、
インバータ回路１１２の出力信号が伝達される信号線１
１３を有しており、この信号線１１３の寄生容量もレジ
スタ回路を構成する素子と捉えてもよい。

【００２１】信号線１１３には接続されている素子（例
えば、インバータ回路、アナログスイッチ、隣接するレ
ジスタ回路等）が多く寄生容量が大きいため高負荷であ
る。本発明のシフトレジスタ回路は、信号線１１３の寄
生容量が大きいために高負荷であることを用いている。
よって、本発明のシフトレジスタ回路は安定性が高い。

【００２２】なお、第２のレジスタ回路１２０、第３の
レジスタ回路１３０、第４のレジスタ回路１４０および
第５のレジスタ回路１５０も第１のレジスタ回路１１０
と同様の構成をとっている。つまり、第２のレジスタ回
路１２０はクロックドインバータ回路１２１、インバー
タ回路１２２および信号線１２３を有している。また、
第３のレジスタ回路１３０はクロックドインバータ回路
１３１、インバータ回路１３２および信号線１３３を有
している。また、第４のレジスタ回路１４０はクロック
ドインバータ回路１４１、インバータ回路１４２および
信号線１４３を有している。また、第５のレジスタ回路
１５０はクロックドインバータ回路１５１、インバータ
回路１５２および信号線１５３を有している。

【００２３】また、シフトレジスタ回路１００には、外
部から、クロック信号（ＣＬＫ）、クロック信号とは逆
位相のクロックバック信号（ＣＬＫＢ）およびスタート
パルス（ＳＰ）が入力されるようになっている。これら
の信号は本発明のシフトレジスタ回路を構成する全ての
レジスタ回路（第１のレジスタ回路１１０、第２のレジ
スタ回路１２０、第３のレジスタ回路１３０、第４のレ
ジスタ回路１４０および第５のレジスタ回路１５０）に
入力される。

【００２４】ここで、本発明のシフトレジスタ回路の動
作について説明する。

【００２５】第１のレジスタ回路１１０のクロックドイ
ンバータ回路１１１は、入力されるクロック信号（ＣＬ
Ｋ）およびクロックバック信号（ＣＬＫＢ）に同期して
動作し、入力するスタートパルス（ＳＰ）の論理を反転
させインバータ回路１１２に出力する。インバータ回路
１１２は入力したパルスの論理を反転させ信号線１１３
および次段の第２のレジスタ回路１２０へ出力する。

【００２６】第２のレジスタ回路１２０のクロックドイ
ンバータ回路１２１には、前段の第１のレジスタ回路１
１０から出力されるパルスが入力される。クロックドイ
ンバータ回路１２１は、入力されるクロック信号（ＣＬ
Ｋ）およびクロックバック信号（ＣＬＫＢ）に同期して
動作し、入力されるパルスの論理を反転しインバータ回
路１１２に出力する。インバータ回路１２２は入力され
たパルスの論理を反転し信号線１１３および次段の第３
のレジスタ回路１３０へ出力する。

【００２７】全てのレジスタ回路が同様に動作する。よ
って、第１のレジスタ回路１１０、第２のレジスタ回路
１２０、第３のレジスタ回路１３０、第４のレジスタ回
路１４０および第５のレジスタ回路１５０から一定の間
隔で順にタイミングパルスが出力される。

【００２８】以上のような構成をとることにより、本発
明のシフトレジスタ回路は、従来よりも簡略化されてお
り、素子数が少なくて済むことになる。

【００２９】次に図１８を参照する。図１８において
は、本発明のシフトレジスタ回路に第１のＮＡＮＤ回路
１１４、第２のＮＡＮＤ回路１２４、第３のＮＡＮＤ回
路１３４および第４のＮＡＮＤ回路１４４を設けてい
る。なお、複数のレジスタ回路１１０、１２０、１３
０、１４０および１５０と複数のＮＡＮＤ１１４、１２
４、１３４および１４４とを含んだ回路を本発明のシフ
トレジスタ回路としてもよい。

【００３０】第１のレジスタ回路１１０および第２のレ
ジスタ回路１２０から出力されるタイミングパルスは、
第１のＮＡＮＤ回路１１４に入力される。第１のＮＡＮ
Ｄ回路１１４は、第１のレジスタ回路１１０および第２
のレジスタ回路１２０からのタイミングパルスのＮＡＮ
Ｄ論理を出力する。

【００３１】また、第２のレジスタ回路１２０および第
３のレジスタ回路１３０から出力されるタイミングパル
スは、第２のＮＡＮＤ回路１２４に入力される。第２の
ＮＡＮＤ回路１２４は、第２のレジスタ回路１２０およ
び第３のレジスタ回路１３０からのタイミングパルスの
ＮＡＮＤ論理を出力する。

【００３２】また、第３のレジスタ回路１３０および第
４のレジスタ回路１４０から出力されるタイミングパル
スは、第３のＮＡＮＤ回路１３４に入力される。第３の
ＮＡＮＤ回路１３４は、第３のレジスタ回路１３０およ
び第４のレジスタ回路１４０からのタイミングパルスの
ＮＡＮＤ論理を出力する。

【００３３】また、第４のレジスタ回路１４０および第
５のレジスタ回路１５０から出力されるタイミングパル
スは、第４のＮＡＮＤ回路１４４に入力される。第４の
ＮＡＮＤ回路１４４は、第４のレジスタ回路１４０およ
び第５のレジスタ回路１５０からのタイミングパルスの
ＮＡＮＤ論理を出力する。

【００３４】このように図１８に示す本発明のシフトレ
ジスタ回路は、第１のＮＡＮＤ回路１１４、第２のＮＡ
ＮＤ回路１２４、第３のＮＡＮＤ回路１３４および第４
のＮＡＮＤ回路１４４から一定の間隔で順にタイミング
パルスが出力される。

【００３５】ここで、本発明の構成を以下に記載する。

【００３６】請求項１に記載の本発明の構成は、直列に
接続されたクロックドインバータ回路およびインバータ
回路ならびに信号線を有する複数のレジスタ回路を有す
るシフトレジスタ回路であって、前記レジスタ回路の前
記クロックドインバータ回路および前記インバータ回路
は、外部から入力される、クロック信号、クロックバッ
ク信号、およびスタートパルスに基づいてタイミングパ
ルスを発生させ、前記レジスタ回路に隣接するレジスタ
回路および前記レジスタ回路の信号線に前記タイミング
パルスを出力することを特徴とするシフトレジスタ回路
である。

【００３７】また、請求項２に記載の本発明の構成は、
直列に接続されたクロックドインバータ回路およびイン
バータ回路ならびに信号線を有する第１、第２、・・
・、第（ｎ−１）、および第ｎのレジスタ回路を有する
シフトレジスタ回路であって（ｎは自然数）、前記第
（ｎ−１）のレジスタ回路の信号線から出力されるタイ
ミングパルスは、前記第ｎのレジスタ回路に入力される
ことを特徴とするシフトレジスタ回路である。。

【００３８】請求項３に記載の本発明の構成は、直列に
接続されたクロックドインバータ回路およびインバータ
回路を有する第１、第２、・・・、第（ｎ−１）、およ
び第ｎのレジスタ回路を有するシフトレジスタ回路であ
って（ｎは自然数）、前記第１、前記第２、・・・、前
記第（ｎ−１）、および前記第ｎのレジスタ回路の前記
クロックドインバータ回路および前記インバータ回路
は、外部から入力される、クロック信号、クロックバッ
ク信号、およびスタートパルスに基づいてタイミングパ
ルスを発生させ、前記第（ｎ−１）のレジスタ回路は、
前記第ｎのレジスタ回路および前記（ｎ−１）のレジス
タ回路の信号線に前記タイミングパルスを出力すること
を特徴とするシフトレジスタ回路である。

【００３９】請求項４に記載の本発明の構成は、直列に
接続されたクロックドインバータ回路およびインバータ
回路を有する複数のレジスタ回路を有するシフトレジス
タ回路と、複数のアナログスイッチを有するサンプリン
グ回路と、を有する表示装置の駆動回路であって、前記
レジスタ回路の前記クロックドインバータ回路および前
記インバータ回路は、外部から入力される、クロック信
号、クロックバック信号、およびスタートパルスに基づ
いてタイミングパルスを発生させ、前記アナログスイッ
チと前記レジスタ回路に隣接するレジスタ回路とに前記
タイミングパルスを出力することを特徴とする表示装置
の駆動回路である。

【００４０】請求項５に記載の本発明の構成は、直列に
接続されたクロックドインバータ回路およびインバータ
回路を有する第１、第２、・・・、第（ｎ−１）、およ
び第ｎのレジスタ回路を有するシフトレジスタ回路と
（ｎは自然数）、第１、第２、・・・、第（ｎ−１）、
および第ｎのアナログスイッチを有するサンプリング回
路と、を有する表示装置の駆動回路であって、前記第
（ｎ−１）のレジスタ回路から出力されるタイミングパ
ルスは、前記第（ｎ−１）のアナログスイッチと前記第
ｎのレジスタ回路とに入力され、前記アナログスイッチ
は、入力される前記タイミングパルスに基づき、外部か
ら入力されるビデオデータをサンプリングすることを特
徴とする表示装置の駆動回路である。

【００４１】請求項６に記載の本発明の構成は、直列に
接続されたクロックドインバータ回路およびインバータ
回路を有する第１、第２、・・・、第（ｎ−１）、およ
び第ｎのレジスタ回路を有するシフトレジスタ回路と
（ｎは自然数）、第１、第２、・・・、第（ｎ−１）、
および第ｎのアナログスイッチを有するサンプリング回
路と、を有する表示装置の駆動回路であって、前記第
１、前記第２、・・・、前記第（ｎ−１）、および前記
第ｎのレジスタ回路の前記クロックドインバータ回路お
よび前記インバータ回路は、外部から入力される、クロ
ック信号、クロックバック信号、およびスタートパルス
に基づいてタイミングパルスを発生させ、前記第（ｎ−
１）のレジスタ回路は、前記第（ｎ−１）のアナログス
イッチと前記第ｎのレジスタ回路とに前記タイミングパ
ルスを出力し、前記アナログスイッチは、入力される前
記タイミングパルスに基づき、外部から入力されるビデ
オデータをサンプリングすることを特徴とする表示装置
の駆動回路である。

【００４２】請求項７に記載の本発明の構成は、直列に
接続されたクロックドインバータ回路およびインバータ
回路を有する第１、第２、・・・、第（ｎ−１）、およ
び第ｎのレジスタ回路を有するシフトレジスタ回路と
（ｎは自然数）、２つのアナログスイッチを有する第
１、第２、・・・、第（ｎ−１）、および第ｎの切替回
路を有する走査方向切替回路と、を有する表示装置の駆
動回路であって、前記第（ｎ−１）のレジスタ回路から
出力されるタイミングパルスは、前記第（ｎ−１）の切
替回路に入力され、前記第（ｎ−１）の切替回路は、外
部から入力される走査方向切替信号に基づいて前記タイ
ミングパルスを前記第（ｎ−２）または前記第ｎのレジ
スタ回路に出力することを特徴とする表示装置の駆動回
路である。

【００４３】請求項８に記載の本発明の構成は、直列に
接続されたクロックドインバータ回路およびインバータ
回路を有する第１、第２、・・・、第（ｎ−１）、第ｎ
のレジスタ回路を有するシフトレジスタ回路と（ｎは自
然数）、２つのアナログスイッチを有する第１、第２、
・・・、第（ｎ−１）、および第ｎの切替回路を有する
走査方向切替回路と、を有する表示装置の駆動回路であ
って、前記第１、前記第２、・・・、前記第（ｎ−
１）、および前記第ｎのレジスタ回路の前記クロックド
インバータ回路および前記インバータ回路は、外部から
入力される、クロック信号、クロックバック信号、およ
びスタートパルスに基づいてタイミングパルスを発生さ
せ、前記第（ｎ−１）のレジスタ回路から出力されるタ
イミングパルスは、前記第（ｎ−１）の切替回路に入力
され、前記第（ｎ−１）の切替回路は、外部から入力さ
れる走査方向切替信号に基づいて前記タイミングパルス
を前記第（ｎ−２）または前記第ｎのレジスタ回路に出
力することを特徴とする表示装置の駆動回路である。

【００４４】請求項９に記載の本発明の構成は、直列に
接続されたクロックドインバータ回路およびインバータ
回路を有する第１、第２、・・・、第（ｎ−１）、およ
び第ｎのレジスタ回路を有するシフトレジスタ回路と
（ｎは自然数）、２つのアナログスイッチを有する第
１、第２、・・・、第（ｎ−１）、および第ｎの切替回
路を有する走査方向切替回路と、第１、第２、・・・、
第（ｎ−１）、および第ｎのアナログスイッチを有する
サンプリング回路と、を有する表示装置の駆動回路であ
って、前記第（ｎ−１）のレジスタ回路から出力される
タイミングパルスは、前記第（ｎ−１）の切替回路に入
力され、前記第（ｎ−１）の切替回路は、外部から入力
される走査方向切替信号に基づいて前記タイミングパル
スを前記第（ｎ−２）または前記第ｎのレジスタ回路、
および前記第（ｎ−１）のアナログスイッチに出力し、
前記アナログスイッチは、入力される前記タイミングパ
ルスに基づき、外部から入力されるビデオデータをサン
プリングすることを特徴とする表示装置の駆動回路であ
る。

【００４５】請求項１０に記載の本発明の構成は、直列
に接続されたクロックドインバータ回路およびインバー
タ回路を有する第１、第２、・・・、第（ｎ−１）、第
ｎのレジスタ回路を有するシフトレジスタ回路と（ｎは
自然数）、２つのアナログスイッチを有する第１、第
２、・・・、第（ｎ−１）、および第ｎの切替回路を有
する走査方向切替回路と、第１、第２、・・・、第（ｎ
−１）、および第ｎのアナログスイッチを有するサンプ
リング回路と、を有する表示装置の駆動回路であって、
前記第１、前記第２、・・・、前記第（ｎ−１）、およ
び前記第ｎのレジスタ回路の前記クロックドインバータ
回路および前記インバータ回路は、外部から入力され
る、クロック信号、クロックバック信号、およびスター
トパルスに基づいてタイミングパルスを発生させ、前記
第（ｎ−１）のレジスタ回路から出力されるタイミング
パルスは、前記第（ｎ−１）の切替回路に入力され、前
記第（ｎ−１）の切替回路は、外部から入力される走査
方向切替信号に基づいて前記タイミングパルスを前記第
（ｎ−２）または前記第ｎのレジスタ回路、および前記
第（ｎ−１）のアナログスイッチに出力し、前記アナロ
グスイッチは、入力される前記タイミングパルスに基づ
き、外部から入力されるビデオデータをサンプリングす
ることを特徴とする表示装置の駆動回路である。

【００４６】ここで、以下に本発明の実施の形態につい
て説明する。

【００４７】

【発明の実施の形態】

【００４８】図２を参照する。図２には、本発明のシフ
トレジスタ回路のある実施の形態が示されている。図２
には、本発明のシフトレジスタ回路２００、インバータ
回路３１０および３１１、ならびにサンプリング回路４
００が示されており、全体として表示装置の駆動回路
（ソースドライバ）が構成されている。

【００４９】図２に示す本発明のシフトレジスタ回路
は、複数のレジスタ回路（第１のレジスタ回路２１０、
第２のレジスタ回路２２０、第３のレジスタ回路２３
０、第４のレジスタ回路２４０および第５のレジスタ回
路２５０）を有している。なお図２には、説明の便宜
上、第１〜第５の（５個の）レジスタ回路を有する５段
のシフトレジスタ回路２００が示されている。しかし、
本発明のシフトレジスタ回路が第１〜第ｎの（ｎ個の）
レジスタ回路を有するｎ段のシフトレジスタ回路とする
こととできることは、上述の通りである（ただし、ｎは
自然数である。）。

【００５０】第１のレジスタ回路を例にとって説明す
る。第１のレジスタ回路２１０はクロックドインバータ
回路２１１およびインバータ回路２１２を有している。
クロックドインバータ回路２１１の出力信号がインバー
タ回路２１２の入力信号となるよう両者が直列に接続さ
れている。さらに、第１のレジスタ回路２１０は、イン
バータ回路２１２の出力信号が伝達される信号線２１３
を有しており、この信号線２１３の寄生容量もレジスタ
回路を構成する素子と捉えてもよい。

【００５１】なお、第２のレジスタ回路２２０、第３の
レジスタ回路２３０、第４のレジスタ回路２４０および
第５のレジスタ回路２５０も第１のレジスタ回路２１０
と同様の構成をとっている。つまり、第２のレジスタ回
路２２０はクロックドインバータ回路２２１、インバー
タ回路２２２および信号線２２３を有している。また、
第３のレジスタ回路２３０はクロックドインバータ回路
２３１、インバータ回路２３２および信号線２３３を有
している。また、第４のレジスタ回路２４０はクロック
ドインバータ回路２４１、インバータ回路２４２および
信号線２４３を有している。また、第５のレジスタ回路
２５０はクロックドインバータ回路２５１、インバータ
回路２５２および信号線２５３を有している。

【００５２】３１０および３１１、３２０および３２
１、３３０および３３１、３４０および３４１、ならび
に３５０および３５１は、インバータ回路である。

【００５３】４００はサンプリング回路であり、外部か
ら供給されるアナログビデオデータをサンプリングし
（取り込み）、ソース信号線に出力する回路である。サ
ンプリング回路は、複数のアナログスイッチ（第１のア
ナログスイッチ４１０、第２のアナログスイッチ４２
０、第３のアナログスイッチ４３０、第４のアナログス
イッチ４４０および第５のアナログスイッチ４５０）を
有している。

【００５４】第１のアナログスイッチ４１０、第２のア
ナログスイッチ４２０、第３のアナログスイッチ４３
０、第４のアナログスイッチ４４０および第５のアナロ
グスイッチ４５０は、それぞれ、第１のレジスタ回路２
１０、第２のレジスタ回路２２０、第３のレジスタ回路
２３０、第４のレジスタ回路２４０、第５のレジスタ回
路２５０からのタイミングパルスがインバータ回路を介
して入力されるように接続されている。

【００５５】本実施の形態に用いられる第１のアナログ
スイッチ４１０、第２のアナログスイッチ４２０、第３
のアナログスイッチ４３０、第４のアナログスイッチ４
４０および第５のアナログスイッチ４５０の回路構成を
図３に示す。本実施の形態においては、第１のアナログ
スイッチ４１０、第２のアナログスイッチ４２０、第３
のアナログスイッチ４３０、第４のアナログスイッチ４
４０および第５のアナログスイッチ４５０は、１個のｐ
チャネル型トランジスタと１個のｎチャネル型トランジ
スタとから成る。なお、第１のアナログスイッチ４１
０、第２のアナログスイッチ４２０、第３のアナログス
イッチ４３０、第４のアナログスイッチ４４０および第
５のアナログスイッチ４５０は、本実施の形態に示した
以外の回路構成を有するものも用いることができる。

【００５６】シフトレジスタ回路２００には、外部か
ら、クロック信号（ＣＬＫ）、クロック信号とは逆位相
のクロックバック信号（ＣＬＫＢ）およびスタートパル
ス（ＳＰ）が入力されるようになっている。これらの信
号は本発明のシフトレジスタ回路を構成する全てのレジ
スタ回路２１０、２２０、２３０、２４０および２５０
に入力される。

【００５７】レジスタ回路２１０の出力信号がインバー
タ回路３１０の入力信号となるようにレジスタ回路２１
０とインバータ回路３１０が接続されている。また、イ
ンバータ回路３１０および３１１の出力信号がサンプリ
ング回路４００のアナログスイッチ回路４１０の入力信
号となるように接続されている。

【００５８】サンプリング回路４００の第１のアナログ
スイッチ４１０、第２のアナログスイッチ４２０、第３
のアナログスイッチ４３０、第４のアナログスイッチ４
４０および第５のアナログスイッチ４５０には、外部か
らアナログビデオデータ（ＶＩＤＥＯ）が入力される。

【００５９】シフトレジスタ回路２００の第１のレジス
タ回路２１０、第２のレジスタ回路２２０、第３のレジ
スタ回路２３０、第４のレジスタ回路２４０および第５
のレジスタ回路２５０から順に出力されるタイミングパ
ルスが、インバータ回路３１０および３１１、３２０お
よび３２１、３３０および３３１、３４０および３４
１、ならびに３５０および３５１を介してサンプリング
回路の第１のアナログスイッチ４１０、第２のアナログ
スイッチ４２０、第３のアナログスイッチ４３０、第４
のアナログスイッチ４４０および第５のアナログスイッ
チ４５０にそれぞれ入力される。サンプリング回路の第
１のアナログスイッチ４１０、第２のアナログスイッチ
４２０、第３のアナログスイッチ４３０、第４のアナロ
グスイッチ４４０および第５のアナログスイッチ４５０
は、それぞれ、入力されるタイミングパルスに同期して
アナログビデオデータをサンプリングし、ソース信号線
４１１、４２１、４３１、４４１および４５３に供給す
る。

【００６０】次に、図１９を参照する。図１９において
は、本実施の形態のシフトレジスタ回路に第１のＮＡＮ
Ｄ回路２１４、第２のＮＡＮＤ回路２２４、第３のＮＡ
ＮＤ回路２３４および第４のＮＡＮＤ回路２４４が設け
られている。なお、複数のレジスタ回路２１０、２２
０、２３０、２４０および２５０と複数のＮＡＮＤ２１
４、２２４、２３４および２４４とを含んだ回路を本発
明のシフトレジスタ回路としてもよい。

【００６１】第１のレジスタ回路２１０および第２のレ
ジスタ回路２２０から出力されるタイミングパルスは、
第１のＮＡＮＤ回路２１４に入力される。第１のＮＡＮ
Ｄ回路２１４は、第１のレジスタ回路２１０および第２
のレジスタ回路２２０からのタイミングパルスのＮＡＮ
Ｄ論理を出力する。

【００６２】また、第２のレジスタ回路２２０および第
３のレジスタ回路２３０から出力されるタイミングパル
スは、第２のＮＡＮＤ回路２２４に入力される。第２の
ＮＡＮＤ回路２２４は、第２のレジスタ回路２２０およ
び第３のレジスタ回路２３０からのタイミングパルスの
ＮＡＮＤ論理を出力する。

【００６３】また、第３のレジスタ回路２３０および第
４のレジスタ回路２４０から出力されるタイミングパル
スは、第３のＮＡＮＤ回路２３４に入力される。第３の
ＮＡＮＤ回路２３４は、第３のレジスタ回路２３０およ
び第４のレジスタ回路２４０からのタイミングパルスの
ＮＡＮＤ論理を出力する。

【００６４】また、第４のレジスタ回路２４０および第
５のレジスタ回路２５０から出力されるタイミングパル
スは、第４のＮＡＮＤ回路２４４に入力される。第４の
ＮＡＮＤ回路２４４は、第４のレジスタ回路２４０およ
び第５のレジスタ回路２５０からのタイミングパルスの
ＮＡＮＤ論理を出力する。

【００６５】このように図１９に示す本実施の形態のシ
フトレジスタ回路は、第１のＮＡＮＤ回路２１４、第２
のＮＡＮＤ回路２２４、第３のＮＡＮＤ回路２３４およ
び第４のＮＡＮＤ回路２４４から一定の間隔で順にタイ
ミングパルスが出力される。サンプリング回路４００の
動作については上述の通りである。

【００６６】次に、図４を参照する。図４には、上記図
２の構成に加えて、走査方向切替回路６００を有してい
る。

【００６７】シフトレジスタ回路５００は、複数のレジ
スタ回路（第１のレジスタ回路５１０、第２のレジスタ
回路５２０、第３のレジスタ回路５３０、第４レジスタ
回路５４０および第５レジスタ回路５５０）を有してい
る。走査方向切替回路６００は、複数の切替回路（第１
の切替回路６１０、第２の切替回路６２０、第３の切替
回路６３０、第４の切替回路６４０および第５の切替回
路６５０）を有している。第１の切替回路６１０、第２
の切替回路６２０、第３の切替回路６３０、第４の切替
回路６４０および第５の切替回路６５０は、それぞれ、
２つのアナログスイッチＳＷＬおよびＳＷＲを有してい
る。第１の切替回路６１０、第２の切替回路６２０、第
３の切替回路６３０、第４の切替回路６４０および第５
の切替回路６５０は、外部から入力される走査方向切替
信号（Ｌ／Ｒ）によってレジスタ回路から出力されるタ
イミングパルスを左右どちらのレジスタ回路に出力する
かを制御する回路である。

【００６８】インバータ回路７１０および７１１、７２
０および７２１、７３０および７３１、７４０および７
４１、ならびに７５０および７５１、ならびにサンプリ
ング回路８００については、上述の図２に示した例を参
照されたい。

【００６９】図４に示す実施の形態においては、走査方
向切替信号（Ｌ／Ｒ）に”０（Ｌｏ）”が入力される場
合は、スタートパルス（ＳＰ）は第１のレジスタ回路に
入力される。走査方向切替信号（Ｌ／Ｒ）に”０（Ｌ
ｏ）”が入力されるとアナログスイッチＳＷＲが動作
し、第１のレジスタ回路５１０から出力されるタイミン
グパルスがその右隣の次段の第２のレジスタ回路５２０
およびインバータ回路７１０へ入力される。さらに、第
２のレジスタ回路５２０から出力されるタイミングパル
スがその右隣の次段の第３のレジスタ回路５３０および
インバータ回路７２０へ入力される。さらに、第３のレ
ジスタ回路５３０から出力されるタイミングパルスがそ
の右隣の次段の第４のレジスタ回路５４０およびインバ
ータ回路７３０へ入力される。さらに、第４のレジスタ
回路５４０から出力されるタイミングパルスがその右隣
の次段の第５のレジスタ回路５５０およびインバータ回
路７４０へ入力される。さらに、第５のレジスタ回路５
５０から出力されるタイミングパルスがインバータ回路
７５０へ入力される。

【００７０】このように、走査方向切替信号（Ｌ／Ｒ）
に”０（Ｌｏ）”が入力された場合は、次々と右隣のレ
ジスタ回路へ一定の間隔で発生したタイミングパルスが
出力されていくことになる。

【００７１】そして、第１のレジスタ回路５１０から出
力されるタイミングパルスは、インバータ回路７１０お
よび７１１を介してサンプリング回路８００のアナログ
スイッチ８１０に入力される。アナログスイッチ８１０
は、入力されるタイミングパルスに基づいて、外部から
入力されるビデオデータをサンプリングし（取り込
み）、ソース信号線８１１に出力する。

【００７２】同様に、第２のレジスタ回路５２０から出
力されるタイミングパルスは、インバータ回路７２０お
よび７２１を介してサンプリング回路８００のアナログ
スイッチ８２０に入力される。アナログスイッチ８２０
は、入力されるタイミングパルスに基づいて、外部から
入力されるビデオデータをサンプリングし（取り込
み）、ソース信号線８２１に出力する。

【００７３】第３のレジスタ回路５３０、第４のレジス
タ回路５４０、および第５のレジスタ回路５５０から出
力されるタイミングパルスも、それぞれアナログスイッ
チ８３０、８４０、８５０に入力される。アナログスイ
ッチ８３０、８４０、８５０は、それぞれ、入力される
タイミングパルスに基づいて外部から入力されるビデオ
データをサンプリングし（取り込み）、それぞれソース
信号線８３１、８４１、８５１に出力する。

【００７４】また、走査方向切替信号（Ｌ／Ｒ）に”１
（Ｈｉ）”が入力される場合は、スタートパルス（Ｓ
Ｐ）は第５のレジスタ回路に入力される。走査方向切替
信号（Ｌ／Ｒ）に”１（Ｈｉ）”が入力されるとアナロ
グスイッチＳＷＬが動作し、第５のレジスタ回路５５０
から出力されるタイミングパルスがその左隣の次段の第
４のレジスタ回路５４０およびインバータ回路７５０へ
出力される。さらに、第４のレジスタ回路５４０から出
力されるタイミングパルスがその左隣の次段の第３のレ
ジスタ回路５３０およびインバータ回路７４０へ出力さ
れる。さらに、第３のレジスタ回路５３０から出力され
るタイミングパルスがその左隣の次段の第２のレジスタ
回路５２０およびインバータ回路７３０へ入力される。
さらに、第２のレジスタ回路５２０から出力されるタイ
ミングパルスがその左隣の次段の第１のレジスタ回路５
１０およびインバータ回路７２０へ入力される。さら
に、第１のレジスタ回路５１０から出力されるタイミン
グパルスがインバータ回路７１０へ入力される。

【００７５】このように、走査方向切替信号（Ｌ／Ｒ）
に”１（Ｈｉ）”が入力された場合は、次々と左隣のレ
ジスタ回路へ一定の間隔で発生したタイミングパルスが
出力されていくことになる。

【００７６】なお、サンプリング回路８００のアナログ
スイッチ８１０〜８５０の動作は上述した通りである。

【００７７】ここで、以下に本発明のシフトレジスタ回
路の実施例について説明する。

【００７８】

【実施例】

【００７９】（実施例１）

【００８０】図５を参照する。図５には、本発明のシフ
トレジスタ回路を用いたソースドライバおよびゲートド
ライバを有する液晶表示装置の例が示されている。

【００８１】１０００は本発明のシフトレジスタを用い
たソースドライバである。１１００および１２００は本
発明のシフトレジスタを用いたゲートドライバである。
１３００は画素部であり、画素ＴＦＴ１３１０、画素電
極（図示せず）および保持容量１３３０を有する画素が
マトリクス状に配置されている。１３２０は液晶であ
り、ソースドライバ１０００、ゲートドライバ１１００
および１２００、ならびに画素部を構成する回路が形成
されたアクティブマトリクス基板と対向電極が形成され
た対向基板との間に挟まれている。また、対向電極はコ
モン電極（ＣＯＭ）に接続されている。

【００８２】本実施例においては、画素部は、１２８０
×１０２４（横×縦）画素を有している。

【００８３】図６を参照する。図６には、本実施例の液
晶表示装置のソースドライバ１０００が示されている。
１０１０は本発明のシフトレジスタ回路であり、走査方
向切替回路を含んでいる。本実施例においては、シフト
レジスタ回路１０１０は、１２８０個のレジスタ回路を
有している。

【００８４】１０２０はサンプリング回路であり、１２
８０個のアナログスイッチを有している。

【００８５】次に図７を参照する。図７には、本実施例
の液晶表示装置のゲートドライバ１１００が示されてい
る。１１１０は本発明のシフトレジスタ回路である。本
実施例においては、シフトレジスタ回路１１１０は、１
０２４個のレジスタ回路を有している。なお、ゲートド
ライバ１２００は、ゲートドライバ１１００と同様であ
る。

【００８６】（実施例２）本実施例においては、本発明
の駆動回路を有する液晶表示装置の作製方法例を図８〜
図１２を用いて説明する。本実施例の液晶表示装置にお
いては、画素部、ソースドライバ、ゲートドライバ等を
一つの基板上に一体形成される。なお、説明の便宜上、
画素ＴＦＴと本発明の駆動回路の一部を構成するＮｃｈ
ＴＦＴとインバータ回路を構成するＰｃｈＴＦＴおよび
ＮｃｈＴＦＴとが同一基板上に形成されることを示すも
のとする。

【００８７】図８（Ａ）において、基板６００１には低
アルカリガラス基板や石英基板を用いることができる。
本実施例では低アルカリガラス基板を用いた。この場
合、ガラス歪み点よりも１０〜２０℃程度低い温度であ
らかじめ熱処理しておいても良い。この基板６００１の
ＴＦＴ形成表面には、基板６００１からの不純物拡散を
防ぐために、酸化シリコン膜、窒化シリコン膜または酸
化窒化シリコン膜などの下地膜６００２を形成する。例
えば、プラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃、Ｎ₂Ｏから
作製される酸化窒化シリコン膜を１００ｎｍ、同様にＳ
ｉＨ₄、Ｎ₂Ｏから作製される酸化窒化シリコン膜を２０
０ｎｍの厚さに積層形成する。

【００８８】次に、２０〜１５０ｎｍ（好ましくは３０
〜８０ｎｍ）の厚さで非晶質構造を有する半導体膜６０
０３ａを、プラズマＣＶＤ法やスパッタ法などの公知の
方法で形成する。本実施例では、プラズマＣＶＤ法で非
晶質シリコン膜を５４ｎｍの厚さに形成する。非晶質構
造を有する半導体膜としては、非晶質半導体膜や微結晶
半導体膜があり、非晶質シリコンゲルマニウム膜などの
非晶質構造を有する化合物半導体膜を適用しても良い。
また、下地膜６００２と非晶質シリコン膜６００３ａと
は同じ成膜法で形成することが可能であるので、両者を
連続形成しても良い。その場合、下地膜を形成した後、
一旦大気雰囲気に晒すことがなくその表面の汚染を防ぐ
ことが可能となり、作製するＴＦＴの特性バラツキやし
きい値電圧の変動を低減させることができる（図８
（Ａ））。

【００８９】そして、公知の結晶化技術を使用して非晶
質シリコン膜６００３ａから結晶質シリコン膜６００３
ｂを形成する。例えば、レーザー結晶化法や熱結晶化法
（固相成長法）を適用すれば良いが、ここでは、特開平
７−１３０６５２号公報で開示された技術に従って、触
媒元素を用いる結晶化法で結晶質シリコン膜６００３ｂ
を形成した。結晶化の工程に先立って、非晶質シリコン
膜の含有水素量にもよるが、４００〜５００℃で１時間
程度の熱処理を行い、含有水素量を５atom％以下にして
から結晶化させることが望ましい。非晶質シリコン膜を
結晶化させると原子の再配列が起こり緻密化するので、
作製される結晶質シリコン膜の厚さは当初の非晶質シリ
コン膜の厚さ（本実施例では５４ｎｍ）よりも１〜１５
％程度減少する（図８（Ｂ））。

【００９０】そして、結晶質シリコン膜６００３ｂを島
状にパターンニングして、島状半導体層６００４〜６０
０７を形成する。その後、プラズマＣＶＤ法またはスパ
ッタ法により５０〜１５０ｎｍの厚さの酸化シリコン膜
によるマスク層６００８を形成する（図８（Ｃ））。本
実施例では、マスク層６００８の厚さは１３０ｎｍとす
る。

【００９１】そしてレジストマスク６００９を設け、ｎ
チャネル型ＴＦＴを形成することとなる島状半導体層６
００４〜６００７の全面に１×１０¹⁶〜５×１０¹⁷atom
s／cm³程度の濃度でｐ型を付与する不純物元素としてボ
ロン（Ｂ）を添加する。このボロン（Ｂ）の添加は、し
きい値電圧を制御する目的でなされる。ボロン（Ｂ）の
添加はイオンドープ法で実施しても良いし、非晶質シリ
コン膜を成膜するときに同時に添加しておくこともでき
る。ここでのボロン（Ｂ）添加は必ずしも必要ではない
（図８（Ｄ））。

【００９２】ドライバ等の駆動回路のｎチャネル型ＴＦ
ＴのＬＤＤ領域を形成するために、ｎ型を付与する不純
物元素を島状半導体層６０１０〜６０１２に選択的に添
加する。そのため、あらかじめレジストマスク６０１３
〜６０１６を形成する。ｎ型を付与する不純物元素とし
ては、リン（Ｐ）や砒素（Ａｓ）を用いれば良く、ここ
ではリン（Ｐ）を添加すべく、フォスフィン（ＰＨ₃）
を用いたイオンドープ法を適用した。形成された不純物
領域６０１７、６０１８のリン（Ｐ）濃度は２×１０¹⁶
〜５×１０¹⁹atoms／cm³の範囲とすれば良い。本明細書
中では、ここで形成された不純物領域６０１７〜６０１
９に含まれるｎ型を付与する不純物元素の濃度を
（ｎ^-）と表す。また、不純物領域６０１９は、画素部
の保持容量を形成するための半導体層であり、この領域
にも同じ濃度でリン（Ｐ）を添加する（図９（Ａ））。
その後、レジストマスク６０１３〜６０１６を除去す
る。

【００９３】次に、マスク層６００８をフッ酸などによ
り除去した後、図８（Ｄ）と図９（Ａ）で添加した不純
物元素を活性化させる工程を行う。活性化は、窒素雰囲
気中で５００〜６００℃で１〜４時間の熱処理や、レー
ザー活性化の方法により行うことができる。また、両者
を併用して行っても良い。本実施例では、レーザー活性
化の方法を用いる。レーザー光にはＫｒＦエキシマレー
ザー光（波長２４８ｎｍ）を用いる。本実施例では、レ
ーザー光の形状を線状ビームに加工して用い、発振周波
数５〜５０Ｈｚ、エネルギー密度１００〜５００ｍＪ／
ｃｍ²として線状ビームのオーバーラップ割合を８０〜
９８％で走査することによって島状半導体層が形成され
た基板全面を処理する。尚、レーザー光の照射条件には
何ら限定される事項はなく適宣決定することができる。

【００９４】そして、ゲート絶縁膜６０２０をプラズマ
ＣＶＤ法またはスパッタ法を用いて１０〜１５０ｎｍの
厚さでシリコンを含む絶縁膜で形成する。例えば、１２
０ｎｍの厚さで酸化窒化シリコン膜を形成する。ゲート
絶縁膜には、他のシリコンを含む絶縁膜を単層または積
層構造として用いても良い（図９（Ｂ））。

【００９５】次に、ゲート電極を形成するために第１の
導電層を成膜する。この第１の導電層は単層で形成して
も良いが、必要に応じて二層あるいは三層といった積層
構造としても良い。本実施例では、導電性の窒化物金属
膜から成る導電層（Ａ）６０２１と金属膜から成る導電
層（Ｂ）６０２２とを積層させる。導電層（Ｂ）６０２
２はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン
（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、また
は前記元素を主成分とする合金か、前記元素を組み合わ
せた合金膜（代表的にはＭｏ−Ｗ合金膜またはＭｏ−Ｔ
ａ合金膜）で形成すれば良く、導電層（Ａ）６０２１は
窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、
窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）で
形成する。また、導電層（Ａ）６０２１は代替材料とし
て、タングステンシリサイド、チタンシリサイド、モリ
ブデンシリサイドを適用しても良い。導電層（Ｂ）６０
２２は低抵抗化を図るために含有する不純物濃度を低減
させると良く、特に酸素濃度に関しては３０ｐｐｍ以下
とすると良かった。例えば、タングステン（Ｗ）は酸素
濃度を３０ｐｐｍ以下とすることで２０μΩｃｍ以下の
比抵抗値を実現することができる。

【００９６】導電層（Ａ）６０２１は１０〜５０ｎｍ
（好ましくは２０〜３０ｎｍ）とし、導電層（Ｂ）６０
２２は２００〜４００ｎｍ（好ましくは２５０〜３５０
ｎｍ）とすれば良い。本実施例では、導電層（Ａ）６０
２１に５０ｎｍの厚さの窒化タンタル膜を、導電層
（Ｂ）６０２２には３５０ｎｍのＴａ膜を用い、いずれ
もスパッタ法で形成する。このスパッタ法による成膜で
は、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加え
ておくと、形成する膜の内部応力を緩和して膜の剥離を
防止することができる。尚、図示しないが、導電層
（Ａ）６０２１の下に２〜２０ｎｍ程度の厚さでリン
（Ｐ）をドープしたシリコン膜を形成しておくことは有
効である。これにより、その上に形成される導電膜の密
着性向上と酸化防止を図ると同時に、導電層（Ａ）また
は導電層（Ｂ）が微量に含有するアルカリ金属元素がゲ
ート絶縁膜６０２０に拡散するのを防ぐことができる
（図９（Ｃ））。

【００９７】次に、レジストマスク６０２３〜６０２７
を形成し、導電層（Ａ）６０２１と導電層（Ｂ）６０２
２とを一括でエッチングしてゲート電極６０２８〜６０
３１と容量配線６０３２を形成する。ゲート電極６０２
８〜６０３１と容量配線６０３２は、導電層（Ａ）から
成る６０２８ａ〜６０３２ａと、導電層（Ｂ）から成る
６０２８ｂ〜６０３２ｂとが一体として形成されてい
る。この時、後にドライバ等の駆動回路を構成するＴＦ
Ｔのゲート電極６０２８〜６０３０は不純物領域６０１
７、６０１８の一部と、ゲート絶縁膜６０２０を介して
重なるように形成する（図９（Ｄ））。

【００９８】次いで、ドライバのＰチャネル型ＴＦＴの
ソース領域およびドレイン領域を形成するために、Ｐ型
を付与する不純物元素を添加する工程を行う。ここで
は、ゲート電極６０２８をマスクとして、自己整合的に
不純物領域を形成する。このとき、Ｎチャネル型ＴＦＴ
が形成される領域はレジストマスク６０３３で被覆して
おく。そして、ジボラン（Ｂ₂Ｈ₆）を用いたイオンドー
プ法で不純物領域６０３４を形成した。この領域のボロ
ン（Ｂ）濃度は３×１０²⁰〜３×１０²¹atoms／cm³とな
るようにする。本明細書中では、ここで形成された不純
物領域６０３４に含まれるＰ型を付与する不純物元素の
濃度を（ｐ⁺⁺）と表す（図１０（Ａ））。

【００９９】次に、Ｎチャネル型ＴＦＴにおいて、ソー
ス領域またはドレイン領域として機能する不純物領域の
形成を行った。レジストのマスク６０３５〜６０３７を
形成し、Ｎ型を付与する不純物元素が添加して不純物領
域６０３８〜６０４２を形成した。これは、フォスフィ
ン（ＰＨ₃）を用いたイオンドープ法で行い、この領域
のリン（Ｐ）濃度を１×１０²⁰〜１×１０²¹atoms／cm³
とした。本明細書中では、ここで形成された不純物領域
６０３８〜６０４２に含まれるＮ型を付与する不純物元
素の濃度を（ｎ⁺）と表す（図１０（Ｂ））。

【０１００】不純物領域６０３８〜６０４２には、既に
前工程で添加されたリン（Ｐ）またはボロン（Ｂ）が含
まれているが、それに比して十分に高い濃度でリン
（Ｐ）が添加されるので、前工程で添加されたリン
（Ｐ）またはボロン（Ｂ）の影響は考えなくても良い。
また、不純物領域６０３８に添加されたリン（Ｐ）濃度
は図１０（Ａ）で添加されたボロン（Ｂ）濃度の１／２
〜１／３なのでｐ型の導電性が確保され、ＴＦＴの特性
に何ら影響を与えることはなかった。

【０１０１】そして、画素部のｎチャネル型ＴＦＴのＬ
ＤＤ領域を形成するためのｎ型を付与する不純物添加の
工程を行った。ここではゲート電極６０３１をマスクと
して自己整合的にｎ型を付与する不純物元素をイオンド
ープ法で添加する。添加するリン（Ｐ）の濃度は１×１
０¹⁶〜５×１０¹⁸atoms／cm³であり、図９（Ａ）および
図１０（Ａ）と図１０（Ｂ）で添加する不純物元素の濃
度よりも低濃度で添加することで、実質的には不純物領
域６０４３、６０４４のみが形成される。本明細書中で
は、この不純物領域６０４３、６０４４に含まれるｎ型
を付与する不純物元素の濃度を（ｎ^--）と表す（図１０
（Ｃ））。

【０１０２】ここで、ゲート電極のＴａのピーリングを
防止するために層間膜としてＳｉＯＮ膜等を２００ｎｍ
の厚さで形成しても良い。

【０１０３】その後、それぞれの濃度で添加されたｎ型
またはｐ型を付与する不純物元素を活性化するために熱
処理工程を行う。この工程はファーネスアニール法、レ
ーザーアニール法、またはラピッドサーマルアニール法
（ＲＴＡ法）で行うことができる。ここではファーネス
アニール法で活性化工程を行った。熱処理は酸素濃度が
１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲
気中で４００〜８００℃、代表的には５００〜６００℃
で行うものであり、本実施例では５００℃で４時間の熱
処理を行った。また、基板６００１に石英基板のような
耐熱性を有するものを使用した場合には、８００℃で１
時間の熱処理としても良く、不純物元素の活性化と、該
不純物元素が添加された不純物領域とチャネル形成領域
との接合を良好に形成することができる。なお、上述の
ゲート電極のＴａのピーリングを防止するための層間膜
を形成した場合には、この効果は得られない場合があ
る。

【０１０４】この熱処理において、ゲート電極６０２８
〜６０３１と容量配線６０３２形成する金属膜６０２８
ｂ〜６０３２ｂは、表面から５〜８０ｎｍの厚さでその
表面に導電層（Ｃ）６０２８ｃ〜６０３２ｃが形成され
る。例えば、導電層（Ｂ）６０２８ｂ〜６０３２ｂがタ
ングステン（Ｗ）の場合には窒化タングステン（ＷＮ）
が形成され、タンタル（Ｔａ）の場合には窒化タンタル
（ＴａＮ）を形成することができる。また、導電層
（Ｃ）６０２８ｃ〜６０３２ｃは、窒素またはアンモニ
アなどを用いた窒素を含むプラズマ雰囲気にゲート電極
６０２８〜６０３１及び容量配線６０３２を晒しても同
様に形成することができる。さらに、３〜１００％の水
素を含む雰囲気中で、３００〜４５０℃で１〜１２時間
の熱処理を行い、島状半導体層を水素化する工程を行っ
た。この工程は熱的に励起された水素により半導体層の
ダングリングボンドを終端する工程である。水素化の他
の手段として、プラズマ水素化（プラズマにより励起さ
れた水素を用いる）を行っても良い。

【０１０５】島状半導体層が、非晶質シリコン膜から触
媒元素を用いる結晶化の方法で作製された場合、島状半
導体層中には微量の触媒元素が残留する。勿論、そのよ
うな状態でもＴＦＴを完成させることが可能であるが、
残留する触媒元素を少なくともチャネル形成領域から除
去する方がより好ましい。この触媒元素を除去する手段
の一つにリン（Ｐ）によるゲッタリング作用を利用する
手段がある。ゲッタリングに必要なリン（Ｐ）の濃度は
図１０（Ｂ）で形成した不純物領域（ｎ⁺）と同程度で
あり、ここで実施される活性化工程の熱処理により、ｎ
チャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル
形成領域から触媒元素をゲッタリングをすることができ
た（図１０（Ｄ））。

【０１０６】第１の層間絶縁膜６０４５は５００〜１５
００ｎｍの厚さで酸化シリコン膜または酸化窒化シリコ
ン膜で形成され、その後、それぞれの島状半導体層に形
成されたソース領域またはドレイン領域に達するコンタ
クトホールを形成し、ソース配線６０４６〜６０４９
と、ドレイン配線６０５０〜６０５３を形成する（図１
１（Ａ））。図示していないが、本実施例ではこの電極
を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜５
００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形
成した３層構造の積層膜とする。

【０１０７】次に、パッシベーション膜６０５４とし
て、窒化シリコン膜、酸化シリコン膜、または窒化酸化
シリコン膜を５０〜５００ｎｍ（代表的には１００〜３
００ｎｍ）の厚さで形成する。本実施例においては、パ
ッシベーション膜６０５４は窒化シリコン膜５０ｎｍと
酸化シリコン膜２４．５ｎｍとの積層膜とした。この状
態で水素化処理を行うとＴＦＴの特性向上に対して好ま
しい結果が得られた。例えば、３〜１００％の水素を含
む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処
理を行うと良く、あるいはプラズマ水素化法を用いても
同様の効果が得られた。なお、ここで後に画素電極とド
レイン配線を接続するためのコンタクトホールを形成す
る位置において、パッシベーション膜６０５４に開口部
を形成しておいても良い（図１１（Ａ））。

【０１０８】その後、有機樹脂からなる第２層間絶縁膜
６０５５を１．０〜１．５μｍの厚さに形成する。有機
樹脂としては、ポリイミド、アクリル、ポリアミド、ポ
リイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使
用することができる。ここでは、基板に塗布後、熱重合
するタイプのアクリルを用い、２５０℃で焼成して形成
する（図１１（Ｂ））。

【０１０９】本実施例ではブラックマトリクスは、Ｔｉ
膜を１００ｎｍに形成し、その後ＡｌとＴｉの合金膜を
３００ｎｍに形成した積層構造とする。

【０１１０】その後、有機樹脂からなる第３層間絶縁膜
６０５９を１．０〜１．５μｍの厚さに形成する。有機
樹脂としては、第２層間絶縁膜と同様の樹脂をもちいる
ことができる。ここでは、基板に塗布後、熱重合するタ
イプのポリイミドを用い、３００℃で焼成して形成し
た。

【０１１１】そして、第２層間絶縁膜６０５５および第
３層間絶縁膜６０５９にドレイン配線６０５３に達する
コンタクトホールを形成し、画素電極６０６０を形成す
る。本発明の透過型液晶表示装置においては、画素電極
６０６０にはＩＴＯ等の透明導伝膜を用いる。（図１１
（Ｂ））。

【０１１２】こうして同一基板上に、駆動回路ＴＦＴと
画素部の画素ＴＦＴとを有した基板を完成させることが
できる。駆動回路にはｐチャネル型ＴＦＴ６１０１、第
１のｎチャネル型ＴＦＴ６１０２、第２のｎチャネル型
ＴＦＴ６１０３、画素部には画素ＴＦＴ６１０４、保持
容量６１０５が形成されている（図１２）。本明細書で
は便宜上このような基板をアクティブマトリクス基板と
呼んでいる。

【０１１３】次に、上記の工程によって作製されたアク
ティブマトリクス基板をもとに、透過型液晶表示装置を
作製する工程を説明する。

【０１１４】図１２の状態のアクティブマトリクス基板
に配向膜６０６１を形成する。本実施例では、配向膜６
０６１にはポリイミドを用いた。次に、対向基板を用意
する。対向基板は、ガラス基板６０６２、透明導電膜か
らなる対向電極６０６３、配向膜６０６４とで構成され
る。

【０１１５】なお、本実施例では、配向膜には、液晶分
子が基板に対して平行に配向するようなポリイミド膜を
用いた。なお、配向膜形成後、ラビング処理を施すこと
により、液晶分子がある一定のプレチルト角を持って平
行配向するようにした。

【０１１６】次に、上記の工程を経たアクティブマトリ
クス基板と対向基板とを公知のセル組み工程によって、
シール材やスペーサ（共に図示せず）などを介して貼り
合わせる。その後、両基板の間に液晶６０６５を注入
し、封止剤（図示せず）によって完全に封止する。よっ
て、図１２に示すような透過型液晶表示装置が完成す
る。

【０１１７】なお本実施例では、透過型液晶表示装置が
ＴＮ（ツイスト）モードによって表示を行うようにし
た。そのため、偏光板（図示せず）が透過型液晶表示装
置の上部に配置された。

【０１１８】駆動回路のｐチャネル型ＴＦＴ６１０１に
は、島状半導体層６００４にチャネル形成領域８０６、
ソース領域８０７ａ、８０７ｂ、ドレイン領域８０８
ａ，８０８ｂを有している。第１のｎチャネル型ＴＦＴ
６１０２には、島状半導体層６００５にチャネル形成領
域８０９、ゲート電極６０７１と重なるＬＤＤ領域８１
０（以降、このようなＬＤＤ領域をＬovと記す）、ソー
ス領域８１１、ドレイン領域８１２を有している。この
Ｌov領域のチャネル長方向の長さは０．５〜３．０μ
ｍ、好ましくは１．０〜１．５μｍとした。第２のｎチ
ャネル型ＴＦＴ６１０３には、島状半導体層６００６に
チャネル形成領域８１３、ＬＤＤ領域８１４、８１５、
ソース領域８１６、ドレイン領域８１７を有している。
このＬＤＤ領域はＬov領域とゲート電極６０７２と重な
らないＬＤＤ領域（以降、このようなＬＤＤ領域をＬof
fと記す）とが形成され、このＬoff領域のチャネル長方
向の長さは０．３〜２．０μｍ、好ましくは０．５〜
１．５μｍである。画素ＴＦＴ６１０４には、島状半導
体層６００７にチャネル形成領域８１８、８１９、Ｌof
f領域８２０〜８２３、ソースまたはドレイン領域８２
４〜８２６を有している。Ｌoff領域のチャネル長方向
の長さは０．５〜３．０μｍ、好ましくは１．５〜２．
５μｍである。また、画素ＴＦＴ６１０４のチャネル形
成領域８１８、８１９と画素ＴＦＴのＬＤＤ領域である
Ｌoff領域８２０〜８２３との間には、オフセット領域
（図示せず）が形成されている。さらに、容量配線６０
７４と、ゲート絶縁膜６０２０から成る絶縁膜と、画素
ＴＦＴ６０７３のドレイン領域８２６に接続し、ｎ型を
付与する不純物元素が添加された半導体層８２７とから
保持容量８０５が形成されている。図１２では画素ＴＦ
Ｔ８０４をダブルゲート構造としたが、シングルゲート
構造でも良いし、複数のゲート電極を設けたマルチゲー
ト構造としても差し支えない。

【０１１９】以上の様に本実施例においては、画素ＴＦ
Ｔおよびドライバが要求する仕様に応じて各回路を構成
するＴＦＴの構造を最適化し、液晶表示装置の動作性能
と信頼性を向上させることを可能とすることができる。

【０１２０】なお、本実施例においては透過型の液晶表
示装置について説明した。しかし、本発明の駆動回路を
用いることができる液晶表示装置は、これに限定される
わけではなく、反射型の液晶表示装置にも用いることが
できる。

【０１２１】（実施例３）

【０１２２】本実施例では、本発明の駆動回路を有する
液晶表示装置を逆スタガ型のＴＦＴを用いて構成した例
を示す。

【０１２３】図１３を参照する。図１３には、本実施例
の液晶表示装置を構成する逆スタガ型のＮチャネル型Ｔ
ＦＴの断面図が示されている。なお、図１３には、１つ
のＮチャネル型ＴＦＴしか図示しないが、Ｐチャネル型
ＴＦＴとＮチャネル型ＴＦＴとによってＣＭＯＳ回路を
構成することもできるのは言うまでもない。また、同様
の構成により画素ＴＦＴを構成できることも言うまでも
ない。

【０１２４】図１３（Ａ）を参照する。４００１は基板
であり、実施例２で説明したようなものが用いられる。
４００２は酸化シリコン膜である。４００３はゲート電
極である。４００４はゲイト絶縁膜である。４００５、
４００６、４００７および４００８は、多結晶シリコン
膜から成る活性層である。この活性層の作製にあたって
は、実施例２で説明した非晶質シリコン膜の多結晶化と
同様の方法が用いられた。またレーザー光（好ましくは
線状レーザー光または面状レーザー光）によって、非晶
質シリコン膜を結晶化させる方法をとっても良い。な
お、４００５はソース領域、４００６はドレイン領域、
４００７は低濃度不純物領域（ＬＤＤ領域）、４００８
はチャネル形成領域である。４００９はチャネル保護膜
であり、４０１０は層間絶縁膜である。４０１１および
４０１２はそれぞれ、ソース電極、ドレイン電極であ
る。

【０１２５】次に、図１３（Ｂ）を参照する。図１３
（Ｂ）には図１３（Ａ）とは構成が異なる逆スタガ型の
ＴＦＴによって液晶表示装置が構成された場合について
説明する。

【０１２６】図１３（Ｂ）においても、１つのＮチャネ
ル型ＴＦＴしか図示しないが、上述のようにＰチャネル
型ＴＦＴとＮチャネル型ＴＦＴとによってＣＭＯＳ回路
を構成することもできるのは言うまでもない。また、同
様の構成により画素ＴＦＴを構成できることも言うまで
もない。

【０１２７】４１０１は基板である。４１０２は酸化シ
リコン膜である。４１０３はゲイト電極である。４１０
４はベンゾジクロブテン（ＢＣＢ）膜であり、その上面
が平坦化される。４１０５は窒化シリコン膜である。Ｂ
ＣＢ膜と窒化シリコン膜とでゲイト絶縁膜を構成する。
４１０６、４１０７、４１０８および４１０９は、多結
晶シリコン膜から成る活性層である。この活性層の作製
にあたっては、実施例２で説明した非晶質シリコン膜の
多結晶化と同様の方法が用いられた。またレーザー光
（好ましくは線状レーザー光または面状レーザー光）に
よって、非晶質シリコン膜を結晶化させる方法をとって
も良い。なお、４１０６はソース領域、４１０７はレイ
ン領域、４１０８は低濃度不純物領域（ＬＤＤ領域）、
４１０９はチャネル形成領域である。４１１０はチャネ
ル保護膜であり、４１１１は層間絶縁膜である。４１１
２および４１１３はそれぞれ、ソース電極、ドレイン電
極である。

【０１２８】本実施例によると、ＢＣＢ膜と窒化シリコ
ン膜とで構成されるゲイト絶縁膜が平坦化されているの
で、その上に成膜される非晶質シリコン膜も平坦なもの
になる。よって、非晶質シリコン膜を多結晶化する際
に、従来の逆スタガ型のＴＦＴよりも均一な多結晶シリ
コン膜を得ることができる。

【０１２９】（実施例４）

【０１３０】上述の本発明の駆動回路を用いた液晶表示
装置にはネマチック液晶以外にも様々な液晶を用いるこ
とが可能である。例えば、1998, SID, "Characteristic
s and Driving Scheme of Polymer-Stabilized Monosta
ble FLCD Exhibiting Fast Response Time and High Co
ntrast Ratio with Gray-Scale Capability" by H. Fur
ue et al.や、1997, SID DIGEST, 841, "A Full-Color
Thresholdless Antiferroelectric LCD Exhibiting Wid
e Viewing Angle with Fast Response Time" by T. Yos
hida et al.や、1996, J. Mater. Chem. 6(4), 671-67
3, "Thresholdless antiferroelectricity in liquid c
rystals and its application to displays" by S. Inu
i et al.や、米国特許第5594569 号に開示された液晶を
用いることが可能である。

【０１３１】ある温度域において反強誘電相を示す液晶
を反強誘電性液晶という。反強誘電性液晶を有する混合
液晶には、電場に対して透過率が連続的に変化する電気
光学応答特性を示す、無しきい値反強誘電性混合液晶と
呼ばれるものがある。この無しきい値反強誘電性混合液
晶は、いわゆるＶ字型の電気光学応答特性を示すものが
あり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μ
ｍ〜２μｍ）のものも見出されている。

【０１３２】ここで、いわゆるＶ字型の電気光学応答を
示す無しきい値反強誘電性混合液晶の印加電圧に対する
光透過率の特性を示す例を図１６に示す。図１６に示す
グラフの縦軸は透過率（任意単位）、横軸は印加電圧で
ある。なお、液晶表示装置の入射側の偏光板の透過軸
は、液晶表示装置のラビング方向にほぼ一致する無しき
い値反強誘電性混合液晶のスメクティック層の法線方向
とほぼ平行に設定されている。また、出射側の偏光板の
透過軸は、入射側の偏光板の透過軸に対してほぼ直角
（クロスニコル）に設定されている。

【０１３３】図１４に示されるように、このような無し
きい値反強誘電性混合液晶を用いると、低電圧駆動かつ
階調表示が可能となることがわかる。

【０１３４】また、このような低電圧駆動の無しきい値
反強誘電性混合液晶を本発明の駆動回路を有する液晶表
示装置に用いた場合にも、Ｄ／Ａ変換回路の出力電圧を
下げることができるので、Ｄ／Ａ変換回路の動作電源電
圧を下げることができ、ドライバの動作電源電圧を低く
することができる。よって、液晶表示装置の低消費電力
化および高信頼性が実現できる。

【０１３５】よって、このような低電圧駆動の無しきい
値反強誘電性混合液晶を用いることは、比較的ＬＤＤ領
域（低濃度不純物領域）の幅が小さなＴＦＴ（例えば、
０ｎｍ〜５００ｎｍまたは０ｎｍ〜２００ｎｍ）を用い
る場合においても有効である。

【０１３６】また、一般に、無しきい値反強誘電性混合
液晶は自発分極が大きく、液晶自体の誘電率が高い。こ
のため、無しきい値反強誘電性混合液晶を液晶表示装置
に用いる場合には、画素に比較的大きな保持容量が必要
となってくる。よって、自発分極が小さな無しきい値反
強誘電性混合液晶を用いるのが好ましい。

【０１３７】なお、このような無しきい値反強誘電性混
合液晶を用いることによって低電圧駆動が実現されるの
で、液晶表示装置の低消費電力が実現される。

【０１３８】なお、図１４に示すような電気光学特性を
有する液晶であれば、いかなるものも本発明の駆動回路
を用いた液晶表示装置の表示媒体として用いることがで
きる。

【０１３９】（実施例５）

【０１４０】本発明の駆動回路を有する液晶表示装置
は、様々な電子機器に組み込んで用いることができる。

【０１４１】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、プロジェクター（リア型またはフ
ロント型）、ヘッドマウントディスプレイ（ゴーグル型
ディスプレイ）、ゲーム機、カーナビゲーション、パー
ソナルコンピュータ、携帯情報端末（モバイルコンピュ
ータ、携帯電話または電子書籍等）などが挙げられる。
それらの一例を図１５および図１６に示す。

【０１４２】図１５（Ａ）はフロント型プロジェクタ−
であり、本体１０００１、本発明の駆動回路を用いた液
晶表示装置１０００２、光源１０００３、光学系１００
０４、スクリーン１０００５で構成されている。なお、
図１５（Ａ）には、液晶表示装置を１つ組み込んだフロ
ントプロジェクターが示されているが、液晶表示装置を
３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）組み込ん
ことによって、より高解像度・高精細のフロント型プロ
ジェクタを実現することができる。

【０１４３】図１５（Ｂ）はリア型プロジェクターであ
り、１０００６は本体、１０００７は本発明の駆動回路
を用いた液晶表示装置であり、１０００８は光源であ
り、１０００９はリフレクター、１００１０はスクリー
ンである。なお、図１５（Ｂ）には、液晶表示装置を３
個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）組み込んだ
リア型プロジェクタが示されている。また、本発明の駆
動回路を有する液晶表示装置を１個組み込んだリア型プ
ロジェクタも提供することができる。

【０１４４】図１６（Ａ）はパーソナルコンピュータで
あり、本体７００１、映像入力部７００２、本発明の駆
動回路を用いた液晶表示装置７００３、キーボード７０
０４で構成される。

【０１４５】図１６（Ｂ）はビデオカメラであり、本体
７１０１、本発明の駆動回路を用いた液晶表示装置７１
０２、音声入力部７１０３、操作スイッチ７１０４、バ
ッテリー７１０５、受像部７１０６で構成される。

【０１４６】図１６（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体７２０１、カメラ部
７２０２、受像部７２０３、操作スイッチ７２０４、本
発明の駆動回路を用いた液晶表示装置７２０５で構成さ
れる。

【０１４７】図１６（Ｄ）はゴーグル型ディスプレイで
あり、本体７３０１、本発明の駆動回路を用いた液晶表
示装置７３０２、アーム部７３０３で構成される。

【０１４８】図１６（Ｅ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体７４０１、本発明の駆動回路を用いた液晶表示
装置７４０２、スピーカ部７４０３、記録媒体７４０
４、操作スイッチ７４０５で構成される。なお、この装
置は記録媒体としてＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓ
ａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映
画鑑賞やゲームやインターネットを行うことができる。

【０１４９】図１６（Ｆ）はゲーム機であり、本体７５
０１、本発明の駆動回路を用いた液晶表示装置７５０
２、表示装置７５０３、記録媒体７５０４、コントロー
ラ７５０５、本体用センサ部７５０６、センサ部７５０
７、ＣＰＵ部７５０８で構成される。本体用センサ部７
５０６、センサ部７５０７はそれぞれコントローラ７５
０５、本体７５０１から出される赤外線を感知すること
が可能である。

【０１５０】以上の様に、本発明の駆動回路を用いた液
晶表示装置表示装置の適用範囲は極めて広く、あらゆる
分野の電子機器に適用できる。

【０１５１】

【発明の効果】

【０１５２】本発明の駆動回路は、従来の駆動回路より
も構成が簡略化されており、素子数が半分以下で済むこ
とになる。よって、本発明の駆動回路を用いた液晶表示
装置は、製造歩留まりが向上し、かつ小型化が実現でき
る。

【図面の簡単な説明】

【図１】 本発明のシフトレジスタ回路の回路構成図で
ある。

【図２】 本発明のシフトレジスタを有する駆動回路の
回路構成図である。

【図３】 本発明のシフトレジスタを有する駆動回路の
アナログスイッチの回路構成図である。

【図４】 本発明のシフトレジスタを有する駆動回路の
回路構成図である。

【図５】 実施例１の液晶表示装置の回路構成図であ
る。

【図６】 実施例１の本発明のシフトレジスタを用いた
駆動回路の回路構成図である。

【図７】 実施例１の本発明のシフトレジスタを用いた
駆動回路の回路構成図である。

【図８】 本発明の駆動回路を用いた液晶表示装置の作
製工程例を示す図である。

【図９】 本発明の駆動回路を用いた液晶表示装置の作
製工程例を示す図である。

【図１０】 本発明の駆動回路を用いた液晶表示装置の
作製工程例を示す図である。

【図１１】 本発明の駆動回路を用いた液晶表示装置の
作製工程例を示す図である。

【図１２】 本発明の駆動回路を用いた液晶表示装置の
作製工程例を示す図である。

【図１３】 本発明の駆動回路を用いた液晶表示装置の
断面図である。

【図１４】 Ｖ字型の電気光学特性を示す反強誘電性液
晶の印加電圧−透過率特性を示すグラフである。

【図１５】 本発明の駆動回路を用いた液晶表示装置を
組み込んだ電子機器の例である。

【図１６】 本発明の駆動回路を用いた液晶表示装置を
組み込んだ電子機器の例である。

【図１７】 従来の駆動回路の回路構成図である。

【図１８】 本発明のシフトレジスタを有する駆動回路
の回路構成図である。

【図１９】 本発明のシフトレジスタを有する駆動回路
の回路構成図である。

【符号の説明】 １００ シフトレジスタ回路 １１０、１２０、１３０、１４０、１５０ レジスタ回
路 １１１、１２１、１３１、１４１、１５１ クロックド
インバータ回路 １１２、１２２、１３２、１４２、１５２ インバータ
回路 １１３、１２３、１３３、１４３、１５３ 信号線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６２３ Ｇ０９Ｇ 3/20 ６２３Ｈ ６８０ ６８０Ａ ６８０Ｃ ６８０Ｖ 3/36 3/36 Ｇ１１Ｃ 19/28 Ｇ１１Ｃ 19/28 Ｚ

Claims (21)

【特許請求の範囲】
1. 【請求項１】直列に接続されたクロックドインバータ回
   路およびインバータ回路ならびに信号線を有する複数の
   レジスタ回路を有するシフトレジスタ回路であって、 前記レジスタ回路の前記クロックドインバータ回路およ
   び前記インバータ回路は、外部から入力される、クロッ
   ク信号、クロックバック信号、およびスタートパルスに
   基づいてタイミングパルスを発生させ、前記レジスタ回
   路に隣接するレジスタ回路および前記レジスタ回路の信
   号線に前記タイミングパルスを出力することを特徴とす
   るシフトレジスタ回路。
2. 【請求項２】直列に接続されたクロックドインバータ回
   路およびインバータ回路ならびに信号線を有する第１、
   第２、・・・、第（ｎ−１）、および第ｎのレジスタ回
   路を有するシフトレジスタ回路であって（ｎは自然
   数）、 前記第（ｎ−１）のレジスタ回路の信号線から出力され
   るタイミングパルスは、前記第ｎのレジスタ回路に入力
   されることを特徴とするシフトレジスタ回路。
3. 【請求項３】直列に接続されたクロックドインバータ回
   路およびインバータ回路を有する第１、第２、・・・、
   第（ｎ−１）、および第ｎのレジスタ回路を有するシフ
   トレジスタ回路であって（ｎは自然数）、 前記第１、前記第２、・・・、前記第（ｎ−１）、およ
   び前記第ｎのレジスタ回路の前記クロックドインバータ
   回路および前記インバータ回路は、外部から入力され
   る、クロック信号、クロックバック信号、およびスター
   トパルスに基づいてタイミングパルスを発生させ、 前記第（ｎ−１）のレジスタ回路は、前記第ｎのレジス
   タ回路および前記（ｎ−１）のレジスタ回路の信号線に
   前記タイミングパルスを出力することを特徴とするシフ
   トレジスタ回路。
4. 【請求項４】直列に接続されたクロックドインバータ回
   路およびインバータ回路を有する複数のレジスタ回路を
   有するシフトレジスタ回路と、 複数のアナログスイッチを有するサンプリング回路と、
   を有する表示装置の駆動回路であって、 前記レジスタ回路の前記クロックドインバータ回路およ
   び前記インバータ回路は、外部から入力される、クロッ
   ク信号、クロックバック信号、およびスタートパルスに
   基づいてタイミングパルスを発生させ、前記アナログス
   イッチと前記レジスタ回路に隣接するレジスタ回路とに
   前記タイミングパルスを出力することを特徴とする表示
   装置の駆動回路。
5. 【請求項５】直列に接続されたクロックドインバータ回
   路およびインバータ回路を有する第１、第２、・・・、
   第（ｎ−１）、および第ｎのレジスタ回路を有するシフ
   トレジスタ回路と（ｎは自然数）、 第１、第２、・・・、第（ｎ−１）、および第ｎのアナ
   ログスイッチを有するサンプリング回路と、を有する表
   示装置の駆動回路であって、 前記第（ｎ−１）のレジスタ回路から出力されるタイミ
   ングパルスは、前記第（ｎ−１）のアナログスイッチと
   前記第ｎのレジスタ回路とに入力され、 前記アナログスイッチは、入力される前記タイミングパ
   ルスに基づき、外部から入力されるビデオデータをサン
   プリングすることを特徴とする表示装置の駆動回路。
6. 【請求項６】直列に接続されたクロックドインバータ回
   路およびインバータ回路を有する第１、第２、・・・、
   第（ｎ−１）、および第ｎのレジスタ回路を有するシフ
   トレジスタ回路と（ｎは自然数）、 第１、第２、・・・、第（ｎ−１）、および第ｎのアナ
   ログスイッチを有するサンプリング回路と、を有する表
   示装置の駆動回路であって、 前記第１、前記第２、・・・、前記第（ｎ−１）、およ
   び前記第ｎのレジスタ回路の前記クロックドインバータ
   回路および前記インバータ回路は、外部から入力され
   る、クロック信号、クロックバック信号、およびスター
   トパルスに基づいてタイミングパルスを発生させ、 前記第（ｎ−１）のレジスタ回路は、前記第（ｎ−１）
   のアナログスイッチと前記第ｎのレジスタ回路とに前記
   タイミングパルスを出力し、 前記アナログスイッチは、入力される前記タイミングパ
   ルスに基づき、外部から入力されるビデオデータをサン
   プリングすることを特徴とする表示装置の駆動回路。
7. 【請求項７】直列に接続されたクロックドインバータ回
   路およびインバータ回路を有する第１、第２、・・・、
   第（ｎ−１）、および第ｎのレジスタ回路を有するシフ
   トレジスタ回路と（ｎは自然数）、 ２つのアナログスイッチを有する第１、第２、・・・、
   第（ｎ−１）、および第ｎの切替回路を有する走査方向
   切替回路と、を有する表示装置の駆動回路であって、 前記第（ｎ−１）のレジスタ回路から出力されるタイミ
   ングパルスは、前記第（ｎ−１）の切替回路に入力さ
   れ、 前記第（ｎ−１）の切替回路は、外部から入力される走
   査方向切替信号に基づいて前記タイミングパルスを前記
   第（ｎ−２）または前記第ｎのレジスタ回路に出力する
   ことを特徴とする表示装置の駆動回路。
8. 【請求項８】直列に接続されたクロックドインバータ回
   路およびインバータ回路を有する第１、第２、・・・、
   第（ｎ−１）、第ｎのレジスタ回路を有するシフトレジ
   スタ回路と（ｎは自然数）、 ２つのアナログスイッチを有する第１、第２、・・・、
   第（ｎ−１）、および第ｎの切替回路を有する走査方向
   切替回路と、を有する表示装置の駆動回路であって、 前記第１、前記第２、・・・、前記第（ｎ−１）、およ
   び前記第ｎのレジスタ回路の前記クロックドインバータ
   回路および前記インバータ回路は、外部から入力され
   る、クロック信号、クロックバック信号、およびスター
   トパルスに基づいてタイミングパルスを発生させ、 前記第（ｎ−１）のレジスタ回路から出力されるタイミ
   ングパルスは、前記第（ｎ−１）の切替回路に入力さ
   れ、 前記第（ｎ−１）の切替回路は、外部から入力される走
   査方向切替信号に基づいて前記タイミングパルスを前記
   第（ｎ−２）または前記第ｎのレジスタ回路に出力する
   ことを特徴とする表示装置の駆動回路。
9. 【請求項９】直列に接続されたクロックドインバータ回
   路およびインバータ回路を有する第１、第２、・・・、
   第（ｎ−１）、および第ｎのレジスタ回路を有するシフ
   トレジスタ回路と（ｎは自然数）、 ２つのアナログスイッチを有する第１、第２、・・・、
   第（ｎ−１）、および第ｎの切替回路を有する走査方向
   切替回路と、 第１、第２、・・・、第（ｎ−１）、および第ｎのアナ
   ログスイッチを有するサンプリング回路と、を有する表
   示装置の駆動回路であって、 前記第（ｎ−１）のレジスタ回路から出力されるタイミ
   ングパルスは、前記第（ｎ−１）の切替回路に入力さ
   れ、 前記第（ｎ−１）の切替回路は、外部から入力される走
   査方向切替信号に基づいて前記タイミングパルスを前記
   第（ｎ−２）または前記第ｎのレジスタ回路、および前
   記第（ｎ−１）のアナログスイッチに出力し、 前記アナログスイッチは、入力される前記タイミングパ
   ルスに基づき、外部から入力されるビデオデータをサン
   プリングすることを特徴とする表示装置の駆動回路。
10. 【請求項１０】直列に接続されたクロックドインバータ
    回路およびインバータ回路を有する第１、第２、・・
    ・、第（ｎ−１）、第ｎのレジスタ回路を有するシフト
    レジスタ回路と（ｎは自然数）、 ２つのアナログスイッチを有する第１、第２、・・・、
    第（ｎ−１）、および第ｎの切替回路を有する走査方向
    切替回路と、 第１、第２、・・・、第（ｎ−１）、および第ｎのアナ
    ログスイッチを有するサンプリング回路と、を有する表
    示装置の駆動回路であって、 前記第１、前記第２、・・・、前記第（ｎ−１）、およ
    び前記第ｎのレジスタ回路の前記クロックドインバータ
    回路および前記インバータ回路は、外部から入力され
    る、クロック信号、クロックバック信号、およびスター
    トパルスに基づいてタイミングパルスを発生させ、 前記第（ｎ−１）のレジスタ回路から出力されるタイミ
    ングパルスは、前記第（ｎ−１）の切替回路に入力さ
    れ、 前記第（ｎ−１）の切替回路は、外部から入力される走
    査方向切替信号に基づいて前記タイミングパルスを前記
    第（ｎ−２）または前記第ｎのレジスタ回路、および前
    記第（ｎ−１）のアナログスイッチに出力し、 前記アナログスイッチは、入力される前記タイミングパ
    ルスに基づき、外部から入力されるビデオデータをサン
    プリングすることを特徴とする表示装置の駆動回路。
11. 【請求項１１】請求項１乃至１１のいずれか一に記載の
    前記シフトレジスタ回路を有する表示装置。
12. 【請求項１２】請求項１乃至１１のいずれか一に記載の
    前記駆動回路を有する表示装置。
13. 【請求項１３】請求項１１または１２に記載の表示装置
    を３個用いたことを特徴とするリアプロジェクター。
14. 【請求項１４】請求項１１または１２に記載の表示装置
    を３個用いたことを特徴とするフロントプロジェクタ
    ー。
15. 【請求項１５】請求項１１または１２に記載の表示装置
    を１個用いたことを特徴とするリアプロジェクター。
16. 【請求項１６】請求項１１または１２に記載の表示装置
    をを１個用いたことを特徴とするフロントプロジェクタ
    ー。
17. 【請求項１７】請求項１１または１２に記載の表示装置
    を用いたことを特徴とするヘッドマウントディスプレ
    イ。
18. 【請求項１８】請求項１１または１２に記載の表示装置
    を用いたことを特徴とするコンピュータ。
19. 【請求項１９】請求項１１または１２に記載の表示装置
    を用いたことを特徴とするビデオカメラ。
20. 【請求項２０】請求項１１または１２に記載の表示装置
    を用いたことを特徴とするＤＶＤプレーヤー。
21. 【請求項２１】請求項１１または１２に記載の表示装置
    を用いたことを特徴とするゲーム機。