JP2001134246A - 表示装置およびその駆動回路 - Google Patents

Abstract

(57)【要約】 【課題】簡素かつ面積小の駆動回路を提供すること。 【解決手段】直列接続のクロックドインバータ回路及び
インバータ回路を有する複数のレジスタ回路を有するシ
フトレジスタ回路とソース又はドレインが直列接続の第
１のｎ型Ｔｒ及び第２のｎ型Ｔｒとｐ型Ｔｒとデータ保
持回路とを有する複数のラッチ回路とを有する駆動回路
であって、クロックドインバータ回路及びインバータ回
路は、クロック信号及びスタートパルスに基づいて信号
を発生させ、レジスタ回路に隣接するレジスタ回路及び
第１のｎ型Ｔｒのゲート電極に信号を出力し、ｐ型Ｔｒ
はそのゲート電極にＲｅｓにより第１の電圧をデータ保
持回路に入力し、第２のｎ型Ｔｒは信号に基づきデータ
を取り込み第１のｎ型Ｔｒのソース又はドレインに出力
し、レジスタ回路に隣接のレジスタ回路からの信号は第
１のｎ型Ｔｒのゲート電極に出力される駆動回路。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】

【０００２】本発明は駆動回路に関する。特に、表示装
置の駆動回路に関する。

【０００３】

【従来の技術】

【０００４】最近安価なガラス基板上に半導体薄膜を形
成した半導体装置、例えば薄膜トランジスタ（ＴＦＴ）
を作製する技術が急速に発達してきている。その理由
は、アクティブマトリクス型液晶表示装置（液晶表示装
置）の需要が高まってきたことによる。

【０００５】アクティブマトリクス型液晶表示装置は、
画素部に数十〜数百万個ものＴＦＴがマトリクス状に配
置され、各ＴＦＴに接続された画素電極に出入りする電
荷をＴＦＴのスイッチング機能により制御するものであ
る。

【０００６】従来、画素部には、ガラス基板上に形成さ
れたアモルファスシリコンを利用した薄膜トランジスタ
が配置されている。

【０００７】また近年、基板として石英を利用し、多結
晶珪素膜でもって薄膜トランジスタを作製する構成も知
られている。この場合、周辺駆動回路も画素部も石英基
板上に形成される薄膜トランジスタでもって構成され
る。

【０００８】また最近、レーザーアニール等の技術を利
用することにより、ガラス基板上に結晶性珪素膜を用い
た薄膜トランジスタを作製する技術も知られている。こ
の技術を利用すると、ガラス基板に画素部と周辺駆動回
路とを集積化することができる。

【０００９】

【発明が解決しようとする課題】

【００１０】アクティブマトリクス型液晶表示装置は、
主としてノート型のパーソナルコンピュータに用いられ
ている。パーソナルコンピュータは、現行のテレビジョ
ン信号（ＮＴＳＣやＰＡＬ）等のアナログデータとは異
なり、デジタルデータを表示装置に出力する。従来は、
パーソナルコンピュータからのデジタルデータをアナロ
グデータに変換しアクティブマトリクス型液晶表示装置
に入力したり、外付けのデジタルドライバを用いたアク
ティブマトリクス型液晶表示装置に入力したりしてい
た。

【００１１】そこで、外部からデジタルデータを直接入
力することができるデジタルインターフェイスを有する
液晶表示装置が注目されてきている。

【００１２】ここで、図１７に最近注目されつつあるデ
ジタルインターフェイスを有する液晶表示装置のソース
ドライバの一部を示す。図１７において、８０００はシ
フトレジスタ回路であり、８１００はデジタルデータラ
ッチ回路である。シフトレジスタ回路２０００は、外部
から供給されるクロック信号（ＣＬＫ）、クロック反転
信号（ＣＬＫＢ）およびスタートパルス（ＳＰ）に基づ
いてタイミング信号を発生させ、デジタルデータラッチ
回路８１００に前記タイミング信号を送出する。デジタ
ルデータラッチ回路８１００は、シフトレジスタ回路８
０００からのタイミング信号に基づき外部から入力され
るデジタルデータ（ＤＩＧＩＴＡＬ ＤＡＴＡ）をサン
プリングし（取り込み）、記憶保持する。

【００１３】なお、図１７においてはシフトレジスタ回
路８０００には、走査方向切替回路が含まれている。走
査方向切替回路は、外部から入力される走査方向切替信
号によりシフトレジスタ回路８０００から出力されるタ
イミング信号の順序を左から右または右から左と制御す
るための回路である。

【００１４】図１７に示すような従来のシフトレジスタ
回路８０００においては、シフトレジスタ回路８０００
は複雑で、それを構成する素子の数が多い。より高解像
度なアクティブマトリクス型液晶表示装置が要求されて
いる現状においては、解像度の向上に伴いシフトレジス
タ回路の面積も大きくなり、シフトレジスタ回路を構成
する素子の数も増大してしまう。

【００１５】素子数の増大によって液晶表示装置全体の
製造歩留りが悪くなってしまう。また、回路の占有面積
が大きくなることによって液晶表示装置の小型化が妨げ
られてしまう。

【００１６】そこで、本発明は上述の問題を鑑みてなさ
れたものであり、アクティブマトリクス型液晶表示装置
の小型化および製造歩留りの向上を達成すべく、簡素で
かつ占有面積の小さな駆動回路を提供するものである。

【００１７】

【課題を解決するための手段】

【００１８】図１を参照する。図１には本発明の駆動回
路が示されている。１００はシフトレジスタ回路であ
り、２００はデジタルデータラッチ回路群である。な
お、図１には、説明の便宜上、５段のシフトレジスタ回
路１００およびそれに対応する１ビット分のデジタルデ
ータラッチ回路群２００のみが示されている。しかし、
本発明の駆動回路は、ｎ段のシフトレジスタ回路を有す
るようにしてもよいし、またｍビット分のデジタルデー
タラッチ回路群を有するようにしてもよい。

【００１９】シフトレジスタ回路１００は複数のレジス
タ回路１１０、１２０、１３０、１４０および１５０を
有している。レジスタ回路１１０を例にとって説明す
る。レジスタ回路１１０はクロックドインバータ回路１
１１およびインバータ回路１１２を有している。さら
に、レジスタ回路は信号線１１３を有しており、この信
号線１１３の寄生容量もレジスタ回路を構成する素子と
捉えてもよい。また、シフトレジスタ回路１００には、
外部から、クロック信号（ＣＬＫ）、クロックバック信
号（ＣＬＫＢ）およびスタートパルス（ＳＰ）が入力さ
れるようになっており、これらの信号はレジスタ回路１
１０、１２０、１３０、１４０および１５０に入力され
る。

【００２０】クロックドインバータ回路１１１は、入力
されるクロック信号（ＣＬＫ）および反転クロック信号
（ＣＬＫＢ）に同期して動作し、入力されるスタートパ
ルス（ＳＰ）をインバータ回路１１２に出力する。イン
バータ回路１１２は入力されたパルスを信号線１１３お
よび次段のレジスタ回路１２０へ出力するが、信号線１
１３には接続されている素子が多く寄生容量が大きいた
め高負荷である。本発明では信号線１１３の寄生容量が
大きいために高負荷であることを積極的に利用してい
る。よって、レジスタ回路１１０、１２０、１３０、１
４０および１５０から一定の間隔で順にタイミング信号
が出力される。

【００２１】デジタルデータラッチ回路群２００は、デ
ジタルデータラッチ回路２１０、２２０、２３０、２４
０および２５０を有している。デジタルデータラッチ回
路２１０を例にとって説明する。デジタルデータラッチ
回路２１０は、第１のｎチャネル型トランジスタ２１１
および第２のｎチャネル型トランジスタ２１２、ｐチャ
ネル型トランジスタ２１３、ならびにインバータ回路２
１４および２１５を有している。デジタルデータラッチ
回路２１０には、外部から、デジタルデータ（ＤＩＧＩ
ＴＡＬ ＤＡＴＡ）およびリセット信号（Ｒｅｓ）が入
力される。また、ｐチャネル型トランジスタ２１３のソ
ースまたはドレインには第１の電源電圧（ＶＤＤ＿１）
が接続されている。第１の電源電圧（ＶＤＤ＿１）は、
ｎチャネル型トランジスタの動作電位よりも高く設定さ
れている。

【００２２】シフトレジスタ回路１００にスタートパル
ス（ＳＰ）が入力される直前に、リセット信号（Ｒｅ
ｓ）が入力され、インバータ回路２１４、２２４、２３
４、２４４および２５４に第１の電源電圧（ＶＤＤ＿
１）、つまり正論理”１（Ｈｉ）”の信号が入力され
る。

【００２３】レジスタ回路１１０から信号線１１３を通
じて出力されるタイミング信号がデジタルデータラッチ
回路２１０のｎチャネル型トランジスタ２１２に入力さ
れｎチャネル型トランジスタ２１２が動作し、かつ次段
のレジスタ回路１２０から信号線１２３を通じて出力さ
れるタイミング信号がデジタルデータラッチ回路２１０
のｎチャネル型トランジスタ２１１に入力されｎチャネ
ル型トランジスタ２１１が動作すると、外部から入力さ
れるデジタルデータがインバータ回路２１４に取り込ま
れ、インバータ回路２１４および２１５によって保持さ
れる。このとき外部から入力されるデジタルデータが”
１（Ｈｉ）”であれば、インバータ回路２１４および２
１５によってデジタルデータ”１”が保持される。一
方、外部から入力されるデジタルデータが”０（Ｌ
ｏ）”であれば、インバータ回路２１４には”０”が入
力され、インバータ回路２１４および２１５によってデ
ジタルデータ”０（Ｌｏ）”が保持されることになる。

【００２４】次に、図１９を参照する。図１９には本発
明の駆動回路が示されている。３８００はシフトレジス
タ回路であり、３９００はデジタルデータラッチ回路群
である。なお、図１９には、説明の便宜上、５段のシフ
トレジスタ回路３８００およびそれに対応する１ビット
分のデジタルデータラッチ回路群３９００のみが示され
ている。しかし、本発明の駆動回路は、ｎ段のシフトレ
ジスタ回路を有するようにしてもよいし、またｍビット
分のデジタルデータラッチ回路群を有するようにしても
よい。

【００２５】ここで説明する本発明の駆動回路は、図１
に示した本発明の駆動回路とデジタルデータラッチ回路
群の構成が異なる。

【００２６】デジタルデータラッチ回路群３９００は、
デジタルデータラッチ回路３９１０、３９２０、３９３
０、３９４０および３９５０を有している。デジタルデ
ータラッ回路３９１０を例にとって説明する。デジタル
データラッチ回路３９１０は、第１のｐチャネル型トラ
ンジスタ３９１１および第２のｐチャネル型トランジス
タ３９１２、ｎチャネル型トランジスタ３９１３、なら
びにインバータ回路３９１４および３９１５を有してい
る。デジタルデータラッチ回路３９１０には、外部か
ら、デジタルデータ（ＤＩＧＩＴＡＬ ＤＡＴＡ）およ
びリセット信号（Ｒｅｓ）が入力される。また、ｎチャ
ネル型トランジスタ３９１３のソースまたはドレインに
は第２の電源電圧（ＶＳＳ＿１）が接続されている。第
２の電源電圧（ＶＳＳ＿１）は、ｐチャネル型トランジ
スタの動作電位よりも低く設定されている。

【００２７】シフトレジスタ回路３８００にスタートパ
ルス（ＳＰ）が入力される直前に、リセット信号（Ｒｅ
ｓ）が入力され、インバータ回路３９１４、３９２４、
３９３４、３９４４および３９５４に第２の電源電圧
（ＶＳＳ＿１）、つまり負論理”０（Ｌｏ）”の信号が
入力される。

【００２８】レジスタ回路３８１０から信号線３８１３
を通じて出力されるタイミング信号がデジタルデータラ
ッチ回路３９１０のｐチャネル型トランジスタ３９１２
に入力されｐチャネル型トランジスタ３８１２が動作
し、かつ次段のレジスタ回路３８２０から信号線３８２
３を通じて出力されるタイミング信号がデジタルデータ
ラッチ回路３９１０のｐチャネル型トランジスタ３９１
１に入力されｐチャネル型トランジスタ３９１１が動作
すると、外部から入力されるデジタルデータがインバー
タ回路３９１４に取り込まれ、インバータ回路３９１４
および３９１５によって保持される。このとき外部から
入力されるデジタルデータが”０（Ｌｏ）”であれば、
インバータ回路３９１４および３９１５によってデジタ
ルデータ”０”が保持される。一方、外部から入力され
るデジタルデータが”１（Ｈｉ）”であれば、インバー
タ回路３９１４には”１”が入力され、インバータ回路
３９１４および３９１５によってデジタルデータ”１
（Ｈｉ）”が保持されることになる。

【００２９】なお、全てのレジスタ回路および全てのデ
ジタルデータラッチ回路が上述の動作をする。

【００３０】以上のような構成をとることにより、本発
明の駆動回路は、従来の駆動回路よりも素子数が半分以
下で済むことになる。

【００３１】ここで、本発明の構成を下記に記載する。

【００３２】請求項１に記載の本発明の駆動回路は、直
列に接続されたクロックドインバータ回路およびインバ
ータ回路を有する複数のレジスタ回路を有するシフトレ
ジスタ回路と、ソースまたはドレインが直列に接続され
た第１のｎチャネル型トランジスタおよび第２のｎチャ
ネル型トランジスタと、ｐチャネル型トランジスタと、
デジタルデータ保持回路とを有する複数のデジタルデー
タラッチ回路と、を有する表示装置の駆動回路であっ
て、前記クロックドインバータ回路および前記インバー
タ回路は、外部から入力される、クロック信号、クロッ
クバック信号、およびスタートパルスに基づいてタイミ
ング信号を発生させ、前記レジスタ回路に隣接するレジ
スタ回路および前記第２のｎチャネル型トランジスタの
ゲート電極に前記タイミング信号を出力し、前記ｐチャ
ネル型トランジスタは、前記ｐチャネル型トランジスタ
のゲート電極に外部から入力されるリセット信号によっ
て第１の電源電圧を前記デジタルデータ保持回路に入力
し、前記第１のｎチャネル型トランジスタは、前記タイ
ミング信号に基づき入力されるデジタルデータを取り込
み前記第２のｎチャネル型トランジスタのソースまたは
ドレインに出力し、前記レジスタ回路に隣接するレジス
タ回路から出力されるタイミング信号は、前記第１のｎ
チャネル型トランジスタのゲート電極に出力されること
を特徴とする表示装置の駆動回路である。

【００３３】また、請求項２に記載の本発明の駆動回路
は、直列に接続されたクロックドインバータ回路および
インバータ回路を有するレジスタ回路を有するシフトレ
ジスタ回路と、ソースまたはドレインが直列に接続され
た第１のｎチャネル型トランジスタおよび第２のｎチャ
ネル型トランジスタと、ｐチャネル型トランジスタと、
デジタルデータ保持回路とを有するデジタルデータラッ
チ回路と、を有する表示装置の駆動回路であって、前記
第２のｎチャネル型トランジスタのゲート電極は前記レ
ジスタ回路の出力線と接続されており、前記第２のｎチ
ャネル型トランジスタのソースまたはドレインは前記第
１のｎチャネル型トランジスタのソースまたはドレイン
と接続されており、前記第２のｎチャネル型トランジス
タのソースまたはドレインのもう一方は前記デジタルデ
ータ保持回路と接続されており、前記第１のｎチャネル
型トランジスタのゲート電極は前記レジスタ回路に隣接
するレジスタ回路の出力線と接続されており、前記第１
のｎチャネル型トランジスタのソースまたはドレインの
もう一方はデジタルデータが入力される信号線と接続さ
れており、前記ｐチャネル型トランジスタのゲート電極
にはリセット信号が入力される信号線と接続されてお
り、前記ｐチャネル型トランジスタのソースまたはドレ
インの一方は第１の電源に接続されており、前記ｐチャ
ネル型トランジスタのソースまたはドレインのもう一方
は前記デジタルデータ保持回路と接続されていることを
特徴とする表示装置の駆動回路である。

【００３４】また、請求項３に記載の本発明の駆動回路
は、直列に接続されたクロックドインバータ回路および
インバータ回路を有する複数のレジスタ回路を有するシ
フトレジスタ回路と、ソースまたはドレインが直列に接
続された第１のｐチャネル型トランジスタおよび第２の
ｐチャネル型トランジスタと、ｎチャネル型トランジス
タと、デジタルデータ保持回路とを有する複数のデジタ
ルデータラッチ回路と、を有する表示装置の駆動回路で
あって、前記クロックドインバータ回路および前記イン
バータ回路は、外部から入力される、クロック信号、ク
ロックバック信号、およびスタートパルスに基づいてタ
イミング信号を発生させ、前記レジスタ回路に隣接する
レジスタ回路および前記第２のｐチャネル型トランジス
タのゲート電極に前記タイミング信号を出力し、前記ｎ
チャネル型トランジスタは、前記ｎチャネル型トランジ
スタのゲート電極に外部から入力されるリセット信号に
よって第２の電源電圧を前記デジタルデータ保持回路に
入力し、前記第１のｐチャネル型トランジスタは、前記
タイミング信号に基づき入力されるデジタルデータを取
り込み前記第２のｐチャネル型トランジスタのソースま
たはドレインに出力し、前記レジスタ回路に隣接するレ
ジスタ回路から出力されるタイミング信号は、前記第１
のｐチャネル型トランジスタのゲート電極に出力される
ことを特徴とする表示装置の駆動回路である。

【００３５】また、請求項４に記載の本発明の駆動回路
は、直列に接続されたクロックドインバータ回路および
インバータ回路を有するレジスタ回路を有するシフトレ
ジスタ回路と、ソースまたはドレインが直列に接続され
た第１のｐチャネル型トランジスタおよび第２のｐチャ
ネル型トランジスタと、ｎチャネル型トランジスタと、
デジタルデータ保持回路とを有するデジタルデータラッ
チ回路と、を有する表示装置の駆動回路であって、前記
第２のｐチャネル型トランジスタのゲート電極は前記レ
ジスタ回路の出力線と接続されており、前記第２のｐチ
ャネル型トランジスタのソースまたはドレインは前記第
１のｐチャネル型トランジスタのソースまたはドレイン
と接続されており、前記第２のｐチャネル型トランジス
タのソースまたはドレインのもう一方は前記デジタルデ
ータ保持回路と接続されており、前記第１のｐチャネル
型トランジスタのゲート電極は前記レジスタ回路に隣接
するレジスタ回路の出力線と接続されており、前記第１
のｐチャネル型トランジスタのソースまたはドレインの
もう一方はデジタルデータが入力される信号線と接続さ
れており、前記ｎチャネル型トランジスタのゲート電極
にはリセット信号が入力される信号線と接続されてお
り、前記ｎチャネル型トランジスタのソースまたはドレ
インの一方は第２の電源に接続されており、前記ｎチャ
ネル型トランジスタのソースまたはドレインのもう一方
は前記デジタルデータ保持回路と接続されていることを
特徴とする表示装置の駆動回路である。

【００３６】ここで、以下に本発明の実施の形態につい
て説明する。

【００３７】

【発明の実施の形態】

【００３８】図２を参照する。図２には、本発明の駆動
回路のある実施の形態が示されている。図２において、
３００はシフトレジスタ回路、４００は左右走査方向切
替回路、５００はデジタルデータラッチ回路群である。
なお、図２においても、説明の便宜上、５段のシフトレ
ジスタ回路３００ならびにそれに対応する左右走査方向
切替回路４００および１ビット分のデジタルデータラッ
チ回路群５００のみが示されている。しかし、本発明の
駆動回路はｎ段のシフトレジスタ回路を有するようにし
てもいいし、またｍビット分のデジタルデータラッチ回
路群を有するようにしてもよい。

【００３９】シフトレジスタ回路３００は複数のレジス
タ回路３１０、３２０、３３０、３４０および３５０を
有している。なお、上述したが、ｎ段のレジスタ回路を
有するようにしてもよい。

【００４０】レジスタ回路３１０を例にとって説明す
る。レジスタ回路３１０はクロックドインバータ回路お
よびインバータ回路を有している。さらに、レジスタ回
路は信号線３１３を有しており、この信号線３１３の寄
生容量もレジスタ回路を構成する素子と捉えてもよい。
また、シフトレジスタ回路３００には、外部から、クロ
ック信号（ＣＬＫ）、クロックバック信号（ＣＬＫＢ）
およびスタートパルス（ＳＰ）が入力されるようになっ
ており、これらの信号はレジスタ回路３１０、３２０、
３３０、３４０および３５０に入力される。

【００４１】走査方向切替回路４００について説明す
る。走査方向切替回路４００は、複数の切替回路４１
０、４２０、４３０、４４０および４５０を有してい
る。切替回路４１０、４２０、４３０、４４０および４
５０は、それぞれ、２つのアナログスイッチＳＷＬおよ
びＳＷＲを有している。切替回路４１０、４２０、４３
０、４４０および４５０は、外部から入力される走査方
向切替信号（Ｌ／Ｒ）によってレジスタ回路から出力さ
れる信号を左右どちらのレジスタ回路に出力するかを制
御する回路である。

【００４２】本実施の形態においては、左右方向切替信
号（Ｌ／Ｒ）に”０（Ｌｏ）”が入力されるとアナログ
スイッチＳＷＲが動作し、レジスタ回路３１０から出力
されるタイミング信号が右隣のレジスタ回路３２０へ入
力される。さらに、レジスタ回路３２０から出力される
タイミング信号が右隣のレジスタ回路３３０へ入力され
る。このように、走査方向切替信号（Ｌ／Ｒ）に”０
（Ｌｏ）”が入力された場合は、次々と右隣のレジスタ
回路へ一定の間隔で発生したタイミング信号が出力され
ていくことになる。

【００４３】この場合、レジスタ回路３１０はタイミン
グ信号を信号線３１３を通じてデジタルデータラッチ回
路群のデジタルデータラッチ回路５１０および次段のレ
ジスタ回路３２３へ出力するが、信号線３１３には接続
されている素子が多く寄生容量が大きいため高負荷であ
る。

【００４４】デジタルデータラッチ回路５１０は、２つ
のｎチャネル型トランジスタ、ｐチャネル型トランジス
タ、ならびに２つのインバータ回路を有している。デジ
タルデータラッチ回路５１０には、外部から、デジタル
データ（ＤＩＧＩＴＡＬ ＤＡＴＡ）およびリセット信
号（Ｒｅｓ）が入力される。また、ｐチャネル型トラン
ジスタのソースまたはドレインには第１の電源電圧（Ｖ
ＤＤ＿１）が接続されている。

【００４５】シフトレジスタ回路３００にスタートパル
ス（ＳＰ）が入力される直前に、リセット信号（Ｒｅ
ｓ）が入力され、インバータ回路５１４、５２４、５３
４、５４４および５５４に第１の電源電圧（ＶＤＤ＿
１）、つまり正論理”１（Ｈｉ）”の信号が入力され
る。

【００４６】レジスタ回路３１０から信号線３１３を通
じて出力されるタイミング信号がデジタルデータラッチ
回路５１０のｎチャネル型トランジスタ５１２に入力さ
れｎチャネル型トランジスタ５１２が動作し、かつ次段
のレジスタ回路３２０から信号線３２３を通じて出力さ
れるタイミング信号がデジタルデータラッチ回路５１０
のｎチャネル型トランジスタ５１１に入力されｎチャネ
ル型トランジスタ５１１が動作すると、外部から入力さ
れるデジタルデータがインバータ回路５１４に取り込ま
れ、インバータ回路５１４および５１５によって保持さ
れる。このとき外部から入力されるデジタルデータが”
１（Ｈｉ）”であれば、インバータ回路５１４および５
１５によってデジタルデータ”１”が保持される。一
方、外部から入力されるデジタルデータが”０（Ｌ
ｏ）”であれば、インバータ回路５１４には”０”が入
力され、インバータ回路５１４および５１５によってデ
ジタルデータ”０（Ｌｏ）”が保持されることになる。

【００４７】また、走査方向切替信号（Ｌ／Ｒ）に”１
（Ｈｉ）”が入力されるとアナログスイッチＳＷＬが動
作し、レジスタ回路３５０から出力されるタイミング信
号が左隣のレジスタ回路３４０へ入力される。さらに、
レジスタ回路３４０から出力されるパルスが左隣のレジ
スタ回路３３０へ入力される。このように、走査方向切
替信号（Ｌ／Ｒ）に”１（Ｈｉ）”が入力された場合
は、次々と左隣のレジスタ回路へ一定の間隔で発生した
タイミング信号が出力されていくことになる。

【００４８】デジタルデータラッチ回路群５００のデジ
タルデータラッチ回路５１０〜５５０の動作は、上述の
走査方向切替信号（Ｌ／Ｒ）に”０（Ｌｏ）”である場
合と同様である。

【００４９】次に、図３を参照する。図３には、上述の
駆動回路のデジタルデータラッチ回路群の回廊構成を変
えた本発明の駆動回路が示されている。

【００５０】図３において、６００はシフトレジスタ回
路、７００は走査方向切替回路、８００はデジタルデー
タラッチ回路群である。ここで説明する本発明の駆動回
路は、デジタルデータラッチ回路群８００を構成するデ
ジタルデータラッチ回路８１０、８２０、８３０、８４
０および８５０においては、それぞれ、リセット信号
（Ｒｅｓ）によって入力される第１の電源電圧（ＶＤＤ
＿１）および入力されるデジタルデータ（ＤＩＧＩＴＡ
Ｌ ＤＡＴＡ）が容量Ｃで保持されるようになってい
る。

【００５１】このような構成を採ることによって、より
簡単な駆動回路が実現できる。

【００５２】次に、図１８を参照する。図１８には、シ
フトレジスタ回路とデジタルデータラッチ回路群との間
にバッファ回路を設けた場合の本発明の駆動回路の回路
構成図が示されている。

【００５３】図１８において、３５００はシフトレジス
タ回路、３６００はバッファ回路、３７００はデジタル
データラッチ回路群である。

【００５４】バッファ回路３６００は、インバータ回路
３６１０、３６１１、３６２０、３６２１、３６３０、
３６３１、３６４０、３６４１、３６５０、３６５１を
有している。

【００５５】他の構成については、上述の本発明の駆動
回路の説明を参照することができる。

【００５６】本発明の実施例について以下に説明する。

【００５７】

【実施例】

【００５８】（実施例１）

【００５９】図４を参照する。図４には、本発明の駆動
回路を用いた液晶表示装置の実施例が示されている。本
実施例の液晶表示装置１０００は、ソースドライバ１１
００、ゲートドライバ１２００、デジタルビデオデータ
分割回路１３００および画素部１４００を有している。
本実施例の液晶表示装置１０００には、外部から８ビッ
トデジタルビデオデータが入力される。また、本実施例
の液晶表示装置１０００の画素部は１０２４×７６８画
素（横×縦）を有している。

【００６０】本実施例のソースドライバ１１００は、シ
フトレジスタ回路１１１０、デジタルデータラッチ回路
（１）１１２０、デジタルデータラッチ回路（２）１１
３０、およびＤ／Ａ変換回路（ＤＡＣ）１１４０を有し
ている。なお、シフトレジスタ回路１１１０は、走査方
向切替回路（図示せず）を有している。また、Ｄ／Ａ変
換回路はレベルシフタ回路（図示せず）を有している。

【００６１】本実施例のゲートドライバ１２００は、シ
フトレジスタ回路およびバッファ回路（共に図示せず）
を有している。なお、本実施例のゲートドライバには、
本発明のシフトレジスタ回路が用いられ得る。

【００６２】１３００はデジタルデータ分割回路（ＳＰ
Ｃ；Serial-to-Parallel Conversion Circuit）であ
る。デジタルデータ分割回路１３００は、液晶表示装置
１０００の外部装置から入力されるデジタルデータの周
波数を１／ｍに落とすための回路である。外部から入力
されるデジタルビデオデータを分割することにより、駆
動回路の動作に必要な信号の周波数も1／ｍに落とすこ
とができる。

【００６３】本実施例では、デジタルデータ分割回路１
３００には、外部から８０ＭＨｚの８ビットデジタルデ
ータが入力される。デジタルデータ分割回路１３００
は、外部から入力される８０ＭＨｚの８ビットデジタル
データをシリアル−パラレル変換し、４０ＭＨｚのデジ
タルデータをソースドライバ１１００に供給する。

【００６４】ここで、本実施例の液晶表示装置１０００
のシフトレジスタ回路１１１０およびデジタルデータラ
ッチ回路（１）について詳細に説明する。

【００６５】図５を参照する。図５には、本実施例のシ
フトレジスタ回路１１１０およびデジタルデータラッチ
回路群（１）１１２０−１および１１２０−２が示され
ている。なお、図５においては、説明の便宜上、デジタ
ルデータラッチ回路（１）群として１１２０−１および
１１２０−２を示しているが、本実施例のソースドライ
バ１１００は、１１２０−１〜１１２０−１６の１６個
のデジタルデータラッチ回路を有している。

【００６６】なお、本実施例においては、走査方向切替
回路はシフトレジスタ回路１１１０の一部と捉えてい
る。ただし、走査方向の切替えの必要のない液晶表示装
置に本実施例のシフトレジスタ回路を用いる場合には、
走査方向切替回路を省略することもできる。

【００６７】ここで、本実施例の液晶表示装置の駆動回
路の動作を説明する。

【００６８】まず、シフトレジスタ回路１１１０にクロ
ック信号（ＣＬＫ）およびクロックバック信号（ＣＬＫ
Ｂ）ならびにスタートパルス（ＳＰ）が入力される。上
述した様に本発明の駆動回路においては、シフトレジス
タ回路１１１０は、クロック信号（ＣＬＫ）およびクロ
ックバック信号（ＣＬＫＢ）ならびにスタートパルス
（ＳＰ）に基づきタイミング信号を順に発生させ、デジ
タルデータラッチ回路群（１）を構成するデジタルデー
タラッチ回路に順に出力する。

【００６９】シフトレジスタ回路１１１０から出力され
たタイミング信号は、デジタルデータラッチ回路（１）
１１２０−１〜１１２０−１６に供給される。デジタル
データラッチ回路（１）１１２０−１〜１１２０−１６
は、前記タイミング信号が入力されると、デジタルデー
タ分割回路から供給される８ビットデジタルデータを順
次取り込み、保持する。

【００７０】デジタルデータラッチ回路群（１）１１２
０−１〜１１２０−１６の全てのステージにデジタルデ
ータの書き込みが一通り終了するまでの時間は、ライン
期間と呼ばれる。すなわち、シフトレジスタ回路１１１
０が左から右に順にタイミング信号を発生させる場合、
デジタルデータラッチ回路群（１）１１２０−１〜１１
２０−１６の中で一番左側のステージのデジタルデータ
ラッチ回路にデジタルデータの書き込みが開始される時
点から、一番右側のステージのデジタルデータラッチ回
路にデジタルデータの書き込みが終了する時点までの時
間間隔がライン期間である。実際には、上記ライン期間
に水平帰線期間が加えられた期間をライン期間と呼ぶこ
ともある。

【００７１】１ライン期間の終了後、シフトレジスタ回
路１１１０の動作タイミングに合わせて、デジタルデー
タラッチ回路群（２）１１３０にラッチシグナル（Ｌ
Ｓ）が供給される。この瞬間、デジタルデータラッチ回
路群（１）１１２０に書き込まれ保持されているデジタ
ルデータは、デジタルデータラッチ回路群（２）１１３
０に一斉に送出され、デジタルデータラッチ回路群
（２）１１３０の全ステージのデジタルデータラッチ回
路に書き込まれ、保持される。

【００７２】デジタルデータをデジタルデータラッチ回
路群（２）１１３０に送出し終えたデジタルデータラッ
チ回路群（１）１１２０には、シフトレジスタ回路１１
１０からのタイミング信号に基づき、再びデジタルデー
タ信号分割回路から供給されるデジタルデータの書き込
みが順次行われる。

【００７３】この２順目の１ライン期間中には、デジタ
ルデータラッチ回路群（２）１１３０に書き込まれ、保
持されているデジタルデータがＤ／Ａ変換回路１１４０
に出力される。Ｄ／Ａ変換回路１１４０は、入力される
デジタルデータに基づきアナログデータを対応するソー
ス信号線に出力する。

【００７４】ソース信号線に供給されるアナログデータ
は、ソース信号線に接続されている画素部１４００の画
素ＴＦＴのソース領域に供給される。

【００７５】ゲートドライバ１２００においては、シフ
トレジスタ（図示せず）からのタイミング信号がバッフ
ァ回路（図示せず）に供給され、対応するゲート信号線
（走査線）に供給される。ゲート信号線には、１ライン
分の画素ＴＦＴのゲート電極が接続されており、１ライ
ン分全ての画素ＴＦＴを同時にＯＮにしなくてはならな
いので、バッファ回路には電流容量の大きなものが用い
られる。

【００７６】このように、ゲートドライバからの走査信
号によって対応する画素ＴＦＴのスイッチングが行わ
れ、ソースドライバからのアナログデータ（階調電圧）
が画素ＴＦＴに供給され、液晶分子が駆動される。

【００７７】（実施例２）

【００７８】本実施例の液晶表示装置は、実施例１の液
晶表示装置とはソースドライバのデジタルデータラッチ
回路群（１）の構成が異なる。その他の構成は、実施例
１の液晶表示装置と同じである。

【００７９】図６を参照する。図６には、本実施例の液
晶表示装置のソースドライバのシフトレジスタ回路２１
１０、およびデジタルデータラッチ回路群（１）２１２
０−１および２１２０−２が示されている。なお、図６
においては、説明の便宜上、デジタルデータラッチ回路
（１）群として２１２０−１および２１２０−２を示し
ているが、本実施例のソースドライバ２１００は、２１
２０−１〜２１２０−１６の１６個のデジタルデータラ
ッチ回路を有している。

【００８０】本実施例のデジタルデータラッチ回路群
（１）２１２０−１〜２１２０−１６は、デジタルデー
タを保持する素子として容量を用いている。

【００８１】本実施例のような構成を採ることによっ
て、より素子数の少ないソースドライバが実現できる。

【００８２】（実施例３）

【００８３】本実施例の液晶表示装置は、実施例１の液
晶表示装置とはソースドライバのデジタルデータラッチ
回路群（１）の構成が異なる。その他の構成は、実施例
１の液晶表示装置と同じである。

【００８４】図７を参照する。図７には、本実施例の液
晶表示装置のソースドライバのシフトレジスタ回路３１
１０、およびデジタルデータラッチ回路群（１）３１２
０−１および３１２０−２が示されている。なお、図７
においては、説明の便宜上、デジタルデータラッチ回路
（１）群として３１２０−１および３１２０−２を示し
ているが、本実施例のソースドライバ３１００は、３１
２０−１〜３１２０−１６の１６個のデジタルデータラ
ッチ回路を有している。

【００８５】本実施例のデジタルデータラッチ回路群
（１）３１２０−１〜３１２０−１６は、実施例１で用
いられているリセット信号（Ｒｅｓ）が入力されるＰチ
ャネル型ＴＦＴの代わりに抵抗Ｒが接続されている。

【００８６】（実施例４）本実施例においては、本発明
の駆動回路を有する液晶表示装置の作製方法例を図８〜
図１２を用いて説明する。本実施例の液晶表示装置にお
いては、画素部、ソースドライバ、ゲートドライバ等を
一つの基板上に一体形成される。なお、説明の便宜上、
画素ＴＦＴと本発明の駆動回路の一部を構成するＮｃｈ
ＴＦＴとインバータ回路を構成するＰｃｈＴＦＴおよび
ＮｃｈＴＦＴとが同一基板上に形成されることを示すも
のとする。

【００８７】図８（Ａ）において、基板６００１には低
アルカリガラス基板や石英基板を用いることができる。
本実施例では低アルカリガラス基板を用いた。この場
合、ガラス歪み点よりも１０〜２０℃程度低い温度であ
らかじめ熱処理しておいても良い。この基板６００１の
ＴＦＴ形成表面には、基板６００１からの不純物拡散を
防ぐために、酸化シリコン膜、窒化シリコン膜または酸
化窒化シリコン膜などの下地膜６００２を形成する。例
えば、プラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃、Ｎ₂Ｏから
作製される酸化窒化シリコン膜を１００ｎｍ、同様にＳ
ｉＨ₄、Ｎ₂Ｏから作製される酸化窒化シリコン膜を２０
０ｎｍの厚さに積層形成する。

【００８８】次に、２０〜１５０ｎｍ（好ましくは３０
〜８０ｎｍ）の厚さで非晶質構造を有する半導体膜６０
０３ａを、プラズマＣＶＤ法やスパッタ法などの公知の
方法で形成する。本実施例では、プラズマＣＶＤ法で非
晶質シリコン膜を５４ｎｍの厚さに形成する。非晶質構
造を有する半導体膜としては、非晶質半導体膜や微結晶
半導体膜があり、非晶質シリコンゲルマニウム膜などの
非晶質構造を有する化合物半導体膜を適用しても良い。
また、下地膜６００２と非晶質シリコン膜６００３ａと
は同じ成膜法で形成することが可能であるので、両者を
連続形成しても良い。その場合、下地膜を形成した後、
一旦大気雰囲気に晒すことがなくその表面の汚染を防ぐ
ことが可能となり、作製するＴＦＴの特性バラツキやし
きい値電圧の変動を低減させることができる（図８
（Ａ））。

【００８９】そして、公知の結晶化技術を使用して非晶
質シリコン膜６００３ａから結晶質シリコン膜６００３
ｂを形成する。例えば、レーザー結晶化法や熱結晶化法
（固相成長法）を適用すれば良いが、ここでは、特開平
７−１３０６５２号公報で開示された技術に従って、触
媒元素を用いる結晶化法で結晶質シリコン膜６００３ｂ
を形成した。結晶化の工程に先立って、非晶質シリコン
膜の含有水素量にもよるが、４００〜５００℃で１時間
程度の熱処理を行い、含有水素量を５atom％以下にして
から結晶化させることが望ましい。非晶質シリコン膜を
結晶化させると原子の再配列が起こり緻密化するので、
作製される結晶質シリコン膜の厚さは当初の非晶質シリ
コン膜の厚さ（本実施例では５４ｎｍ）よりも１〜１５
％程度減少する（図８（Ｂ））。

【００９０】そして、結晶質シリコン膜６００３ｂを島
状にパターンニングして、島状半導体層６００４〜６０
０７を形成する。その後、プラズマＣＶＤ法またはスパ
ッタ法により５０〜１５０ｎｍの厚さの酸化シリコン膜
によるマスク層６００８を形成する（図８（Ｃ））。本
実施例では、マスク層６００８の厚さは１３０ｎｍとす
る。

【００９１】そしてレジストマスク６００９を設け、ｎ
チャネル型ＴＦＴを形成することとなる島状半導体層６
００４〜６００７の全面に１×１０¹⁶〜５×１０¹⁷atom
s／cm³程度の濃度でｐ型を付与する不純物元素としてボ
ロン（Ｂ）を添加する。このボロン（Ｂ）の添加は、し
きい値電圧を制御する目的でなされる。ボロン（Ｂ）の
添加はイオンドープ法で実施しても良いし、非晶質シリ
コン膜を成膜するときに同時に添加しておくこともでき
る。ここでのボロン（Ｂ）添加は必ずしも必要ではない
（図８（Ｄ））。

【００９２】ドライバ等の駆動回路のｎチャネル型ＴＦ
ＴのＬＤＤ領域を形成するために、ｎ型を付与する不純
物元素を島状半導体層６０１０〜６０１２に選択的に添
加する。そのため、あらかじめレジストマスク６０１３
〜６０１６を形成する。ｎ型を付与する不純物元素とし
ては、リン（Ｐ）や砒素（Ａｓ）を用いれば良く、ここ
ではリン（Ｐ）を添加すべく、フォスフィン（ＰＨ₃）
を用いたイオンドープ法を適用した。形成された不純物
領域６０１７、６０１８のリン（Ｐ）濃度は２×１０¹⁶
〜５×１０¹⁹atoms／cm³の範囲とすれば良い。本明細書
中では、ここで形成された不純物領域６０１７〜６０１
９に含まれるｎ型を付与する不純物元素の濃度を
（ｎ^-）と表す。また、不純物領域６０１９は、画素部
の保持容量を形成するための半導体層であり、この領域
にも同じ濃度でリン（Ｐ）を添加する（図９（Ａ））。
その後、レジストマスク６０１３〜６０１６を除去す
る。

【００９３】次に、マスク層６００８をフッ酸などによ
り除去した後、図８（Ｄ）と図９（Ａ）で添加した不純
物元素を活性化させる工程を行う。活性化は、窒素雰囲
気中で５００〜６００℃で１〜４時間の熱処理や、レー
ザー活性化の方法により行うことができる。また、両者
を併用して行っても良い。本実施例では、レーザー活性
化の方法を用いる。レーザー光にはＫｒＦエキシマレー
ザー光（波長２４８ｎｍ）を用いる。本実施例では、レ
ーザー光の形状を線状ビームに加工して用い、発振周波
数５〜５０Ｈｚ、エネルギー密度１００〜５００ｍＪ／
ｃｍ²として線状ビームのオーバーラップ割合を８０〜
９８％で走査することによって島状半導体層が形成され
た基板全面を処理する。尚、レーザー光の照射条件には
何ら限定される事項はなく適宣決定することができる。

【００９４】そして、ゲート絶縁膜６０２０をプラズマ
ＣＶＤ法またはスパッタ法を用いて１０〜１５０ｎｍの
厚さでシリコンを含む絶縁膜で形成する。例えば、１２
０ｎｍの厚さで酸化窒化シリコン膜を形成する。ゲート
絶縁膜には、他のシリコンを含む絶縁膜を単層または積
層構造として用いても良い（図９（Ｂ））。

【００９５】次に、ゲート電極を形成するために第１の
導電層を成膜する。この第１の導電層は単層で形成して
も良いが、必要に応じて二層あるいは三層といった積層
構造としても良い。本実施例では、導電性の窒化物金属
膜から成る導電層（Ａ）６０２１と金属膜から成る導電
層（Ｂ）６０２２とを積層させる。導電層（Ｂ）６０２
２はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン
（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、また
は前記元素を主成分とする合金か、前記元素を組み合わ
せた合金膜（代表的にはＭｏ−Ｗ合金膜またはＭｏ−Ｔ
ａ合金膜）で形成すれば良く、導電層（Ａ）６０２１は
窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、
窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）で
形成する。また、導電層（Ａ）６０２１は代替材料とし
て、タングステンシリサイド、チタンシリサイド、モリ
ブデンシリサイドを適用しても良い。導電層（Ｂ）６０
２２は低抵抗化を図るために含有する不純物濃度を低減
させると良く、特に酸素濃度に関しては３０ｐｐｍ以下
とすると良かった。例えば、タングステン（Ｗ）は酸素
濃度を３０ｐｐｍ以下とすることで２０μΩｃｍ以下の
比抵抗値を実現することができる。

【００９６】導電層（Ａ）６０２１は１０〜５０ｎｍ
（好ましくは２０〜３０ｎｍ）とし、導電層（Ｂ）６０
２２は２００〜４００ｎｍ（好ましくは２５０〜３５０
ｎｍ）とすれば良い。本実施例では、導電層（Ａ）６０
２１に５０ｎｍの厚さの窒化タンタル膜を、導電層
（Ｂ）６０２２には３５０ｎｍのＴａ膜を用い、いずれ
もスパッタ法で形成する。このスパッタ法による成膜で
は、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加え
ておくと、形成する膜の内部応力を緩和して膜の剥離を
防止することができる。尚、図示しないが、導電層
（Ａ）６０２１の下に２〜２０ｎｍ程度の厚さでリン
（Ｐ）をドープしたシリコン膜を形成しておくことは有
効である。これにより、その上に形成される導電膜の密
着性向上と酸化防止を図ると同時に、導電層（Ａ）また
は導電層（Ｂ）が微量に含有するアルカリ金属元素がゲ
ート絶縁膜６０２０に拡散するのを防ぐことができる
（図９（Ｃ））。

【００９７】次に、レジストマスク６０２３〜６０２７
を形成し、導電層（Ａ）６０２１と導電層（Ｂ）６０２
２とを一括でエッチングしてゲート電極６０２８〜６０
３１と容量配線６０３２を形成する。ゲート電極６０２
８〜６０３１と容量配線６０３２は、導電層（Ａ）から
成る６０２８ａ〜６０３２ａと、導電層（Ｂ）から成る
６０２８ｂ〜６０３２ｂとが一体として形成されてい
る。この時、後にドライバ等の駆動回路を構成するＴＦ
Ｔのゲート電極６０２８〜６０３０は不純物領域６０１
７、６０１８の一部と、ゲート絶縁膜６０２０を介して
重なるように形成する（図９（Ｄ））。

【００９８】次いで、ドライバのＰチャネル型ＴＦＴの
ソース領域およびドレイン領域を形成するために、Ｐ型
を付与する不純物元素を添加する工程を行う。ここで
は、ゲート電極６０２８をマスクとして、自己整合的に
不純物領域を形成する。このとき、Ｎチャネル型ＴＦＴ
が形成される領域はレジストマスク６０３３で被覆して
おく。そして、ジボラン（Ｂ₂Ｈ₆）を用いたイオンドー
プ法で不純物領域６０３４を形成した。この領域のボロ
ン（Ｂ）濃度は３×１０²⁰〜３×１０²¹atoms／cm³とな
るようにする。本明細書中では、ここで形成された不純
物領域６０３４に含まれるＰ型を付与する不純物元素の
濃度を（ｐ⁺⁺）と表す（図１０（Ａ））。

【００９９】次に、Ｎチャネル型ＴＦＴにおいて、ソー
ス領域またはドレイン領域として機能する不純物領域の
形成を行った。レジストのマスク６０３５〜６０３７を
形成し、Ｎ型を付与する不純物元素が添加して不純物領
域６０３８〜６０４２を形成した。これは、フォスフィ
ン（ＰＨ₃）を用いたイオンドープ法で行い、この領域
のリン（Ｐ）濃度を１×１０²⁰〜１×１０²¹atoms／cm³
とした。本明細書中では、ここで形成された不純物領域
６０３８〜６０４２に含まれるＮ型を付与する不純物元
素の濃度を（ｎ⁺）と表す（図１０（Ｂ））。

【０１００】不純物領域６０３８〜６０４２には、既に
前工程で添加されたリン（Ｐ）またはボロン（Ｂ）が含
まれているが、それに比して十分に高い濃度でリン
（Ｐ）が添加されるので、前工程で添加されたリン
（Ｐ）またはボロン（Ｂ）の影響は考えなくても良い。
また、不純物領域６０３８に添加されたリン（Ｐ）濃度
は図１０（Ａ）で添加されたボロン（Ｂ）濃度の１／２
〜１／３なのでｐ型の導電性が確保され、ＴＦＴの特性
に何ら影響を与えることはなかった。

【０１０１】そして、画素部のｎチャネル型ＴＦＴのＬ
ＤＤ領域を形成するためのｎ型を付与する不純物添加の
工程を行った。ここではゲート電極６０３１をマスクと
して自己整合的にｎ型を付与する不純物元素をイオンド
ープ法で添加する。添加するリン（Ｐ）の濃度は１×１
０¹⁶〜５×１０¹⁸atoms／cm³であり、図９（Ａ）および
図１０（Ａ）と図１０（Ｂ）で添加する不純物元素の濃
度よりも低濃度で添加することで、実質的には不純物領
域６０４３、６０４４のみが形成される。本明細書中で
は、この不純物領域６０４３、６０４４に含まれるｎ型
を付与する不純物元素の濃度を（ｎ^--）と表す（図１０
（Ｃ））。

【０１０２】ここで、ゲート電極のＴａのピーリングを
防止するために層間膜としてＳｉＯＮ膜等を２００ｎｍ
の厚さで形成しても良い。

【０１０３】その後、それぞれの濃度で添加されたｎ型
またはｐ型を付与する不純物元素を活性化するために熱
処理工程を行う。この工程はファーネスアニール法、レ
ーザーアニール法、またはラピッドサーマルアニール法
（ＲＴＡ法）で行うことができる。ここではファーネス
アニール法で活性化工程を行った。熱処理は酸素濃度が
１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲
気中で４００〜８００℃、代表的には５００〜６００℃
で行うものであり、本実施例では５００℃で４時間の熱
処理を行った。また、基板６００１に石英基板のような
耐熱性を有するものを使用した場合には、８００℃で１
時間の熱処理としても良く、不純物元素の活性化と、該
不純物元素が添加された不純物領域とチャネル形成領域
との接合を良好に形成することができる。なお、上述の
ゲート電極のＴａのピーリングを防止するための層間膜
を形成した場合には、この効果は得られない場合があ
る。

【０１０４】この熱処理において、ゲート電極６０２８
〜６０３１と容量配線６０３２形成する金属膜６０２８
ｂ〜６０３２ｂは、表面から５〜８０ｎｍの厚さでその
表面に導電層（Ｃ）６０２８ｃ〜６０３２ｃが形成され
る。例えば、導電層（Ｂ）６０２８ｂ〜６０３２ｂがタ
ングステン（Ｗ）の場合には窒化タングステン（ＷＮ）
が形成され、タンタル（Ｔａ）の場合には窒化タンタル
（ＴａＮ）を形成することができる。また、導電層
（Ｃ）６０２８ｃ〜６０３２ｃは、窒素またはアンモニ
アなどを用いた窒素を含むプラズマ雰囲気にゲート電極
６０２８〜６０３１及び容量配線６０３２を晒しても同
様に形成することができる。さらに、３〜１００％の水
素を含む雰囲気中で、３００〜４５０℃で１〜１２時間
の熱処理を行い、島状半導体層を水素化する工程を行っ
た。この工程は熱的に励起された水素により半導体層の
ダングリングボンドを終端する工程である。水素化の他
の手段として、プラズマ水素化（プラズマにより励起さ
れた水素を用いる）を行っても良い。

【０１０５】島状半導体層が、非晶質シリコン膜から触
媒元素を用いる結晶化の方法で作製された場合、島状半
導体層中には微量の触媒元素が残留する。勿論、そのよ
うな状態でもＴＦＴを完成させることが可能であるが、
残留する触媒元素を少なくともチャネル形成領域から除
去する方がより好ましい。この触媒元素を除去する手段
の一つにリン（Ｐ）によるゲッタリング作用を利用する
手段がある。ゲッタリングに必要なリン（Ｐ）の濃度は
図１０（Ｂ）で形成した不純物領域（ｎ⁺）と同程度で
あり、ここで実施される活性化工程の熱処理により、ｎ
チャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル
形成領域から触媒元素をゲッタリングをすることができ
た（図１０（Ｄ））。

【０１０６】第１の層間絶縁膜６０４５は５００〜１５
００ｎｍの厚さで酸化シリコン膜または酸化窒化シリコ
ン膜で形成され、その後、それぞれの島状半導体層に形
成されたソース領域またはドレイン領域に達するコンタ
クトホールを形成し、ソース配線６０４６〜６０４９
と、ドレイン配線６０５０〜６０５３を形成する（図１
１（Ａ））。図示していないが、本実施例ではこの電極
を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜５
００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形
成した３層構造の積層膜とする。

【０１０７】次に、パッシベーション膜６０５４とし
て、窒化シリコン膜、酸化シリコン膜、または窒化酸化
シリコン膜を５０〜５００ｎｍ（代表的には１００〜３
００ｎｍ）の厚さで形成する。本実施例においては、パ
ッシベーション膜６０５４は窒化シリコン膜５０ｎｍと
酸化シリコン膜２４．５ｎｍとの積層膜とした。この状
態で水素化処理を行うとＴＦＴの特性向上に対して好ま
しい結果が得られた。例えば、３〜１００％の水素を含
む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処
理を行うと良く、あるいはプラズマ水素化法を用いても
同様の効果が得られた。なお、ここで後に画素電極とド
レイン配線を接続するためのコンタクトホールを形成す
る位置において、パッシベーション膜６０５４に開口部
を形成しておいても良い（図１１（Ａ））。

【０１０８】その後、有機樹脂からなる第２層間絶縁膜
６０５５を１．０〜１．５μｍの厚さに形成する。有機
樹脂としては、ポリイミド、アクリル、ポリアミド、ポ
リイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使
用することができる。ここでは、基板に塗布後、熱重合
するタイプのアクリルを用い、２５０℃で焼成して形成
する（図１１（Ｂ））。

【０１０９】ここで、Ｄ／Ａ変換回路の容量を形成す
る。Ｄ／Ａ変換回路の容量の電極となるべき電極はドレ
イン配線と同一配線層に形成されている。前記電極の上
部の第２層間絶縁膜６０５５を全部除去する（図示せ
ず）。次に、ブラックマトリクスを形成する（図示せ
ず）。本実施例ではブラックマトリクスは、Ｔｉ膜を１
００ｎｍに形成し、その後ＡｌとＴｉの合金膜を３００
ｎｍに形成した積層構造とする。よって、本実施例で
は、前記電極とブラックマトリクスとの間でＤ／Ａ変換
回路の容量が形成される。

【０１１０】その後、有機樹脂からなる第３層間絶縁膜
６０５９を１．０〜１．５μｍの厚さに形成する。有機
樹脂としては、第２層間絶縁膜と同様の樹脂をもちいる
ことができる。ここでは、基板に塗布後、熱重合するタ
イプのポリイミドを用い、３００℃で焼成して形成し
た。

【０１１１】そして、第２層間絶縁膜６０５５および第
３層間絶縁膜６０５９にドレイン配線６０５３に達する
コンタクトホールを形成し、画素電極６０６０を形成す
る。本発明の透過型液晶表示装置においては、画素電極
６０６０にはＩＴＯ等の透明導伝膜を用いる。（図１１
（Ｂ））。

【０１１２】こうして同一基板上に、駆動回路ＴＦＴと
画素部の画素ＴＦＴとを有した基板を完成させることが
できる。駆動回路にはｐチャネル型ＴＦＴ６１０１、第
１のｎチャネル型ＴＦＴ６１０２、第２のｎチャネル型
ＴＦＴ６１０３、画素部には画素ＴＦＴ６１０４、保持
容量６１０５が形成されている（図１２）。本明細書で
は便宜上このような基板をアクティブマトリクス基板と
呼んでいる。

【０１１３】次に、上記の工程によって作製されたアク
ティブマトリクス基板をもとに、透過型液晶表示装置を
作製する工程を説明する。

【０１１４】図１２の状態のアクティブマトリクス基板
に配向膜６０６１を形成する。本実施例では、配向膜６
０６１にはポリイミドを用いた。次に、対向基板を用意
する。対向基板は、ガラス基板６０６２、透明導電膜か
らなる対向電極６０６３、配向膜６０６４とで構成され
る。

【０１１５】なお、本実施例では、配向膜には、液晶分
子が基板に対して平行に配向するようなポリイミド膜を
用いた。なお、配向膜形成後、ラビング処理を施すこと
により、液晶分子がある一定のプレチルト角を持って平
行配向するようにした。

【０１１６】次に、上記の工程を経たアクティブマトリ
クス基板と対向基板とを公知のセル組み工程によって、
シール材やスペーサ（共に図示せず）などを介して貼り
合わせる。その後、両基板の間に液晶６０６５を注入
し、封止剤（図示せず）によって完全に封止する。よっ
て、図１２に示すような透過型液晶表示装置が完成す
る。

【０１１７】なお本実施例では、透過型液晶表示装置が
ＴＮ（ツイスト）モードによって表示を行うようにし
た。そのため、偏光板（図示せず）が透過型液晶表示装
置の上部に配置された。

【０１１８】駆動回路のｐチャネル型ＴＦＴ６１０１に
は、島状半導体層６００４にチャネル形成領域８０６、
ソース領域８０７ａ、８０７ｂ、ドレイン領域８０８
ａ，８０８ｂを有している。第１のｎチャネル型ＴＦＴ
６１０２には、島状半導体層６００５にチャネル形成領
域８０９、ゲート電極６０７１と重なるＬＤＤ領域８１
０（以降、このようなＬＤＤ領域をＬovと記す）、ソー
ス領域８１１、ドレイン領域８１２を有している。この
Ｌov領域のチャネル長方向の長さは０．５〜３．０μ
ｍ、好ましくは１．０〜１．５μｍとした。第２のｎチ
ャネル型ＴＦＴ６１０３には、島状半導体層６００６に
チャネル形成領域８１３、ＬＤＤ領域８１４、８１５、
ソース領域８１６、ドレイン領域８１７を有している。
このＬＤＤ領域はＬov領域とゲート電極６０７２と重な
らないＬＤＤ領域（以降、このようなＬＤＤ領域をＬof
fと記す）とが形成され、このＬoff領域のチャネル長方
向の長さは０．３〜２．０μｍ、好ましくは０．５〜
１．５μｍである。画素ＴＦＴ６１０４には、島状半導
体層６００７にチャネル形成領域８１８、８１９、Ｌof
f領域８２０〜８２３、ソースまたはドレイン領域８２
４〜８２６を有している。Ｌoff領域のチャネル長方向
の長さは０．５〜３．０μｍ、好ましくは１．５〜２．
５μｍである。また、画素ＴＦＴ６１０４のチャネル形
成領域８１８、８１９と画素ＴＦＴのＬＤＤ領域である
Ｌoff領域８２０〜８２３との間には、オフセット領域
（図示せず）が形成されている。さらに、容量配線６０
７４と、ゲート絶縁膜６０２０から成る絶縁膜と、画素
ＴＦＴ６０７３のドレイン領域８２６に接続し、ｎ型を
付与する不純物元素が添加された半導体層８２７とから
保持容量８０５が形成されている。図１２では画素ＴＦ
Ｔ８０４をダブルゲート構造としたが、シングルゲート
構造でも良いし、複数のゲート電極を設けたマルチゲー
ト構造としても差し支えない。

【０１１９】以上の様に本実施例においては、画素ＴＦ
Ｔおよびドライバが要求する仕様に応じて各回路を構成
するＴＦＴの構造を最適化し、液晶表示装置の動作性能
と信頼性を向上させることを可能とすることができる。

【０１２０】なお、本実施例においては透過型の液晶表
示装置について説明した。しかし、本発明の駆動回路を
用いることができる液晶表示装置は、これに限定される
わけではなく、反射型の液晶表示装置にも用いることが
できる。

【０１２１】（実施例５）

【０１２２】本実施例では、本発明の駆動回路を有する
液晶表示装置を逆スタガ型のＴＦＴを用いて構成した例
を示す。

【０１２３】図１３を参照する。図１３には、本実施例
の液晶表示装置を構成する逆スタガ型のＮチャネル型Ｔ
ＦＴの断面図が示されている。なお、図１３には、１つ
のＮチャネル型ＴＦＴしか図示しないが、Ｐチャネル型
ＴＦＴとＮチャネル型ＴＦＴとによってＣＭＯＳ回路を
構成することもできるのは言うまでもない。また、同様
の構成により画素ＴＦＴを構成できることも言うまでも
ない。

【０１２４】図１３（Ａ）を参照する。４００１は基板
であり、実施例４で説明したようなものが用いられる。
４００２は酸化シリコン膜である。４００３はゲート電
極である。４００４はゲイト絶縁膜である。４００５、
４００６、４００７および４００８は、多結晶シリコン
膜から成る活性層である。この活性層の作製にあたって
は、実施例４で説明した非晶質シリコン膜の多結晶化と
同様の方法が用いられた。またレーザー光（好ましくは
線状レーザー光または面状レーザー光）によって、非晶
質シリコン膜を結晶化させる方法をとっても良い。な
お、４００５はソース領域、４００６はドレイン領域、
４００７は低濃度不純物領域（ＬＤＤ領域）、４００８
はチャネル形成領域である。４００９はチャネル保護膜
であり、３０１０は層間絶縁膜である。４０１１および
４０１２はそれぞれ、ソース電極、ドレイン電極であ
る。

【０１２５】次に、図１３（Ｂ）を参照する。図１３
（Ｂ）には図１３（Ａ）とは構成が異なる逆スタガ型の
ＴＦＴによって液晶表示装置が構成された場合について
説明する。

【０１２６】図１３（Ｂ）においても、１つのＮチャネ
ル型ＴＦＴしか図示しないが、上述のようにＰチャネル
型ＴＦＴとＮチャネル型ＴＦＴとによってＣＭＯＳ回路
を構成することもできるのは言うまでもない。また、同
様の構成により画素ＴＦＴを構成できることも言うまで
もない。

【０１２７】４１０１は基板である。４１０２は酸化シ
リコン膜である。４１０３はゲイト電極である。４１０
４はベンゾジクロブテン（ＢＣＢ）膜であり、その上面
が平坦化される。４１０５は窒化シリコン膜である。Ｂ
ＣＢ膜と窒化シリコン膜とでゲイト絶縁膜を構成する。
４１０６、４１０７、４１０８および４１０９は、多結
晶シリコン膜から成る活性層である。この活性層の作製
にあたっては、実施例１で説明した非晶質シリコン膜の
多結晶化と同様の方法が用いられた。またレーザー光
（好ましくは線状レーザー光または面状レーザー光）に
よって、非晶質シリコン膜を結晶化させる方法をとって
も良い。なお、４１０６はソース領域、４１０７はレイ
ン領域、４１０８は低濃度不純物領域（ＬＤＤ領域）、
４１０９はチャネル形成領域である。４１１０はチャネ
ル保護膜であり、４１１１は層間絶縁膜である。４１１
２および４１１３はそれぞれ、ソース電極、ドレイン電
極である。

【０１２８】本実施例によると、ＢＣＢ膜と窒化シリコ
ン膜とで構成されるゲイト絶縁膜が平坦化されているの
で、その上に成膜される非晶質シリコン膜も平坦なもの
になる。よって、非晶質シリコン膜を多結晶化する際
に、従来の逆スタガ型のＴＦＴよりも均一な多結晶シリ
コン膜を得ることができる。

【０１２９】（実施例６）

【０１３０】上述の本発明の駆動回路を用いた液晶表示
装置にはネマチック液晶以外にも様々な液晶を用いるこ
とが可能である。例えば、1998, SID, "Characteristic
s and Driving Scheme of Polymer-Stabilized Monosta
ble FLCD Exhibiting Fast Response Time and High Co
ntrast Ratio with Gray-Scale Capability" by H. Fur
ue et al.や、1997, SID DIGEST, 841, "A Full-Color
Thresholdless Antiferroelectric LCD Exhibiting Wid
e Viewing Angle with Fast Response Time" by T. Yos
hida et al.や、1996, J. Mater. Chem. 6(4), 671-67
3, "Thresholdless antiferroelectricity in liquid c
rystals and its application to displays" by S. Inu
i et al.や、米国特許第5594569 号に開示された液晶を
用いることが可能である。

【０１３１】ある温度域において反強誘電相を示す液晶
を反強誘電性液晶という。反強誘電性液晶を有する混合
液晶には、電場に対して透過率が連続的に変化する電気
光学応答特性を示す、無しきい値反強誘電性混合液晶と
呼ばれるものがある。この無しきい値反強誘電性混合液
晶は、いわゆるＶ字型の電気光学応答特性を示すものが
あり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μ
ｍ〜２μｍ）のものも見出されている。

【０１３２】ここで、いわゆるＶ字型の電気光学応答を
示す無しきい値反強誘電性混合液晶の印加電圧に対する
光透過率の特性を示す例を図１６に示す。図１６に示す
グラフの縦軸は透過率（任意単位）、横軸は印加電圧で
ある。なお、液晶表示装置の入射側の偏光板の透過軸
は、液晶表示装置のラビング方向にほぼ一致する無しき
い値反強誘電性混合液晶のスメクティック層の法線方向
とほぼ平行に設定されている。また、出射側の偏光板の
透過軸は、入射側の偏光板の透過軸に対してほぼ直角
（クロスニコル）に設定されている。

【０１３３】図１４に示されるように、このような無し
きい値反強誘電性混合液晶を用いると、低電圧駆動かつ
階調表示が可能となることがわかる。

【０１３４】また、このような低電圧駆動の無しきい値
反強誘電性混合液晶を本発明の駆動回路を有する液晶表
示装置に用いた場合にも、Ｄ／Ａ変換回路の出力電圧を
下げることができるので、Ｄ／Ａ変換回路の動作電源電
圧を下げることができ、ドライバの動作電源電圧を低く
することができる。よって、液晶表示装置の低消費電力
化および高信頼性が実現できる。

【０１３５】よって、このような低電圧駆動の無しきい
値反強誘電性混合液晶を用いることは、比較的ＬＤＤ領
域（低濃度不純物領域）の幅が小さなＴＦＴ（例えば、
０ｎｍ〜５００ｎｍまたは０ｎｍ〜２００ｎｍ）を用い
る場合においても有効である。

【０１３６】また、一般に、無しきい値反強誘電性混合
液晶は自発分極が大きく、液晶自体の誘電率が高い。こ
のため、無しきい値反強誘電性混合液晶を液晶表示装置
に用いる場合には、画素に比較的大きな保持容量が必要
となってくる。よって、自発分極が小さな無しきい値反
強誘電性混合液晶を用いるのが好ましい。

【０１３７】なお、このような無しきい値反強誘電性混
合液晶を用いることによって低電圧駆動が実現されるの
で、液晶表示装置の低消費電力が実現される。

【０１３８】なお、図１４に示すような電気光学特性を
有する液晶であれば、いかなるものも本発明の駆動回路
を用いた液晶表示装置の表示媒体として用いることがで
きる。

【０１３９】（実施例７）

【０１４０】本発明の駆動回路を有する液晶表示装置
は、様々な電子機器に組み込んで用いることができる。

【０１４１】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、プロジェクター（リア型またはフ
ロント型）、ヘッドマウントディスプレイ（ゴーグル型
ディスプレイ）、ゲーム機、カーナビゲーション、パー
ソナルコンピュータ、携帯情報端末（モバイルコンピュ
ータ、携帯電話または電子書籍等）などが挙げられる。
それらの一例を図１５および図１６に示す。

【０１４２】図１５（Ａ）はフロント型プロジェクタ−
であり、本体１０００１、本発明の駆動回路を用いた液
晶表示装置１０００２、光源１０００３、光学系１００
０４、スクリーン１０００５で構成されている。なお、
図１５（Ａ）には、液晶表示装置を１つ組み込んだフロ
ントプロジェクターが示されているが、液晶表示装置を
３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）組み込ん
ことによって、より高解像度・高精細のフロント型プロ
ジェクタを実現することができる。

【０１４３】図１５（Ｂ）はリア型プロジェクターであ
り、１０００６は本体、１０００７は本発明の駆動回路
を用いた液晶表示装置であり、１０００８は光源であ
り、１０００９はリフレクター、１００１０はスクリー
ンである。なお、図１５（Ｂ）には、液晶表示装置を３
個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）組み込んだ
リア型プロジェクタが示されている。

【０１４４】図１６（Ａ）はパーソナルコンピュータで
あり、本体７００１、映像入力部７００２、本発明の駆
動回路を用いた液晶表示装置７００３、キーボード７０
０４で構成される。

【０１４５】図１６（Ｂ）はビデオカメラであり、本体
７１０１、本発明の駆動回路を用いた液晶表示装置７１
０２、音声入力部７１０３、操作スイッチ７１０４、バ
ッテリー７１０５、受像部７１０６で構成される。

【０１４６】図１６（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体７２０１、カメラ部
７２０２、受像部７２０３、操作スイッチ７２０４、本
発明の駆動回路を用いた液晶表示装置７２０５で構成さ
れる。

【０１４７】図１６（Ｄ）はゴーグル型ディスプレイで
あり、本体７３０１、本発明の駆動回路を用いた液晶表
示装置７３０２、アーム部７３０３で構成される。

【０１４８】図１６（Ｅ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体７４０１、本発明の駆動回路を用いた液晶表示
装置７４０２、スピーカ部７４０３、記録媒体７４０
４、操作スイッチ７４０５で構成される。なお、この装
置は記録媒体としてＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓ
ａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映
画鑑賞やゲームやインターネットを行うことができる。

【０１４９】図１６（Ｆ）はゲーム機であり、本体７５
０１、本発明の駆動回路を用いた液晶表示装置７５０
２、表示装置７５０３、記録媒体７５０４、コントロー
ラ７５０５、本体用センサ部７５０６、センサ部７５０
７、ＣＰＵ部７５０８で構成される。本体用センサ部７
５０６、センサ部７５０７はそれぞれコントローラ７５
０５、本体７５０１から出される赤外線を感知すること
が可能である。

【０１５０】以上の様に、本発明の駆動回路を用いた液
晶表示装置表示装置の適用範囲は極めて広く、あらゆる
分野の電子機器に適用できる。

【０１５１】

【発明の効果】

【０１５２】本発明の駆動回路は、従来の駆動回路より
も構成が簡略化されており、素子数が半分以下で済むこ
とになる。よって、本発明の駆動回路を用いた液晶表示
装置は、製造歩留まりが向上し、かつ小型化が実現でき
る。

【図面の簡単な説明】

【図１】 本発明の駆動回路の回路構成図である。

【図２】 本発明の駆動回路の回路構成図である。

【図３】 本発明の駆動回路の回路構成図である。

【図４】 本発明の駆動回路を用いた液晶表示装置の回
路ブロック図である。

【図５】 本発明の駆動回路の回路構成図である。

【図６】 本発明の駆動回路の回路構成図である。

【図７】 本発明の駆動回路の回路構成図である。

【図８】 本発明の駆動回路を用いた液晶表示装置の作
製工程例を示す図である。

【図９】 本発明の駆動回路を用いた液晶表示装置の作
製工程例を示す図である。

【図１０】 本発明の駆動回路を用いた液晶表示装置の
作製工程例を示す図である。

【図１１】 本発明の駆動回路を用いた液晶表示装置の
作製工程例を示す図である。

【図１２】 本発明の駆動回路を用いた液晶表示装置の
作製工程例を示す図である。

【図１３】 本発明の駆動回路を用いた液晶表示装置の
断面図である。

【図１４】 Ｖ字型の電気光学特性を示す反強誘電性液
晶の印加電圧−透過率特性を示すグラフである。

【図１５】 本発明の駆動回路を用いた液晶表示装置を
組み込んだ電子機器の例である。

【図１６】 本発明の駆動回路を用いた液晶表示装置を
組み込んだ電子機器の例である。

【図１７】 従来の駆動回路の回路構成図である。

【図１８】 本発明の駆動回路の回路構成図である。

【図１９】 本発明の駆動回路の回路構成図である。

【符号の説明】

１００ シフトレジスタ回路 １１０、１２０、１３０、１４０、１５０ レジスタ回
路 ２００ デジタルデータラッチ回路 ２１０、２２０、２３０、２４０、２５０ デジタルデ
ータラッチ回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 19/00 Ｇ１１Ｃ 19/00 Ｊ 19/28 19/28 Ｚ Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１２Ｂ ６１４

Claims (16)

【特許請求の範囲】
1. 【請求項１】直列に接続されたクロックドインバータ回
   路およびインバータ回路を有する複数のレジスタ回路を
   有するシフトレジスタ回路と、 ソースまたはドレインが直列に接続された第１のｎチャ
   ネル型トランジスタおよび第２のｎチャネル型トランジ
   スタと、ｐチャネル型トランジスタと、デジタルデータ
   保持回路とを有する複数のデジタルデータラッチ回路
   と、を有する表示装置の駆動回路であって、 前記クロックドインバータ回路および前記インバータ回
   路は、外部から入力される、クロック信号、クロックバ
   ック信号、およびスタートパルスに基づいてタイミング
   信号を発生させ、前記レジスタ回路に隣接するレジスタ
   回路および前記第２のｎチャネル型トランジスタのゲー
   ト電極に前記タイミング信号を出力し、 前記ｐチャネル型トランジスタは、前記ｐチャネル型ト
   ランジスタのゲート電極に外部から入力されるリセット
   信号によって第１の電源電圧を前記デジタルデータ保持
   回路に入力し、 前記第１のｎチャネル型トランジスタは、前記タイミン
   グ信号に基づき入力されるデジタルデータを取り込み前
   記第２のｎチャネル型トランジスタのソースまたはドレ
   インに出力し、 前記レジスタ回路に隣接するレジスタ回路から出力され
   るタイミング信号は、前記第１のｎチャネル型トランジ
   スタのゲート電極に出力されることを特徴とする表示装
   置の駆動回路。
2. 【請求項２】直列に接続されたクロックドインバータ回
   路およびインバータ回路を有するレジスタ回路を有する
   シフトレジスタ回路と、 ソースまたはドレインが直列に接続された第１のｎチャ
   ネル型トランジスタおよび第２のｎチャネル型トランジ
   スタと、ｐチャネル型トランジスタと、デジタルデータ
   保持回路とを有するデジタルデータラッチ回路と、 を有する表示装置の駆動回路であって、 前記第２のｎチャネル型トランジスタのゲート電極は前
   記レジスタ回路の出力線と接続されており、前記第２の
   ｎチャネル型トランジスタのソースまたはドレインは前
   記第１のｎチャネル型トランジスタのソースまたはドレ
   インと接続されており、前記第２のｎチャネル型トラン
   ジスタのソースまたはドレインのもう一方は前記デジタ
   ルデータ保持回路と接続されており、 前記第１のｎチャネル型トランジスタのゲート電極は前
   記レジスタ回路に隣接するレジスタ回路の出力線と接続
   されており、前記第１のｎチャネル型トランジスタのソ
   ースまたはドレインのもう一方はデジタルデータが入力
   される信号線と接続されており、 前記ｐチャネル型トランジスタのゲート電極にはリセッ
   ト信号が入力される信号線と接続されており、前記ｐチ
   ャネル型トランジスタのソースまたはドレインの一方は
   第１の電源に接続されており、前記ｐチャネル型トラン
   ジスタのソースまたはドレインのもう一方は前記デジタ
   ルデータ保持回路と接続されていることを特徴とする表
   示装置の駆動回路。
3. 【請求項３】直列に接続されたクロックドインバータ回
   路およびインバータ回路を有する複数のレジスタ回路を
   有するシフトレジスタ回路と、 ソースまたはドレインが直列に接続された第１のｐチャ
   ネル型トランジスタおよび第２のｐチャネル型トランジ
   スタと、ｎチャネル型トランジスタと、デジタルデータ
   保持回路とを有する複数のデジタルデータラッチ回路
   と、 を有する表示装置の駆動回路であって、 前記クロックドインバータ回路および前記インバータ回
   路は、外部から入力される、クロック信号、クロックバ
   ック信号、およびスタートパルスに基づいてタイミング
   信号を発生させ、前記レジスタ回路に隣接するレジスタ
   回路および前記第２のｐチャネル型トランジスタのゲー
   ト電極に前記タイミング信号を出力し、 前記ｎチャネル型トランジスタは、前記ｎチャネル型ト
   ランジスタのゲート電極に外部から入力されるリセット
   信号によって第２の電源電圧を前記デジタルデータ保持
   回路に入力し、 前記第１のｐチャネル型トランジスタは、前記タイミン
   グ信号に基づき入力されるデジタルデータを取り込み前
   記第２のｐチャネル型トランジスタのソースまたはドレ
   インに出力し、 前記レジスタ回路に隣接するレジスタ回路から出力され
   るタイミング信号は、前記第１のｐチャネル型トランジ
   スタのゲート電極に出力されることを特徴とする表示装
   置の駆動回路。
4. 【請求項４】直列に接続されたクロックドインバータ回
   路およびインバータ回路を有するレジスタ回路を有する
   シフトレジスタ回路と、 ソースまたはドレインが直列に接続された第１のｐチャ
   ネル型トランジスタおよび第２のｐチャネル型トランジ
   スタと、ｎチャネル型トランジスタと、デジタルデータ
   保持回路とを有するデジタルデータラッチ回路と、 を有する表示装置の駆動回路であって、 前記第２のｐチャネル型トランジスタのゲート電極は前
   記レジスタ回路の出力線と接続されており、前記第２の
   ｐチャネル型トランジスタのソースまたはドレインは前
   記第１のｐチャネル型トランジスタのソースまたはドレ
   インと接続されており、前記第２のｐチャネル型トラン
   ジスタのソースまたはドレインのもう一方は前記デジタ
   ルデータ保持回路と接続されており、 前記第１のｐチャネル型トランジスタのゲート電極は前
   記レジスタ回路に隣接するレジスタ回路の出力線と接続
   されており、前記第１のｐチャネル型トランジスタのソ
   ースまたはドレインのもう一方はデジタルデータが入力
   される信号線と接続されており、 前記ｎチャネル型トランジスタのゲート電極にはリセッ
   ト信号が入力される信号線と接続されており、前記ｎチ
   ャネル型トランジスタのソースまたはドレインの一方は
   第２の電源に接続されており、前記ｎチャネル型トラン
   ジスタのソースまたはドレインのもう一方は前記デジタ
   ルデータ保持回路と接続されていることを特徴とする表
   示装置の駆動回路。
5. 【請求項５】前記デジタルデータ保持回路は２つのイン
   バータ回路を有することを特徴とする請求項１乃至４の
   いずれか一に記載の表示装置の駆動回路。
6. 【請求項６】前記デジタルデータ保持回路は容量を有す
   ることを特徴とする請求項１乃至４のいずれか一に記載
   の表示装置の駆動回路。
7. 【請求項７】請求項１乃至６のいずれか一に記載の前記
   駆動回路を有する表示装置。
8. 【請求項８】請求項７に記載の表示装置を有するプロジ
   ェクタ。
9. 【請求項９】請求項５に記載の表示装置を３個有するリ
   アプロジェクタ。
10. 【請求項１０】請求項５に記載の表示装置を３個有する
    フロントプロジェクタ。
11. 【請求項１１】請求項５に記載の表示装置を有するゴー
    グル型ディスプレイ。
12. 【請求項１２】請求項５に記載の表示装置を有するモバ
    イルコンピュータ。
13. 【請求項１３】請求項５に記載の表示装置を有するノー
    トブック型パーソナルコンピュータ。
14. 【請求項１４】請求項５に記載の表示装置を有するビデ
    オカメラ。
15. 【請求項１５】請求項５に記載の表示装置を有するＤＶ
    Ｄプレーヤー。
16. 【請求項１６】請求項５に記載の表示装置を有するゲー
    ム機。