JPH11109926A - 液晶表示装置 - Google Patents
液晶表示装置Info
- Publication number
- JPH11109926A JPH11109926A JP26963497A JP26963497A JPH11109926A JP H11109926 A JPH11109926 A JP H11109926A JP 26963497 A JP26963497 A JP 26963497A JP 26963497 A JP26963497 A JP 26963497A JP H11109926 A JPH11109926 A JP H11109926A
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- stage
- signal
- liquid crystal
- switching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 周波数特性を向上させる。
【解決手段】 ＡＮＤゲート１１−ｎには当該段のシフ
トレジスタ１０−ｎの出力信号Ｓ１−ｎと次段のシフト
レジスタ１０−ｎ＋１の出力信号Ｓ１−ｎ＋１が印加さ
れ、ＡＮＤゲート１１−ｎの各々の出力信号Ｓ２−ｎは
画素周期Ｔの期間だけハイになる。ＡＮＤゲート１１−
ｎの各出力信号Ｓ２−ｎはバッファ５−ｎを介してＣＭ
ＯＳ構成のＨスイッチ４−ｎのゲートに印加される。
トレジスタ１０−ｎの出力信号Ｓ１−ｎと次段のシフト
レジスタ１０−ｎ＋１の出力信号Ｓ１−ｎ＋１が印加さ
れ、ＡＮＤゲート１１−ｎの各々の出力信号Ｓ２−ｎは
画素周期Ｔの期間だけハイになる。ＡＮＤゲート１１−
ｎの各出力信号Ｓ２−ｎはバッファ５−ｎを介してＣＭ
ＯＳ構成のＨスイッチ４−ｎのゲートに印加される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＴＦＴ（薄膜トラ
ンジスタ）駆動方式の液晶表示装置に関する。
ンジスタ）駆動方式の液晶表示装置に関する。
【０００２】
【従来の技術】図１０は従来のＴＦＴ駆動方式の液晶表
示装置を示している。ＴＦＴ１は水平（Ｈ）方向及び垂
直（Ｖ）方向にマトリクス状に形成され、各ＴＦＴ１の
ソースと共通電極２の間に液晶３が配置されている。各
ＴＦＴ１のゲートにはライン毎にライン有効期間信号Ｖ
gateが印加される。ビデオ信号はＴＦＴ１のＨ方向に配
列された複数のＨスイッチ４−１、４−２〜を介してＶ
方向のＴＦＴ１に印加され、したがって、ライン有効期
間信号ＶgateがオンであってＨスイッチ４がオンのＴＦ
Ｔ１を介してビデオ信号が液晶３に印加される。
示装置を示している。ＴＦＴ１は水平（Ｈ）方向及び垂
直（Ｖ）方向にマトリクス状に形成され、各ＴＦＴ１の
ソースと共通電極２の間に液晶３が配置されている。各
ＴＦＴ１のゲートにはライン毎にライン有効期間信号Ｖ
gateが印加される。ビデオ信号はＴＦＴ１のＨ方向に配
列された複数のＨスイッチ４−１、４−２〜を介してＶ
方向のＴＦＴ１に印加され、したがって、ライン有効期
間信号ＶgateがオンであってＨスイッチ４がオンのＴＦ
Ｔ１を介してビデオ信号が液晶３に印加される。
【０００３】そして、ＴＦＴ１のＨ方向に配列された複
数のＨスイッチ４−１、４−２〜を選択的にスイッチン
グ駆動するために複数段のシフトレジスタ（ＳＲ）１０
が設けられ、初段のシフトレジスタ１０−１には水平同
期信号から生成されたスタート信号ＳＴが印加される。
また、シフトレジスト１０の奇数段１０−１、１０−３
〜は、クロックＣＬＫの立ち下がりに同期して出力を発
生し、偶数段１０−２，１０−４〜は、クロックＣＬＫ
の立ち上がりに同期して出力を発生する。図２は奇数段
目に使用されている１段分のシフトレジスタの構成を成
し、偶数段目では、クロック信号ＣＬＫとその反転信号
が逆に入力されている。また、図１１はシフトレジスタ
１０の各段の出力信号、すなわちＨスイッチ４のスイッ
チング駆動信号Ｓ１−１、Ｓ１−２〜を示している。シ
フトレジスタ１０の各段は３つのインバータにより構成
され、画素周期Ｔの間隔で順次、且つ２倍の周期２Ｔで
ハイとなるスイッチング駆動信号Ｓ１−１、Ｓ１−２〜
をバッファ５−１、５−２〜を介してＨスイッチ４−
１、４−２〜に出力する。
数のＨスイッチ４−１、４−２〜を選択的にスイッチン
グ駆動するために複数段のシフトレジスタ（ＳＲ）１０
が設けられ、初段のシフトレジスタ１０−１には水平同
期信号から生成されたスタート信号ＳＴが印加される。
また、シフトレジスト１０の奇数段１０−１、１０−３
〜は、クロックＣＬＫの立ち下がりに同期して出力を発
生し、偶数段１０−２，１０−４〜は、クロックＣＬＫ
の立ち上がりに同期して出力を発生する。図２は奇数段
目に使用されている１段分のシフトレジスタの構成を成
し、偶数段目では、クロック信号ＣＬＫとその反転信号
が逆に入力されている。また、図１１はシフトレジスタ
１０の各段の出力信号、すなわちＨスイッチ４のスイッ
チング駆動信号Ｓ１−１、Ｓ１−２〜を示している。シ
フトレジスタ１０の各段は３つのインバータにより構成
され、画素周期Ｔの間隔で順次、且つ２倍の周期２Ｔで
ハイとなるスイッチング駆動信号Ｓ１−１、Ｓ１−２〜
をバッファ５−１、５−２〜を介してＨスイッチ４−
１、４−２〜に出力する。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の液晶表示装置では、Ｈスイッチ４をオンするための
スイッチング駆動信号Ｓ１のハイ区間が隣接Ｈスイッチ
４のそれと画素周期Ｔの分だけ重畳しているので、隣接
する２つのＨスイッチ４が画素周期Ｔの間、同時にオン
になり、したがって、この時にビデオ信号の負荷が並列
になるので周波数特性が悪化するという問題が生じてい
た。
来の液晶表示装置では、Ｈスイッチ４をオンするための
スイッチング駆動信号Ｓ１のハイ区間が隣接Ｈスイッチ
４のそれと画素周期Ｔの分だけ重畳しているので、隣接
する２つのＨスイッチ４が画素周期Ｔの間、同時にオン
になり、したがって、この時にビデオ信号の負荷が並列
になるので周波数特性が悪化するという問題が生じてい
た。
【０００５】
【課題を解決するための手段】本発明は上記欠点に鑑み
てなされたもので、水平方向と垂直方向にマトリクス状
に配列されたＴＦＴ素子を水平方向に画素毎に駆動する
ための複数のスイッチング手段と、画素周期の間隔で順
次各段からスイッチング信号を出力するシフトレジスタ
と、前記シフトレジスタの内、当該段のシフトレジスタ
のスイッチング信号と後段のシフトレジスタのスイッチ
ング信号を論理演算して画素期間の間所定レベルになる
スイッチング信号を生成して前記複数のスイッチング手
段の各々に印加する複数の論理ゲートとを有する液晶表
示装置により、また、前記後段のシフトレジスタのスイ
ッチング信号の各々を遅延する複数の遅延手段を更に備
え、前記複数の論理ゲートの各々は、当該段のシフトレ
ジスタのスイッチング信号と前記遅延手段により遅延さ
れたスイッチング信号を論理演算してその信号を前記複
数のスイッチング手段の各々に印加することを特徴とす
る液晶表示装置により、上記課題を解決するものであ
る。
てなされたもので、水平方向と垂直方向にマトリクス状
に配列されたＴＦＴ素子を水平方向に画素毎に駆動する
ための複数のスイッチング手段と、画素周期の間隔で順
次各段からスイッチング信号を出力するシフトレジスタ
と、前記シフトレジスタの内、当該段のシフトレジスタ
のスイッチング信号と後段のシフトレジスタのスイッチ
ング信号を論理演算して画素期間の間所定レベルになる
スイッチング信号を生成して前記複数のスイッチング手
段の各々に印加する複数の論理ゲートとを有する液晶表
示装置により、また、前記後段のシフトレジスタのスイ
ッチング信号の各々を遅延する複数の遅延手段を更に備
え、前記複数の論理ゲートの各々は、当該段のシフトレ
ジスタのスイッチング信号と前記遅延手段により遅延さ
れたスイッチング信号を論理演算してその信号を前記複
数のスイッチング手段の各々に印加することを特徴とす
る液晶表示装置により、上記課題を解決するものであ
る。
【０００６】
（１）第１の実施の形態 図１は本発明に係る液晶表示装置の第１の実施の形態を
示す回路図、図２は図１のシフトレジスタの構成を示す
回路図、図３は図１のバッファ及びＨスイッチの構成を
示す回路図、図４は図１の液晶表示装置の主要信号を示
すタイミングチャートである。
示す回路図、図２は図１のシフトレジスタの構成を示す
回路図、図３は図１のバッファ及びＨスイッチの構成を
示す回路図、図４は図１の液晶表示装置の主要信号を示
すタイミングチャートである。
【０００７】図１において、シフトレジスタ（ＳＲ）１
０（１０−１、１０−２、１０−３〜）は図１０と同一
構成であるので、図４（ａ）に示すように画素周期Ｔの
間隔で順次、且つ２倍の周期２Ｔの区間でハイとなるス
イッチング駆動信号Ｓ１−１、Ｓ１−２〜、すなわち隣
接シフトレジスタ１０の駆動信号と画素周期Ｔの分だけ
重畳するスイッチング駆動信号Ｓ１−１、Ｓ１−２〜を
次段のシフトレジスタ１０に出力する。
０（１０−１、１０−２、１０−３〜）は図１０と同一
構成であるので、図４（ａ）に示すように画素周期Ｔの
間隔で順次、且つ２倍の周期２Ｔの区間でハイとなるス
イッチング駆動信号Ｓ１−１、Ｓ１−２〜、すなわち隣
接シフトレジスタ１０の駆動信号と画素周期Ｔの分だけ
重畳するスイッチング駆動信号Ｓ１−１、Ｓ１−２〜を
次段のシフトレジスタ１０に出力する。
【０００８】また初段のシフトレジスタ１０−１の出力
信号Ｓ１−１と第２段のシフトレジスタ１０−２の出力
信号Ｓ１−２がＡＮＤゲート１１−１に印加され、第２
段のシフトレジスタ１０−２の出力信号Ｓ１−２と第３
段のシフトレジスタ１０−３の出力信号Ｓ１−３がＡＮ
Ｄゲート１１−２に印加され、以下同様にしてＡＮＤゲ
ート１１−ｎには当該段のシフトレジスタ１０−ｎの出
力信号Ｓ１−ｎと次段のシフトレジスタ１０−ｎ＋１の
出力信号Ｓ１−ｎ＋１が印加される。したがって、ＡＮ
Ｄゲート１１（１１−１、１１−２〜）の各々の出力信
号Ｓ２（Ｓ２−１、Ｓ２−２〜）は、図４（ｂ）に示す
ように画素周期Ｔの期間だけハイになる。
信号Ｓ１−１と第２段のシフトレジスタ１０−２の出力
信号Ｓ１−２がＡＮＤゲート１１−１に印加され、第２
段のシフトレジスタ１０−２の出力信号Ｓ１−２と第３
段のシフトレジスタ１０−３の出力信号Ｓ１−３がＡＮ
Ｄゲート１１−２に印加され、以下同様にしてＡＮＤゲ
ート１１−ｎには当該段のシフトレジスタ１０−ｎの出
力信号Ｓ１−ｎと次段のシフトレジスタ１０−ｎ＋１の
出力信号Ｓ１−ｎ＋１が印加される。したがって、ＡＮ
Ｄゲート１１（１１−１、１１−２〜）の各々の出力信
号Ｓ２（Ｓ２−１、Ｓ２−２〜）は、図４（ｂ）に示す
ように画素周期Ｔの期間だけハイになる。
【０００９】ＡＮＤゲート１１の各出力信号は、図３に
詳しく示すようにバッファ５（５−１、５−２〜）を介
してＣＭＯＳ構成のＨスイッチ４（４−１、４−２〜）
のゲートに印加される。Ｈスイッチ４のドレインにはビ
デオ信号が印加され、Ｈスイッチ４のソース側は垂直方
向のＴＦＴ１のドレインに接続され、また、各ＴＦＴ１
のソースと共通電極２の間に液晶３が配置されている。
ＴＦＴ１のゲートには水平方向のライン有効期間信号Ｖ
gateが印加され、したがって、ライン有効期間信号Ｖga
teがハイであってＨスイッチ４がオンのＴＦＴ１を介し
て、Ｈスイッチ４のドレインに印加されるビデオ信号が
液晶３に印加される。
詳しく示すようにバッファ５（５−１、５−２〜）を介
してＣＭＯＳ構成のＨスイッチ４（４−１、４−２〜）
のゲートに印加される。Ｈスイッチ４のドレインにはビ
デオ信号が印加され、Ｈスイッチ４のソース側は垂直方
向のＴＦＴ１のドレインに接続され、また、各ＴＦＴ１
のソースと共通電極２の間に液晶３が配置されている。
ＴＦＴ１のゲートには水平方向のライン有効期間信号Ｖ
gateが印加され、したがって、ライン有効期間信号Ｖga
teがハイであってＨスイッチ４がオンのＴＦＴ１を介し
て、Ｈスイッチ４のドレインに印加されるビデオ信号が
液晶３に印加される。
【００１０】（２）第２の実施の形態 ここで、バッファ部５の性能がばらつくと、Ｈスイッチ
４のゲートに印加される信号は画素周期Ｔの期間だけ正
確にハイにならず、隣接する２つのＨスイッチ４が同時
にオンになる場合があるので、表示に悪影響を与えるこ
とになる。図５は第２の実施の形態の液晶表示装置を示
し、図６はそのタイミングチャートを示している。
４のゲートに印加される信号は画素周期Ｔの期間だけ正
確にハイにならず、隣接する２つのＨスイッチ４が同時
にオンになる場合があるので、表示に悪影響を与えるこ
とになる。図５は第２の実施の形態の液晶表示装置を示
し、図６はそのタイミングチャートを示している。
【００１１】図５に示す構成では、初段のシフトレジス
タ１０−１の出力信号Ｓ１−１はＡＮＤゲート１１−１
の一方の入力端子に印加され、第２段のシフトレジスタ
１０−２の出力信号Ｓ１−２は遅延回路（Ｄ）１２−１
を介してＡＮＤゲート１１−１の他方の入力端子に印加
される。また、第２段のシフトレジスタ１０−２の出力
信号Ｓ１−２はＡＮＤゲート１１−２の一方の入力端子
に印加され、第３段のシフトレジスタ１０−３の出力信
号Ｓ１−３は遅延回路（Ｄ）１２−２を介してＡＮＤゲ
ート１１−２の他方の入力端子に印加され、以下同様に
してＡＮＤゲート１１−ｎには当該段のシフトレジスタ
１０−ｎの出力信号Ｓ１−ｎと、次段のシフトレジスタ
１０−ｎ＋１の出力信号Ｓ１−ｎ＋１が遅延回路１２−
ｎにより遅延されて印加される。
タ１０−１の出力信号Ｓ１−１はＡＮＤゲート１１−１
の一方の入力端子に印加され、第２段のシフトレジスタ
１０−２の出力信号Ｓ１−２は遅延回路（Ｄ）１２−１
を介してＡＮＤゲート１１−１の他方の入力端子に印加
される。また、第２段のシフトレジスタ１０−２の出力
信号Ｓ１−２はＡＮＤゲート１１−２の一方の入力端子
に印加され、第３段のシフトレジスタ１０−３の出力信
号Ｓ１−３は遅延回路（Ｄ）１２−２を介してＡＮＤゲ
ート１１−２の他方の入力端子に印加され、以下同様に
してＡＮＤゲート１１−ｎには当該段のシフトレジスタ
１０−ｎの出力信号Ｓ１−ｎと、次段のシフトレジスタ
１０−ｎ＋１の出力信号Ｓ１−ｎ＋１が遅延回路１２−
ｎにより遅延されて印加される。
【００１２】したがって、バッファ部５の性能が正常な
場合に、ＡＮＤゲート１１の各々の出力信号Ｓ２−１、
Ｓ２−２〜の立ち上がりは、図６（ｂ）に示すように遅
延されるので、バッファ部５の性能がばらついても隣接
する２つのＨスイッチ４が同時にオンになることを防止
することができる。 （第３の実施の形態）図７は図８（ａ）に示すようにス
タート信号ＳＴのハイ区間がクロックＣＬＫの１ないし
２倍の場合の液晶表示装置を示し、図８はそのタイミン
グチャートを示している。この場合には図８（ｂ）に示
すように、シフトレジスタ１０−ｎの出力信号Ｓ１−ｎ
は画素周期Ｔの間隔で順次、且つ４倍の周期４Ｔの区間
でハイとなり、例えば第１段のシフトレジスタ１０−１
の出力信号Ｓ１−１は第１のクロックＣＬＫの立ち上が
りでハイになり、第３のクロックＣＬＫの立ち上がりで
ロウになる。
場合に、ＡＮＤゲート１１の各々の出力信号Ｓ２−１、
Ｓ２−２〜の立ち上がりは、図６（ｂ）に示すように遅
延されるので、バッファ部５の性能がばらついても隣接
する２つのＨスイッチ４が同時にオンになることを防止
することができる。 （第３の実施の形態）図７は図８（ａ）に示すようにス
タート信号ＳＴのハイ区間がクロックＣＬＫの１ないし
２倍の場合の液晶表示装置を示し、図８はそのタイミン
グチャートを示している。この場合には図８（ｂ）に示
すように、シフトレジスタ１０−ｎの出力信号Ｓ１−ｎ
は画素周期Ｔの間隔で順次、且つ４倍の周期４Ｔの区間
でハイとなり、例えば第１段のシフトレジスタ１０−１
の出力信号Ｓ１−１は第１のクロックＣＬＫの立ち上が
りでハイになり、第３のクロックＣＬＫの立ち上がりで
ロウになる。
【００１３】そこで、この第３の実施の形態では、図７
に示すようにＡＮＤゲート１１−１の一方の入力端子に
は初段のシフトレジスタ１０−１の出力信号Ｓ１−１が
印加され、他方の入力端子には第４段のシフトレジスタ
１０−４の出力信号Ｓ１−４が印加され、以下同様にし
て、ＡＮＤゲート１１−ｎの一方の入力端子にはシフト
レジスタ１０−ｎの出力信号Ｓ１−ｎが印加され、他方
の入力端子にはシフトレジスタ１０−ｎ＋３の出力信号
Ｓ１−ｎ＋３が印加される。したがって、図８（ｃ）に
示すように、Ｈスイッチ４のゲートに印加される信号Ｓ
２は画素周期Ｔの期間だけ正確にハイになる。
に示すようにＡＮＤゲート１１−１の一方の入力端子に
は初段のシフトレジスタ１０−１の出力信号Ｓ１−１が
印加され、他方の入力端子には第４段のシフトレジスタ
１０−４の出力信号Ｓ１−４が印加され、以下同様にし
て、ＡＮＤゲート１１−ｎの一方の入力端子にはシフト
レジスタ１０−ｎの出力信号Ｓ１−ｎが印加され、他方
の入力端子にはシフトレジスタ１０−ｎ＋３の出力信号
Ｓ１−ｎ＋３が印加される。したがって、図８（ｃ）に
示すように、Ｈスイッチ４のゲートに印加される信号Ｓ
２は画素周期Ｔの期間だけ正確にハイになる。
【００１４】（４）第４の実施の形態第４の実施の形態
では図９に示すように、第２、第３の実施形態が組み合
わされ、ｎ＋３段のシフトレジスタ１０−ｎ＋３の出力
信号Ｓ１−ｎ＋３が遅延回路（Ｄ）１２−ｎを介してＡ
ＮＤゲート１１−ｎに印加される。そして、ＡＮＤゲー
ト１１−ｎの出力信号がバッファ５−ｎを介してＨスイ
ッチ４−ｎのゲートに印加される。
では図９に示すように、第２、第３の実施形態が組み合
わされ、ｎ＋３段のシフトレジスタ１０−ｎ＋３の出力
信号Ｓ１−ｎ＋３が遅延回路（Ｄ）１２−ｎを介してＡ
ＮＤゲート１１−ｎに印加される。そして、ＡＮＤゲー
ト１１−ｎの出力信号がバッファ５−ｎを介してＨスイ
ッチ４−ｎのゲートに印加される。
【００１５】なお、上記の実施の形態では、１画素を１
つのＴＦＴ２により駆動する場合について説明したが、
ＲＧＢ信号により表示する場合には、１画素が複数のＴ
ＦＴ２により駆動される。
つのＴＦＴ２により駆動する場合について説明したが、
ＲＧＢ信号により表示する場合には、１画素が複数のＴ
ＦＴ２により駆動される。
【００１６】
【発明の効果】以上説明したように本発明に係る液晶表
示装置によれば、シフトレジスタの内、当該段のシフト
レジスタのスイッチング信号と後段のシフトレジスタの
スイッチング信号を論理演算して画素期間の間オンにな
るスイッチング信号を生成して複数のスイッチング手段
の各々に印加するようにしたので、周波数特性を向上さ
せることができる。
示装置によれば、シフトレジスタの内、当該段のシフト
レジスタのスイッチング信号と後段のシフトレジスタの
スイッチング信号を論理演算して画素期間の間オンにな
るスイッチング信号を生成して複数のスイッチング手段
の各々に印加するようにしたので、周波数特性を向上さ
せることができる。
【図１】本発明に係る液晶表示装置の第１の実施の形態
を示す回路図である。
を示す回路図である。
【図２】図１のシフトレジスタの構成の一部を示す回路
図である。
図である。
【図３】図１のバッファ及びＨスイッチの構成を示す回
路図である。
路図である。
【図４】図１の液晶表示装置の主要信号を示すタイミン
グチャートである。
グチャートである。
【図５】第２の実施の形態の液晶表示装置を示す回路図
である。
である。
【図６】図５の液晶表示装置の主要信号を示すタイミン
グチャートである。
グチャートである。
【図７】第３の実施の形態の液晶表示装置を示す回路図
である。
である。
【図８】図７の液晶表示装置の主要信号を示すタイミン
グチャートである。
グチャートである。
【図９】第４の実施の形態の液晶表示装置を示す回路図
である。
である。
【図１０】従来の液晶表示装置を示す回路図である。
【図１１】図１０の液晶表示装置の主要信号を示すタイ
ミングチャートである。
ミングチャートである。
１ ＴＦＴ ３ 液晶 ４ Ｈスイッチ ５ バッファ １０ シフトレジスタ １１ ＡＮＤゲート １２ 遅延回路
Claims (2)
- 【請求項１】 水平方向と垂直方向にマトリクス状に配
列されたＴＦＴ素子を水平方向に画素毎に駆動するため
の複数のスイッチング手段と、 画素周期の間隔で順次各段からスイッチング信号を出力
するシフトレジスタと、 前記シフトレジスタの内、当該段のシフトレジスタのス
イッチング信号と後段のシフトレジスタのスイッチング
信号を論理演算して画素期間の間所定レベルになるスイ
ッチング信号を生成して前記複数のスイッチング手段の
各々に印加する複数の論理ゲートと、 を有する液晶表示装置。 - 【請求項２】 前記後段のシフトレジスタのスイッチン
グ信号の各々を遅延する複数の遅延手段を更に備え、前
記複数の論理ゲートの各々は、当該段のシフトレジスタ
のスイッチング信号と前記遅延手段により遅延されたス
イッチング信号を論理演算してその信号を前記複数のス
イッチング手段の各々に印加することを特徴とする請求
項１記載の液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26963497A JPH11109926A (ja) | 1997-10-02 | 1997-10-02 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26963497A JPH11109926A (ja) | 1997-10-02 | 1997-10-02 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11109926A true JPH11109926A (ja) | 1999-04-23 |
Family
ID=17475092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26963497A Pending JPH11109926A (ja) | 1997-10-02 | 1997-10-02 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11109926A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001134246A (ja) * | 1999-08-18 | 2001-05-18 | Semiconductor Energy Lab Co Ltd | 表示装置およびその駆動回路 |
| US7042433B1 (en) * | 1999-05-14 | 2006-05-09 | Sharp Kabushiki Kaisha | Signal line driving circuit and image display device |
| EP2056287A2 (en) | 2007-11-02 | 2009-05-06 | Epson Imaging Devices Corporation | Liquid crystal display device |
| US7532189B2 (en) * | 2003-11-25 | 2009-05-12 | Sanyo Electric Co., Ltd. | Liquid crystal display capable of making flicker difficult to be observed and reducing power consumption |
| WO2022199174A1 (zh) * | 2021-03-25 | 2022-09-29 | 重庆惠科金渝光电科技有限公司 | 栅极驱动电路、驱动装置和显示装置 |
-
1997
- 1997-10-02 JP JP26963497A patent/JPH11109926A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7042433B1 (en) * | 1999-05-14 | 2006-05-09 | Sharp Kabushiki Kaisha | Signal line driving circuit and image display device |
| JP2001134246A (ja) * | 1999-08-18 | 2001-05-18 | Semiconductor Energy Lab Co Ltd | 表示装置およびその駆動回路 |
| JP4674939B2 (ja) * | 1999-08-18 | 2011-04-20 | 株式会社半導体エネルギー研究所 | 駆動回路、表示装置、電子機器 |
| US7532189B2 (en) * | 2003-11-25 | 2009-05-12 | Sanyo Electric Co., Ltd. | Liquid crystal display capable of making flicker difficult to be observed and reducing power consumption |
| EP2056287A2 (en) | 2007-11-02 | 2009-05-06 | Epson Imaging Devices Corporation | Liquid crystal display device |
| WO2022199174A1 (zh) * | 2021-03-25 | 2022-09-29 | 重庆惠科金渝光电科技有限公司 | 栅极驱动电路、驱动装置和显示装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4593071B2 (ja) | シフトレジスタおよびそれを備えた表示装置 | |
| US9129576B2 (en) | Gate driving waveform control | |
| US5990857A (en) | Shift register having a plurality of circuit blocks and image display apparatus using the shift register | |
| US6396468B2 (en) | Liquid crystal display device | |
| US9881542B2 (en) | Gate driver on array (GOA) circuit cell, driver circuit and display panel | |
| JP2004157508A (ja) | シフトレジスタ、該シフトレジスタを用いた液晶表示装置、及び液晶装置のスキャンライン駆動方法 | |
| JP3882678B2 (ja) | 表示装置 | |
| US20210233483A1 (en) | Shift register, driving method thereof, gate driver circuit and display device | |
| JP3955553B2 (ja) | 液晶表示パネルの両方向の駆動回路 | |
| US6788757B1 (en) | Bi-directional shift-register circuit | |
| JPH11272226A (ja) | データ信号線駆動回路及び画像表示装置 | |
| JP2023544940A (ja) | ゲート集積駆動回路、表示パネル及び表示装置 | |
| JP3930332B2 (ja) | 集積回路、液晶表示装置、及び信号伝送システム | |
| JP2003295836A (ja) | 液晶表示装置及びそのドライバ | |
| JPH11109926A (ja) | 液晶表示装置 | |
| JP3755360B2 (ja) | 電気光学装置の駆動回路及びこれを用いた電気光学装置、電子機器、及び電気光学装置の制御信号の位相調整装置、並びに制御信号の位相調整方法 | |
| WO2011105229A1 (ja) | シフトレジスタ、信号線駆動回路、液晶表示装置 | |
| CN110223656B (zh) | 一种带复位功能的goa电路和阵列基板 | |
| JP3326639B2 (ja) | オーバーラップ除去機能付双方向走査回路 | |
| JP5323292B2 (ja) | 液晶駆動回路 | |
| JP3993270B2 (ja) | シフトレジスタ回路 | |
| JP2002116738A (ja) | 水平走査回路、およびアクティブマトリクス型液晶表示装置 | |
| JP4591664B2 (ja) | 液晶表示装置 | |
| KR100542689B1 (ko) | 박막 트랜지스터 액정표시소자의 게이트 드라이버 | |
| JP2004021096A (ja) | アクティブマトリクス型表示装置 |