JP2012247462A

JP2012247462A - 液晶表示装置の駆動装置および液晶表示装置

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Publication number: JP2012247462A
Application number: JP2011116493A
Authority: JP
Inventors: Kenji Gondo; 賢二権藤
Original assignee: Kyocera Display Corp
Current assignee: Kyocera Display Corp
Priority date: 2011-05-25
Filing date: 2011-05-25
Publication date: 2012-12-13
Also published as: EP2717253A4; WO2012161001A1; US20140085291A1; CN103703505A; EP2717253B1; EP2717253A1

Abstract

【課題】消費電力をさらに低減することができる液晶表示装置の駆動装置および液晶表示装置を提供する。
【解決手段】電源ＩＣ１０は、ＶFB端子に入力された電圧が所望の電圧になるように、ＥＸＴ端子から出力されるクロック信号の周波数を調整する。電源ＩＣ１０は、ＯＥ端子に入力される制御信号（ＣＮＴ）がオン状態のときにクロック信号を出力する。制御部３１は、画素への充電が完了するまでの期間にやや余裕を持たせた期間においてのみ制御信号（ＣＮＴ）をオン状態にし、当該期間が終了したら、制御信号（ＣＮＴ）をオフ状態にするので、１水平期間における初期の期間においてのみ、アナログ電圧（ＶDDA ）が出力され、後続の期間ではアナログ電圧は出力されない。
【選択図】図２

Description

本発明は、消費電力を低減できる液晶表示装置の駆動装置および液晶表示装置に関する。

ＴＦＴ（Thin Film Transistor）を用いた液晶表示パネルでは、ゲート配線とソース配線の交差部にＴＦＴが設けられ、ゲート配線にゲートオン電圧Ｖ_ＧＨを印加してＴＦＴのソースとドレインを導通状態にする。その状態で、表示に応じたデータ電圧をソース配線に印加して、ドレインに接続される画素（具体的には、画素容量および蓄積容量）にデータを書き込む。

液晶表示パネルの駆動装置は、データ電圧をソース配線に印加するためのソースドライバを含む。また、表示に応じたデータ電圧を生成するための階調電圧生成回路を含む。ソースドライバは、一般に、ソースドライバＩＣとして実現される。その場合、階調電圧生成回路は、ソースドライバＩＣとは別に形成されたり、ソースドライバＩＣに組み込まれたりする。

液晶表示装置は、携帯機器を始めとする様々な機器に組み込まれるが、機器の消費電力を低減するために、液晶表示装置の消費電力を低減することが要求される。液晶表示装置の消費電力を低減するために、ソースドライバＩＣの出力電流を低減する駆動装置がある（例えば、特許文献１参照）。

特許文献１に記載された駆動装置では、画素にデータを書き込む期間においてのみソースドライバＩＣの出力をイネーブル状態にし、画素容量および蓄積容量の保持期間では、ソースドライバＩＣの出力をディスエーブル状態にする。

特開平１１−３３８４３３号公報

特許文献１に記載された駆動装置は、ソースドライバＩＣの出力を制御することによって液晶表示装置の消費電力を低減する。しかし、ソースドライバＩＣの出力をディスエーブル状態にしているときにも、ソースドライバＩＣ自体の動作が禁止されているわけではない。すると、ソースドライバＩＣは、出力がディスエーブル状態にされているときでも、ある程度は電力を消費する。すなわち、液晶表示装置の消費電力の低減が十分に達成できているとはいい難い。

そこで、本発明は、消費電力をさらに低減することができる液晶表示装置の駆動装置および液晶表示装置を提供することを目的とする。

本発明による液晶表示装置の駆動装置は、液晶表示パネルを駆動する駆動装置であり、駆動装置におけるアナログ回路に電力を供給する電源回路を含む液晶表示パネルの駆動装置であって、電源回路は、水平期間における液晶表示パネルの画素にデータを書き込む期間に相当する期間を除く非作動期間では、アナログ回路に対する電力供給を実質的に停止させる制御部を含むことを特徴とする。

非作動期間は、例えば、直前の水平期間が終了した時点から次に水平期間が開始されるまでの間の時点を起点とし、画素へのデータの書き込みが完了した時点に所定の余裕時間を加算した時点を終点とする期間を除く期間である。

電源回路は、昇圧用のコイルに接続されるスイッチング素子に所望電圧（例えば、アナログ電圧としての１３Ｖ）に応じた周波数のクロック信号を出力する電源ＩＣであってクロック信号の出力／非出力を制御するための制御端子を有する電源ＩＣを含み、制御部は、非作動期間では、クロック信号の非出力を指示する制御信号を電源ＩＣの制御端子に対して出力する第１制御部を有するように構成されていてもよい。

電源回路は、昇圧用のコイルと、昇圧用のコイルに流れる電流をスイッチングするスイッチング素子（例えば、ＦＥＴ１１）と、昇圧用のコイルの誘導電圧が印加されるダイオード（例えば、ダイオード１４）とを含み、制御部は、非作動期間では、ダイオードの出力を遮断させる（例えば、ＦＥＴ２４を非導通状態にする）制御信号を出力する第２制御部を有するように構成されていてもよい。

制御部は、垂直ブランキング期間では制御信号を出力する（制御信号をオン状態にすることに相当）にすることが好ましい。

本発明による液晶表示装置は、上記の駆動装置と液晶表示パネルとを有することを特徴とする。

本発明によれば、液晶表示装置の消費電力をより低減することができる。

本発明による駆動装置が搭載された液晶表示装置の構成例を示すブロック図。第１の実施の形態の駆動装置における電源回路の構成例をソースドライバおよび階調生成回路とともに示す回路図。制御信号およびＶDDA の状態の一例を、ＳＴＢ信号および液晶出力とともに示すタイミング図。第２の実施の形態の駆動装置における電源回路の構成例をソースドライバおよび階調生成回路とともに示す回路図。比較例としての電源回路の構成例をソースドライバおよび階調生成回路とともに示す回路図。

以下、本発明の実施の形態を図面を参照して説明する。

実施の形態１．
図１は、本発明による駆動装置が搭載された液晶表示装置の構成例を示すブロック図である。図１に示す液晶表示装置において、液晶表示パネル１００には、マトリクス状に多数の画素（図示せず）が形成されている。画素を形成するために、横方向（行方向）に多数のゲート配線１１０が設けられ、ゲート配線１１０と交差するように列方向に多数のソース配線１２０が設けられている。そして、ゲート配線１１０とソース配線１２０との交差部には、ＴＦＴ（図示せず）が形成されている。ＴＦＴのドレイン電極（図示せず）は画素電極に接続されている。

ゲート配線１１０、ソース配線１２０および画素が形成されている基板と対向する位置に対向基板（図示せず）が設けられ、画素が形成されている基板と対向基板との間に液晶が挟持されている。対向基板には共通電極（コモン電極）８０が形成されている。コモンドライバ９０は共通電極８０にコモン電圧Ｖ_ＣＯＭを供給し、共通電極８０はコモン電位に設定される。

ゲートドライバ７０は、制御部（タイミング制御回路）６０が出力する信号にもとづいて線順次にゲート配線１１０を駆動する。選択されたゲート配線１１０すなわちゲートオン電圧Ｖ_ＧＨが印加されているゲート配線１１０に接続されている画素における画素電極には、ソース配線１２０を介してソースドライバ４０によってデータ電圧（データ信号に応じた電圧）Ｖ_Ｄが印加される。

なお、図１に示すソースドライバ４０、ゲートドライバ７０、コモンドライバ９０およびタイミング制御回路６０は、液晶表示パネルの駆動装置の構成要素である。また、コモンドライバ９０は、電源回路（図示せず）に内蔵されていてもよい。

図２は、第１の実施の形態の駆動装置における電源回路の構成例をソースドライバ４０および階調生成回路（階調電圧発生回路）５０とともに示す回路図である。本実施の形態では、階調生成回路５０として、入力電圧ＶDDA （例えば、１３Ｖ：以下、アナログ電圧ともいう。）から、負極性の基準階調電圧Ｖ0 〜Ｖ8 および正極性の基準階調電圧Ｖ9 〜Ｖ17を生成する回路を例にする。

ソースドライバ４０および階調生成回路５０は、アナログ電圧を扱う回路を含むので、以下、ソースドライバ４０と階調生成回路５０とをアナログ回路ということがある。なお、ソースドライバ４０および階調生成回路５０におけるアナログ電圧を扱う部分のみをアナログ回路と規定してもよい。

電源回路は、電源ＩＣ１０を含む。電源ＩＣ１０の遅延端子（DELAY 端子）にはコンデンサ１９が接続されている。出力イネーブル端子（ＯＥ端子）には、制御部（第１制御部）３１から出力される制御信号（ＣＮＴ）が入力される。なお、第１制御部３１は、図１に示す制御部６０に含まれていてもよい。

電源入力端子（Ｖin端子）にはＶDD（例えば、５Ｖ：以下、ディジタル電圧ともいう。）が入力されるとともに、コンデンサ（バイパスコンデンサ）１３が接続されている。また、ディジタル電圧はコイル１２の一方の端子に供給される。コイル１２の他方の端子はＦＥＴ１１に接続されている。ＦＥＴ１１は、電源ＩＣ１０の出力端子（ＥＸＴ端子）から出力されるクロック信号でスイッチングされる。

ダイオード１４はコイル１２の誘導電圧が印加され、そこからアナログ電圧ＶDDA として出力される。アナログ電圧ＶDDA が抵抗１７，１８で分圧された電圧が、抵抗１６を介して電源ＩＣ１０のフィードバック端子（ＶFB端子）に入力される。電源ＩＣ１０は、ＶFB端子で規定される電位を基にＶDDA 電圧が所望の電圧になるように、ＥＸＴ端子から出力されるクロック信号の周波数を調整する。また、コンデンサ１５は出力電圧の負荷変動によるリップルをＶFB端子にフィードバックするスピードアップコンデンサである。

アナログ電圧ＶDDA は平滑用コンデンサ２０で平滑されてアナログ回路（ソースドライバ４０および階調生成回路５０）に供給される。すなわち、平滑用コンデンサ２０を介して、アナログ回路に電荷（電流）が供給される。よって、電源回路がアナログ電圧を出力しない期間では、平滑用コンデンサ２０からアナログ回路に電流が供給される。

電源ＩＣ１０は、ＯＥ端子に入力される制御信号（ＣＮＴ）がオン状態（例えば、ハイレベル）のときにクロック信号を出力する。従って、電源回路は、ＯＥ端子に入力される制御信号（ＣＮＴ）がオン状態のときに、所定のアナログ電圧を出力可能である。電源ＩＣ１０は、制御信号（ＣＮＴ）がオフ状態（例えば、ローレベル）のときにはクロック信号を出力しない。電源回路の出力は、ＯＥ端子に入力される制御信号（ＣＮＴ）がオフ状態のときには、例えば、Ｖf をダイオードの順方向の降下電圧とすると、ＶDD−Ｖf となり、アナログ回路を正常に駆動させる出力に達しない。従って、アナログ回路は実質的に停止している状態となる。

なお、図２に示す構成において、電源回路は、平滑用コンデンサ２０よりも前段の部分である。

次に、本実施形態の駆動装置における電源回路の動作を説明する。図３は、制御信号およびＶDDA の状態の一例を、ＳＴＢ信号（ラッチパルスに相当するストローブ信号）および液晶出力とともに示すタイミング図である。ＳＴＢ信号は、制御部６０からソースドライバ４０に出力される制御信号であって、各行の選択期間を指定する制御信号である。ソースドライバ４０は、ＳＴＢ信号がオン状態（例えば、ローレベル）になると、ソース配線を駆動可能な状態になる。また、図３における液晶出力は、画素の電圧に相当する。１Ｈは、１水平期間を示す。

図３に示すように、第１制御部３１は、各水平期間に対応するＳＴＢ信号がオン状態になる前に、制御信号（ＣＮＴ）をオン状態にする。そして、各水平期間において、ｔ_ｃ時間が経過した時点よりも後の時点で、制御信号（ＣＮＴ）をオフ状態にする。ｔ_ｃ時間は、画素への充電が完了するまでの時間である。

なお、本実施の形態では、第１制御部３１は、ＳＴＢ信号がオフ状態（例えば、ハイレベル）であるときに、制御信号（ＣＮＴ）のオン状態を開始する。しかし、制御信号（ＣＮＴ）は、ＳＴＢ信号がオン状態になる前にオン状態になっていればよく、例えば、第１制御部３１が直前の水平期間において、ＳＴＢ信号がオフ状態になるときに、制御信号（ＣＮＴ）のオン状態を開始するようにしてもよい。ＳＴＢ信号がオン状態になる前に制御信号（ＣＮＴ）をオン状態にする理由は、ＳＴＢ信号がオン状態になる前に、アナログ電圧の出力の状態を安定させたいということである。

また、画素への充電が完了する前（ｔ_ｃ時間が経過する前）にアナログ電圧の出力が低下しないように、制御信号（ＣＮＴ）がオン状態である期間は、ｔ_ｃ時間よりも長い。一例として、制御信号（ＣＮＴ）がオン状態である期間は、１．５ｔ_ｃ〜２．０ｔ_ｃの期間から選定される。なお、図３に示すように、ＳＴＢ信号がオン状態になってからｔ_ｃ時間が経過するまでの期間は、制御信号（ＣＮＴ）がオン状態である期間に包含されている。

本実施形態では、第１制御部３１は、画素への充電が完了するまでの期間にやや余裕を持たせた期間においてのみ制御信号（ＣＮＴ）をオン状態にし、当該期間が終了したら、制御信号（ＣＮＴ）をオフ状態にする。よって、１水平期間における初期の期間においてのみ、電源回路はアナログ電圧を出力し、後続の期間ではアナログ電圧を出力しない。その結果、図２に示す例では出力がＶDD−Ｖf となる。

換言すれば、第１制御部３１は、水平期間における画素にデータを書き込む期間に相当する期間を除く非作動期間では、アナログ回路に対する電力供給を実質的に停止させるように電源ＩＣ１０を制御する。具体的には、直前の水平期間が終了した時点から次に水平期間が開始されるまでの間の時点を起点とし、画素へのデータの書き込みが完了した時点に所定の余裕時間を加算した時点を終点とする期間（作動期間）を除く期間（非作動期間）では、アナログ回路に対する電力供給を実質的に停止させるように電源ＩＣ１０を制御する。

その結果、ソースドライバ４０において、アナログ電圧を扱う回路は、１水平期間における初期の期間においてのみアナログ電圧の給電を受け、後続の期間ではアナログ電圧の給電を受けない。アナログ電圧の給電を受けないのでアナログ電圧を扱う回路は非動作状態になり、ソースドライバ４０の消費電力が低減する。なお、ソースドライバ４０は、アナログ電圧が供給されていないときには、ソース配線を駆動しない。具体的には、ソース配線をハイインピーダンス状態にする。

また、ソースドライバ４０がソース配線を駆動しない期間では、ソースドライバ４０に階調電圧を供給する必要はないが、当該期間において、階調生成回路５０にもアナログ電圧は供給されないので、階調生成回路５０の消費電力も低減する。

なお、電源回路は、各画面における垂直ブランキング期間では、水平期間全てに亘ってアナログ電圧を出力しないことが好ましい。すなわち、第１制御部３１は、垂直ブランキング期間では、常に制御信号（ＣＮＴ）を出力する（オン状態にする）ことが好ましい。

実施の形態２．
図４は、第２の実施の形態の駆動装置における電源回路の構成例をソースドライバ４０および階調生成回路５０とともに示す回路図である。

図４に示す電源回路において、ＯＥ端子の入力状態は制御されない。すなわち、ＯＥ端子に制御信号（ＣＮＴ）は入力されない。従って、第１の実施の形態とは異なり、本実施の形態では、コイル１２の誘導電圧はダイオード１４を介して所定の昇圧電圧として常に出力されている。

しかし、平滑用コンデンサ２０の前段に、平滑用コンデンサ２０への電圧印加を制御する回路が設けられている。

すなわち、制御部（第２制御部）３２が出力する制御信号（ＣＮＴ）の電圧が抵抗２２，２３で分圧された電圧でスイッチングされるトランジスタ２１と、トランジスタ２１が導通したときには、ＶDDA が抵抗２５，２６で分圧された電圧がゲートに印加されるｐチャネルのＦＥＴ２４とが設けられている。

トランジスタ２１は、制御信号（ＣＮＴ）がハイレベル（オン状態）であるときに導通する。トランジスタ２１が導通すると、ゲートに印加される電圧がＶDDA から低下してＦＥＴ２４が導通するので、平滑用コンデンサ２０にＶDDA が印加される。

よって、第１の実施の形態の場合（図３参照）と同様のタイミングで、第２制御部３２は、制御信号（ＣＮＴ）をオン状態にすることによって、アナログ電圧をソースドライバ４０および階調生成回路５０に供給することができ、制御信号（ＣＮＴ）をオフ状態にすることによって、ソースドライバ４０および階調生成回路５０にアナログ電圧を供給しないようにすることができる。

すなわち、図３に示された第１の実施の場合と同様のタイミングで、第２制御部３２が制御信号（ＣＮＴ）のオン状態およびオフ状態を制御することによって、第１の実施の形態の効果と同様の効果を得ることができる。

また、第２の実施の形態でも、第２制御部３２は、垂直ブランキング期間では、常に制御信号（ＣＮＴ）を出力する（オン状態にする）ことが好ましい。

図５は、比較例としての電源回路の構成例をソースドライバ４０および階調生成回路５０とともに示す回路図である。

図５に示す電源回路において、ＯＥ端子には、常にＶDDが印加されている。従って、電源回路は、常にアナログ電圧を出力する。また、図５に示す回路では、第２の実施の形態におけるアナログ電圧をスイッチングする回路は設けられていない。

よって、ソースドライバ４０および階調生成回路５０には、常にＶDDA が供給されている。その結果、ソースドライバ４０には、常に所定電流（一例として、２１ｍＡ）が流れ、階調生成回路５０には、常に所定電流（一例として、５ｍＡ）が流れる。

上記の第１の実施の形態および第２の実施の形態では、第１制御部３１，第２制御部３２によって制御信号（ＣＮＴ）がオン状態に設定されている期間が全期間の２／３であるとすると、ソースドライバ４０には、平均すると約１４ｍＡの電流が流れ、階調生成回路５０には、平均すると約３ｍＡの電流が流れる。すなわち、上記の第１の実施の形態および第２の実施の形態では、ソースドライバ４０および階調生成回路５０に流れる電流が低減し、ソースドライバ４０および階調生成回路５０の消費電力が低減する。

しかも、特許文献１に記載された駆動装置とは異なり、上記の第１の実施の形態および第２の実施の形態の駆動装置では、制御信号（ＣＮＴ）がオン状態のときには、ソースドライバ４０および階調生成回路５０におけるアナログ電圧を扱う回路は実質的に動作していないので、従来例に比べて、液晶表示装置の消費電力をより低減することができる。また、さらなる消費電力の低減を実現するためには、第１の実施の形態に第２の実施の形態の第２制御部３２を配置して制御信号（ＣＮＴ）を制御すればよい。

なお、上記の第１の実施の形態および第２の実施の形態では、階調生成回路５０がソースドライバ４０とは別個に設けられているが、階調生成回路５０がソースドライバ４０に内蔵されている場合であっても、本発明を適用することができる。

また、上記の第１の実施の形態および第２の実施の形態では、液晶表示パネル１００として一般のＴＦＴ型表示パネルを例にしたが、横電界駆動方式のＴＦＴ型や、ＳＴＮ（Super Twisted Nematic ）型やＴＮ型などのパッシブマトリクス駆動の表示パネルであっても本発明を適用できる。

本発明は、アナログ電圧を使用する液晶表示装置に適用可能である。

１０電源ＩＣ
１１ＦＥＴ
１２コイル
１３，１５，１７，１８，１９コンデンサ
１４ダイオード
１６抵抗
２０平滑用コンデンサ
２１トランジスタ
２２，２３，２５，２６抵抗
２４ＦＥＴ
３１第１制御部
３２第２制御部
４０ソースドライバ
５０階調生成回路
６０制御部（タイミング制御回路）
７０ゲートドライバ
８０コモン電極
９０コモンドライバ
１００液晶表示パネル
１１０ゲート配線
１２０ソース配線

Claims

液晶表示パネルを駆動する駆動装置であり、当該駆動装置におけるアナログ回路に電力を供給する電源回路を含む液晶表示パネルの駆動装置であって、
前記電源回路は、
水平期間における前記液晶表示パネルの画素にデータを書き込む期間に相当する期間を除く非作動期間では、前記アナログ回路に対する電力供給を実質的に停止させる制御部を含む
ことを特徴とする液晶表示パネルの駆動装置。
前記非作動期間は、直前の水平期間が終了した時点から次に水平期間が開始されるまでの間の時点を起点とし、画素へのデータの書き込みが完了した時点に所定の余裕時間を加算した時点を終点とする期間を除く期間である
請求項１記載の液晶表示パネルの駆動装置。
前記電源回路は、昇圧用のコイルに接続されるスイッチング素子に所望電圧に応じた周波数のクロック信号を出力する電源ＩＣであって当該クロック信号の出力／非出力を制御するための制御端子を有する電源ＩＣを含み、
前記制御部は、前記非作動期間では、前記クロック信号の非出力を指示する制御信号を前記電源ＩＣの制御端子に対して出力する第１制御部を有する
請求項１または請求項２記載の液晶表示パネルの駆動装置。
前記電源回路は、昇圧用のコイルと、該昇圧用のコイルに流れる電流をスイッチングするスイッチング素子と、該昇圧用のコイルの誘導電圧が印加されるダイオードとを含み、
前記制御部は、前記非作動期間では、前記ダイオードの出力を遮断させる制御信号を出力する第２制御部を有する
請求項１から請求項３のうちのいずれか１項に記載の液晶表示パネルの駆動装置。
前記制御部は、垂直ブランキング期間では制御信号を出力する
請求項３または請求項４記載の液晶表示パネルの駆動装置。
請求項１から請求項５のうちのいずれか１項に記載の駆動装置と液晶表示パネルとを有する液晶表示装置。