JPH04180092A - 映像信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野〕 この発明は、高精細液晶映像表示装置に適用して好適な
映像信号処理装置に関する。

［従来の技術］ ハイビジョン放送用の表示装置として、高精細用の液晶
表示装置を使用する場合、その取り扱う周波数はＮＴＳ
Ｃ信号よりもはるかに高いことから、液晶表示素子（液
晶パネルＬＣＤ）を分割駆動するようにした構成が提案
されている。

第３図はこのような分割駆動方式を採用するときの液晶
パネル３０の構成例を示したもので、図は水平走査方向
を３分割すると共に、垂直走査方向を２分割して駆動す
るようにした例である。

図に示すように、液晶パネル３０上の画素は３分割され
た水平走査用ドライバＩＨＵ〜３ＨＤと２分割された垂
直走査用ドライバＩＶＬ〜２ＶＲのマトリクスにより駆
動される。垂直走査用ドライバＩＶＬ〜２ＶＲは左右に
配置され、　１ライン毎交互に駆動される。水平走査用
ドライバ１ＨＵ〜３ＨＤは上下に取り付けられていて１
ｍ素毎交互にドライブされる。そのため、水平方向ＩＨ
期間の映像信号は水平方向ドツト数の分解能を持つクロ
ックでサンプリングされる。

第４図は液晶パネル３０上の１画素分の等価回路を示す
。

サンプリングされたデータは、　１水平ライン上のセル
（ＴＰＴ）のソース側に各画素毎に対応した信号電圧が
加えられる。次に、垂直走査用ドライバが１水平ライン
上のセルを同時にオンし、　１ライン単位の映像信号が
各セルに加えられる。

このような動作を水平周期で繰り返すことで液晶パネル
３０上に１フイ一ルド分の映像が表現される１以上の動
作をフィールド単位、垂直周期で繰り返して動画が表現
される。各セルへ加える信号は第５５！Ｉに示すような
１Ｈ毎に反転した交番信号である。

ここでＮＴＳＣ信号の帯域に対応した液晶パネル３０の
サンプリング周波数は最大的１５ＭＨｚであるのに対し
て、ＨＤＴＶ等のハイビジョン信号（広帯域信号）は３
０ＭＨｚ程度もあるので、それだけサンプリング周波数
も高くなる（例えば５０ＭＨｚ）。

そこで、上述のように分割駆動方式を採用すると共に、
映像信号をディジタル信号に変換し、またラインメモリ
を用いて時間軸伸長したものを液晶パネル３０上に加え
るようにしている。

第６図はこのような分割駆動方式を採用したときの映像
信号処理装置の従来例を示す。

ここでは、Ｒ，Ｇ、　　Ｂ３原色映像信号中、１色Ｒの
みの信号処理系を示す。

映像信号はＡ／Ｄ変換器１よりディジタル信号に変換さ
れ、その後ガンマ−補正回路２によりガンマ−補正され
、６つのラインメモリ３〜８に入力される。

第７図（ａ）に示すように、　ＩＨ期間の映像信号は１
例えば図に示す比率で３ブロツクに分割して、３対のＩ
Ｈメモリ（３，５，７）と（４，６゜８）に交互に書き
込む、３対のＩＨメモリ（３゜５．７）と（４，６，８
＞とは書き込みと読み出しが相互に行われる０例えば、
ラインメモリ３が書き込み状態のとき、これと対をなす
ラインメモリ４は読み出し状態となされて、　ＩＨ前に
書き込まれたデータを読み出している。従って、次のＩ
Ｈ期間ではラインメモリ３は読み出し状態、ラインメモ
リ４は書き込み状態になる。ラインメモリ５と６．７と
８も同様である。

ここで第７図（ｂ）のようにＡ／Ｄ変換器１のクロック
をＣＬＫとし、その変換周波数をｆ　ＣＬＫ＝５０ＭＨ
ｚとすると、各ラインメモリ３〜８の書き込みクロック
もＣＬＫ　（５０ＭＨｚ　）になる。

また、各ラインメモリ３〜８の読み出しクロックは書き
込みクロックの１／２の周波数であるクロックＣＬＫ２
　（２５ＭＨｚ）になる。

つまり、例えば、ラインメモリ３にてＩＨの２１５分の
データを書き込んだ場合、同データの時間は２倍（４１
５）になって読み出される。

２倍に伸長された各データは、各ラッチ回路９〜１１に
供給されてクロックＣＬＫのタイミングでラッチされ、
これらがＤ／Ａ変換器１２〜１７に入力される。Ｄ／Ａ
変換器１２〜１７でアナログ信号に変換された各データ
は駆動回路１８〜２３に入力され、液晶パネル３０の水
平走査用ドライバＩＨＵ〜３ＨＤに導かれる。

先に述べたように、水平走査用ドライバは第３図に示す
ように、上側の水平走査用ドライバＩＨＵ、２ＨＬ１．
３ＨＵと下側の水平走査用ドライバＩＨＤ、２ＨＤ、３
ＨＤの６チヤネルに分割されている。

従って、駆動回路１８の出力は上側水平走査用ドライバ
ＩＨＵに、駆動回路１９の出力は下側水平走査用ドライ
バＩＨＤに導かれる。残るチャネルも同様である。つま
り、ラッチ回路９〜１１からの出力データは上側水平走
査用ドライバＩＨＵ〜３ＨｔＪと、下側水平走査用ドラ
イバＩＨＤ〜３ＨＤ用のデータに分割されることになる
。

第７図（ｂ）に示すように、クロックＣＬ　Ｋ　ｔＪ。

ＣＬＫＤはクロックＣＬＫ２　（２５ＭＨｚ）に対して
半分の周波数１２．５ＭＨｚであり、それぞれ１８０°
位相がシフトした２位相クロックである。

２位相クロックによってデータは上側水平走査ドライバ
用のデータと下側水平走査ドライバ用のデータに分割さ
れる。

このように、クロックＣＬＫ　（２５ＭＨｚ）の半分の
１２．５ＭＨｚのクロックＣＬＫＵ、ＣＬＫＤを使用す
ることによって、原データに対し４倍の時間軸伸長され
たデータが各水平走査用ドライバＩＨＵ〜３ＨＤに供給
されることになる。

［発明が解決しようとする課題］ ところで、このような従来の映像信号処理装置では、各
ラインメモリ３〜８の書き込みクロックはシステム中、
最速のクロックであるクロックＣＬＫ　（５０ＭＨ２）
になるため、高速動作が可能なラインメモリが必要にな
る。これに伴って、装置も高価になってし家う。

そこで、この発明はこのような欠点をなくしたものであ
って、低迷のラインメモリを使用できるようにした映像
信号処理装置を提案するものであ［課題を解決するため
の手段］ 上述の課題を解決するため、この発明においては、ディ
ジタル変換された映像信号が第１のクロックを用いてＮ
個（Ｎは整数）のラッチ回邦でラッチされると共に、 ラッチされた複数の映像信号が対をなす２Ｎ個のライン
メモリに供給されて、第１のクロックに対し１／２分周
された位相の異なる第２および第３のクロックによって
時分割的に対をなすラインメモリごとに書き込まれ、 第２および第３のクロックに対して、さらに１／２分周
されると共に、位相の異なる第４および第５のクロック
によって対をなすラインメモリ同士が同時に読み出され
、 夫々のラインメモリから読み出された映像出力が対をな
す２Ｎ個の液晶表示素子駆動用の水平走査用ドライバに
供給されるようになされたことを特徴とするものである
。

［作　用］ 書き込みと読み出しが非同期なラインメモリ２４〜２９
が使用され、第２図（ｂ）に示す２位相クロックＷＣＬ
Ｋａ、ＷＣＬＫｂによってディジタル映像信号が、対を
なすラインメモリ（２４゜２５）、　（２６，２７）、
　（２８，２９）によって順次時分割的に書き込まれる
。

つまり、ラインメモリ２４．２５に関していえば、２位
相クロックＷＣＬＫａ、ＷＣＬＫｂによって交互に書き
込みが同時に行われるから、２位相クロックＷＣＬＫａ
、ＷＣＬＫｂは基本クロックＣＬＫの１／２の周波数２
５ＭＨｚでよい。

読み出しクロックはさらに１／２だけ逓降されたクロッ
クＲＣＬＫａ、ＲＣＬＫｂ（第２図（ｃ））である。

［実　　施　　例コ 以下、図面を参照しながら、本発明に係る映像信号処理
装置の一例をハイビジョンシステムに適用した場合につ
いて説明する。本例においても、基本的には第６図に示
した従来例と同様に構成されるので、同一部分には同一
符号を付して説明す第１図において、映像信号はＡ／Ｄ
変換変換器上りディジタル信号に変換された後、ガンマ
−補正回路２でガンマ−補正され、ラッチ回路９〜１１
で１度ラッチされる０以上の動作タイミングは第２図（
ｂ）に示すシステム最速のクロック（第１のクロック）
ＣＬＫ　（５０ＭＨｚ）で行われる。

次に、各信号は書き込みと読み出しが非同期で行われる
対をなす６個のラインメモリ２４〜２９に書き込まれる
。

ここで従来と異なる点は、ラインメモリ２４〜２９の書
き込みクロックとしてクロックＣＬＫを１／２分周し、
位相が１８０°シフトした第２図（ｂ）に示すタロツク
ＷＣＬＫａ、ＷＣＬＫｂ　（第２および第３のクロック
）を使用すること、および、対をなすラインメモリ（２
４，２５）、　　（２６，２７）、　（２８，２９）同
士を同時に処理することである。

すなわち、ラインメモリ２４．２６．２８にはクロック
Ｗ　ＣＬ　Ｋ　ａが、これら対をなすラインメモリ２５
．　２７．　２９にはクロックＷＣＬＫｂが夫々書き込
みクロックとして使用される。

ＷＣＬＫａ、ＷＣＬＫｂはクロックＣＬＫを交互に間引
きしたクロックと同等であり、原データが両クロックＷ
ＣＬＫａ、ＷＣＬＫｂで３対のラインメモリ（２４，２
５）、　（２６，２７）、　（２８，２９）に書き込ま
れる。つまり、同じ対のラインメモリに対してはＩｊｌ
素ごとに交互に書き込みが行われ、次のＩＨでは今度は
１セルごとに交互に読み出し処理が行われる。

その結果、ラインメモリ２４〜２９の書き込みクロック
ＷＣＬＫａ、ＷＣＬＫｂは２５ＭＨｚの速度になる。

これらラインメモリ２４〜２９内の書き込みアドレスポ
インタは、クロックＷＣＬＫａ、ＷＣＬＫｂにより１ア
ドレス毎に増加する。また、リセットパルスＷＲＥＳａ
、ＷＲＥＳｂにより書き込みアドレスポインタが０にリ
セットされる。

各ラインメモリ２４〜２９に書き送波れたデータは、第
２図（Ｃ）に示す読み出しクロックＲＣＬＫａ、ＲＣＬ
Ｋｂ（第４および第５のクロック）を使用して読み出さ
れる。両読み出しクロックＲＣＬＫａ、ＲＣＬＫｂは書
き込みクロックＷＣＬＫａ、ＷＣＬＫｂの１／２　（１
２，５ＭＨｚ）のクロックであり、共に１８０°の位相
がシフトしている。

これによって、読み出されるデータの時間は２倍に伸長
され、これが交互に読み出されてＤ／Ａ変換器１２〜１
７に入力する。例えば、Ｄ／Ａ変換器１２へはラインメ
モリ２４から読み出された時間軸伸長されたデータが入
力され、読み出しクロックと同じ変換クロックＲＣＬＫ
ａによってアナログ映像信号に変換され、そして駆動回
路１８を軽で液晶パネル３０の上側水平走査用ドライバ
ＩＨＵに入力される。

また、Ｄ／Ａ変換器１３にはラインメモリ２５から読み
出された時間軸伸長後のデータが入力され、これが読み
比しクロックと同じ変換クロックＲＣＬＫｂでアナログ
信号に変換され、そして駆動回路１つを経て下側水平走
葺用ドライバＩＨＤに入力される。

従って、ラインメモリ２４〜２９への書き込みクロック
Ｗ　ＣＬ　Ｋ　ａは上側の水平走査用ドライバＩＨ１Ｊ
〜３ＨＵに対応し、書き込みクロックＷＣＬＫｂは下側
の水平走査用ドライバＩＨＤ〜３ＨＤに対応している。

なお、読み出しアドレスのポインタは読み出しクロック
ＲＣＬＫａ、ＲＣＬＫｂにより１アドレス毎に増加する
。また、リセットパルスＲＲＥＳａ、ＲＲＥＳｂにより
読み出しアドレスポインタはＯにリセットされる。

次に、本例による分割信号処理の実施例を第２図　（ａ
）　　４二示す。

上側水平走査用ドライバＩＨｔＪについてのみ説明する
と、まずリセットパルスＷ　ＲＥ　Ｓ　ａにより対をな
すラインメモリ２４．２５のライトアドレスポインタが
０にリセットされた後、書き込みクロックＷＣＬＫａ、
ＷＣＬＫｂによりＩＨの２１５の比率である、この例で
は０〜２３９画素分のデータ（ディジタル映像データ）
を交互に書き込こ、のように対のラインメモリ２４．２
５に対し交互に書き込み処理を行えば、書き込みクロッ
クとして、今までの１／２の周波数を使用しても、従来
と同一の速度でデータを書き込んだのと等価になる。し
たがってその書き込み周波数は従来の１／２である２５
ＭＨｚでよい。

２３９Ｗｊｉ素分のデータが書き込訣れると、ラインメ
モリ２４．２５の書き込みアドレスポインタは２３９と
なる。

次のＩＨでは、読み出しアドレスリセットパルスＲＲＥ
Ｓａによって読み出しアドレスポインタがＯにリセット
され、書き込みパルスＷＣＬＫａ。

ＷＣＬＫｂの倍の時間軸をもっクロックＲＣＬＫａ、Ｒ
ＣＬＫｂによってアドレスポインタが更新されながら、
０〜２３９個のデータを読み出す。

この読み出し処理と同時に、ラインメモリ２４゜２５の
書き込みアドレスポインタが２４０〜４７９画素■での
データを、書き込みクロックＷＣＬＫａ、ＷＣＬＫｂに
よって、書き込みアドレスボインクを更新しながらライ
ンメモリ２４．２５に順次交互に書き込む。

従って、４７９画素分のデータが書き込まれると、ライ
ンメモリ２４．２５の書き込みアドレスポインタは４７
９、読み出しアドレスポインタは２３つになっている。

次のＩＨ期間で書き込みアドレスポインタはリセットパ
ルスＷＲＥＳａによって０にリセットされ、再び０〜２
３９の画素骨のデータを書き込む。

そして、この書き込み処理と同時に読み出しクロックＲ
ＣＬＫａ、ＲＣＬＫｂにより、ＩＨ前に書き込まれた２
４０〜４７９画素分のデータを読み出す。このとき、ラ
インメモリ２４．２５の書き込みアドレスポインタは２
３９、読み出しアドレスポインタは４７９になっている
。

次のＩＨ″ｒｉみ出しアドレスポインタはリセットパル
スＲＲＥ　Ｓ　ｂにより０にリセットされ、再びＯ〜２
３９のアドレスに書き込む。

以上のように読み出し、書き込み処理をＩＨ毎に交互に
行い、また読み出し、書き込みアドレス信号をおのおの
２Ｈ周期で与えて書き込み、読み出しアドレスポインタ
の制御を行うことによって２低速のラインメモリ２４〜
２９を使用しても従来例と同様な時間軸伸長処理を行う
ことができる。

残る分割領域（中間の２１５の領域および最終の１１５
の領域）についての処理も同様である。他のＢ、　　Ｇ
のチャネルについても同様である。

［発明の効果］ 以上説明したように、この発明によれば、映像信号の時
間軸伸長に使用するラインメモリを従来よりも低速のも
のを使用することができるため、システムのコストが大
幅に低減できる。

したがって、この発明は高速で、なおかつ分割駆動方式
が採用されるハイビジョンシステムなどの映像信号処理
装置に適用して極めて好適である。

【図面の簡単な説明】

第１図はこの発明の実施例を示すブロック図、第２図（
ａ）は実施例の時間軸伸長タイミング間係を示すタイミ
ングチャート、同図（ｂ）、　　（Ｃ）はラインメモリ
書き込みおよび読み出しクロックを示す図、第３図は液
晶パネルの構成例を示す図、第４図はＴＰＴ液晶パネル
等価回路図、第５図は液晶駆動波形の一例を示す図、第
６図は従来例を示すブロック図、第７図（ａ）は従来例
の時間軸伸長タイミングを示す図、同図（ｂ）はＤ／Ａ
変換器のクロックを示す図である。 ＩＨＵ〜３ＨＵ　　・・上側水平走査用ドライバＩＨＤ
〜３ＨＤ　　・　下側水平走査用ドライバＩＶＬ、２Ｖ
Ｌ　　・・左側垂直走査用ドライバＩＶＲ，２ＶＲ・　
・右側垂直走査用ドライバ９〜１１・・・ラッチ回路 １２〜１７　・　Ｄ／Ａ変換器 １８〜２３　・・駆動回路 ２４〜２９・・　ラインメモリ ３０・・・液晶パネル 特許出願人　　シャ　−プ株式会社

Claims (1)

【特許請求の範囲】
1. （１）ディジタル変換された映像信号が第１のクロック
   を用いてＮ個（Ｎは整数）のラッチ回路でラッチされる
   と共に、 ラッチされた複数の映像信号が対をなす２Ｎ個のライン
   メモリに供給されて、上記第１のクロックに対し１／２
   分周された位相の異なる第２および第３のクロックによ
   つて時分割的に対をなすラインメモリごとに書き込まれ
   、 第２および第３のクロックに対して、さらに１／２分周
   されると共に、位相の異なる第４および第５のクロック
   によって上記対をなすラインメモリ同士が同時に読み出
   され、 夫々のラインメモリから読み出された映像出力が対をな
   す２Ｎ個の液晶表示素子駆動用の水平走査用ドライバに
   供給されるようになされたことを特徴する映像信号処理
   装置。