JPH0267883A - ビデオプリンタ信号処理回路 - Google Patents

ビデオプリンタ信号処理回路

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JPH0267883A
JPH0267883A JP63219694A JP21969488A JPH0267883A JP H0267883 A JPH0267883 A JP H0267883A JP 63219694 A JP63219694 A JP 63219694A JP 21969488 A JP21969488 A JP 21969488A JP H0267883 A JPH0267883 A JP H0267883A
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clock
circuit
signal
sampling
processing circuit
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JP63219694A
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Hiroyuki Kimura
寛之 木村
Kentaro Hanma
謙太郎 半間
Yasunori Kobori
康功 小堀
Takashi Komata
小俣　隆
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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    • H04N1/648—Transmitting or storing the primary (additive or subtractive) colour signals; Compression thereof

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野Ｊ 本発明は、デイスプレィ上に表示されている画像と回し
プリント像を得るビデオプリンタに係り、特に、ビデオ
信号からデータを取り出すサンプリング回路を有するビ
デオプリンタ信号処理回路に関する。
［従来の技術１ 従来のビデオプリンタのサンプリング回路は。
特開昭５８−Ｈ３６６７号公報に記載のように、ビデオ
信号を直接ＡＤ変換して−Ｈメモリに書き込み、プリン
ト時にはメモリからこのデータを読み出してプリントの
制御を行っていたゆしたがって、メそりへの書込みは入
力信号の周波数が高くなるとそれに応じて速く書き込む
ように構成されていた。
［発明か解決しようとする課題］ 上記従来技術は、ビデオ信号の周波数が高くなった場合
については、サンプリング回路およびメモリの動作速度
を速くする以外に対応する手段かなかった。
このため、水平走査周波数か高くなるにつれて、メモリ
およびサンブリンク回路の動作速度の高速化が要求され
る。水平走査周波数か例えば６４にｌｌｚになるような
高精細デイスプレィの場合には、ビデオ信号の周波数が
１００ＭＨｚになり、特にビデオ信号をＡＤ変換するＡ
Ｄ変換器およびこの書込クロック生成回路等のサンプリ
ング回路の動作速度か１００１１＋７．になり、高速動
作が必要となるという問題があった。
本発明の目的は、サンプリング回路の動作速度を上げる
ことなく高周波のビデオ信号をサンプルすることかでき
るビデオプリンタ信号処理回路を提供することにある。
［課題を解決するだめの手段］ 上記目的を達成するために、本発明は、ビデオ信号をサ
ンプリング・ＡＤ変換してメモリに記憶し、該メモリの
内容を読み出してプリンタに記録するビデオプリンタ信
号処理回路において、前記ビデオ信号の水平同期信号に
基づいて画素クロラフを発生するフェーズロックループ
（ＰＬＬ）回路と、該ＰＬＬｕ路からの画素クロックを
分周した分周クロックを、前記画素クロックでシフトさ
せる分周／位相シフト手段と、該分周／位相シフト手段
の異なる位相の複数の分周クロックのうちの１分周クロ
ックを選択する選択手段と、該選択手段の選択を垂直回
期信号毎に更新制御する選択制御手段とを備え、前記選
択手段の出力クロックにしたかって前記サンブリンクを
行うことを特徴とするものである。
前記分周／位相シフト手段の分周は、独立の分周器を用
いてもよいが、前記ＰＬＬ内部にある分周器の一部を利
用して行えば好都合である。
また、記録エリアを設定し、前記画素クロックおよび同
期信号に応じて、前記画素クロックに対応する画素か前
記記録エリアに存在するか否かを示す信号を発生する手
段を設け、該手段の出力と前記選択手段の出力との論理
積にしたかって前記サンプリングを行うようにしてもよ
い。この場合、前記選択制御手段は前記記録エリアの設
定に応して出力にオフセットを付加可能とすることか望
ましい。
前記メモリは、前記ビデオ信号の画像の１画面分の画素
データを記憶する構成とし、あるいは画像の一部のみを
記憶する構成とすることがてきる。画像の一部のみを記
憶する構成とする場合には、前記メモリを、前記ビデオ
信号の画像の垂直１ライン分の画素データを記憶する構
成とし、前記選択手段の出力クロックのうち前記垂直１
ライン分に対応する出力クロックのみを通過させるゲー
ト手段を設ける。
［作用　１ デイスプレィ装置からのビデオ信号は、通常、水平同期
信号のｎ倍のクロックで画素データを読み出して生成さ
れる。プリンタ側では、この水平同期信号に基づいてＰ
ＬＬ回路が画素に同期した画素クロックを生成する。
従来は、この画素クロックを直接ＡＤ変換器のサンプリ
ングクロック入力に用いていたか、本発明ては、ビデオ
信号のサンプリングを各画素単位に行うのではなく、一
定間隔置き（例えばＮ画素ごと）に行う。すなわち、Ｐ
ＬＬ回路からの画素クロックを分周した分周クロックを
サンプリングクロックとする。１画面の全画素を取込む
ためには、垂直同期信号毎にサンプリング点をずらして
画素を取込む。このために、上記分周クロックは１〜Ｎ
クロウク分位相をずらしたものを用意しておき、垂直同
期信号毎に順次異なる分周クロックを選択していく。こ
れにより、ＡＤ変換器およびメモリの高速動作速度を要
求することなく、全画素を取込むことができる。
メモリへの画素の書込時には、取込んだ画素に対して順
番に書込アドレスを発生し、プリント時には書き込まれ
た順序とは別に、プリンタの動作に適した形式て、例え
ば画像の左側から縦ｌライン毎に順番に読み出すように
読出ア１くレスを生成する。この逆に、書込時に位相シ
フトを考慮して書込アドレスを発生し、続出時にアドレ
ス順に読み出せるようにしてもよい。
水平同期周波数が６４ＫＨｚの高精細デイスプレィの場
合を考えると、画素数は１２８０Ｘ　１０２４　（横Ｘ
縦）の構成となっている。もし、横方向に各画素単位で
サンプリングすると上述のように約１００　Ｍ　ｔｌ　
ｚでサンプリングしなければならないが１例えば３２画
素間隔でサンプリングすれば、取込む画素数はｌ水平期
間内に４０画素分しかないのて約３　ＭＨｚですむ。１
回（１フレーム）サンプリングした後は、サンプリング
開始点を１画素ずらしてサンプリングし、全部で３２回
サンプリングして全画像をメモリに取込む。
このようにして、サンプリンク回路に要求される動作速
度を遅くすることが可能になる。
［実施例］ 以下、熱転写式ビデオプリンタを例とした本発明の実施
例について図面により詳細に説明する。
第１図は本発明による一実施例のブロック図である。第
１図において、１はビデオ信号をＡＤ変換するＡＤ変換
器、２はＡＤ変換されたデータを記憶するメモリ、３は
ＡＤ変換器１のサンプリングクロックを出力する分周／
位相シフト回路、４はビデオ信号から同期信号を分離す
る同期分離回路、５は同期分離回路４の水上出力を基準
信号として用いるＰＬＬ発振回路、６はメモリ２の書込
、読出およびプリントの制御を行うプリント制御回路、
７はメモリ２の書込アドレス生成回路、８はメモリ２の
読出アドレスを生成する読出アドレス生成回路、９はプ
リントする１ライン分のデータを記憶するラインメモリ
、１０はラインメモリ９から読み出されたデータをもと
に感熱ヘットを制御する制御データを作り出す中間調制
御回路、１１は画像の褒淡に比例した熱量を発生して紙
にインクを転写する感熱ヘッド、１２はプリンタのプリ
ント制御を行うシステムコントロール回路、１３はプリ
ンタのメカニズムである。
また第２図から第４図は第１図の動作をより詳しく説明
するための説明図である。
第２図（ａ）はサンプリングクロックの位相シフトを説
明するタイミングチャート、同図（ｂ）は画素のサンプ
リング状態を示している。
第３図はメモリ・２のメモリマツプである。第４図は発
振回路５および位相／シフト回路３をより詳しくあられ
したものである。第４図において５はＰＬＬで５−１は
低域通過フィルタ（ＬＰＦ）５−２は電圧制御発振回路
（ＶＣＯ）　、　５−３はＮ分周器、５−４はＭ分周器
、３−１は位相シフトを行うシフトレジスタ、３−２は
シフトレジスタ３−１の出力を選択する位相シフト選択
回路、２３は位相シフト選択回路３−２の選択出力を出
力するメモリライン数制御回路である。
以下、図を用いて本実施例の動作を説明する。
第２図に示すように本実施例では先ず第１のフレームに
ついてΦ１の立ち上かりで入カビデオ信号をサンプリン
グする。−回目のサンプリングが終了すると、第２図の
例では横方向に飛び飛びに５列サンプルされる。フレー
ムては次のサンプリング位相Φ２て再び入力ビデオ信号
をサンプリングする。このようにしてフレーム毎にΦ、
まてＮ回繰り返しサンプリングしてメモリ２に書き込む
ことにより画面横方向の全画素分のデータを取り込むも
のである。このような書込を行う回路構成は、水平同期
信号に回期したＰＬＬ５とこのＰＬＬ５の分周器と位相
シフト回路３から構成されている。
水平同期周波数と画素読出周波数の比は一般に整数倍（
ＭｘＮ）となっており、ＰＬＬの分周回路はＮ分周器５
−３とＭ分周器５−４から構成される。ここでＮ分周器
５−３の出力をシフトレジスタ３−１に入力する。この
際シフトレジスタ３−１のクロックはＰＬＬ５のＶＣＯ
５−２から入力する。この結果シフトレジスタ３−１の
各ビット出力はクロック位相が１つずつずれた信号とな
る。
そこてシフトレジスタ３−１の各出力を選択回路３−２
に入力し、メモリ書込順に従いシフトレジスタ３−１の
各ビットを選択しＡＤ変換器ｌに入力することにより、
第２図（ａ）に示すΦ１〜Φ９まてのサンプリングクロ
ックを生成することかてきる。
またここてＡＤ変換器１は第４図に示すように高速のサ
ンプルホールド回路１−１と低速のＡＤ変換器１−２か
ら構成され、入力されたビデオ信号はまずサンプルホー
ルド回路１−１でＶＣＯ５−２のクロラフタイミングて
サンプルされた後、−旦ホールドされる。次にＡＤ変換
器１−２でＡＤ変換される。このような構成であればＡ
Ｄ変換器１−２は高速で動作する必要か無く回路全体で
高速に動作する必要がない。またこの実施例では分周回
路を５−３．５−４と２つに分けたかこれを１つの分周
器で構成しこの分周器の途中の分周段からの出力をシフ
トレジスタ３−１に入力しても良い。第３図（ａ）は画
素の構成を示す（ここでは横１６、縦１６画素構成、分
周比Ｎ＝４で説明する）。Ｎ＝４であるから、サンプリ
ングは同図（ｂ）に示すように画素１の次画素５，９゜
１３の順に行われる。水平１ライン分サンプリングか行
われると、次のラインの画素１７，２１゜２５．２９と
サンプリングされる。以下同様にして取り込まれるとメ
モリ２のメモリマツプは第３図（ｂ）に示すようになる
。プリント時には第３図（ｂ）でＯ印で囲んだデータを
読み出すと縦１ライン分の画素データとなる。そこで読
出回路は４番地ずつアドレスがジャンプし１ライン分の
データを読み出すとアドレススタート番地が１番地進む
ようにＷ１成される。この場合には読出アドレスがジャ
ンプする構成としていたが、書込回路てこのようにジャ
ンプアドレスを生成して書き込んでもよい。
このようにしてＡＤ変換器ｌで飛び飛びにサンプルされ
たビデオ信号は書込アドレス回路７で生成されたアドレ
スに従いメモリ２に書き込まれる。
プリント時にはシステムコントロール回路１２により読
出アドレス回路８が選択されメモリ２の内容を読み出す
。この時の読み出し順は感熱へ・ラド１１のプリント順
、例えば縦１ライン方向のデータを読み出すように読出
アドレス回路８は動作する。読み出されたデータはライ
ンメモリ９に一旦書き込まれた後、中間調制御回路ｌＯ
で読み出され感熱へット１１を駆動する信号に変換して
感熱へラド１１に入力される。一方、システムコントロ
ール回路１２はこの中間調制御回路ｌＯの動作に連動し
てプリンタのメカニズム１３を駆動してｌライン分、紙
を送る。以ト説明したように１ライン単位でメモリ２か
らプリントデータな読み出しプリント動作を行い、１画
面分のプリントを行う。なおここでは入力信号をＡ／Ｄ
変換器１てＡＤ変換してメモリ２に書き込んでいたが、
マルチカラー（Ｒ，Ｇ、Ｂ信号いずれもｌ又は０どちら
かしかない８色表示）などの場合はＡ／Ｄ変換器ｌを使
わずにラッチ回路あるいはコンパレータにおきかえても
良い。
第５図は本発明による他の一実施例のブロック図である
。第５図において第１図と同一符号を付したものは同一
機能を有する。
２０は画面垂直方向のうちビデオ信号か記録されている
エリアを示す■ブランク発生回路、２１は同様に水平方
向に記録されているエリアを示すＨブランク回路、２２
は選択回路３−２で選ばれたサンプリングクロックを信
号エリアのみに発生するようにゲートをかけるゲート回
路、２３は第１図のプリント制御回路６と同じものであ
るか、オフセット値を入力することにより選択回路３−
２の選択順番をずらすと共に、Ｈブランク回路２１のブ
ランク幅を制御するものである。また第６図は本実施例
の動作を示すタイミングチャートでそれぞれΦ１．ΦＮ
７□、Φ８てのＨブランク信号波形、ＡＤサンプリング
クロック波形を示す。
以下、この図を参照しながら本実施例の動作を説明する
。
■ブランク発生回路２０、Ｈブランク発生回路２１は共
に同期分離回路４の出力をもとに画面の垂直方向、水平
方向の記録エリアに相当する期間だけサンプリング信号
を通過させるゲート信号を生成する。すなわち、■ブラ
ンク回路２０は同期分離回路４で分離された同期信号を
もとに１垂直期間のうち信号が記録されているエリアの
みゲートする信号を生成する。このような回路は例えば
Ｖ信号によりリセットされＨ信号を計数するカウンタと
このカウンタの出力をデコートするデコード回路により
容易に作ることができる。一方、水平方向のゲート信号
であるＨブランク発生回路２１は水平記録信号のエリア
をゲートする信号を生成する。ところでこのＨブランク
回路２１の出力は選択回路３−２から出力されるサンプ
リング信号の位相がずれるにつれて同様にずれなければ
ならない。なぜなら、第６図に示すようにΦ、とΦ８で
もしＨブランク信号がΦ、と同じタイミングであれば、
ＡＤサンプリング信号の先頭に余分な信号が１つ発生し
、最後に不足か生じるからである。そこてＨブランク信
号も図に示すようにΦ、ではブランク信号３０に、ΦＮ
／２ではブランク信号３１に、Φ、ではブランク信号３
２にしなければならない。このためブランク信号はＨ信
号をもとに生成された後、位相シフト回路３と同じ回路
構成により同様に位相がずらされる。
またメモリライン数制御回路２３に予めオフセット値を
入力することによりビデオ信号の信号エリアに対して１
選択回路３、Ｈブランク回路２１の開始位置をオフセッ
トして信号エリアにあわせる事かできる。
第７図はこのメモリライン数制御回路２３の一例である
。第７図において４０はＶ信号をもとに書込ラインを計
数するカウンタでシステムコントロール回路１２により
計数開始をする。４１はシステムコントロール回路１２
とカウンタ４０の出力を加算する加算回路、４２は加算
回路４１の出力をデコードして位相シフト回路の選択回
路３−２を駆動する信号を作り出す。ここで記録しよう
としている信号の水平方向の記録エリアか異なる場合に
は、システムコントロール回路１２から加算定数が変え
られ、オフセットされた分デコード回路４２の出力かシ
フトする。この結果セレクトされた信号すなわちＡＤ変
換器ｌに与えられる信号の位相がシフトする。例えば第
６図では通常はΦ、から始まるものがΦＮ／２から始ま
ることとなる。ここで水平期間に含まれる画素の数が変
化した場合には水平同期信号を基準信号にしているＰＬ
Ｌの分周器５−３．５−４の分周比をシステムコントロ
ール回路１２からの制御信号４７で変化させればよい。
また、垂直期間に記録されている信号エリアが異なる場
合にも同様にシステムコントロール回路１２からの信号
によりＶブランク回路２０のデフ−１〜値を変えて記録
エリアを変える事もできる。
以上、本実施例によれば、ビデオ信号の記録エリアが異
なる場合においても、システムコントロール回路１２か
らの制御信号によりオフセット値を変更することにより
、信号取り込みエリアをあわせることがてきる。
第８図は本発明の他の実施例のブロック図である。第１
図と同一符号を付したものは同一機能を有する。５０．
５１はサンプリングクロックをゲートするゲート回路、
５２はＨブランク回路２１でゲートされたサンプリング
信号のうち１クロックだけ取り出すクロックゲート回路
である。
また第９図は第８図の動作を説明する図であり、クロッ
クゲート回路５２とＨブランク回路２１とゲート回路５
０の出力を示す。第８図の実施例では１画面の記憶なせ
ずに直接ラインメモリ９に書込な行いプリントするもの
である。システムコントロール回路１２からはクロック
ゲート回路５２と位相シフト回路３に現在プリントして
いるライン数を示す。この信号をもとに位相シフト回路
３ではＰＬＬの分周器のうち前段にある分周器Ｎ。
の範囲で位相を選択する。またクロックゲート回路５２
ではＰＬＬ５の分周器Ｎ２の範囲でクロックのうち一つ
を選択する。このようにして選択された信号はゲート回
路５０．５１でクロックを選択してＡＤ変換器１に入力
される。この様子を示したものが第９図である。第９図
においてＨツランク信号６２は水平同期信号から生成さ
れたものである。クロックゲート回路５２の出力６３゜
６４はサンプリング位置が■の時は６３のゲート信号が
、■の時は６４のゲート信号が出力され、それぞれ６５
．６８のサンプリングクロックかゲート５０から出力さ
れＡＤ変換器ｌに導かれる。このようにふたつのゲート
を使う事によりクロックゲート回路の動作速度は遅くと
もよくなる。この結果ＰＬＬのｖＣＯと同じ速度で動作
しなければならない部分は位相シフト用のシフトレジス
タだけでよく、通常のＴＴＬ回路で構成できる。このよ
うにして生成されたＡＤ変換器用のサンプリングクロッ
クでＡＤ変換された信号はラインメモリ９に１＠に書き
込まれる。以下、１ライン分のデータかラインメモリに
書き込まれるとシステムコントロール回路１２と中間調
制御回路１０とで感熱へラド１１を駆動する信号を生成
して１ラインのプリントを行う。
また本実施例ではサンプリングする範囲については述べ
なかったが、システムコントロール回路１２から、出力
するプリントライン数を示す信号にオフセットを与える
事によりサンプリングする位置を変える事ができる。
以上、説明したように本発明によれば、１画面分のメモ
リを持゛たずに入力されたビデオ信号からプリントを得
る事ができる。またクロック生成回路は従来の回路に比
べて高速で動作する部分を少なくする事ができる。
【発明の効果１ 本発明によれば、ビデオ信号を複数画素置きにサンプリ
ングするようにしたので、ＡＤ変換器およびメモリに高
速動作を要求することなく、高精細デイスプレィのビデ
オ信号のサンプリング処理が行える。ＰＬＬ回路の動作
速度と同じ速度か要求されるのは位相シフト用のシフト
レジスタたけて、特殊な回路素子等を用いる必要かない
。
更に、記録エリアを設定し、そのエリア内のサンプリン
グのみを有効にすることにより、所望のエリアのみプリ
ントすることもできる。
【図面の簡単な説明】
第１図は本発明の一実施例のブロック図、第２図および
第３図は第１図実施例の動作説明図、第４図は９５１図
の要部の詳細ブロック図、第５図は本発明の他の実施例
のブロック図、第６図は第５図実施例の動作説明図、第
７図は第５図の一部の詳細ブロック図、第８図は本発明
の更に他の実施例のプロ・ンク図、第９図は第８図実施
例の動作説明図である。 ｌ・・・ＡＤ変換器、２・・・メモリ、３・・・分周／
位相シフト回路、 ３−１・・・シフトレジスタ、３−２・・・選択回路、
４・・・同期分離回路、５・・・ＰＬＬ回路。 ６・・・プリント制御回路、９・・・ラインメモリ、１
０・・・中間調制御回路、１１・・・感熱ヘット、１２
・・・システムコントロール回路、１３・・・メカニズ
ム、２０・・・Ｖブランク回路、２１・・・Ｈブランク
回路、 ２３・・・メモリライン数制御回路

Claims (1)

  1. 【特許請求の範囲】 １、ビデオ信号をサンプリング・ＡＤ変換してメモリに
    記憶し、該メモリの内容を読み出してプリンタに記録す
    るビデオプリンタ信号処理回路において、 前記ビデオ信号の水平同期信号に基づいて画素クロック
    を発生するフェーズロックループ（ＰＬＬ）回路と、 該ＰＬＬ回路からの画素クロックを分周した分周クロッ
    クを、前記画素クロックでシフトさせる分周／位相シフ
    ト手段と、 該分周／位相シフト手段の異なる位相の複数の分周クロ
    ックのうちの１分周クロックを選択する選択手段と、 該選択手段の選択を垂直同期信号毎に更新制御する選択
    制御手段とを備え、 前記選択手段の出力クロックにしたがって前記サンプリ
    ングを行うことを特徴とするビデオプリンタ信号処理回
    路。 ２、前記分周／位相シフト手段の分周は、前記ＰＬＬ内
    部にある分周器の一部を利用して行うことを特徴とする
    請求項１記載のビデオプリンタ信号処理回路。 ３、記録エリアを設定し、前記画素クロックおよび同期
    信号に応じて、前記画素クロックに対応する画素が前記
    記録エリアに存在するか否かを示す信号を発生する手段
    を設け、該手段の出力と前記選択手段の出力との論理積
    にしたがって前記サンプリングを行うことを特徴とする
    請求項１記載のビデオプリンタ信号処理回路。 ４、前記選択制御手段は前記記録エリアの設定に応じて
    出力にオフセットを付加可能としたことを特徴とする請
    求項３記載のビデオ信号処理回路。 ５、前記メモリを、前記ビデオ信号の画像の１画面分の
    画素データを記憶する構成としたことを特徴とする請求
    項１記載のビデオプリンタ信号処理回路。 ６、前記メモリを、前記ビデオ信号の画像の垂直１ライ
    ン分の画素データを記憶する構成とし、前記選択手段の
    出力クロックのうち前記垂直１ライン分に対応する出力
    クロックのみを通過させるゲート手段を設けたことを特
    徴とする請求項１記載のビデオプリンタ信号処理回路。
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