JPH0652001A - パリティ付加回路 - Google Patents
パリティ付加回路Info
- Publication number
- JPH0652001A JPH0652001A JP4204786A JP20478692A JPH0652001A JP H0652001 A JPH0652001 A JP H0652001A JP 4204786 A JP4204786 A JP 4204786A JP 20478692 A JP20478692 A JP 20478692A JP H0652001 A JPH0652001 A JP H0652001A
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Abstract
(57)【要約】
【目的】 パリティ演算回路の回路規模を小さくするこ
とができ、しかも処理速度を上げることのできる回路構
成をもったパリティ付加回路を提供すること。 【構成】 図１に示したパリティ付加回路は、セレクタ
信号Ａ，セレクタ信号Ｂのいずれもがローレベルの時に
は前段変換部ラッチ回路の出力信号を選択し、セレクタ
信号Ａがハイレベルでセレクタ信号Ｂがローレベルの時
には受信信号を選択し、セレクタ信号Ａがローレベルで
セレクタ信号Ｂがハイレベルの時にはパリティ演算結果
を選択する。これらのセレクタ信号Ａ，セレクタ信号Ｂ
はそれぞれクロックに応じて動作するカウンタ６の出力
を受け、セレクタ信号生成回路７，セレクタ信号生成回
路８により所定のタイミングで生成される。
とができ、しかも処理速度を上げることのできる回路構
成をもったパリティ付加回路を提供すること。 【構成】 図１に示したパリティ付加回路は、セレクタ
信号Ａ，セレクタ信号Ｂのいずれもがローレベルの時に
は前段変換部ラッチ回路の出力信号を選択し、セレクタ
信号Ａがハイレベルでセレクタ信号Ｂがローレベルの時
には受信信号を選択し、セレクタ信号Ａがローレベルで
セレクタ信号Ｂがハイレベルの時にはパリティ演算結果
を選択する。これらのセレクタ信号Ａ，セレクタ信号Ｂ
はそれぞれクロックに応じて動作するカウンタ６の出力
を受け、セレクタ信号生成回路７，セレクタ信号生成回
路８により所定のタイミングで生成される。
Description
【０００１】
【産業上の利用分野】本発明はパリティ付加回路に係
り、特にパラレル信号からシリアル信号に変換された際
にパリティが付加されたシリアル信号を得ることのでき
るパリティ付加回路に関する。
り、特にパラレル信号からシリアル信号に変換された際
にパリティが付加されたシリアル信号を得ることのでき
るパリティ付加回路に関する。
【０００２】
【従来の技術】図３は従来のパリティ付加回路の一構成
例を示すブロック回路図である。ｎビットのパラレル信
号を一旦ラッチするラッチ回路１０と、このｎビットの
パラレル信号からパリティ演算を行うｎビットパリティ
演算回路１１と、ｎビットパラレル信号とパリティ演算
回路１１により演算されたパリティ信号とを加えてｎ＋
１ビットのパラレル信号とした状態でシリアル信号に変
換するパラレルシリアル変換回路１２と、クロック信号
を受け、所定のタイミングでパルスを出力するカウンタ
１３と、カウンタ１３からの所定のタイミングのパルス
を受け、パラレル／シリアル変換回路１２に対してロー
ドパルスを出力するロードパルス生成回路１４とから構
成される。
例を示すブロック回路図である。ｎビットのパラレル信
号を一旦ラッチするラッチ回路１０と、このｎビットの
パラレル信号からパリティ演算を行うｎビットパリティ
演算回路１１と、ｎビットパラレル信号とパリティ演算
回路１１により演算されたパリティ信号とを加えてｎ＋
１ビットのパラレル信号とした状態でシリアル信号に変
換するパラレルシリアル変換回路１２と、クロック信号
を受け、所定のタイミングでパルスを出力するカウンタ
１３と、カウンタ１３からの所定のタイミングのパルス
を受け、パラレル／シリアル変換回路１２に対してロー
ドパルスを出力するロードパルス生成回路１４とから構
成される。
【０００３】すなわち図３に示す従来のパリティ付加回
路ではｎビット（ｎ≧２）のパラレル信号は、一旦、ラ
ッチ回路１０によりラッチされたあと、パラレル信号の
ままパリティ演算回路１１によりパリティ演算が行われ
る。そしてその演算結果は１ビットの信号としてｎビッ
トのパラレル信号に付加されてｎ＋１ビットのパラレル
信号となりパラレル／シリアル変換回路１２に入力され
る。パラレル／シリアル変換回路１２は１回のｎ＋１ビ
ットの信号に対して１回のロードパルスがロードパルス
生成回路１４から入力される毎にシリアル信号に変換
し、パリティビット付シリアル信号が生成される。
路ではｎビット（ｎ≧２）のパラレル信号は、一旦、ラ
ッチ回路１０によりラッチされたあと、パラレル信号の
ままパリティ演算回路１１によりパリティ演算が行われ
る。そしてその演算結果は１ビットの信号としてｎビッ
トのパラレル信号に付加されてｎ＋１ビットのパラレル
信号となりパラレル／シリアル変換回路１２に入力され
る。パラレル／シリアル変換回路１２は１回のｎ＋１ビ
ットの信号に対して１回のロードパルスがロードパルス
生成回路１４から入力される毎にシリアル信号に変換
し、パリティビット付シリアル信号が生成される。
【０００４】
【発明が解決しようとする課題】しかし、上述した従来
のパリティ付加回路ではパラレル信号の状態のままでパ
リティ演算を行ったのちにパラレル／シリアル変換を行
うようにしているため、パラレル信号のビット数が多く
なるとパリティ演算回路の規模が大きくなるという問題
点を有していた。またビット速度が速くなるとパラレル
信号を受けとる入力部のラッチ回路からパラレル／シリ
アル変換ロードまでの処理が１ビットでは処理しきれな
くなるという問題点も有していた。
のパリティ付加回路ではパラレル信号の状態のままでパ
リティ演算を行ったのちにパラレル／シリアル変換を行
うようにしているため、パラレル信号のビット数が多く
なるとパリティ演算回路の規模が大きくなるという問題
点を有していた。またビット速度が速くなるとパラレル
信号を受けとる入力部のラッチ回路からパラレル／シリ
アル変換ロードまでの処理が１ビットでは処理しきれな
くなるという問題点も有していた。
【０００５】本発明は上述した問題点を解消するために
なされたもので、パリティ演算回路の回路規模を小さく
することができ、しかも処理速度を上げることのできる
回路構成をもったパリティ付加回路を提供することを目
的とする。
なされたもので、パリティ演算回路の回路規模を小さく
することができ、しかも処理速度を上げることのできる
回路構成をもったパリティ付加回路を提供することを目
的とする。
【０００６】
【課題を解決するための手段】本発明のパリティ付加回
路は、ｎビットの入力パラレル信号をビット毎にそれぞ
れラッチする第１〜第ｎの受信ラッチ回路を有する信号
受信部と、所定のタイミングで信号の選択を行う第１，
第２のセレクタ信号と格納情報の消去を行うリセット信
号とを生成する制御信号生成部と、第ｎ受信ラッチ回路
の出力をラッチする第ｎ変換部ラッチ回路と、２−１セ
レクタ回路の出力をラッチする第ｋ（ｋ＝２，３，…，
ｎ−１）変換部ラッチ回路と、３−１セレクタ回路の出
力をラッチする第１変換部ラッチ回路と、第（ｋ＋１）
変換部ラッチ回路の出力又は第ｋ受信ラッチ回路の出力
のいずれかを前記第２のセレクタ信号のタイミングに応
じて選択し前記第ｋ変換部ラッチ回路に出力するｎ−２
個の前記２−１セレクタ回路と、第２変換部ラッチ回路
の出力、第１受信ラッチ回路の出力又はパリティ生成回
路の出力のいずれかを前記第１及び第２のセレクタ信号
のタイミングに応じて選択し前記第１変換部ラッチ回路
に出力する前記３−１セレクタ回路とを有するｎビット
パラレルシリアル変換部と、前記第１変換部ラッチ回路
の出力と前記リセット信号で制御されるパリティ部ラッ
チ回路の出力とから入力信号のパリティ信号を生成する
パリティ生成回路と前記パリティ部ラッチ回路とを有す
るパリティ生成部とから構成され、前記第１変換部ラッ
チ回路の出力からパリティビット付シリアル信号を得る
ようにしたものである。
路は、ｎビットの入力パラレル信号をビット毎にそれぞ
れラッチする第１〜第ｎの受信ラッチ回路を有する信号
受信部と、所定のタイミングで信号の選択を行う第１，
第２のセレクタ信号と格納情報の消去を行うリセット信
号とを生成する制御信号生成部と、第ｎ受信ラッチ回路
の出力をラッチする第ｎ変換部ラッチ回路と、２−１セ
レクタ回路の出力をラッチする第ｋ（ｋ＝２，３，…，
ｎ−１）変換部ラッチ回路と、３−１セレクタ回路の出
力をラッチする第１変換部ラッチ回路と、第（ｋ＋１）
変換部ラッチ回路の出力又は第ｋ受信ラッチ回路の出力
のいずれかを前記第２のセレクタ信号のタイミングに応
じて選択し前記第ｋ変換部ラッチ回路に出力するｎ−２
個の前記２−１セレクタ回路と、第２変換部ラッチ回路
の出力、第１受信ラッチ回路の出力又はパリティ生成回
路の出力のいずれかを前記第１及び第２のセレクタ信号
のタイミングに応じて選択し前記第１変換部ラッチ回路
に出力する前記３−１セレクタ回路とを有するｎビット
パラレルシリアル変換部と、前記第１変換部ラッチ回路
の出力と前記リセット信号で制御されるパリティ部ラッ
チ回路の出力とから入力信号のパリティ信号を生成する
パリティ生成回路と前記パリティ部ラッチ回路とを有す
るパリティ生成部とから構成され、前記第１変換部ラッ
チ回路の出力からパリティビット付シリアル信号を得る
ようにしたものである。
【０００７】
【作用】以上のように構成することにより、本発明のパ
リティ付加回路は第１及び第２のセレクタ信号のタイミ
ングに応じてパラレル／シリアル変換が行われたのちに
パリティ演算が行われる。パリティ演算が行われたのち
にリセット信号によりパリティ生成部はリセットされ、
再び次のｎビットの入力信号のパリティビット付シリア
ル変換を行う。
リティ付加回路は第１及び第２のセレクタ信号のタイミ
ングに応じてパラレル／シリアル変換が行われたのちに
パリティ演算が行われる。パリティ演算が行われたのち
にリセット信号によりパリティ生成部はリセットされ、
再び次のｎビットの入力信号のパリティビット付シリア
ル変換を行う。
【０００８】
【実施例】図１は本発明の一実施例を示す回路図であ
る。本発明の回路は信号受信部と、制御信号生成部と、
ｎビットパラレルシリアル変換部と、パリティ生成部と
から構成されている。
る。本発明の回路は信号受信部と、制御信号生成部と、
ｎビットパラレルシリアル変換部と、パリティ生成部と
から構成されている。
【０００９】信号受信部はｎビットの入力パラレル信号
をビットごとにそれぞれラッチするｎ個の受信ラッチ回
路１−１，１−２，．．．，１−ｎから構成されてい
る。
をビットごとにそれぞれラッチするｎ個の受信ラッチ回
路１−１，１−２，．．．，１−ｎから構成されてい
る。
【００１０】入力信号はこの受信ラッチ回路により一旦
ラッチされる。これらのｎ個の受信ラッチ回路からの出
力は変換部ラッチ回路２−ｎ，２−１セレクタ３−２，
３−３，．．．，３−（ｎ−１）あるいは３−１セレク
タ３−１の入力に接続される。図に示すように、ｎビッ
ト目の受信ラッチ回路１−ｎの出力は第ｎ受信部ラッチ
回路２−ｎの入力に接続され、２ビット目からｎ−１ビ
ット目までの受信ラッチ回路の出力は２−１セレクタ３
−２，．．．，３−（ｎ−１）の入力に接続される。
ラッチされる。これらのｎ個の受信ラッチ回路からの出
力は変換部ラッチ回路２−ｎ，２−１セレクタ３−２，
３−３，．．．，３−（ｎ−１）あるいは３−１セレク
タ３−１の入力に接続される。図に示すように、ｎビッ
ト目の受信ラッチ回路１−ｎの出力は第ｎ受信部ラッチ
回路２−ｎの入力に接続され、２ビット目からｎ−１ビ
ット目までの受信ラッチ回路の出力は２−１セレクタ３
−２，．．．，３−（ｎ−１）の入力に接続される。
【００１１】２−１セレクタの他方の入力には前段の変
換部ラッチ回路の出力が入力される。そして２−１セレ
クタ及び３−１セレクタの出力はそれぞれ変換部ラッチ
回路２−（ｎ−１），．．．，２−１の入力に接続され
る。２−１セレクタは受信信号又は前段変換部ラッチ回
路の出力信号のいずれかをセレクタ信号に応じて選択す
るものであり、図２に示すようなセレクタ信号Ｂに応じ
てセレクタ信号Ｂのレベルがハイレベルである時には受
信信号を選択し、ローレベルである時には前段変換部ラ
ッチ回路の出力信号を選択する。また３−１セレクタ３
−１は受信信号か前段変換部ラッチ回路の出力信号か或
いはパリティ演算結果かのいずれかを選択するものであ
り、セレクタ信号Ａとセレクタ信号Ｂのレベルに応じて
選択が行われる。
換部ラッチ回路の出力が入力される。そして２−１セレ
クタ及び３−１セレクタの出力はそれぞれ変換部ラッチ
回路２−（ｎ−１），．．．，２−１の入力に接続され
る。２−１セレクタは受信信号又は前段変換部ラッチ回
路の出力信号のいずれかをセレクタ信号に応じて選択す
るものであり、図２に示すようなセレクタ信号Ｂに応じ
てセレクタ信号Ｂのレベルがハイレベルである時には受
信信号を選択し、ローレベルである時には前段変換部ラ
ッチ回路の出力信号を選択する。また３−１セレクタ３
−１は受信信号か前段変換部ラッチ回路の出力信号か或
いはパリティ演算結果かのいずれかを選択するものであ
り、セレクタ信号Ａとセレクタ信号Ｂのレベルに応じて
選択が行われる。
【００１２】本実施例ではセレクタ信号Ａ，セレクタ信
号Ｂのいずれもがローレベルの時には前段変換部ラッチ
回路の出力信号を選択し、セレクタ信号Ａがハイレベル
でセレクタ信号Ｂがローレベルの時には受信信号を選択
し、セレクタ信号Ａがローレベルでセレクタ信号Ｂがハ
イレベルの時にはパリティ演算結果を選択するように動
作する。これらのセレクタ信号Ａ，セレクタ信号Ｂはそ
れぞれクロックに応じて動作するカウンタ６の出力を受
け、セレクタ信号生成回路７，セレクタ信号生成回路８
により図２に示すようなタイミングで生成される。
号Ｂのいずれもがローレベルの時には前段変換部ラッチ
回路の出力信号を選択し、セレクタ信号Ａがハイレベル
でセレクタ信号Ｂがローレベルの時には受信信号を選択
し、セレクタ信号Ａがローレベルでセレクタ信号Ｂがハ
イレベルの時にはパリティ演算結果を選択するように動
作する。これらのセレクタ信号Ａ，セレクタ信号Ｂはそ
れぞれクロックに応じて動作するカウンタ６の出力を受
け、セレクタ信号生成回路７，セレクタ信号生成回路８
により図２に示すようなタイミングで生成される。
【００１３】このようにして２−１セレクタ及び３−１
セレクタの選択された信号はｎビットで構成される変換
部ラッチ回路へ入力され、パラレル／シリアル変換が行
われる。変換されたシリアル信号は２つに分かれ、１つ
はそのままポイントＡに出力され、他の１つはシリアル
パリティ演算回路に出力される。本実施例のパリティ生
成部は奇数パリティを実施するように構成されており、
エクスクルーシブＯＲゲート４とＤフリップフロップ５
により構成されている。
セレクタの選択された信号はｎビットで構成される変換
部ラッチ回路へ入力され、パラレル／シリアル変換が行
われる。変換されたシリアル信号は２つに分かれ、１つ
はそのままポイントＡに出力され、他の１つはシリアル
パリティ演算回路に出力される。本実施例のパリティ生
成部は奇数パリティを実施するように構成されており、
エクスクルーシブＯＲゲート４とＤフリップフロップ５
により構成されている。
【００１４】Ｄフリップフロップ回路５のリセット端子
にはリセット信号生成回路９からのリセット信号が入力
され、パリティ演算回路の初期化を行っている。このよ
うに受信ラッチ回路１−１，１−２，．．．，１−ｎか
らの出力信号は制御信号生成部のセレクタ信号生成回路
７の出力であるセレクタ信号Ａによりｎビットパラレル
シリアル変換部へ入力される。
にはリセット信号生成回路９からのリセット信号が入力
され、パリティ演算回路の初期化を行っている。このよ
うに受信ラッチ回路１−１，１−２，．．．，１−ｎか
らの出力信号は制御信号生成部のセレクタ信号生成回路
７の出力であるセレクタ信号Ａによりｎビットパラレル
シリアル変換部へ入力される。
【００１５】ｎビットパラレル／シリアル変換部は前述
したように２−１セレクタと３−１セレクタと変換部ラ
ッチ回路とから構成されている。その入力タイミングか
らｎクロック後に、図１のポイントＡにｎ番目の信号が
あらわれ、ポイントＢ点に１〜ｎビットのパリティ演算
結果が出力される。パリティ演算結果は３−１セレクタ
３−１にフィードバックされ、セレクタ信号Ｂによりｎ
＋１クロック目にポイントＡにあらわれる。このように
してパリティビット付シリアル信号が生成される。
したように２−１セレクタと３−１セレクタと変換部ラ
ッチ回路とから構成されている。その入力タイミングか
らｎクロック後に、図１のポイントＡにｎ番目の信号が
あらわれ、ポイントＢ点に１〜ｎビットのパリティ演算
結果が出力される。パリティ演算結果は３−１セレクタ
３−１にフィードバックされ、セレクタ信号Ｂによりｎ
＋１クロック目にポイントＡにあらわれる。このように
してパリティビット付シリアル信号が生成される。
【００１６】
【発明の効果】以上実施例に基づいて詳細に説明したよ
うに、本発明ではパリティ演算がパラレルシリアル変換
後に行われるためパリティ演算回路を小型化することが
できるとともに高速処理が実現できる。
うに、本発明ではパリティ演算がパラレルシリアル変換
後に行われるためパリティ演算回路を小型化することが
できるとともに高速処理が実現できる。
【図１】本発明の一実施例を示す回路図
【図２】図１の回路動作を説明するタイミングチャート
【図３】従来のパリティ付加回路を示す回路図
１−１，．．．，１−ｎ 受信ラッチ
回路 ２−１，．．．，２−ｎ 変換部ラッ
チ回路 ３−１，３−１ セレクタ ３−２，３−３，．．．，３−（ｎ−１） ２−１セレ
クタ ７，８ セレクタ信
号生成回路 ９ リセット信
号生成回路 ４ エクスクル
ーシブＯＲ回路 ５ Ｄフリップ
フロップ回路
回路 ２−１，．．．，２−ｎ 変換部ラッ
チ回路 ３−１，３−１ セレクタ ３−２，３−３，．．．，３−（ｎ−１） ２−１セレ
クタ ７，８ セレクタ信
号生成回路 ９ リセット信
号生成回路 ４ エクスクル
ーシブＯＲ回路 ５ Ｄフリップ
フロップ回路
Claims (1)
- 【請求項１】 ｎビットの入力パラレル信号をビット毎
にそれぞれラッチする第１〜第ｎの受信ラッチ回路を有
する信号受信部と、 所定のタイミングで信号の選択を行う第１，第２のセレ
クタ信号と格納情報の消去を行うリセット信号とを生成
する制御信号生成部と、 第ｎ受信ラッチ回路の出力をラッチする第ｎ変換部ラッ
チ回路と、２−１セレクタ回路の出力をラッチする第ｋ
（ｋ＝２，３，…，ｎ−１）変換部ラッチ回路と、 ３−１セレクタ回路の出力をラッチする第１変換部ラッ
チ回路と、第（ｋ＋１）変換部ラッチ回路の出力又は第
ｋ受信ラッチ回路の出力のいずれかを前記第２のセレク
タ信号のタイミングに応じて選択し前記第ｋ変換部ラッ
チ回路に出力するｎ−２個の前記２−１セレクタ回路
と、 第２変換部ラッチ回路の出力、第１受信ラッチ回路の出
力又はパリティ生成回路の出力のいずれかを前記第１及
び第２のセレクタ信号のタイミングに応じて選択し前記
第１変換部ラッチ回路に出力する前記３−１セレクタ回
路とを有するｎビットパラレルシリアル変換部と、 前記第１変換部ラッチ回路の出力と前記リセット信号で
制御されるパリティ部ラッチ回路の出力とから入力信号
のパリティ信号を生成するパリティ生成回路と前記パリ
ティ部ラッチ回路とを有するパリティ生成部とから構成
され、前記第１変換部ラッチ回路の出力からパリティビ
ット付シリアル信号を得るようにした事を特徴とするパ
リティ付加回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04204786A JP3135990B2 (ja) | 1992-07-31 | 1992-07-31 | パリティ付加回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04204786A JP3135990B2 (ja) | 1992-07-31 | 1992-07-31 | パリティ付加回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0652001A true JPH0652001A (ja) | 1994-02-25 |
| JP3135990B2 JP3135990B2 (ja) | 2001-02-19 |
Family
ID=16496329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04204786A Expired - Fee Related JP3135990B2 (ja) | 1992-07-31 | 1992-07-31 | パリティ付加回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3135990B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012516642A (ja) * | 2009-01-31 | 2012-07-19 | ザイリンクス インコーポレイテッド | パラレル−シリアル回路において誤りを検出し訂正するための方法および装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5681824A (en) | 1995-06-05 | 1997-10-28 | Eisai Co., Ltd. | Substituted liposaccharides useful in the treatment and prevention of endotoxemia |
-
1992
- 1992-07-31 JP JP04204786A patent/JP3135990B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012516642A (ja) * | 2009-01-31 | 2012-07-19 | ザイリンクス インコーポレイテッド | パラレル−シリアル回路において誤りを検出し訂正するための方法および装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3135990B2 (ja) | 2001-02-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001114 |
|
| LAPS | Cancellation because of no payment of annual fees |