JPS5965376A - アドレス制御回路 - Google Patents
アドレス制御回路Info
- Publication number
- JPS5965376A JPS5965376A JP57174997A JP17499782A JPS5965376A JP S5965376 A JPS5965376 A JP S5965376A JP 57174997 A JP57174997 A JP 57174997A JP 17499782 A JP17499782 A JP 17499782A JP S5965376 A JPS5965376 A JP S5965376A
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- JP
- Japan
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- register
- output
- circuit
- address
- bits
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- Data Mining & Analysis (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Computational Mathematics (AREA)
- Pure & Applied Mathematics (AREA)
- Databases & Information Systems (AREA)
- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- Algebra (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、音声信号等の各種信号を高速７−リエ変換（
以下、ＦＦＴ ： Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａ
ｎｓ−ｆｏｒｍ。）する場合、データをアクセスするメ
モリのアドレスを指定するビットリバースアドレス信号
を高速により発生するアドレス制御回路に関するもので
ある。
以下、ＦＦＴ ： Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａ
ｎｓ−ｆｏｒｍ。）する場合、データをアクセスするメ
モリのアドレスを指定するビットリバースアドレス信号
を高速により発生するアドレス制御回路に関するもので
ある。
ＦＦＴは、各種信号をコード化するディジタル信号処理
には不可欠なものであり、ＦＦＴのアルゴリズムは、ビ
ットリバースによるデータ系列の順序入れ替え、および
バタフライ演算により実現され、ビットリバースによる
データのＩｌｌ序入れ替えは、データ系列の奇数番目の
データを後半へ移す操作の反復によシ行なわれ、２進数
ｂＮ−１・・・ｂ２．ｂｌ。
には不可欠なものであり、ＦＦＴのアルゴリズムは、ビ
ットリバースによるデータ系列の順序入れ替え、および
バタフライ演算により実現され、ビットリバースによる
データのＩｌｌ序入れ替えは、データ系列の奇数番目の
データを後半へ移す操作の反復によシ行なわれ、２進数
ｂＮ−１・・・ｂ２．ｂｌ。
ｂｏ によシ示される元のデータ系列の順序を、ｂＯｌ
ｂｌ、 ｂ２・・・ｂＮ−１の新らしい順序に並べ替え
る操作となっている。
ｂｌ、 ｂ２・・・ｂＮ−１の新らしい順序に並べ替え
る操作となっている。
なお、この操作は、一般にメモリ内のデータを転送する
ことによって行なわれ、転送先のビットリバースアドレ
スを指定するビットリバースアドレス信号をアドレス制
御回路から得たうえ実行されるものとなっている。
ことによって行なわれ、転送先のビットリバースアドレ
スを指定するビットリバースアドレス信号をアドレス制
御回路から得たうえ実行されるものとなっている。
第１図は、従来のアドレス制御回路において用いられる
ビットリバース回路を示す原理図であわ、Ｎビットのレ
ジスタＲＧ１における出力の上位ビットと下位ビットと
を順次反対方向に入れ替えたうえ、同様のレジスタＲＧ
２の入力へ各個に接続するものとなっておシ、レジスタ
ＲＧ２から、ビットリバースアドレス信号を得ている。
ビットリバース回路を示す原理図であわ、Ｎビットのレ
ジスタＲＧ１における出力の上位ビットと下位ビットと
を順次反対方向に入れ替えたうえ、同様のレジスタＲＧ
２の入力へ各個に接続するものとなっておシ、レジスタ
ＲＧ２から、ビットリバースアドレス信号を得ている。
第２図は、従来のアドレス制御回路を示す機能的なブロ
ック図であシ、レジスタＲ１にはインクリメントの数ａ
がセットされ、レジスタＲ２には前のアドレス番号Ａｆ
ｉ−１がセットされており、レジスタＲ１の出力とレジ
スタＲ２の出力とを加算器ＡＤＤによシ加算し、インク
リメントされた新らしいアドレス番号を得てから、これ
をレジスタＲ２へ更新のうえ格納し、この操作を反復す
るものとなっている。
ック図であシ、レジスタＲ１にはインクリメントの数ａ
がセットされ、レジスタＲ２には前のアドレス番号Ａｆ
ｉ−１がセットされており、レジスタＲ１の出力とレジ
スタＲ２の出力とを加算器ＡＤＤによシ加算し、インク
リメントされた新らしいアドレス番号を得てから、これ
をレジスタＲ２へ更新のうえ格納し、この操作を反復す
るものとなっている。
一方、加算器ＡＤＤ□□□力は第１図のビットリバース
回路ＢＲへ与えられ、ビットリバースを受はトリバース
アドレス信号を得るものとなっている。
回路ＢＲへ与えられ、ビットリバースを受はトリバース
アドレス信号を得るものとなっている。
また、レジスタＲ２とシフト回路８ＨＩと動力はセレク
タＳＥＬへ与えられておシ、図上省略した別途の制御回
路によシセレクタＳＥＬを制御し、シフト回路ＳＨＩの
出力を選択させれば、レジスタＲ３ヘシフト回路ＳＨＩ
の出力が与えられるため、レジスタＲ３の出力ＯＵＴか
らビットリバースアドレス信号が得られる反面、レジス
タＲ２の出力を選択させれば、レジスタＲ２の出力がレ
ジスタＲ３へ与えられるため、出力ＯＵＴから順次にイ
ンクリメントされる通常のアドレス信号が得られる。
タＳＥＬへ与えられておシ、図上省略した別途の制御回
路によシセレクタＳＥＬを制御し、シフト回路ＳＨＩの
出力を選択させれば、レジスタＲ３ヘシフト回路ＳＨＩ
の出力が与えられるため、レジスタＲ３の出力ＯＵＴか
らビットリバースアドレス信号が得られる反面、レジス
タＲ２の出力を選択させれば、レジスタＲ２の出力がレ
ジスタＲ３へ与えられるため、出力ＯＵＴから順次にイ
ンクリメントされる通常のアドレス信号が得られる。
しかも、第２図の構成による場合には、レジスタＲ１，
Ｒ２および加算器ＡＤＤからなる通常のアドレス制御回
路へ、ビットリバース回路ＢＲ，シフト回路ＳＨＩ、制
御回路Ｃ０ＮＴおよびセレクタＳＥＬ等を付加する必要
があシ、回路規模が大となる欠点を生じている。
Ｒ２および加算器ＡＤＤからなる通常のアドレス制御回
路へ、ビットリバース回路ＢＲ，シフト回路ＳＨＩ、制
御回路Ｃ０ＮＴおよびセレクタＳＥＬ等を付加する必要
があシ、回路規模が大となる欠点を生じている。
また、ビットリバース回路ＢＲのレジスタＲＧ！。
ＲＧＺ間の布線は、各段の出力と入力とがすべて交差し
ているため、集積回路化するには多層配線を要し、チッ
プ面積が犬になると共に、構造が複雑化する欠点を生じ
ている。
ているため、集積回路化するには多層配線を要し、チッ
プ面積が犬になると共に、構造が複雑化する欠点を生じ
ている。
したがって、第２図の構成を集積回路化のうえＦＦＴに
よる信号処理へ汎用的に使用することは困難であり、一
般に複雑な分岐命令を用いるソフトウェア処理によシビ
ットリバースを行なっていた＼め、これに多くのプログ
ラムステップを要し、プログラムの作成が困難になると
共に、これの実行所要時間が犬となる等の欠点を生じて
いる。
よる信号処理へ汎用的に使用することは困難であり、一
般に複雑な分岐命令を用いるソフトウェア処理によシビ
ットリバースを行なっていた＼め、これに多くのプログ
ラムステップを要し、プログラムの作成が困難になると
共に、これの実行所要時間が犬となる等の欠点を生じて
いる。
本発明は、従来のか＼る欠点を根本的に解決する目的を
有し、ビットリバース回路を用いない簡単な構成によシ
、ビットリバースアドレス信号と通常のアドレス信号と
を同一の回路によシ得るものとした極めて効果的な、ア
ドレス制御回路を提供するものである。
有し、ビットリバース回路を用いない簡単な構成によシ
、ビットリバースアドレス信号と通常のアドレス信号と
を同一の回路によシ得るものとした極めて効果的な、ア
ドレス制御回路を提供するものである。
以下、実施例を示す第３図によシ本発明の詳細な説明す
るが、便宜上、まず本発明の詳細な説明する。
るが、便宜上、まず本発明の詳細な説明する。
すなわち、まずアドレス番号を示すＮビットの連続した
２進数Ｘおよびｘ ＋ １の各々をビットリバースした
値の差を求めるものとする。
２進数Ｘおよびｘ ＋ １の各々をビットリバースした
値の差を求めるものとする。
こ＼において、Ｎビットの２進数又は次式によＸ：Σ
ｂ 、２ｋ ０００００００．（１）−Ｏｋ たヌし、ｂｋは、下位からに＋１桁目の値である。
ｂ 、２ｋ ０００００００．（１）−Ｏｋ たヌし、ｂｋは、下位からに＋１桁目の値である。
また、Ｘの下位ｌビットがすべて１、すなわち、ｂｏ
＝： １）ｌ＝： °＋＋ ｉ）、−、＝＝ｌ、ｂｉ＝
ｏ とすれば、Ｘ＋１は次式によシ示される。
＝： １）ｌ＝： °＋＋ ｉ）、−、＝＝ｌ、ｂｉ＝
ｏ とすれば、Ｘ＋１は次式によシ示される。
・会・・・（２）
また、ＸおよびＸ＋１をビットリバースした値をＢ Ｒ
（ｘ）およびＢＲ（Ｘ＋１）とすれば、次式が成立する
。
（ｘ）およびＢＲ（Ｘ＋１）とすれば、次式が成立する
。
なお、一般に、ＢＲ（Ｘ＋１）はＢＲ（Ｘ）をインクリ
メントまたはデクリメントすることによシ得られ、これ
らのいずれかであるかはＸによって異なるが、これらの
値が２Ｎの周期によシ循環すると考えれば、ＢＲ（Ｘ＋
１）はＢＲ（Ｘ）をインクリメントすることによシ必ず
得られる。
メントまたはデクリメントすることによシ得られ、これ
らのいずれかであるかはＸによって異なるが、これらの
値が２Ｎの周期によシ循環すると考えれば、ＢＲ（Ｘ＋
１）はＢＲ（Ｘ）をインクリメントすることによシ必ず
得られる。
こ＼において、ＢＲ（Ｘ＋１）とＢＲ（幻との差を、周
期２ の循環アドレスによってオフセットを加えたうえ
求めると、（３）、（４）式から次式が得られる。
期２ の循環アドレスによってオフセットを加えたうえ
求めると、（３）、（４）式から次式が得られる。
ＢＲ（Ｘ＋１）−ＢＲ（Ｘ）＋２Ｎ＝ ３ ｍ ２ Ｎ
−１−１＠ ＠ ’−會（５７このため、Ｎビットのビ
ットリバースを得るとき、Ｘの下位ｌビットがすべで１
によシ表わされるものとすれば、Ｘをビットリバースし
た値ＢＲ（Ｘ）に対するＸ＋１をビットリバースした値
の増分は、循環アドレスを導入することによシ、３・２
Ｎ−１をｌビット下位方向ヘシフトして得られる。
−１−１＠ ＠ ’−會（５７このため、Ｎビットのビ
ットリバースを得るとき、Ｘの下位ｌビットがすべで１
によシ表わされるものとすれば、Ｘをビットリバースし
た値ＢＲ（Ｘ）に対するＸ＋１をビットリバースした値
の増分は、循環アドレスを導入することによシ、３・２
Ｎ−１をｌビット下位方向ヘシフトして得られる。
また、（５）式から次式が得られる。
ＢＲ（Ｘ＋１）＝３−２ ＋ＢＲ（Ｘ）−２”喧６
）したがって、（６）式の演算を実行する回路を構成す
れば、（ｘ＋ＬＸビットリバースしたアドレス信号を発
生することができる。
）したがって、（６）式の演算を実行する回路を構成す
れば、（ｘ＋ＬＸビットリバースしたアドレス信号を発
生することができる。
第３図は、以上の原理に基づく本発明の実施例を示す機
能的なブロック図であシ、第１のレジスタＲ１１が設け
られ、これの出力がシフト回路ＳＨＩへ与えられておシ
、制御回路Ｃ０ＮＴにょシシ７ト回路ＳＨＩのシフト量
が制御されるものとなっているまた、シフト回路ＳＨＩ
の出方は、加算器ＡＤＤの一方の入力へ与えられ、加算
器ＡＤＤの出方は、論理積回路ＡＮＤの一方の入力へ与
えられておシ、論理積回路ＡＮＤの出力は、第２のレジ
スタＲ１２へ与えられ、レジスタＲ１２の内容は、アド
レス信号として出力ＯＵＴへ送出されるものとなってい
る。
能的なブロック図であシ、第１のレジスタＲ１１が設け
られ、これの出力がシフト回路ＳＨＩへ与えられておシ
、制御回路Ｃ０ＮＴにょシシ７ト回路ＳＨＩのシフト量
が制御されるものとなっているまた、シフト回路ＳＨＩ
の出方は、加算器ＡＤＤの一方の入力へ与えられ、加算
器ＡＤＤの出方は、論理積回路ＡＮＤの一方の入力へ与
えられておシ、論理積回路ＡＮＤの出力は、第２のレジ
スタＲ１２へ与えられ、レジスタＲ１２の内容は、アド
レス信号として出力ＯＵＴへ送出されるものとなってい
る。
なお為レジスタＲｘ２１Ｊ市力を加算器ＡＤＤの他方の
入力へ与えている一方、第３のレジスタＲ１３は、出力
を論理積回路ＡＮＤの他方の入力へ与えている。
入力へ与えている一方、第３のレジスタＲ１３は、出力
を論理積回路ＡＮＤの他方の入力へ与えている。
こ＼において、レジスタａｌｌへ、現アドレス番号をビ
ットリバースした値ＢＲ（Ｘ＋１）と前アドレス番号Ｂ
Ｒ（Ｘ）をビットリバースした値との差分のりＲ１２の
内容をすべて０にリセッＩｊると共に、レジスタＲ１ａ
へ、アドレス番号の循環周期を示す値すなわち２Ｎとし
て、下位のＮビットがすべて１であシ、他はＯのデータ
をセットしたうえ、制御回路Ｃ０ＮＴによシ、シフト回
路ＳＨＩにおいてｌビットだけ下位方向へシフトが行な
われるものとして制御すれば、この状態を基準とする動
作の反フト回路ＳＨＩにおいてｌビットだけ下位方向ヘ
ン−１−１ フトされ、３・２ となったうえ加算器ＡＤＤへ＋Ｂ
Ｒ（ｘ）となシ、論理積回路ＡＮＤにおいて、レジスタ
Ｒ１３の内容における下位のＮビットのみがすべて１の
データとの論理積が取られ、Ｎ＋１ビツト＋ Ｂ Ｒ（
Ｘ） −２Ｎを示すものとなシ、これがレジスタＲ１２
へ与えられ、現アドレス番号を示す値ＢＲ（Ｘ＋１）と
して出力ＯＵＴから送出される。
ットリバースした値ＢＲ（Ｘ＋１）と前アドレス番号Ｂ
Ｒ（Ｘ）をビットリバースした値との差分のりＲ１２の
内容をすべて０にリセッＩｊると共に、レジスタＲ１ａ
へ、アドレス番号の循環周期を示す値すなわち２Ｎとし
て、下位のＮビットがすべて１であシ、他はＯのデータ
をセットしたうえ、制御回路Ｃ０ＮＴによシ、シフト回
路ＳＨＩにおいてｌビットだけ下位方向へシフトが行な
われるものとして制御すれば、この状態を基準とする動
作の反フト回路ＳＨＩにおいてｌビットだけ下位方向ヘ
ン−１−１ フトされ、３・２ となったうえ加算器ＡＤＤへ＋Ｂ
Ｒ（ｘ）となシ、論理積回路ＡＮＤにおいて、レジスタ
Ｒ１３の内容における下位のＮビットのみがすべて１の
データとの論理積が取られ、Ｎ＋１ビツト＋ Ｂ Ｒ（
Ｘ） −２Ｎを示すものとなシ、これがレジスタＲ１２
へ与えられ、現アドレス番号を示す値ＢＲ（Ｘ＋１）と
して出力ＯＵＴから送出される。
したがって、前述の動作を反復することによシ、出力Ｏ
ＵＴからビットリバースアドレス信号が連続的に得られ
るものとなる。
ＵＴからビットリバースアドレス信号が連続的に得られ
るものとなる。
また、レジスタＲ１１に通常のインクリメント量を設定
し、かつ、シフト回路ＳＨＩのシフト量を０に設定する
と共に、レジスタＲ１３にすべてのビットが１のデータ
を設定すれば、加算器ＡＤＤにおいて、レジスタＲ１２
の前アドレス番号を示す内容と、インクリメント量との
加算が順次に行なわれ、この加算結果がそのま＼レジス
タＲ１２へ与えられるため、出力ＯＵＴからは、順次に
増加する通常のアドレス信号が得られる。
し、かつ、シフト回路ＳＨＩのシフト量を０に設定する
と共に、レジスタＲ１３にすべてのビットが１のデータ
を設定すれば、加算器ＡＤＤにおいて、レジスタＲ１２
の前アドレス番号を示す内容と、インクリメント量との
加算が順次に行なわれ、この加算結果がそのま＼レジス
タＲ１２へ与えられるため、出力ＯＵＴからは、順次に
増加する通常のアドレス信号が得られる。
第４図は、第３図におけるシフト回路ＳＨＩの詳細を示
すブロック図であシ、データがＡＯ〜Ａ３の４ビツトの
場合を例示しである。
すブロック図であシ、データがＡＯ〜Ａ３の４ビツトの
場合を例示しである。
すなわち、第１段目のセレクタ５ＥＬｏｏ−８ＥＬＯ３
の入力１には各入力ピッ）ＡＯ〜Ａ３が与えられ、これ
らの入力２には各々１桁上位のピッ）Ａｌ−Ａ３が与え
られているが、セレクタＳＥＬｏｇの入力２には論理値
ＮＯ”の信号が与えられておシ、第２段目のセレクタ５
ＥＬｌｏ〜５ＥＬｔ３の入力１にはセレクタ５ＥＬｏｏ
〜５ＥＬｏ３の各出力が与えられ、これらの入力２には
セレクタ５ＥＬ０２．５ＥＬ０３における各々２桁上位
の出力が与えられているが、セレクタ５ＥＬ１２．５Ｅ
Ｌ１３ の入力２にはＳｋ ｏ ／／ｃｏ信号が与え
られている。
の入力１には各入力ピッ）ＡＯ〜Ａ３が与えられ、これ
らの入力２には各々１桁上位のピッ）Ａｌ−Ａ３が与え
られているが、セレクタＳＥＬｏｇの入力２には論理値
ＮＯ”の信号が与えられておシ、第２段目のセレクタ５
ＥＬｌｏ〜５ＥＬｔ３の入力１にはセレクタ５ＥＬｏｏ
〜５ＥＬｏ３の各出力が与えられ、これらの入力２には
セレクタ５ＥＬ０２．５ＥＬ０３における各々２桁上位
の出力が与えられているが、セレクタ５ＥＬ１２．５Ｅ
Ｌ１３ の入力２にはＳｋ ｏ ／／ｃｏ信号が与え
られている。
また、制御信号Ｓｏ、Ｓ１の状況に応じ、各セレクタ５
ＥＬｏｏ〜５ＥＬｔａは入力１または入力２を選択する
ものとなっている。
ＥＬｏｏ〜５ＥＬｔａは入力１または入力２を選択する
ものとなっている。
したがって、各セレクタ５ＥＬｏｏ〜５ＥＬｔａが入力
１を選択する状態では、入カビツ）Ａｏ〜Ａ３がそのま
＼順序により出力ビットＡＯ′〜Ａ ３／として送出さ
れるが、セレクタ５ＥＬｏｏ〜ＳＥＬ ｏ ａのみが入
力２を選択すれば、入力ピッ）Ａｌ−Ａ３が１桁づ＼下
位方向ヘシフトし、出力ビットＡＯ′〜Ａ２′となって
送出されると共に、出力ビットＡ３には ０ が付加さ
れる。
１を選択する状態では、入カビツ）Ａｏ〜Ａ３がそのま
＼順序により出力ビットＡＯ′〜Ａ ３／として送出さ
れるが、セレクタ５ＥＬｏｏ〜ＳＥＬ ｏ ａのみが入
力２を選択すれば、入力ピッ）Ａｌ−Ａ３が１桁づ＼下
位方向ヘシフトし、出力ビットＡＯ′〜Ａ２′となって
送出されると共に、出力ビットＡ３には ０ が付加さ
れる。
また、セレクタ５ＥＬＩＯ〜ＳＥＬ、１３のみが入力２
を選択する状態では、入カビツ）Ａ２．Ａ３が２桁づ＼
下位方向ヘシフトし、出力ビットＡ Ｏ’ 、 Ａ １
’として送出され、出力ピッ） Ａ ２’ 、 Ａ ３
には ０ が付加されるものとカるのに対し、セレクタ
５ＥＬ００〜ＳＥＬ ｌａ がすべて人力２を選択すれ
ば、入力ビットＡ３が３桁下位方向ヘシフトし、出力ビ
ットＡＯ′として送出され、出力ピッ） Ａ １／〜Ｎ
には気０“が付加される。
を選択する状態では、入カビツ）Ａ２．Ａ３が２桁づ＼
下位方向ヘシフトし、出力ビットＡ Ｏ’ 、 Ａ １
’として送出され、出力ピッ） Ａ ２’ 、 Ａ ３
には ０ が付加されるものとカるのに対し、セレクタ
５ＥＬ００〜ＳＥＬ ｌａ がすべて人力２を選択すれ
ば、入力ビットＡ３が３桁下位方向ヘシフトし、出力ビ
ットＡＯ′として送出され、出力ピッ） Ａ １／〜Ｎ
には気０“が付加される。
たソし、第４図は基本的な構成であシ、入力ビツト数に
応じてセレクタ５ＥＬｏｏ〜５ＥＬｏ３ および５ＥＬ
Ｉイー５ＥＬ１３ の数を増減すると共に、シフトす
る桁数に応じてこれらの段数を増減すればよい。
応じてセレクタ５ＥＬｏｏ〜５ＥＬｏ３ および５ＥＬ
Ｉイー５ＥＬ１３ の数を増減すると共に、シフトす
る桁数に応じてこれらの段数を増減すればよい。
このほか、シフト回路ＳＨＩとしてシフトレジスタを用
い、並列入力が与えられる度毎にこれをシフトしたうえ
並列出力を送出するものとしてもよい等、本発明は同一
の機能を実現する範囲において種々の変形が自在である
。
い、並列入力が与えられる度毎にこれをシフトしたうえ
並列出力を送出するものとしてもよい等、本発明は同一
の機能を実現する範囲において種々の変形が自在である
。
以上の説明によシ明らかなとおシ本発明によれば、ビッ
トリバース回路を用いずにビットリバースアドレス信号
の発生を行なえると共に、同一の回路によシ通常のアド
レス信号も発生できるため、アドレス信号の種別切替用
セレクタが不要となシ、小さなチップ面積による集積回
路化が容易となることによシ、ハードウェアによるアド
レス制御回路が容易に実現し、ＦＦＴ用ソフトウェア処
理上、プログラムステップ数が減少し、プログラムの作
成が容易になると同時に、必要とする処理時間が短縮さ
れ、ＦＦＴ用アドレス制御回路として顕著な効果が得ら
れる。
トリバース回路を用いずにビットリバースアドレス信号
の発生を行なえると共に、同一の回路によシ通常のアド
レス信号も発生できるため、アドレス信号の種別切替用
セレクタが不要となシ、小さなチップ面積による集積回
路化が容易となることによシ、ハードウェアによるアド
レス制御回路が容易に実現し、ＦＦＴ用ソフトウェア処
理上、プログラムステップ数が減少し、プログラムの作
成が容易になると同時に、必要とする処理時間が短縮さ
れ、ＦＦＴ用アドレス制御回路として顕著な効果が得ら
れる。
第１図は従来のアドレス制御回路において用いられるビ
ットリバース回路の原理図、第２図は従来例を示す機能
的なブロック図、第３図は本発明の実施例を示す機能的
なブロック図、第４図はシフト回路の詳細を示すブロッ
ク図である。 Ｒ１１〜Ｒ１３１１・番・レジスタ、５ＨＩ−＠−シフ
ト回路、Ｃ０ＮＴ・・・会制御回路、ＡＤＤ−・・・加
算器、ＡＮＤ・・・・論理積回路。 特許出願人 日本電信電話公社 代理人 山 川 政 樹 第１図 第２図 ＵＴ 第３図 ＵＴ
ットリバース回路の原理図、第２図は従来例を示す機能
的なブロック図、第３図は本発明の実施例を示す機能的
なブロック図、第４図はシフト回路の詳細を示すブロッ
ク図である。 Ｒ１１〜Ｒ１３１１・番・レジスタ、５ＨＩ−＠−シフ
ト回路、Ｃ０ＮＴ・・・会制御回路、ＡＤＤ−・・・加
算器、ＡＮＤ・・・・論理積回路。 特許出願人 日本電信電話公社 代理人 山 川 政 樹 第１図 第２図 ＵＴ 第３図 ＵＴ
Claims (1)
- 第１のシフトレジスタと、該第１のシフトレジスタの出
力が与えられるシフト回路と、該シフト回路のシフト量
を制御する制御回路と、前記シフト回路の出力が一方の
入力へ与えられる加算器と、該加算器の出力が一方の入
力へ与えられる論理積回路と、該論理積回路の出力が与
えられかつ自己の出力を前記加算器の他方の入力へ与え
る第２のレジスタと、前記論理積回路の他方の入力へ自
己の出力を与える第３のレジスタとからなることを特徴
とするアドレス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57174997A JPS5965376A (ja) | 1982-10-05 | 1982-10-05 | アドレス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57174997A JPS5965376A (ja) | 1982-10-05 | 1982-10-05 | アドレス制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5965376A true JPS5965376A (ja) | 1984-04-13 |
| JPH0217828B2 JPH0217828B2 (ja) | 1990-04-23 |
Family
ID=15988409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57174997A Granted JPS5965376A (ja) | 1982-10-05 | 1982-10-05 | アドレス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5965376A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6027069A (ja) * | 1983-07-22 | 1985-02-12 | Matsushita Electric Ind Co Ltd | フ−リエ変換処理装置 |
| JPS60218144A (ja) * | 1984-04-13 | 1985-10-31 | Sony Corp | アドレス生成回路 |
| JPS6151268A (ja) * | 1984-08-21 | 1986-03-13 | Nec Corp | デ−タ処理装置 |
| JPS6151269A (ja) * | 1984-08-21 | 1986-03-13 | Nec Corp | デ−タ処理装置 |
| JPS62147569A (ja) * | 1985-12-23 | 1987-07-01 | Nippon Texas Instr Kk | アドレス信号生成方法及びその回路 |
| JPH0514621U (ja) * | 1991-07-22 | 1993-02-26 | リウ バオ−シエン | 吸 盤 |
-
1982
- 1982-10-05 JP JP57174997A patent/JPS5965376A/ja active Granted
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6027069A (ja) * | 1983-07-22 | 1985-02-12 | Matsushita Electric Ind Co Ltd | フ−リエ変換処理装置 |
| JPS60218144A (ja) * | 1984-04-13 | 1985-10-31 | Sony Corp | アドレス生成回路 |
| JPH0555897B2 (ja) * | 1984-04-13 | 1993-08-18 | Sony Corp | |
| JPS6151268A (ja) * | 1984-08-21 | 1986-03-13 | Nec Corp | デ−タ処理装置 |
| JPS6151269A (ja) * | 1984-08-21 | 1986-03-13 | Nec Corp | デ−タ処理装置 |
| JPS62147569A (ja) * | 1985-12-23 | 1987-07-01 | Nippon Texas Instr Kk | アドレス信号生成方法及びその回路 |
| JPH0514621U (ja) * | 1991-07-22 | 1993-02-26 | リウ バオ−シエン | 吸 盤 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0217828B2 (ja) | 1990-04-23 |
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