JPS62147569A - アドレス信号生成方法及びその回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 イ、産業上の利用分野 本発明は、高速フーリエ変換によって入力データのビッ
トを変換するビット変換方法及びその回路に関するもの
である。

口、従来技術 近年、デジタル・シグナル・プロセッサ（以下、ＤＢＰ
と略す。）は、例えばアナログ信号をデジタル信号に変
換し、更に演算処理等を経て再びアナログ信号に変換す
る信号処理において非常に有望視されている。その用途
としては、通信分野の高速モデムの信号処理、線形予測
符号化法による音声の分析・合成に用いるデータ圧縮、
音声認識、高速フーリエ変換、高速制御装置、グラフィ
ックス等が考えられる。

特に、ＤＳＰにおける高速フーリエ変換（以下、’ＦＦ
Ｔと略す。）の占める割合は高く、そのプログラム中の
アドレッシングのサイクル数の低減を有効に実現するこ
とが強く望まれている。以下に、ＤＳＰにおける基数（
Ｒａｄｉｘ）２ＯＦＦＴによるビットリバーサル・アド
レッシング、即ちメモリ中のデータをビットリバースで
アクセスする動作を説明するが、これは例えば時間軸を
周波数軸に変換する時間間引き型ＦＦＴとして実現可能
である。

第１０図（Ａ）には、ＦＦＴのゴイント数が８である場
合のノーマル・オーダー（即ち、例えば時間軸）がビッ
ト入換えによって例えば周波数軸（ビットリバーサル）
に変換される状況が示されている。第１０図（Ｂ）は、
ＦＦＴのポイント数が１６の場合である。

こうし九ビットリバーサル・アドレッシングを実現する
方式として、汎用型Ｄ８Ｐチップの場合では第１０図の
アルゴリズムをソフトウェア技術で実現すること、専用
盤ＤｓＦチップ（例えばＦＦＴプロセッサ）では第１１
図及び第１２図に示す回路（３ビット入換え用）をハー
ドウェアとして組込むことが夫々考えられる。第１１図
の回路によれば、インデックス・カウンタからのノーマ
ル・オーダーのデータがビット・リバース・マルチプレ
クサでビット変換される（第１２図中の破線部分はマル
チプレクサを示す）。そして、このマルチプレクサから
のビット変換されたデータを先頭アドレスの保持され九
ペース・アドレス・レジスタからのペースアドレス信号
と共にアダーに入れ、これによって所定のアドレス位置
の変換信号を出力する。

しかしながら、上記した各方式は次の如き問題点を有し
ている。

（１）、汎用ｆｉＤ８Ｆチップでソフトウェアによりア
ドレッシングを行なう場合、プログラムの作成等に時間
を要し、アドレス生成に時間がかかる。

（２）、汎用型ＤＳＰチップ上には専用のハードウェア
を実装しにくいが、これは、ビット・リバース・マルチ
プレクサの如き付加的な回路を組込むことが必要となる
からである。

（３）、専用ｆｉＤｓＰチップでは、ビット・リバース
・マルチプレクサを使用可能であるが、こうし友マルチ
プレクサは第１２図に示したよつにビット数が固定され
てしまい、固定長のビットリバーサル操作しか行なえな
い。

（４）、上記のビット・リバーサル・マルチプレクサは
大きな配線領域を必要とするので、大規模集積回路（Ｌ
８Ｉ）用としては向いていない。

ハ１発明の目的 本発明の目的は、入力データのビットを専用の変換手段
なしに高速で、かつプログラマブルに、低コストに変換
することのできるビット変換方法及びその回路を提供す
ることにある。

二１発明の構成 即ち、本発明は、高速フーリエ変換によって入力データ
のビットを変換するビット変換方法において、ペースア
ドレス信号と、高速フーリエ変換のポイント数に対応す
るインデックス信号とをリバース・キャリー動作で、加
算し、この加算された信号と前記インデックス信号とを
リバース・キャリー動作で加算し、この加算操作を順次
繰返すことを特徴とするビット変換方法に係るものであ
る。

ま九、本発明は、高速フーリエ変換によって入力データ
のビットを変換するビット変換回路において、フォワー
ド・キャリー又はリバース・キャリー動作が選択される
ビットリバース・アダーと、このビットリバース・アダ
ーに高速フーリエ変換のポイント数に対応するインデッ
クス信号を供給するインデックス・レジスタと、前記ビ
ットリバース・アダーに後続されてペースアドレス信号
を負荷されたアドレス・レジスタとを有し、このアドレ
ス・レジスタから所定のアドレス信号が出力されると共
に、このアドレス信号が前記ビットリバース・アダーへ
戻されるように構成し几ことをご 特徴とするビット変換回路ｒ提供するものである。

ホ、実施例 以下、本発明の実施例を第１図〜第９図について詳細に
説明する。

まず、本発明に基くビット変換回路の要部であるフォワ
ード・キャリー又はリバース・キャリー動作を選択する
セレクタ（以下、Ｆ　Ｃ／Ｒ，Ｃセレクタと略す。）を
第１図〜第５図について説明する。

このＦＣ／ＲＣセレクタとして、本実施例では２種類の
リップル・キャリー・アダーを例示している。

第１図の方式では、フォワード・キャリーとリバース・
キャリーとに別々のキャリー信号伝搬ラインを接続し、
ま九キャリー・セレクタを用いてフォワード・キャリー
とリバース・キャリーとを選択的に動作させる。同図中
の論理表において、ＣＯυＴがＩＩＯ”はＭＳＢ（最大
ケタのビット）側へのケタ上げ又はＬＳＢ（最小ケタの
ビット）側へのケタ下げがないこと（キル状態）、“Ｃ
ＩＮ’は１ケタ下からのケタ上げ又は１ケタ上からのケ
タ下げが通過すること（プロパゲート状態）、＠１”は
Ｍ２Ｒへのケタ上げ又はＬＳ口へのケタ下げがあること
（プリチャージ状態）を示している。

第２図は、双方向のキャリー信号伝搬ラインを使用した
例を示し、第１図に比べて回路構成自体が簡略となり、
有利である。第２図でも、キャリー・セレクタによって
キャリー動作が選択される。

上記の各セレクタは、Ｍｏ　８　Ｆ　Ｂ　Ｔ　（Ｍｅｔ
ａｌＯｘｉｄｅ　８ｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅ
ｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）回路で実
現するのがメモリーの効率やスピードの点で望ましい。

第１図では、セレクタと従来のキャリー・プロパゲート
回路を２個使用することによって、容易に目的とする回
路を実現できる。第２図のパイディレクシｌナル・ズロ
バゲータは、ＭＯＳＦＥＴの双方向性、即ちソース及び
ドレインはそこに印加される電圧の大小によって決まる
ことを利用すれば実現可能である。

こうし九双方向性ＭＯ８ＦＥＴを用いたセレクタ回路に
ついて説明すると、まず第３図に示し九Ｍ常のマンチェ
スタ・キャリー・チェインと称されるケタ上げ回路【但
し、Ｋは前記キル状態を作り出す信号（ケタ上げを禁止
する意味）　、Ｐは前記プロパゲート状態を作り出す信
号（ケタ上げ、ケタ下げを通過させる意味力に、第４図
に示す如くにキル・セレクタとキャリー・セレクタとを
付加することによって、第２図の回路を構成することが
できる。ここでキル及びキャリー・セレクタは、第５図
に示す如きトランスファ・ゲートによって構成可能であ
る。

次に、上記したＰＣ／ＲＣセレクタからなるピッドリバ
ース・アダーを使用しｆｃＤＳＰ用のアドレス生成回路
を第６図に示す。この回路は、従来のアドレス生成回路
用のアダー／サブストラクタにＦＣ／ＲＣセレクタを付
加し、汎用型ＤＳＰ用のアドレス生成回路でビットリバ
ース層アドレッシングを行なえるように構成し次もので
ある。

このアドレス生成回路の動作を説明すると、まず、アド
レス・レジスタにベースアドレス（例えば、Ｘ（０）の
アドレス）を負荷し、通常のインデクシングの場合はイ
ンデックス・レジスタに＠１”を負荷せしめ、フォワー
ド・キャリーをセレクトする。この結果、第７図（Ａ）
で示す如き加算動作に基いて順次加算動作がなされ、第
８図に示すようなアドレスを生成することができる。

次に、ビットリバース・インデクシングを行なう場合、
アドレス・レジスタにベースアドレスを負荷する一方、
上記の通常のアドレッシングとは違ってインデックス・
レジスタにＦＦＴのポイント数の１７２（例えば１６ポ
イントの場合は８）を負荷し、かつリバース・キャリー
をセレクトする。

この結果、第７図（Ｂ）で示す如きリバース・キャリー
動作に基いて順次加算動作がなされ、第９図に示すよう
なビットリバース（変換）されたインデクシングが得ら
れる。

上記に説明したことから明らかなように、本実施例によ
るビット変換方法及びその回路は、次の如き顕著な特長
を有している。

（１）、従来の汎用アドレス生成回路のアダ一部分のみ
を上記のビットリバース・アダーに置き換え、これを選
択動作させ、かつ出力アドレス信号を各段で戻して加算
動作を順次行なうだけで、高速のビットリバース・イン
デクシングが可能となる。ま九、従来の通常のインデク
シングも可能で、両立させることができる。

（２）、インデックス・レジスタに負荷する値は例えば
１６ポイントの中から任意に選べるので、処理されるビ
ットをプログラマブルに変化させることができ、従来の
ようにＦＦＴのポイント数が固定化されることはない。

（３）、使用する回路素子（ハードウェア）が少なくて
すみ、この分低コスト化が実現できる。

以上、本発明を例示し九が、上述の実施例は本発明の技
術的思想に基いて更に変形が可能である。

例えば、ＦＦＴのボイ・ント数を種々に変えて多種多様
なデータを扱うことができる。、また、ＰＣ／ＲＣセレ
クタの回路構成は上述し友ものに限ることはない。また
、上述の例ではＦＦＴのポイント数の１／２に相当する
インデックス信号について述べたが、実際には、データ
のメモリへのアロケーション（配置）Ｋよりインデック
ス信号を適宜選択できる。例えば、データが２ワードか
らなる場合（複素数など）、ＦＦＴのポイント数の１／
１つまりポイント数そのものを使用することができる。

へ１発明の作用効果 本発明は上述の如く、ベースアドレス信号とインデック
ス信号とをリバース・キャリーに加算し、この加算信号
を更びインデックス信号とリバース・キャリーに加算す
る操作を繰返しているので、ＦＦＴに基く高速のビット
リバース・インデクシングが可能となる。また、インデ
ックス・レジスタに負荷する値はＦＦＴのポイントの中
から任意に選べるので、処理されるビットを１０グラマ
フルに変化させることができ、かつ使用する回路素子（
ハードウェア）が少なくてすみ、この分低コスト化が実
現できる。

【図面の簡単な説明】

第１図〜第９図は本発明の実施例を示すものであって、 第１図、第２図はフォワード・キャリー／リバース鍮キ
ャリーセレクタの各回路図、 第３図は通常のケタ上げ回路の概略図、第４図は第２図
の回路の具体的構成を示す等価回路図、 第５図はキル及びキャリー・セレクタの等価回路図、 第６図はＤＳＰ用アドアドレス生成回路略図、第７図（
Ａ）はフォワード・キャリーによる加算動作を、第７図
（Ｂ）はリバース・キャリーによる加算動作を示す各計
算式、 第８図はフォワード・キャリーによるアドレス生成を示
す計算式、 第９図はリバース・キャリーによるアドレス生成を示す
計算式 第１０図〜第１２図は従来例を示すものであって、第１
０図（Ａ）及び（Ｂ）はビット変換の例を示す各状態図
、 第１１図はアドレス生成回路の概略図、第１２図はビッ
ト・リバーサル・マルチブレフサを含む回路部の概略図 である。 第１図 す・ み Ｂ １・。 第５Ｐで 占Ｉ　　６　　１゛ソ１ 第７図 （Ａ）　　　　　（Ｂ） ７＃＋７−）’４＋１−１：Ｊ４１４＋Ｊｊｔ”−ス４
１１１−１：ＪｔｅＯ）（′：５８図 −てｇｉ−（％ Ｘ（８＝１０００）・←−−１０００ ｔｏｏｏ　　　　＜アト″レス゛しシ”７′？）↓　　
　　　　　　　　　　＋　１　０００　　　　　Ｃ４”
−ｒ”−ｖｎ−ｖ’：ｚｑ）Ｘ（４＝０１００）−一−
０１００ ↓ ｘ（１５＝１１１１）←−−１１１１ 第１０図 （Ａ）　　　　　　　　　　　（Ｂ） Ｘ（０−０００）　　　Ｘ（０＝ＯＯＯ）　　　　　Ｘ
（０−００００）　　　Ｘ（０−００００）Ｘ（＋＝Ｏ
Ｏ＋）　　　Ｘ（４：１００）　　　　　疋＋＝ＯＯ０
１）　　　Ｘ（８＝ｌＯＯＯ）；喜１１１＜１　　　　
　　　’　１２”（自引手続補正書 特許庁長官　黒　１）明　雄　　殿 １、事件の表示 昭和６０年　特許間第２９００９３号 ２、発明の名称 ビット変換方法及びその回路 ３、補正をする者 ４、代理人 住　所　東京都立川市柴崎町２−４−１１ＦＩＮＥビル
６、補正により増加する発明の数 ７、補正の対象 願書の発明の名称の欄、明細書の発明の名称の欄、特許
請求の範囲の欄、発明の詳細な説明の欄及び図８、補正
の内容 （１）、願書の発明の名称の欄の「ビット変換刃（−法
及びその回路」を「信号変換方法及びその回路」と訂正
します。 （２、特許請求の範囲を別紙の通りに訂正します。 （３）、明細書第１頁２行目の「ビット変換方法」を「
信号変換方法」と訂正します。 （４）、同第２頁８行目の「、高速フーリエ変換」を「
信号変換方法及びその回路に関し、例えば高速フーリエ
変換」と訂正します。 （５）、同第５頁１１行目及び１３行目の「ビット」を
「信号」と夫々訂正します。 （６）、同第５頁１６行目〜同第６頁１６行目の「即ち
・・・・・・・・・ものである、」を下記の通りに訂正
します。 記 「即ち、本発明は、ベース信号とインデックス信号とを
リバース・キャリー動作で加算し、この加算された信号
と前記インデックス信号とをリバース・キャリー動作で
加算し、この加算操作を順次繰返す信号変換方法に係る
ものである。 この信号変換方法によれば例えば、高速フーリエ変換に
よって入力データのビットを変換するビット変換方法に
おいて、ベースアドレス信号と、高速フーリエ変換のポ
イント数に対応するインデックス信号とをリバース・キ
ャリー動作で加算し、この加算された信号と前記インデ
ックス信号とをリバース・キャリー動作で加算し、この
加算操作を順次繰返す。 また、本発明は、フォワード・キャリー又はリバース・
キャリー動作が選択されるアダーと、このアダーにイン
デックス信号を供給するインデックス・レジスタと、前
記アダーに後続されてベース信号を負荷されたレジスタ
とを有し、このレジスタから所定の信号が出力されると
共に、この信号が前記アダーへ戻されるように構成した
ことを特徴とする信号変換回路も提供するものである。 この信号変換回路によれば例えば、高速フーリエ変換に
よって入力データのビットを変換するビット変換回路に
おいて、フォワード・キャリー又はリバース・キャリー
動作が選択されるビットリバース・アダーと、このビッ
トリバース・アダーに高速フーリエ変換のポイント数に
対応するインデックス信号を供給するインデックス・レ
ジスタと、前記ビットリバース・アダーに後続されてベ
ースアドレス信号を負荷されたアドレス・レジスタとを
有し、このアドレス・レジスタから所定のアドレス信号
が出力されると共に、このアドレス信号が前記ビットリ
バース・アダーへ戻されるように構成する。」 （７）、同第７頁６行目の「リップル・キャリー・アダ
ーを」を「キャリー信号伝播回路で」と訂正します。 （８）、同第７頁１９〜２０行目の「示している。」を
「示している。なお、第１図（以後の図面でも同様）に
示したＡ及びＢは、後述の第６図に示すビットリバース
・アダーへの入力である。また、第１図（以後の図面で
も同様）に示したＣはアダーからの出力を生成するため
のキャリー信号を示す。」と訂正します。 （９）、同第９頁６行目の「可能である。」を「可能で
ある。なお、第４図中、Ｋコントロールラインは図の右
方向では下位ビットのキルセレクタの入力側に接続され
る。また、キャリー・セレクタ出力側のエクスクル−シ
ブオアの出力は、後述するビットリバース・アダーの出
力となるものである。」と訂正します。 （１０）　、同第９頁８行目の「アダー」を「アダー（
但し、第６図では単に「アダー」と図示しである。）」
と訂正します。 （１１）　、同第９頁１３行目の「ものである。」を「
ものである、なお、インデックス・レジスタからは上述
した信号Ａが、アドレス・レジスタからは上述した信号
Ｂが夫々ビットリバース・アダーに供給される。Ｊと訂
正します。 （１２）　、同第１２２頁４行目「ベースアドレス信号
」を「ベース信号」と訂正します。 （１３）　、同第１２頁７〜８行目及び１０行目のｒＦ
ＦＴＪを「例えばＦＦＴＪと夫々訂正します。 （１４）　、同第１２頁１９行目の「キャリーセレクタ
」を「キャリーセレクタを含む信号伝播回路」と訂正し
ます。 （１５）　、願書に添付した図面のうち、第６図を別紙
の通りに訂正します。 一以　上− ■、特許請求の範囲 １、ベース信号とインデックス信号とをリバース・キャ
リー動作で加算し、この加算された信号と前記インデッ
クス信号とをリバース・キャリー動作で加算し、この加
算操作を順次繰返す血豆変換方法。 ２、フォワード・キャリー又はリバース・キャリー動作
が選択されるアダーと、このアダーにインデックス信号
を供給するインデックス・レジスタと、前記アダーに後
続されてベース信号を負荷されたレジスタとを有し、こ
のレジスタから所定の信号が出力されると共に、この信
号が前記アダーへ戻されるように構成した■変換回路。 第６図 丁ド°し又

Claims (1)

1. 【特許請求の範囲】 １、高速フーリエ変換によつて入力データのビットを変
   換するビット変換方法において、ベースアドレス信号と
   、高速フーリエ変換のポイント数に対応するインデック
   ス信号とをリバース・キャリー動作で加算し、この加算
   された信号と前記インデックス信号とをリバース・キャ
   リー動作で加算し、この加算操作を順次繰返すことを特
   徴とするビット変換方法。 ２、高速フーリエ変換によつて入力データのビットを変
   換するビット変換回路において、フォワード・キャリー
   又はリバース・キャリー動作が選択されるビットリバー
   ス・アダーと、このビットリバース・アダーに高速フー
   リエ変換のポイント数に対応するインデックス信号を供
   給するインデックス・レジスタと、前記ビットリバース
   ・アダーに後続されてベースアドレス信号を負荷された
   アドレス・レジスタとを有し、このアドレス・レジスタ
   から所定のアドレス信号が出力されると共に、このアド
   レス信号が前記ビットリバース、アダーへ戻されるよう
   に構成したことを特徴とするビット変換回路。