JPH04230521A - ビット反転演算器 - Google Patents

ビット反転演算器

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JPH04230521A
JPH04230521A JP2417201A JP41720190A JPH04230521A JP H04230521 A JPH04230521 A JP H04230521A JP 2417201 A JP2417201 A JP 2417201A JP 41720190 A JP41720190 A JP 41720190A JP H04230521 A JPH04230521 A JP H04230521A
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JP
Japan
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carry
carry propagation
bit
bit inversion
circuit
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JP2417201A
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English (en)
Inventor
Makoto Yoshida
誠 吉田
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/50—Adding; Subtracting
    • G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
    • G06F7/503—Half or full adders, i.e. basic adder cells for one denomination using carry switching, i.e. the incoming carry being connected directly, or only via an inverter, to the carry output under control of a carry propagate signal
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ディジタル演算器に係
り、特にビット反転演算が可能なビット反転演算器に関
する。
【０００２】
【従来の技術】従来、この種のビット反転演算を行うた
めのビット反転演算器では、桁上げ伝播がビット下位側
から上位側に伝播する通常の演算器と、ビット上位側か
ら下位側に伝播するビット反転演算器との２つの演算器
を用い、演算の種類によってこれら２つの演算器の演算
結果を選択する方法をとっていた。
【０００３】図４は、従来のビット反転演算器の一例の
構成を示す。図４には、４ビットのビット反転機能を持
つ演算器を示している。
【０００４】各４ビットの２つの入力データａ０〜ａ３
とｂ０〜ｂ３とが２組の入力端子４０１，４０２，４０
３，４０４と４０５，４０６，４０７，４０８とに夫々
入力される。２組の入力端子４０１，４０２，４０３，
４０４と４０５，４０６，４０７，４０８とに夫々入力
された入力データａ０〜ａ３とｂ０〜ｂ３とは、通常の
４ビット加算器４１７を構成する４つの全加算器４０９
，４１０，４１１，４１２と、ビット反転加算器４１８
を構成する４つの全加算器４１３，４１４，４１５，４
１６との両方に入力される。
【０００５】通常の４ビット加算器４１７及びビット反
転加算器４１８の出力は、４ビットのセレクタ４１９，
４２０，４２１，４２２に入力される。セレクタ４１９
，４２０，４２１，４２２は、セレクタ制御端子４２３
に与えられるセレクタ制御信号ｃｏｎｔに従って、通常
の４ビット加算器４１７及びビット反転加算器４１８の
出力のいずれか一方を選択し、通常の演算の演算結果又
はビット反転演算の演算結果が４ビットの出力端子４２
４，４２５，４２６，４２７に４ビットの出力データｒ
０〜ｒ３として出力される。
【０００６】
【発明が解決しようとする課題】上述した従来の方法で
は、２つの独立な演算器を必要とし、ビット反転演算器
を構成するハードウェア量が多くなるという欠点がある
。
【０００７】本発明はかかる問題点に鑑みてなされたも
のであって、簡単で且つ少ない量のハードウェアを用い
て構成できるビット反転演算器を提供することを目的と
する。
【０００８】
【課題を解決するための手段】本発明に係るビット反転
演算器は、ビット上位側から下位側に桁上げ伝播信号が
伝播する第１の桁上げ伝播線と、ビット下位側から上位
側に桁上げ信号が伝播する第２の桁上げ伝播線と、前記
第１及び第２の桁上げ伝播線の桁上げ伝播制御論理及び
桁上げ発生論理の少なくとも一部を処理する共通ハード
ウェア部と、演算モードに応じて前記共通ハードウェア
部を制御すると共に前記第１及び第２の桁上げ伝播線の
桁上げ伝播制御論理及び桁上げ発生論理の残部を処理す
る切換処理部とを具備することを特徴とする。
【０００９】
【作用】本発明のビット反転演算器においては、ビット
上位側から下位側に桁上げ伝播信号が伝播する第１の桁
上げ伝播線、及びビット下位側から上位側に桁上げ信号
が伝播する第２の桁上げ伝播線の桁上げ伝播制御論理及
び桁上げ発生論理の全部、又はその一部を共通のハード
ウェアで処理するので、少ないハードウェア量で構成す
ることができる。
【００１０】
【実施例】以下、添付の図面を参照して、本発明の実施
例について説明する。
【００１１】図１は、本発明の第１の実施例に係るビッ
ト反転演算器の構成を示す。図１には、ビット反転機能
を有する１ビットの単位演算器の構成を示している。
【００１２】入力端子１０１及び１０２に入力信号ａ及
びｂが入力されると、桁上げ伝播制御論理回路（以下、
「制御回路」と略称する）１１７によって桁上げ伝播制
御信号１２１と１２２とが生成されると共に、論理ゲー
ト１０９と１１０とにより入力信号ａ及びｂの論理和と
論理積とを夫々求めることにより桁上げ発生論理が実行
される。
【００１３】ビット反転演算の手順を次に述べる。端子
１０６に第１の桁上げ信号出力ｃｏ１を生成するために
、桁上げが発生するときはｐチャネルＭＯＳトランジス
タ１１１によって第１の桁上げ伝播出力ｃｏ１が論理１
に駆動され、桁上げが発生しないときはｎチャネルＭＯ
Ｓトランジスタ１１３によって第１の桁上げ伝播出力ｃ
ｏ１が論理０に駆動される。これらのいずれでもないと
きは、第１の桁上げ伝播出力ｃｏ１は端子１０３に与え
られる第１の桁上げ入力信号ｃｉｎ１に依存するため、
前述の桁上げ伝播制御信号１２１及び１２２に従ってト
ランスファゲート１１５により第１の桁上げ入力信号ｃ
ｉｎ１の桁上げ伝播制御が行われて、第１の桁上げ伝播
出力ｃｏ１の論理が決定される。
【００１４】また、排他的論理和回路（以下、「ＥＯＲ
回路」と称する）１１９により、第１の桁上げ入力信号
ｃｉｎ１と桁上げ伝播制御信号１２１との排他的論理和
をとって和信号を生成する。この和信号はセレクタ回路
１２０に入力される。
【００１５】同様に通常演算のための手順は次のように
なる。端子１０７に第２の桁上げ信号出力ｃｏ２を生成
するために、桁上げが発生するときはｐチャネルＭＯＳ
トランジスタ１１２によって第２の桁上げ伝播出力ｃｏ
２が論理１に駆動され、桁上げが発生しないときはｎチ
ャネルＭＯＳトランジスタ１１４によって第２の桁上げ
伝播出力ｃｏ２が論理０に駆動される。これらのいずれ
でもないときは、第２の桁上げ伝播出力ｃｏ２は端子１
０４に与えられる第２の桁上げ入力信号ｃｉｎ２に依存
するため、前述の桁上げ伝播制御信号１２１及び１２２
に従ってトランスファゲート１１６により第２の桁上げ
入力信号ｃｉｎ２の桁上げ伝播制御が行われて、第２の
桁上げ伝播出力ｃｏ２の論理が決定される。
【００１６】また、ＥＯＲ回路１１８により、第２の桁
上げ入力信号ｃｉｎ２と桁上げ伝播制御信号１２１との
排他的論理和をとって和信号を生成する。この和信号は
、セレクタ回路１２０に入力される。
【００１７】上述のようにして求められたビット反転演
算の和信号と通常演算の和信号とのうちの一方を、端子
１０５に与えられるセレクタ制御信号ｃｏｎｔに従って
セレクタ１２０によって選択し、演算器の出力とする。
【００１８】図３は、図１に示した単位演算器を用いて
構成した４ビットのビット反転機能を有する演算器の一
例を示す。
【００１９】各４ビットの２つの入力データａ０〜ａ３
とｂ０〜ｂ３とが２組の入力端子３０１，３０２，３０
３，３０４と３０５，３０６，３０７，３０８とに夫々
入力され、これらはビット反転演算器３１７を構成する
４つの単位演算器３０９，３１０，３１１，３１２に与
えられる。
【００２０】単位演算器３０９，３１０，３１１，３１
２は、端子３１８に与えられる制御信号ｃｏｎｔに従っ
て、通常の演算結果又はビット反転演算結果が４ビット
の出力端子３１９，３２０，３２１，３２２に４ビット
の出力データｒ０〜ｒ３として出力される。
【００２１】図２は、本発明の第２の実施例に係るビッ
ト反転演算器の単位演算器の構成を示す。全体の構成は
、図１に示す第１の実施例の単位演算器の構成とほぼ同
様である。図２に示す第２の実施例では、第１の実施例
の制御回路１１７を、論理ゲート２１７、２１８、２１
９で構成し、端子１０３に与えられる第１の桁上げ入力
信号ｃｉｎ１と桁上げ伝播制御信号１２１との排他的論
理和を求めるＥＯＲ回路１１９を、端子２０３に与えら
れる第１の桁上げ入力信号ｃｉｎ１と論理ゲート２１７
の出力である桁上げ伝播制御信号２２８との排他的論理
和を求めるＥＯＲ回路として論理ゲート２２２と２２３
とで構成し、端子１０４に与えられる第２の桁上げ入力
信号ｃｉｎ１と桁上げ伝播制御信号１２１との排他的論
理和を求めるＥＯＲ回路１１８を、端子２０４に与えら
れる第１の桁上げ入力信号ｃｉｎ１と論理ゲート２１７
の出力である桁上げ伝播制御信号２２８との排他的論理
和を求めるＥＯＲ回路として論理ゲート２２０と２２１
とで構成し、セレクタ１２０を、論理ゲート２２４，２
２５，２２６，２２７で構成している。端子２０１，２
０２，２０５，２０６，２０７，２０８、論理ゲート２
０９，２１０、ＭＯＳトランジスタ２１１，２１２，２
１３，２１４、トランスファゲート２１５及び２１６は
、夫々端子１０１，１０２，１０５，１０６，１０７，
１０８、論理ゲート１０９，１１０、ＭＯＳトランジス
タ１１１，１１２，１１３，１１４、トランスファゲー
ト１１５及び１１６とほぼ同様である。
【００２２】勿論、この第２の実施例による単位演算器
を用いて図３のように構成することにより４ビットのビ
ット反転演算器とすることもできる。
【００２３】
【発明の効果】以上述べたように、本発明によれば、ビ
ット上位側から下位側に桁上げ伝播信号が伝播する第１
の桁上げ伝播線、及びビット下位側から上位側に桁上げ
信号が伝播する第２の桁上げ伝播線の桁上げ伝播制御論
理及び桁上げ発生論理の全部、又はその一部を共通のハ
ードウェアで処理させることにより、少ないハードウェ
ア量で構成することができるビット反転演算器を提供す
ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係るビット反転演算器
の単位演算器の構成を示す回路構成図である。
【図２】本発明の第２の実施例に係るビット反転演算器
の単位演算器の構成を示す回路構成図である。
【図３】本発明による単位演算器を用いて構成した本発
明に係る４ビットのビット反転機能を有する演算器の具
体例の構成を示すブロック図である。
【図４】ビット反転機能を有する演算器の従来の一例の
構成を示すブロック図である。
【符号の説明】
１０９，２０９，２１８，２２１，２２３；ＮＯＲゲー
ト １１０，２１０；ＮＡＮＤゲート １１１，１１２，２１１，２１２；ｐチャネルＭＯＳト
ランジスタ １１３，１１４，２１３，２１４；ｎチャネルＭＯＳト
ランジスタ １１５，１１６，２１５，２１６；トランスファゲート
１１７；桁上げ制御回路 １１８，１１９；排他的論理和回路 ２１７，２２０，２２２；３ａｎｄ２ＮＯＲ論理ゲート
２１９，２２４，２２７；インバータ ２２５，２２６；クロックインバータ ３０９，３１０，３１１，３１２；単位演算器（１ビッ
ト） ３１７；４ビットのビット反転演算機能を有するビット
反転演算器

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】　　ビット上位側から下位側に桁上げ伝播
    信号が伝播する第１の桁上げ伝播線と、ビット下位側か
    ら上位側に桁上げ信号が伝播する第２の桁上げ伝播線と
    、前記第１及び第２の桁上げ伝播線の桁上げ伝播制御論
    理及び桁上げ発生論理の少なくとも一部を処理する共通
    ハードウェア部と、演算モードに応じて前記共通ハード
    ウェア部を制御すると共に前記第１及び第２の桁上げ伝
    播線の桁上げ伝播制御論理及び桁上げ発生論理の残部を
    処理する切換処理部とを具備することを特徴とするビッ
    ト反転演算器。
JP2417201A 1990-12-29 1990-12-29 ビット反転演算器 Pending JPH04230521A (ja)

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DE69130640T DE69130640T2 (de) 1990-12-29 1991-12-30 Arithmetische Operationseinheit mit Bit-Invertierungsfunktion
EP91122381A EP0493835B1 (en) 1990-12-29 1991-12-30 An arithmetic operation unit having bit inversion function
US07/814,719 US5224065A (en) 1990-12-29 1991-12-30 Arithmetic operation unit having bit inversion function

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