DE3689356T2

DE3689356T2 - Verfahren und Schaltung zum Generieren von binären Signalen und modifizierter Bitfolge.

Info

Publication number: DE3689356T2
Application number: DE3689356T
Authority: DE
Inventors: Shigeshi Abiko
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1985-12-23
Filing date: 1986-12-17
Publication date: 1994-06-16
Anticipated expiration: 2006-12-18
Also published as: EP0227427A3; EP0227427B1; JPS62147569A; JP2610417B2; DE3689356D1; US4831570A; EP0227427A2

Description

GEBIET DER ERFINDUNG

Die vorliegende Erfindung bezieht sich allgemein auf die Verarbeitung von digitalen Signalen zur Erzeugung von Signalen mit Bit-Reihenfolgen oder Bit-Mustern, die gegenüber den gelieferten binären Signalen abgewandelt sind. Insbesondere bezieht sich die vorliegende Erfindung auf ein Verfahren zur Erzeugung von binären Signalen, deren Bit-Reihenfolgen oder-Muster typischerweise auf der Grundlage eines schnellen Fourier-Transformationsalgorithmus umgruppiert oder umgeordnet werden, sowie auf eine hinsichtlich der Bit-Reihenfolge modifizierbare Signalprozessorschaltung, die dazu geeignet ist, ein solches Verfahren in die Praxis umzusetzen.

HINTERGRUND DER ERFINDUNG

Digitale Signalprozessoren (DSP) finden zunehmend sich erweiternde praktische Anwendungen bei der Umwandlung von gelieferten analogen Signalen in digitale Versionen und ferner bei der Umwandlung der resultierenden digitalen Signale zurück in analoge Signale, nachdem die Verarbeitung der digitalen Signale beendet ist. Solche praktischen Anwendungen von digitalen Signalprozessoren umfassen die Verarbeitung von Signalen in Hochgeschwindigkeits-Modemschaltungen für Kommunikationssysteme und deren Ausrüstung, die Kompression von Daten für die Analyse und Synthese von Schallinformation unter Verwendung linearer Vorhersagecodierungstechnologien, die Analyse von Signalwellen in Schallerkennungssystemen, die Ausführung von schnellen Fourier-Transformationsalgorithmen, die Erzeugung und Modifikation von Signalen, die für verschiedene computergestützte Betriebssteuersysteme erforderlich sind, sowie die Verarbeitung von Daten für die Verwendung in Computergraphik- Technologien.
Unter diesen verschiedenen praktischen Anwendungen der digitalen Signalverarbeitungstechnologien überwiegen insbesondere die schnellen Fourier- Transformationsalgorithmen die anderen Anwendungen. In Signal Processing, Bd. 9, Nr. 2, September 1985, Elsevier Science Publishers B.V., Amsterdam, Seiten 107-120, ist eine Adressenerzeugung in einem Mikroprogramm einer schnellen Fourier- Transformation beschrieben, wobei das Ausgangssignal einer Adressen-ALU mit einer Verzögerung eines Zyklus an deren Eingang zurückgeführt werden kann. Eine der wichtigen Forderungen bei der Verwendung von schnellen Fourier- Transformationsalgorithmen besteht darin, die Anzahl der für die Abarbeitung des Programms zur Ausführung der Algorithmen erforderlichen Adressierungszyklen effektiv zu reduzieren. Eine Hauptaufgabe der vorliegenden Erfindung ist, eine solche Forderung zu erfüllen.

ZUSAMMENFASSUNG DER ERFINDUNG

Gemäß einem Aspekt der vorliegenden Erfindung wird ein Verfahren zum Erzeugen binärer Signale geschaffen, enthaltend:
Speichern eines binären Indexsignals aus einer Folge einer vorbestimmten Anzahl von Bits in einem ersten Speicher,
Speichern eines binären Basissignals aus einer Folge der vorbestimmten Anzahl von Bits in einem zweiten Speicher,
Durchführen einer umgekehrten arithmetischen Addition des Indexsignals und der Basissignale während eines Anfangszyklus der Signalerzeugungsoperationen und
Ausgeben eines Ausgangssignals mit umgekehrter Bit-Reihenfolge, dadurch gekennzeichnet, daß die umgekehrte arithmetische Addition von den höchstwertigen Bits des Indexsignals und des Basissignals aus und durch Erzeugen des Anfangsausgangssignals durchgeführt wird, das die arithmetische Summe der Index- und Basissignale während des Anfangszyklus der Signalerzeugungsoperation repräsentiert, indem das Anfangsausgangssignal in den zweiten Speicher gespeichert wird und zu dem Indexsignal addiert wird, damit ein Ausgangssignal erzeugt wird, das sich hinsichtlich der Bit-Muster während des Zyklus der Signalerzeugungsoperation von dem Anfangsausgangssignal unterscheidet, der sich unmittelbar an den Anfangszyklus anschließt, wobei das zuletzt erwähnte Ausgangssignal in dem zweiten Speicher gespeichert wird, und
daß dann eine umgekehrte arithmetische Addition des Indexsignals aus dem ersten Speicher und des während jedes der aufeinanderfolgenden Zyklen der Signalerzeugungsoperation erzeugten Ausgangssignals durchgeführt wird, damit ein weiteres Signal erzeugt wird, das sich hinsichtlich des Bit-Musters von jedem der Ausgangssignale unterscheidet, das während des unmittelbar vorangehenden Zyklus der Signalerzeugungsoperation erzeugt worden ist.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird eine hinsichtlich der Bit-Reihenfolge modifizierbare Signalgeneratorschaltung geschaffen, enthaltend:
eine Addierschaltung aus der Kombination eines binären, mehrstufigen Addier/Subtrahier- und eines selektiven Vorwärts-Rückwärts-Übertragweiterleitungs- Netzwerks, wobei das mehrstufige Addier/Subtrahier-Netzwerk Funktionen aufweist, um sowohl eine arithmetische Vorwärtsaddition von den niedrigstwertigen Bits aus in Vorwärtsrichtung als auch eine arithmetische Rückwärtsaddition von den höchstwertigen Bits aus in Rückwärtsrichtung in selektiver Weise unter der Steuerung durch das selektive Vorwärts/Rückwärts-Übertragweiterleitungs-Netzwerk auszuführen,
ein Indexregister, in dem ein binäres Indexsignal aus einer Folge einer vorbestimmten Anzahl von Bits programmierbar und doch fest abgespeichert ist, und
ein Signalregister, in dem ein binäres Basissignal aus einer Folge der vorbestimmten Anzahl von Bits programmierbar und doch fest abgespeichert ist,
wobei die Addierschaltung abhängig von dem von dem Indexregister abgegebenen Indexsignal und von dem von dem Signalregister abgegebenen binären Signal ein Ausgangssignal erzeugt, das die arithmetische Summe des Indexsignals und des Ausgangssignals aus dem Signalregister während jedes Zyklus der Signalerzeugungsoperation repräsentiert, und
wobei das Signalregister abhängig von dem Ausgangssignal aus der Addierschaltung das Ausgangssignal aus der Addierschaltung versuchsweise speichert und das Signal zu der Addierschaltung zurückführt, damit es arithmetisch während jedes Zyklus der Signalerzeugungsoperation zu dem Indexsignal addiert wird.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Die Nachteile einer Adressengeneratorschaltung mit umkehrbarer Bit-Reihenfolge des Standes der Technik und die Merkmale und Vorteile eines Verfahrens gemäß der vorliegenden Erfindung und einer hinsichtlich der Bit-Reihenfolge modifizierbaren Signalverarbeitungsschaltung zur Umsetzung des Verfahrens in die Praxis werden besser verständlich anhand der folgenden Beschreibung, die mit Bezug auf die beiliegenden Zeichnungen gegeben wird, von denen:
Fig. 1 ein Blockschaltbild ist, das schematisch den allgemeinen Schaltungsaufbau einer auf einem DSP-Halbleiterchip vorgesehenen Adressengeneratorschaltung mit umkehrbarer Bit-Reihenfolge des Standes der Technik zeigt;
Fig. 2 ein Schaltbild ist, das schematisch ein Beispiel eines Multiplexierer-Netzwerks mit umkehrbarer Bit-Reihenfolge zeigt, das einen Teil der in Fig. 1 gezeigten Adressengeneratorschaltung des Standes der Technik bildet;
Fig. 3 ein Blockschaltbild ist, das den allgemeinen Schaltungsaufbau eines Übertragweiterleitungs-Netzwerks zeigt, das in eine binäre Addierschaltung eines Adressengenerators mit umkehrbarer Bit-Reihenfolge gemäß einem Aspekt der vorliegenden Erfindung eingebaut ist;
Fig. 4 ein Blockschaltbild ist, das ähnlich zur Fig. 3 ist, jedoch eine alternative Form eines Übertragweiterleitungs-Netzwerks zeigt, das in eine binäre Addierschaltung des Adressengenerators mit umkehrbarer Bit-Reihenfolge gemäß einem Aspekt der vorliegenden Erfindung eingebaut sein kann;
Fig. 5 eine Ansicht ist, die ein Beispiel des MOSFET-Schaltungsaufbaus zeigt, der als Übertragschaltung in dem in Fig. 4 gezeigten Übertragweiterleitungs-Netzwerk betrieben werden kann;
Fig. 6 ein Schaltbild ist, das schematisch den genauen Schaltungsaufbau des in Fig. 4 gezeigten Übertragweiterleitungs-Netzwerks, d. h. den Aufbau zeigt, in dem die einen Teil des Netzwerks bildende bidirektionale Übertragweiterleitungseinheit in Kombination mit der in Fig. 5 gezeigten Übertragschaltung verwendet wird;
Fig. 7 ein Schaltbild ist, das eine MOSFET-Übertragungsgateschaltung zeigt, mit der die in der in Fig. 6 gezeigten bidirektionalen Übertragweiterleitungseinheit enthaltene Übertragbeseitigungs-Wähleinheit implementiert werden kann;
Fig. 8 ein Blockschaltbild ist, das eine Adressengeneratorschaltung mit umkehrbarer Bit-Reihenfolge gemäß der vorliegenden Erfindung zeigt, wobei die Schaltung das selektive Vorwärts-Rückwärts-Übertragweiterleitungs-Netzwerk von Fig. 3 oder Fig. 4 verwendet;
Fig. 9A und 9B Ansichten sind, die die binären Additionsregeln mit Vorwärtsübertrag bzw. Rückwärtsübertrag zeigen, die bei der Erzeugung modifizierter Adressensignale in der in Fig. 8 gezeigten Adessengeneratorschaltung mit umkehrbarer Bit-Reihenfolge verwendet werden;
Fig. 10A eine Ansicht ist, die ein Beispiel der Prozedur zur Ausführung einer Aufeinanderfolge von binären Additionen mit Vorwärtsübertrag für jede Iteration der aufeinanderfolgenden Zyklen der Adressenerzeugungsoperation in der in Fig. 8 gezeigten Adressengeneratorschaltung zeigt; und
Fig. 10B eine Ansicht ist, die ein Beispiel der Prozedur zur Ausführung einer Aufeinanderfolge von binären Additionen mit Rückwärtsübertrag für jede Iteration der aufeinanderfolgenden Zyklen der Adressenerzeugungsoperation in der in Fig. 8 gezeigten Adressengeneratorschaltung zeigt.

BESCHREIBUNG DES STANDES DER TECHNIK

Die folgende Tabelle 1 zeigt ein Schema, gemäß dem eine Technik zur Adressenerzeugung mit umgekehrter Bit-Reihenfolge auf der Grundlage eines schnellen 8-Punkt/Basis-2-Fourier-Transformationsalgorithmus (der im folgenden mit SFT-Algorithmus bezeichnet wird) für Datenvektoren oder Bitfolgen x(k) mit 3-Bit- Länge ausgeführt wird, wobei k = 0, 1, 2, . . . , 7. Bei der Ausführung des 8-Punkt-SFT- Algorithmus werden Adressensignale, die in Form von 3-Bit-Folgen x(k) mit normaler Bit-Reihenfolge beispielsweise auf einer Zeitachse dargestellt sind, in Adressensignale mit umgekehrten Bit-Reihenfolgen auf einer Frequenzachse umgewandelt, indem die Reihenfolge umgekehrt wird, in der die Bits einer jeden der gegebenen Bitfolgen auftreten. Tabelle 2 zeigt ein ähnliches Schema für Bitfolgen x(k) mit 4-Bit-Länge, deren Bit-Reihenfolge umgekehrt werden soll, indem ein 16-Punkt/Basis-2-SFT- Algorithmus ausgeführt wird, wobei k = 0, 1, 2, . . . , 15.

TABELLE 1

x(k) - X(k)
x(0 = 000) - X(0 = 000)
x(1 = 001) - X(4 = 100)
x(2 = 010) - X(2 = 010)
. . . - . . .
. . . - . . .
x(5 = 101) - X(5 = 101)
x(6 = 110) - X(3 = 011)
x(7 = 111) - X(7 = 111)

TABELLE 2

x(k) - X(k)
x(0 = 0000) - X(0 = 0000)
x(1 = 0001) - X(8 = 1000)
x(2 = 0010) - X(4 = 0100)
. . . - . . .
. . . - . . .
x(13 = 1101) - X(11 = 1011)
x(14 = 1110) - X(7 = 0111)
x(15 = 1111) - X(15 = 1111).
Jede dieser Techniken zur Adressenerzeugung mit umkehrbarer Bit-Reihenfolge kann durch Rückgriff auf Software-Zugänge, die den Algorithmus von Tabelle 1 oder Tabelle 2 umfassen, auf einem Universal-DSP-Halbleiterchip verwirklicht werden. Alternativ können derartige Adressenerzeugungstechniken mittels Hardwarekonfigurationen verwirklicht werden, die Schaltungsanordnungen der Fig. 1 und 2 auf einem Spezial- DSP-Halbleiterchip enthalten. Von den hier gezeigten Schaltungsanordnungen wird angenommen, daß sie die Bit-Reihenfolgen von 3-Bit-Adressensignalen auf der Grundlage eines 8-Punkt/Basis-2-SFT-Algorithmus umkehren.
Die in Fig. 1 gezeigte Schaltung enthält einen Indexzähler 10, der 3-Bit- Adressensignale x(k) mit normaler Bit-Reihenfolge an einen Multiplexierer 12 mit drei Eingängen und drei Ausgängen und mit umkehrbarer Bit-Reihenfolge liefert. Wenn der Multiplexierer 12 mit umkehrbarer Bit-Reihenfolge in einer Bit-Reihenfolgen- Umkehrungbetriebsart arbeitet, kann somit jedes der Adressensignale x(k) mit normaler Bit-Reihenfolge hinsichtlich seiner Bit-Reihenfolge mittels des Multiplexierers 12 mit umkehrbarer Bit-Reihenfolge umgekehrt werden. Die resultierenden Signale X(k) mit umgekehrten Bit-Reihenfolgen werden an eine binäre Addierschaltung 14 geliefert. An diese Addierschaltung 14 wird außerdem von einem Adressenregister 16 ein Basisadressensignal geliefert, das beispielsweise durch das Start-Adressensignal x(0) mit normaler Bit-Reihenfolge gebildet ist. In Abhängigkeit von diesem Basisadressensignal x(0) mit normaler Bit-Reihenfolge vom Adressenregister 16 gibt die Addierschaltung 14 ein Adressensignal mit umgekehrter Bit-Reihenfolge aus, um auf einen bestimmten Speicherplatz des (nicht gezeigten) Speicherfeldes zuzugreifen. Fig. 2 zeigt schematisch eine typische Schaltungstopologie des Multiplexierers 12 mit umkehrbarer Bit-Reihenfolge.
Wie in Fig. 2 gezeigt ist, besteht der Multiplexierer 12 mit umkehrbarer Bit- Reihenfolge aus drei Logiksignal-Steuerabschnitten 12a, 12b und 12c, die jeweils zwei Eingänge und einen Ausgang besitzen. Ein Eingang in den ersten Steuerabschnitt 12a und ein Eingang in den dritten Steuerabschnitt 12a sind gemeinsam mit einer Eingangsleitung 18a für das höchstwertige Bit (HWB) verbunden, weiterhin sind ebenso der andere Eingang in den ersten Steuerabschnitt 12a und der andere Eingang in den dritten Steuerabschnitt 12c gemeinsam mit einer Eingangsleitung 18c für das niedrigstwertige Bit (NWB) des gelieferten Datensignals x(k) mit normaler Bit- Reihenfolge verbunden. Beide Eingänge des zweiten Steuerabschnittes 12b sind mit einer Leitung 18b für das zwischen dem höchstwertigen Bit und dem niedrigstwertigen Bit des Adressensignals x(k) auftretende Bit verbunden. Die Ausgänge des ersten Steuerabschnitts 12a und des dritten Steuerabschnitts 12c sind mit Ausgangsleitungen 20a und 20c für das höchstwertige Bit bzw. das niedrigstwertige Bit des Ausgangssignals X(k) verbunden. Der Ausgang des zweiten Steuerabschnitts 12b ist mit einer Ausgangsleitung 20b für das nicht umgekehrte Zwischenbit des Adressensignals X(k) verbunden.
Unabhängig davon, ob ein Software-Zugang oder ein Hardware-Zugang gewählt wird, entstehen in den herkömmlichen Techniken zur Adressenerzeugung mit umgekehrter Bit-Reihenfolge die folgenden Probleme:
(1) Wenn ein Software-Zugang auf der Erzeugung von Adressensignalen mit umgekehrter Bit-Reihenfolge in einem Universal-DSP-Halbleiterchip beruht, sind unvermeidlich viel Zeit und viel Arbeitsaufwand erforderlich, um das Programm zu erzeugen, mit dem der Algorithmus für die Adressenerzeugung ausgeführt wird. Außerdem ist für die Erzeugung der Adressensignale mit umgekehrter Bit-Reihenfolge eine unverhältnismäßig große Maschinenzeit erforderlich.
(2) Bei der Herstellung einer Spezial-Hardwarestruktur auf einem Universal-DSP- Halbleiterchip treten wegen der Forderung nach der Schaffung des tatsächlichen Platzes für die Unterbringung einer solchen zusätzlichen Schaltung wie etwa des Multiplexierers mit umkehrbarer Bit-Reihenfolge, der beispielsweise die in Fig. 2 gezeigte Konfiguration besitzt, Schwierigkeiten auf.
(3) Ein derartiger Multiplexierer mit umkehrbarer Bit-Reihenfolge könnte in einem Spezial-DSP-Halbleiterchip verwendet werden, er kehrt jedoch lediglich Daten mit fester Bitlänge um und kann keine Daten mit jeder gewünschten Anzahl von Bits handhaben.
(4) Ein bekannter Multiplexierer mit umkehrbarer Bit-Reihenfolge, der durch den in Fig. 2 gezeigten Multiplexierer repräsentiert ist, erfordert einen großen Verdrahtungs- und Anschlußbereich auf dem Halbleiterchip, welcher deshalb nicht gemäß den Designregeln entworfen und hergestellt werden kann, die für die Herstellung von Schaltungen mit Großintegration (LSI-Schaltungen) verwendet werden.
Die vorliegende Erfindung, wie sie in den beigefügten Ansprüchen spezifiziert ist, sieht die Schaffung eines neuen Verfahrens für die wahlweise Erzeugung von Adressensignalen mit modifizierten oder nicht modifizierten Bit-Reihenfolgen sowie eine hinsichtlich der Bit-Reihenfolge modifizierbare Signalgeneratorschaltung, mit der das Verfahren in die Praxis umgesetzt wird, beispielsweise einen Universal-DSP- Halbleiterchip, vor. Eine solche neue Technik zur Adressenerzeugung und die Schaltung zur Ausführung der Technik gemäß dem Verfahren der vorliegenden Erfindung machen es möglich, beliebige binäre Signale oder Folgen von Bits in jedes beliebige gewünschte Bit-Muster wie etwa Folgen von Bits mit umgekehrter Bit- Reihenfolge schnell und programmierbar ohne Rückgriff auf die Verwendung von gesonderten Spezial-Signalmodifizierungsmitteln zu modifizieren.
Es sollte daher im Gedächtnis behalten werden, daß, obwohl die vorliegende Erfindung im folgenden anhand ihrer Anwendung auf die Erzeugung von Adressensignalen für den Zugriff auf verschiedene Speicherplätze eines Halbleiter- Speicherfeldes beschrieben wird, die mit der vorliegenden Erfindung erzielbaren Verbesserungen für die Erzeugung von beliebigen anderen Formen von Signalen für die Verwendung in Mikroprozessoren oder in beliebigen anderen Formen von Signalverarbeitungsschaltungen ausgenutzt werden können.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Fig. 3 zeigt ein selektives Vorwärts/Rückwärts-Übertragweiterleitungs-Netzwerk, das einen Teil einer Adressengeneratorschaltung mit umkehrbarer Bit-Reihenfolge gemäß der vorliegenden Erfindung bilden kann. Wie gezeigt, umfaßt das insgesamt mit dem Bezugszeichen 22 bezeichnete Übertragweiterleitungs-Netzwerk zwei Signalübertragketten 24 und 26 für die Vorwärtsrichtung bzw. die Rückwärtsrichtung, die getrennt voneinander angeordnet sind. Die Vorwärts-Übertragkette 24 erstreckt sich von einer Übertrageingangsleitung CIN(V) über eine Vorwärts-Übertragweiterleitungseinheit 28 mit zwei Steueranschlüssen an eine Übertragausgangsleitung CAUS(V). Ahnlich erstreckt sich die Rückwärts-Übertragkette 26 von einer Übertrageingangsleitung CIN(r) über eine Rückwärts-Übertragweiterleitungseinheit 30 mit zwei Steueranschlüssen an eine Übertragausgangsleitung CAUS(r). Einer der Steueranschlüsse der Vorwärts- Übertragweiterleitungseinheit 28 und einer der Steueranschlüsse der Rückwärts- Übertragweiterleitungseinheit 30 sind gemeinsam mit einer ersten Eingangsleitung A verbunden, während die jeweils anderen Steueranschlüsse der Vorwärts-Übertragweiterleitungseinheit 28 bzw. der Rückwärts-Übertragweiterleitungseinheit 30 gemeinsam mit einer zweiten Eingangsleitung B verbunden sind.
Das in Fig. 3 gezeigte Übertragweiterleitungs-Netzwerk 22 umfaßt ferner eine Vorwärtsübertrag/Rückwärtsübertrag-Wähleinheit 32, die zwischen den Betriebsarten mit Vorwärtsübertrag und Rückwärtsübertrag in der Adressengeneratorschaltung gemäß der vorliegenden Erfindung wählt. Wie im weiteren Verlauf der Beschreibung deutlicher wird, müssen Bits von geeigneten Operanden wie etwa ein Addend und ein Augend für die Erzeugung eines modifizierten Adressensignals über die erste Eingangsleitung A bzw. die zweite Eingangsleitung B geliefert werden.
Wenn sowohl auf der ersten Eingangsleitung A als auch auf der zweiten Eingangsleitung B Bits mit logischer "0" vorhanden sind, findet weder ein Vorwärtsübertrag zur höchstwertigen Stufe noch ein Rückwärtsübertrag zur niedrigstwertigen Stufe der Adressengeneratorschaltung statt, wodurch eine Übertragbeseitigungs-Betriebsart in dem gezeigten Übertragweiterleitungs-Netzwerk 22 erstellt wird. Andererseits hat das Vorliegen eines Bits mit logischer "0" auf einer der ersten und zweiten Eingangsleitungen A bzw. B und eines Bits mit logischer "1" auf der anderen Eingangsleitung einen Vorwärtsübertrag zu der unmittelbar darüber befindlichen Stufe oder einen Rückwärtsübertrag zu der unmittelbar darunter befindlichen Stufe der Adressengeneratorschaltung zur Folge. Somit wird ein Übertrag von einem niedrigerwertigen Bit zu einem höherwertigen Bit oder umgekehrt von einem höherwertigeren Bit zu einem niedrigerwertigen Bit in dem zu erzeugenden Adressensignal weitergeleitet, wodurch eine Übertragweiterleitungs-Betriebsart im Übertragweiterleitungs-Netzwerk 22 hergestellt wird. Bei Vorhandensein von Bits mit logischer "1" sowohl auf der ersten Eingangsleitung A als auch auf der zweiten Eingangsleitung B findet ein Vorwärtsübertrag in Richtung auf die höchstwertige Stufe oder zur höchstwertigen Stufe oder aber ein Rückwärtsübertrag in Richtung auf die niedrigstwertige Stufe oder zur niedrigstwertigen Stufe der Adressengeneratorschaltung statt, so daß eine Vorspannungsbetriebsart im Übertragweiterleitungs-Netzwerk 22 erzeugt wird. Jede der Signalübertragketten 24 und 26 ist während der auf diese Weise im Übertragweiterleitungs-Netzwerk 22 erzeugten Vorspannungsbetriebsart vorgespannt. Die folgende Tabelle 3 ist die Wahrheitstabelle, die die Ergebnisse der logischen Operationen zeigt, die auf diese Weise in dem gezeigten Übertragweiterleitungs-Netzwerk 22 stattfinden. Durch C in Fig. 3 ist ein Übertragsignal dargestellt, das den Vorwärts- oder Rückwärtsübertrag im höherwertigen oder niedrigerwertigen Bit oder in der höherwertigen oder niedrigerwertigen Stufe der Schaltung vorschreibt. Tabelle 3
In Fig. 4 ist ein weiteres selektives Vorwärts/Rückwärts-Übertragweiterleitungs- Netzwerk 34 gezeigt, das ebenfalls einen Teil einer erfindungsgemäßen Adressengeneratorschaltung mit umkehrbarer Bit-Reihenfolge bilden kann. Das hier gezeigte Übertragweiterleitungs-Netzwerk 34 besitzt das Merkmal einer einzigen Übertragkette, das sowohl in der Vorwärtsübertrag-Betriebsart als auch in der Rückwärtsübertrag-Betriebsart betrieben werden kann. Die einzige Übertragkette erstreckt sich durch eine bidirektionale Übertragweiterleitungseinheit 36, die zwischen Übertragleitungen 40 und 42 vorgesehen ist, welche von der Übertragweiterleitungseinheit 36 rückwärts bzw. vorwärts führen. Die bidirektionale Übertagweiterleitungseinheit 36 besitzt zwei Steueranschlüsse, wovon einer mit einer ersten Eingangsleitung A und der andere mit einer zweiten Eingangsleitung B verbunden ist. Eine Vorwärtsübertrag/Rückwärtsübertrag-Wähleinheit 38 ist durch die Leitungen 40 und 42 zu der bidirektionalen Übertragweiterleitungseinheit 36 parallel geschaltet und wählt die Richtung aus, m der ein Übertrag durch das Übertragweiterleitungs-Netzwerk 34 weitergeleitet werden soll. Wenn von der Wähleinheit 38 eine Vorwärtsübertrag-Betriebsart gewählt ist, werden durch die rückwärtsgerichtete Übertragleitung 40 und durch die vorwärtsgerichtete Übertragleitung 42 eine Übertrageingangsleitung 40 bzw. eine Übertragausgangsleitung geschaffen. Wenn umgekehrt von der Wähleinheit 38 eine Rückwärtsübertrag-Betriebsart gewählt ist, werden durch die vorwärtsgerichtete Übertragleitung 42 und durch die rückwärtsgerichtete Übertragleitung 40 eine Übertrageingangsleitung bzw. eine Übertragausgangsleitung geschaffen.
Jedes der hier mit Bezug auf die Fig. 3 und 4 beschriebenen selektiven Vorwärts/Rückwärts-Übertragweiterleitungs-Netzwerke 22 und 34 kann vorteilhaft durch eine Transistorschaltung einer Metalloxidhalbleiter-Feldeffekttransistor-Konfiguration (MOSFET-Konfiguration) aufgrund ihrer potentiellen Hochgeschwindigkeitseigenschaften verwirklicht sein, um so eine effiziente Operation des Speichersystems zu ermöglichen. Somit kann das Übertragweiterleitungs-Netzwerk 22 des in Fig. 3 gezeigten Typs einfach durch Herstellen der Vorwärtsübertrag/Rückwärtsübertrag-Wähleinheit 32 in Form einer MOSFET-Schaltung implementiert werden, die mit bekannten Übertragweiterleitungseinheiten kombiniert ist, die als Vorwärtsübertrag- und Rückwartsübertragweiterleitungseinheiten 28 und 30 des Übertragweiterleitungs-Netzwerks 22 verwendet werden. Sowohl die bidirektionale Übertragweiterleitungseinheit 36 als auch die Vorwärtsübertrag/Rückwärtsübertrag-Wähleinheit 38 des in Fig. 4 gezeigten Übertragweiterleitungs-Netzwerks kann ebenfalls einfach durch Kombination von MOSFET-Einrichtungen verwirklicht sein. Eine MOSFET-Einrichtung ist eine inhärent bidirektionale Einrichtung, wobei die Richtung des Stroms in Abhängigkeit von der Beziehung zwischen den Großen der Spannungen bestimmt wird, welche jeweils an die beiden Source-/Drain-Diffusionsbereiche der Einrichtung anzulegen sind.
Fig. 5 zeigt ein Beispiel einer Übertragschaltung mit MOSFET-Konfiguration für den Gebrauch in dem in Fig. 4 gezeigten Übertragweiterleitungs-Netzwerk 34. Die insgesamt mit dem Bezugszeichen 44 bezeichnete Übertragschaltung ist im Stand der Technik als Manchester-Übertragkette wohlbekannt und verläuft von einer Übertrageingangsleitung CIN durch einen Durchlaßtransistor 46 an eine Übertragausgangsleitung CAUS. Der Durchlaßtransistor 46 ist mit seinem Gate über eine Leitung 48 mit einer Versorgungsquelle eines Übertragweiterleitungssignals P (= A*B) verbunden. Das Übertragweiterleitungssignal P bewirkt die Erzeugung der Übertragweiterleitungs-Betriebsart in der betreffenden Adressengeneratorschaltung. Andererseits ist die Übertragausgangsleitung CAUS über einen Übertragbeseitigungs- Steuertransistor 50, der mit seinem Gate über eine Leitung 52 mit einer Versorgungsquelle eines Übertragbeseitigungssignals K (= * ) verbunden ist, mit Masse verbunden. Das Übertragbeseitigungssignal K bewirkt die Übertragbeseitigungs- Betriebsart und ist somit ausschließlich dann wirksam, wenn das Übertragweiterleitungssignal P unwirksam ist. Bei Vorliegen des Übertragweiterleitungssignals P am Gate des Durchlaßtransistors 46 ist ein Durchgangsvorwärtsübertrag zum unmittelbar darüber befindlichen Bit oder ein Rückwärtsübertrag zum unmittelbar darunter befindlichen Bit durch den Durchlaßtransistor 46 zugelassen. Wenn das Übertragbeseitigungssignal K am Gate des Übertragbeseitigungs-Steuertransistors 50 vorliegt, dominiert es einen Übertrag zum höchstwertigen Bit oder einen Übertrag zum niedrigstwertigen Bit.
Fig. 6 zeigt ein Beispiel der MOSFET-Schaltungsanordnung, die als bidirektionale Übertragweiterleitungseinheit 24 arbeitet, mit der zusammen die so konstruierte Übertragschaltung 44 verwendet werden kann, um das in Fig. 4 gezeigte Übertragweiterleitungs-Netzwerk 34 zu bilden. Wie in Fig. 6 gezeigt ist, umfaßt die bidirektionale Übertragweiterleitungseinheit 36 eine parallele Kombination aus einem logischen Exklusiv-ODER-Gatter 54 mit zwei Eingängen und einem logischen NOR- Gatter 56 mit zwei Eingängen, wovon jedes mit seinen beiden Eingängen mit den Eingangsleitungen A bzw. B verbunden ist. Das logische Exklusiv-ODER-Gatter 54 ist mit seinem Ausgang mit dem Gate eines Durchlaßtransistors 58 verbunden, der zwischen der Vorwärtsübertragleitung V und der Rückwärtsübertragleitung R der in Fig. 4 gezeigten bidirektionalen Übertragkette vorgesehen ist. Der Durchlaßtransistor 58 ist mit einem seiner Source/Drain-Anschlüsse mit der rückwärtsgerichteten Übertragleitung 40 und mit dem anderen Source-Drain-Anschluß mit der vorwärtsgerichteten Übertragleitung 42 verbunden. Der Transistor 58 empfängt ein Übertragweiterleitungssignal P, wenn an einem Eingangsanschluß des Exklusiv- ODER-Gatters 54 ein Bit der logischen "1" vorliegt und am anderen Eingangsanschluß des Gatters 54 ein Bit der logischen "0" vorliegt. Andererseits ist das logische NOR- Gatter 56 mit seinem Ausgang mit einem Steueranschluß einer Übertragbeseitigungs- Wähleinheit 60 verbunden, deren Ausgangsanschluß mit dem Gate eines Übertragbeseitigungs-Steuertransistors 62 verbunden ist. Der Übertragbeseitigungs- Steuertransistor 62 ist so dargestellt, daß er mit seinen Source/Drain-Anschlüssen zwischen die vorwärtsgerichtete Übertragleitung 42 und Masse geschaltet ist und bei Vorliegen von Bits der logischen 1 gleichzeitig an den beiden Eingangsanschlüssen des NOR-Gatters 56 ein Übertragbeseitigungssignal K empfangt. Die beiden Eingangsanschlüsse der Übertragbeseitigungs-Wähleinheit 60, die den mit dem Ausgang des NOR-Gatters 56 verbundenen Eingangsanschluß umfassen, sind wie gezeigt mit Übertragbeseitigungs-Steuerleitungen 64 und 66 verbunden. Obwohl in den Zeichnungen nicht gezeigt, führt die Übertragbeseitigungs-Steuerleitung 64 an einen Eingangsanschluß der Übertragbeseitigungs-Wähleinheit des niedrigeren Bits oder der niedrigeren Stufe der Schaltung, während die Übertragbeseitigungs-Steuerleitung 66 zum Eingangsanschluß der Übertragbeseitigungs-Wähleinheit des höheren Bits oder der höheren Stufe der Schaltung führt.
In der in Fig. 16 gezeigten Schaltungsanordnung ist ferner die Vorwärtsübertrag/Rückwärtsübertrag-Wähleinheit 38 mit ihren Eingangsanschlüssen über den Durchlaßtransistor 58 mit der Signalübertragkette verbunden. Der Durchlaßtransistor 58 in der Signalübertragkette ist mit seinem Gate mit einem Eingangsanschluß eines logischen Exklusiv-ODER-Gatters 68 mit zwei Eingängen verbunden, dessen anderer Eingangsanschluß wie gezeigt mit der Übertrag- Wähleinheit 38 verbunden ist.
Jede der Vorwärtsübertrag/Rückwärtsübertrag- und der Übertragbeseitigungs- Wähleinheiten 38 bzw. 60, die einen Teil der bidirektionalen Übertragweiterleitungseinheit 36 bilden, welche wie oben beschrieben konstruiert und angeordnet ist, kann mittels einer MOSFET-Übertragungsgate-Schaltung verwirklicht sein, deren vereinfachte Schaltungstopologie in Fig. 7 gezeigt ist. Die Übertragungsgate-Schaltung von Fig. 7 umfaßt einen ersten Transistor 70 und einen zweiten Transistor 72, wovon jeder mit seinen Source/Drain-Anschlüssen zwischen einem gemeinsamen Knoten 74 und jede der Leitungen 76 bzw. 78 geschaltet ist. Die Gates der Transistoren 70 und 72 sind mit der ersten Eingangsleitung A und mit der zweiten Eingangsleitung B verbunden, wie in Fig. 6 gezeigt ist. Die logischen Signale, die auf den Leitungen 76 und 78 auftreten, schließen einander aus, so daß in Abhängigkeit von der logischen Beziehung zwischen den an die Leitungen 76 und 78 anzulegenden Signalen entweder die erste Eingangsleitung A oder die zweite Eingangsleitung B als aktiv gewählt wird.
Fig. 8 zeigt schematisch die allgemeine Schaltungstopologie der Adressengeneratorschaltung mit umkehrbarer Bit-Reihenfolge gemäß der vorliegenden Erfindung. Von der hier gezeigten Adressengeneratorschaltung wird angenommen, daß sie 4-Bit-Adressensignale erzeugen und eines der in Fig. 3 bzw. Fig. 4 gezeigten selektiven Vorwärts/Rückwärts-Übertragweiterleitungs-Netzwerke 22 bzw. 34 verwenden kann. Wie gezeigt, umfaßt die Adressengeneratorschaltung eine binäre Addierschaltung 80 mit umkehrbarer Bit-Reihenfolge, von der beispielsweise angenommen wird, daß sie durch die Kombination eines bekannten Typs einer (nicht gezeigten) mehrstufigen Addier/Subtrahiereinheit, wie sie in einem herkömmlichen Adressengenerator mit umkehrbarer Bit-Reihenfolge verwendet wird, mit dem selektiven Vorwärts/Rückwärts-Übertragweiterleitungs-Netzwerk 22 oder 34 der Fig. 3 bzw. 4 gebildet ist. Es ist hierbei wichtig, daß die hier verwendete mehrstufige Addier/Subtrahiereinheit Funktionen besitzt, um sowohl die arithmetische Addition in Vorwärtsrichtung von den niedrigstwertigen Bits aus nach vorne und eine arithmetische Addition in Rückwärtsrichtung von den höchstwertigen Bits aus nach hinten ausführen kann. Das selektive Vorwärts/Rückwärts-Übertragweiterleitungs-Netzwerk 22 oder 34 wählt eine dieser beiden Additionsbetriebsarten aus. Die binäre Addierschaltung 80 ist an ihrer Eingangsseite über Busleitungen A mit den Ausgangsanschlüssen eines 4-Bit- Indexregisters 82 und an ihrer Ausgangsseite mit den Eingangsanschlüssen eines 4-Bit- Adressenregisters 84 verbunden. Das Adressenregister 84 gibt seinerseits als Ausgangssignal der hier gezeigten Adressengeneratorschaltung ein Adressensignal mit umgekehrter oder nicht umgekehrter Bit-Reihenfolge aus. Das auf diese Weise vom Adressenregister 84 ausgegebene Adressensignal mit umgekehrter oder nicht umgekehrter Bit-Reihenfolge wird über Busleitungen B zur Addierschaltung 80 zurückgeführt, welche auf dieses Signal zugreift. Die hier gezeigten Busleitungen A und B entsprechen den Eingangsleitungen A bzw. Ausgangsleitungen B, die in den Fig. 3, 4, 6 und 7 gezeigt worden sind. Das Indexsignal vom Indexregister 82 und das vom Adressenregister 84 erzeugte und zur Addierschaltung 80 zurückgeführte Adressensignal entsprechen somit dem obenerwähnten Addend bzw. dem Augend für die Erzeugung eines modifizierten Adressensignals. Die Addierschaltung 80 liefert ein Ausgangsadressensignal an das Adressenregister 84, das dem Ausgang des Exklusiv- ODER-Gatters 68 der in Fig. 6 gezeigten Schaltung entspricht.
Nun werden die verschiedenen Betriebsarten der so konstruierten und angeordneten Adressengeneratorschaltung mit umkehrbarer Bit-Reihenfolge gemäß der vorliegenden Erfindung beschrieben. Um der einfachen Beschreibung willen wird angenommen, daß als Datenvektoren bei der Ausführung des 16-Punkt/Basis-2-SFT- AIgorithmus Bitfolgen X(k) mit 4-Bit-Länge mit normalen Bit-Reihenfolgen auf einer Zeitachse verwendet werden.
Vor dem Beginn der Adressenerzeugungsoperation wird ein Datenvektor oder eine Bitfolge (0000), die die Dezimalzahl "1" repräsentiert, als Modifikations-Indexadresse in das Indexregister 82 geladen, während eine geeignete Basisadresse wie etwa beispielsweise die Startadresse (0000 = "0") in das Adressenregister 84 geladen wird.
Von der Vorwärtsübertrag/Rückwärtsübertrag-Wähleinheit 32 des in Fig. 3 gezeigten Netzwerks 22 oder der Vorwärtsübertrag/Rückwärtsübertrag-Wähleinheit 38 des in Fig. 4 gezeigten Netzwerks 38 wird zunächst angenommen, daß sie so konditioniert sind, daß sie den Vorwärtsübertrag wählen, um eine Aufeinanderfolge von binären arithmetischen Additionen beginnend bei der niedrigstwertigen Addierstufe oder dem niedrigstwertigen Addierbit ausführen, wie in Fig. 9A beispielhaft erläutert ist.
Die Startadresse X(0 = 0000), die in das Adressenregister 84 geladen ist, wird zur Addierschaltung 80 mit umkehrbarer Bit-Reihenfolge zurückgeführt, die daher die Summe (0001 = "1") aus der Startadresse und der Modifikations-Indexadresse (0001) vom Indexregister 82 bildet, wie in Fig. 10A angegeben ist. Das Ergebnis der arithmetischen Addition wird als zweite Adresse X(1 = 0001) am Ausgangsanschluß des Adressenregisters 84 bereitgestellt und zur Addierschaltung 80 zurückgeführt. Die Addierschaltung 80 bildet nun die Summe (0010 = "2") aus der Indexadresse (0001) vom Indexregister 82 und der zweiten Adresse X(1 = 0001), die vom Adressenregister 84 zurückgeführt worden ist. Solche Additionen werden nacheinander ausgeführt, wie in Fig. 10A gezeigt ist, bis eine Iteration von insgesamt 16 arithmetischen Additionen beendet ist und als Ergebnis der Addition zwischen der Indexadresse (0001) vom Indexregister 82 und der fünfzehnte Adresse X(14 = 1110), die vom Adressenregister 84 zurückgeführt wird, wie in Fig. 10A gezeigt ist, die sechzehnte Adresse X(15 = 1111) erzeugt wird.
Um danach eine Adressenerzeugung mit umgekehrter Bit-Reihenfolge auszuführen, wird in das Indexregister 82 eine Modifikations-Indexadresse geladen, die die Dezimalzahl repräsentiert, die der Hälfte der Anzahl der Abtastpunkte entspricht, die in dem verwendeten SFT-Algorithmus festgelegt sind. Wenn von den Abtastpunkten dieses SFT-Algorithmus hier angenommen wird, daß ihre Anzahl 16 beträgt, wird die Bitfolge (1000), die die Dezimalzahl "8" repräsentiert, als feste Modifikations- Indexadresse in das Indexregister 82 geladen. In dem Adressenregister 84 wird die durch die Startadresse (0000 = "0") gebildete Basisadresse beibehalten. Die Vorwärtsübertrag/Rückwärtsübertrag-Wähleinheit 22 des in Fig. 3 gezeigten Netzwerks oder die Vorwärtsübertrag/Rückwärtsübertrag-Wähleinheit 38 des in Fig. 4 gezeigten Netzwerks 34 ist nun so konditioniert, daß sie den Rückwärtsübertrag wählt, um eine Aufeinanderfolge von binären arithmetischen Additionen von der höchstwertigen Addierstufe oder dem höchstwertigen Addierbit abwärts ausführt, wie in Fig. 9B beispielhaft erläutert ist.
Die in das Adressenregister 84 geladene Startadresse X(0 = 0000) wird zur Addierschaltung 80 mit umkehrbarer Bit-Reihenfolge zurückgeführt, die daher die Summe (1000 = "8") aus der Startadresse und der Modifikations-Indexadresse (1000) vom Indexregister 82 bildet, wie in Fig. 10B angegeben ist. Das Ergebnis der arithmetischen Addition wird als zweite Adresse X(8 = 1000) am Ausgangsanschluß des Adressenregisters 84 bereitgestellt und zur Addierschaltung 80 zurückgeführt. Die Addierschaltung 80 bildet nun die Summe (0100 = "4") aus der Indexadresse (1000) vom Indexregister 82 und der zweiten Adresse X(8 = 1000), die vom Adressenregister 84 zurückgeführt wird. Die aufeinanderfolgenden Addieroperationen werden wie in Fig. 10B gezeigt weitergeführt, bis eine Iteration von 16 arithmetischen Additionen beendet ist und als Ergebnis der Addition der Indexadresse (1000) vom Indexregister 82 und der fünfzehnten Adresse X(7 = 0111), die vom Adressenregister 84 zurückgeführt wird, die sechzehnte Adresse X(15 = 1111) erzeugt wird, wie in Fig. 10B gezeigt ist.
Wie aus der vorangehenden Beschreibung deutlich geworden ist, sind die von der vorliegenden Erfindung vorgeschlagenen Adressenerzeugungstechniken u. a. durch die folgenden Merkmale gekennzeichnet:
(1) Die Addierschaltung 80 mit umkehrbarer Bit-Reihenfolge der Adressengeneratorschaltung kann durch bloße Hinzufügung des selektiven Vorwärts/Rückwärts-Übertragweiterleitungs-Netzwerks 22 oder 34 der Fig. 3 bzw. der Fig. 4 zu einem bekannten Typ einer Addier/Subtrahier-Konfiguration, die einen Teil einer herkömmlichen Universal-Adressengeneratorschaltung bildet, verwirklicht werden.
(2) Eine solche Addierschaltung 80 mit umkehrbarer Bit-Reihenfolge erzeugt einfach und effizient durch Iterationen einfacher arithmetischer Additionen gemäß üblicher binärer Vorwärts- oder Rückwärtsadditionsregeln Adressen sowohl mit umgekehrter als auch mit nicht umgekehrter Bit-Reihenfolge. Die Erzeugung der Adressen mit umgekehrter oder nicht umgekehrter Bit-Reihenfolge wird wahlweise unter der Steuerung der Vorwärtsübertrag/Rückwärtsübertrag-Wähleinheit 32 ausgeführt, welche einen Teil des in Fig. 3 gezeigten Netzwerks 22 oder der in dem in Fig. 4 gezeigten Netzwerk 34 enthaltenen Vorwärtsübertrag/Rückwärtsübertrag-Wähleinheit 38 bildet.
(3) Die Adressen mit umgekehrter Bit-Reihenfolge können schnell und effizient einfach durch Zurückführen des Adressenausgangs vom Adressenregister 84 zur binären Addierschaltung 80 in jedem Zyklus der Adressenerzeugungsoperation erzeugt werden
(4) Die in das Indexregister 82 geladene und als Addend in der arithmetischen Addition verwendete Modifikations-Indexadresse kann beliebig aus den verschiedenen Kandidaten gewählt werden, deren Anzahl gleich der Anzahl der Abtastpunkte ist, die in dem verwendeten SFT-Algorithmus festgelegt sind. Wenn wie in der beschriebenen Ausführungsform der Erfindung ein 16-Punkt-SFT-Algorithmus verwendet wird, kann somit die in das Indexregister 82 zu ladende Indexadresse aus insgesamt 16 Kandidaten (0000), (0001), (0010), . . . (1111) für die Erzeugung sowohl der Adressen mit umgekehrter Bit-Reihenfolge als auch der Adressen mit nicht umgekehrter Bit- Reihenfolge ausgewählt werden. Die Bit-Muster der Adressensignale können daher durch die Wahl eines der sechzehn Indexadressen auf programmierbare Weise modifiziert werden, ohne auf die Bereitstellung irgendwelcher zusätzlicher Hardware- Konfigurationen zurückzugreifen.
(5) Die Anzahl der für die Auswahl der Indexadressen zur Verfügung stehenden Kandidaten ist lediglich durch die Anzahl der im auszuführenden SFT-Algorithmus verwendeten Abtastpunkte bestimmt. Die Anzahl der Bits für die Bildung einer jeden der von der Adressengeneratorschaltung gemäß der vorliegenden Erfindung zu erzeugenden Adressensignale kann durch die Wahl der im SFT-Algorithmus zu verwendenden Abtastpunkte beliebig gewählt werden.
In diesem Zusammenhang ist beschrieben worden, daß die bei der Ausführung der Erzeugung der Adresse mit umgekehrter Bit-Reihenfolge zu verwendende Indexadresse so gewählt wird, daß sie die Dezimalzahl repräsentiert, die der Hälfte der Anzahl der Abtastpunkte entspricht, die in dem zu verwendenden SFT-Algorithmus festgelegt sind. Eine solche Indexadresse kann jedoch durch eine Adresse ersetzt werden, die in Abhängigkeit von den verwendeten Regeln der Zuweisung der Daten zum Speicherfeld gewählt wird. Wenn beispielsweise Zweiwort-Datensignale wie etwa die Signale, die komplexe Zahlen repräsentieren, verarbeitet werden sollen, kann ein Eintel (1/1) der Anzahl der Abtastpunkte des verwendeten SFT-Algorithmus, nämlich die Anzahl der Punkte des SFT-Algorithmus als solche als Dezimalzahl verwendet werden, um die Modifikations-Indexadresse zu repräsentieren.
(6) Die verbesserten Adressenerzeugungstechniken gemäß der vorliegenden Erfindung können einfach und wirtschaftlich durch eine Hardware-Struktur implementiert werden, die aus einer ausreichend kleinen Anzahl von Halbleiterbauelementen typischerweise auf einem Universal-DSP-Chip zusammengesetzt ist.

Claims

1. Verfahren zum Erzeugen binärer Signale, enthaltend:

Speichern eines binären Indexsignals aus einer Folge einer vorbestimmten Anzahl von Bits in einem ersten Speicher (82),

Speichern eines binären Basissignals aus einer Folge der vorbestimmten Anzahl von Bits in einem zweiten Speicher (84),

Durchführen einer umgekehrten arithmetischen Addition des Indexsignals und der Basissignale während eines Anfangszyklus der Signalerzeugungsoperationen, und

Ausgeben eines Ausgangssignals mit umgekehrter Bit-Reihenfolge, dadurch gekennzeichnet, daß die umgekehrte arithmetische Addition von den höchstwertigen Bits des Indexsignals und des Basissignals aus und durch Erzeugen des Anfangsausgangssignals durchgeführt wird, das die arithmetische Summe der Index- und Basissignale während des Anfangszyklus der Signalerzeugungsoperation repräsentiert, indem das Anfangsausgangssignal in den zweiten Speicher (84) gespeichert wird und zu dem Indexsignal addiert wird, damit ein Ausgangssignal erzeugt wird, das sich hinsichtlich der Bit-Muster während des Zyklus der Signalerzeugungsoperation von dem Anfangsausgangssignal unterscheidet, der sich unmittelbar an den Anfangszyklus anschließt, wobei das zuletzt erwähnte Ausgangssignal in dem zweiten Speicher gespeichert wird, und

daß dann eine umgekehrte arithmetische Addition des Indexsignals aus dem ersten Speicher und des während jedes der aufeinanderfolgenden Zyklen der Signalerzeugungsoperation erzeugten Ausgangssignals durchgeführt wird, damit ein weiteres Signal erzeugt wird, das sich hinsichtlich des Bit-Musters von jedem der Ausgangssignale unterscheidet, das während des unmittelbar vorangehenden Zyklus der Signalerzeugungsoperation erzeugt worden ist.

2. Verfahren nach Anspruch 1, ferner dadurch gekennzeichnet, daß die erzeugten binären Signale binäre Adressensignale sind, daß der erste Speicher ein Indexregister ist, daß der zweite Speicher ein Adressenregister ist, daß das Basissignal ein Basisadressensignal ist, daß das Anfangsausgangssignal ein Anfangsausgangsadressensignal ist und daß das Ausgangssignal ein Ausgangsadressensignal ist.

3. Hinsichtlich der Bit-Reihenfolge modifizierbare Signalgeneratorschaltung, enthaltend:

eine Addierschaltung aus der Kombination eines binären, mehrstufigen Addier/ Subtrahier- und eines selektiven Vorwärts-Rückwärts-Übertragweiterleitungs- Netzwerks (22; 34), wobei das mehrstufige Addier/Subtrahier-Netzwerk Funktionen aufweist, um sowohl eine arithmetische Vorwärtsaddition von den niedrigstwertigen Bits aus in Vorwärtsrichtung als auch eine arithmetische Rückwärtsaddition von den höchstwertigen Bits aus in Rückwärtsrichtung in selektiver Weise unter der Steuerung durch das selektive Vorwärts/Rückwärts-Übertragweiterleitungs-Netzwerk auszuführen,

ein Indexregister (82), in dem ein binäres Indexsignal aus einer Folge einer vorbestimmten Anzahl von Bits programmierbar und doch fest abgespeichert ist, und

ein Signalregister (84), in dem ein binäres Basissignal aus einer Folge der vorbestimmten Anzahl von Bits programmierbar und doch fest abgespeichert ist,

wobei die Addierschaltung abhängig von dem von dem Indexregister abgegebenen Indexsignal und von dem von dem Signalregister abgegebenen binären Signal ein Ausgangssignal erzeugt, das die arithmetische Summe des Indexsignals und des Ausgangssignals aus dem Signalregister während jedes Zyklus der Signalerzeugungsoperation repräsentiert, und

wobei das Signalregister abhängig von dem Ausgangssignal aus der Addierschaltung das Ausgangssignal aus der Addierschaltung versuchsweise speichert und das Signal zu der Addierschaltung zurückführt, damit es arithmetisch während jedes Zyklus der Signalerzeugungsoperation zu dem Indexsignal addiert wird.

4. Hinsichtlich der Bit-Reihenfolge modifizierbare Signalgeneratorschaltung nach Anspruch 3 mit Funktionen zum Durchführen eines schnellen Fourier- Transformationsalgorithmus mit einer vorbestimmten Anzahl von darin eingestellten Abtastpunkten, wodurch die vorbestimmte Anzahl von Bits abhängig von der vorbestimmten Anzahl von Abtastpunkten, die in dem schnellen Fourier- Transformationsalgorithmus eingestellt sind, eindeutig bestimmt wird.

5. Hinsichtlich der Bit-Reihenfolge modifizierbare Signalgeneratorschaltung gemäß einem der Ansprüche 3 oder 4, wobei das selektive Vorwärts-Rückwärts- Übertragweiterleitungsnetzwerk (22) der Addierschaltung folgendes enthält:

eine Rückwärtsweiterleitungseinheit (30) zum Weiterleiten eines Rückwärtsübertrags;

eine Vorwärtsweiterleitungseinheit (28) zum Weiterleiten eines Vorwärtsübertrags; und

eine Vorwärts-Rückwärts-Wählschaltung (32), die wirkungsmäßig an die Rückwartsweiterleitungseinheit und an die Vorwärtsweiterleitungseinheit angeschlossen ist, um die Rückwärtsweiterleitungseinheit und die Vorwärtsweiterleitungseinheit auszuwählen.

6. Hinsichtlich der Bit-Reihenfolge modifizierbare Signalgeneratorschaltung nach einem der Ansprüche 3 oder 4, wobei das selektive Vorwärts-Rückwärts- Übertragweiterleitungsnetzwerk (34) der Addierschaltung folgendes enthält:

eine bidirektionale Übertragsweiterleitungseinheit (36) zum Weiterleiten eines Vorwärtsübertrags und eines Rückwärtsübertrags; und

eine Vorwärts-Rückwärts-Wählschaltung (38), die wirkungsmäßig mit der bidirektionalen Übertragweiterleitungseinheit verbunden ist, um den Rückwärtsübertrag und den Vorwärtsübertrag auszuwählen.