DE2846117C2

DE2846117C2 - Datenprozessor

Info

Publication number: DE2846117C2
Application number: DE2846117A
Authority: DE
Inventors: Norimitsu Oume Tokyo Nakamura
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1977-10-21
Filing date: 1978-10-23
Publication date: 1983-06-23
Also published as: JPS5833572B2; JPS5459845A; FR2406852B1; GB2007886B; GB2007886A; US4323981A; FR2406852A1; DE2846117A1

Description

a) eine logische Schaltung (67, 68, 69, 70) zur selektiven Auswahl von den Verknüpfungsbausteinen (31,32,33,34) zugeordneten Taktsignalen,

b) eine Zustands-Auswahlschaltung (161, J64), welche eine Auswahl von Zustandssignalen (Obertrag-, Oberlauf-, Vorzeichen- und Nullsignal) der Verknüpfungsbausteine (31,32,33,34) durchführt, und

c) eine weitere logische Sc-'-iltung (71, 72, 73, 75, 76, 77) zur selektiven Auswahl von Übertragssignalen der jeweiligen Ve- '<nüpfungsbausteine (31, 32, 33, 34) für einen Übertragsgenerator (74).

2. Datenprozessor nach Anspruch 1, dadurch gekennzeichnet, daß die Zustands-Auswahlschaltung (161,164) vier Multiplexer (41,42,43,166) und ein Zustandsregister (164) enthält, wobei jeder Multiplexer einem bestimmten Zustandssignaltyp der Verknüpfungsbausteine (31,32,33,34) zugeordnet ist, die Multiplexer (41, 42, 43, 166) von der Datensammelleitung (21) ansteuerbar sind und die Ausgänge der Multiplexer mit den Eingängen des Zustandsregisters (164) verbunden sind.

3. Datenprozessor nach Anspruch 1 und 2, dadurch gekennzeichnet, daß die Steuerschaltung (19) ein Steuerregister (60) enthält, welches die informationen von der Datensammelleitung (21) aufnimmt und die Auswahl der Taktsignale, die Steuerung der Multiplexer und die Steuerung des Übertraggenerators (74) vornimmt.

4. Datenprozessor nach einem der Ansprüche I bis 3, dadurch gekennzeichnet, daß die Steuerschaltung (19) ein erstes Zustandsregister (117) und ein zweites Zustandsregister (111) zum Setzen der Zustandssignale enthält, weiter einen ersten Übertragsgenerator (122) und einen zweiten Übertfägsgenefätör (121) enthält, wobei die Zustandsregister (117, 111) über logische Verknüpfungsglieder mit den jeweiligen Übertraggeneratoren (122,121) verbunden sind.

Die Erfindung betrifft einen Datenprozessor, mit einem Festwertspeicher zur Speicherung eines Mikroprogramms, mit einem Mikroadreßwähler zur Bestimmung der nächsten Adresse des in dem Festwertspeieher gespeicherten, als nächsten auszuführenden Mikrobefehls, einem Mikrobefehlsregister zum Speichern des aus dem Festwertspeicher ausgelesenen Mikrobefehls einer aus mehreren arithmetisch-logischen Verknüpfungsbausteinen bestehenden arithmetisch-logischen

in Einheit, wobei die Verknüpfungsbausteine drrch den Mikrobefehl gesteuert werden, der aus dem Mikrobefehlsregister entnommen wurde, mit einer Datensammelleitung und mit einem Datenregister zum Zuführen von Daten zur arithmetisch-logischen Einheit

Es ist eine als Bit-Scheibensystem bezeichnete Vorrichtung bekannt, bei der ein Prozessor durch Zusammenschalten von arithmetischen Logikeinheiten gebildet ist, die jeweils mit einer Bitzahl arbeiten, welche kleiner ist als die Bitzahl einer Datenwortlänge. Der

Μ auffällige Vorteil dieses Bit-Scheibensystems besteht darin, daß ein Rechner mit jeder Datenlänge entsprechend dem vorgesehenen Einsatzzweck flexibel ausgelegt werden kann. Mit anderen Worten: Es entfällt hierbei die Notwendigkeit für die Verwendung verschiedener Prozessoren entsprechend den jeweiligen Verwendungszwecken, bzw. es wird die Verwendung eines einzigen Prozessors ermöglicht, der flexibel an verschiedene Einsatzzwecke anpaßbar ist. Dieses vorteilhafte Merkmal des genannten Systems ermöglicht die Herstellung der Bit-Scheibenprozessoren in Massenfertigung. Die auf diese Weise hergestellten Prozessoren sind derzeit im Handel erhältlich. Dieser Prozessor besteht aus einem einzigen integrierten Schaltkreisbzw. IC-Chip mit vier Bits. Bei einer Informationsverarbeitungsvorrichtung mit einer Kombination der arithmetischen Logikeinheiten (ALU) ist es üblich, daß jedes Steuersignal vom signifikantesten Chip ausgegeben wird. Wenn beispielsweise eine Verarbeitungsvorrichtung von 16 Bits eine Kombination aus 4 Chips aufweist, nämlich Chip 1 (Bits 0 bis 3), Chip 2 iBits 4 bis 7), Chip 3 (Bits 8 bis 11) und Chip 4 (Bits 12 bis 15), wird das Steuersignal des Prozessors vom Chip 4 ausgegeben.

Wenn eine Dezimaloperation durch einen Prozessor dieses Aufbaus durchgeführt wird, werden die Daten in der Binär-Betriebsart durch die arithmetische Logikeinheit verarbeitet und dann durch einen Binär/Dezimalwandler in eine Dezimalart umgesetzt. Für die Übertragsignalsteuerung der arithmetischen Logikeinheit wird ein Übertragverfahren oder ein Übertrag-Vorausverfahren atigewandt. Beim erstgenannten Verfahren wird der Übertragausgang jeder Vorrichtung an einen Übertrageingang der nächsten signifikanteren Vorrichtung angekoppelt.
Beim Operationsvorgang werden verschiedene Bitzahlen verarbeitet. In diesem Fall ist ein Informationsprozessor nicht in der Lage, Daten zu verdichten. Wenn beispielsweise eine 4-Bitoperation in einem 16-Bit-lnformationsprozessor durchgeführt wird, muß dieser in Form einer 16-Bitoperation betrieben werden, indem

fto einer Reihe aus 4 Bits Nullen vorgesetzt werden. Wenn zudem eine Dezimaloperation durchgeführt wird (wie dies in den meisten elektronischen Gesehäftsreehnern der Fall ist), müssen die Daten mittels eines Binär/Dezimalwandlers, der üblicherweise im Prozessor vorhan-

f>5 den ist, nach der Durchführung der Binäroperation in eine Dezimalform umgesetzt werden. In diesem Zusammenhang kann gesagt werden, daß die meisten durch ein Mikroprogramm gesteuerten Datenprozesso-

ren die Operationen in Dezimalform durchführen.

Der Erfindung liegt die Aufgabe zugrunde, einen Datenprozessor der eingangs genannten Art zu schaffen, der selektiv Daten unterschiedlicher Bitbreite verarbeiten kann, wobei auch ein Parallelbetrieb von Verknüpfungsbausteinen möglich sein soll

Ausgehend von dem Datenprozessor der eingangs genannten Art wird diese Aufgabe erfindungsgemäß dadurch gelöst, daß eine Steuerschaltung für die arithmetisch-logischen Verknüpfungsbausieme vorgesehen ist, welche folgende Einrichtungen enthält:

a) eine logische Schaltung zur selektiven Auswahl von den Verknüpfungsbausteinen zugeordneten Taktsignalen,

b) eine Zustands-Auswahlschaltung, welche eine Auswahl von Zustandssignaleii (Obertrag-, Überlauf-, Vorzeichen- und Nullsignal) der Verknüpfungsbausteine durchführt, und

c) eine weitere logische Schaltung zur selektiven Auswahl von Übertragssignalen der jeweiligen Verknüpfungsbaüsteine für einen Übertragsgenerator.

Erfindungsgemäß wird durch die Steuerschaltung die Taktversorgung der einzelnen Verknüpfungsbausteine, die Auswahl der Zustandssignale verschiedener Verknüpfungsbausteine für ein Zustandsregister, und die Auswahl der Übertragsignale zwischen den einzelnen Verknüpfungsbausteinen gesteuert.

Da der Datenprozessor nach der Erfindung selektiv Daten unterschiedlicher Bitbreiten verarbeiten kann, und darüber hinaus auch ein Parallelbetrieb von Verknüpfungsbausteinen möglich ist, kann dieser Datenprozessor sehr vielseitig und zur Lösung der verschiedensten Aufgaben eingesetzt werden.

Besonders vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Im folgenden sind bevorzugte Ausführungsbeispiele der Erfindung anhand der Zeichnung näher erläutert Es zeigt

F i g. 1 ein Blockschaltbild einer Zentraleinheit (CPU) mit Merkmalen nach der Erfindung,

F i g. 2 eine bei der Zentraleinheit gemäß F i g. 1 vorgesehene arithmetische Logikeinheit mit zugeordneter Schaltung,

F i g. 3 ein Blockschaltbild einer Zustandssignal-Wählschaltung zur selektiven Lieferung von Zustandssignalen, die von der arithmetischen Logikschaltung gemäß F i g. 2 übertragen werden,

F i g. 4 ein Blockschaltbild der arithmetisch-logischen Einheit für eine andere Ausführungsform der Erfindung,

Fig.5 ein Blockschaltbild einer Zustandssignal-Wählschaltung zur selektiven Lieferung der von der arithmetisch-logischen Einheit gemäß F i g. 4 übertragbaren Zustandssignalen,

F i g. 6 ein Blockschaltbild einer arithmetisch-logischen Steuerschaltung zur Steuerung der betreffenden ALU- bzw. arithmetisch-logischen Einheit gemäß Fig.4,

Fig.7 ein logisches Schaltbild eines Übertragsgenerators,

F i g. 8 eine graphische Darstellung von Zeitsteuerkurven zur Darstellung der Art und Weise, auf welche Daten-Sammelleitungssignale bei der Ausführungsform gemäß F i g. 6 in einem Steuerregister gesetzt werden,

F i g. 9 eine Tabelle, welche die Beziehungen zwischen dem im Steuerregister gesetzten Bitsatz und den gewählten ALU-Chips angibt,

Fig, 10 eine graphische Darstellung von Zeitsteuerkurven zur Veranschaulichung der Durchführung von

5 Operationsbefehlen,

F i g. Π ein Blockschaltbild einer arithmetischen Logikeinheit für eine weitere Ausführungsform der Erfindung, und
Fig. 12 ein Blockschaltbild einer ALU-Steuerschaltung zur Ansteuerung der arithmetischen Logikeinheit gemäß F ig. 11.

Fig. 1 veranschaulicht das Konzept eines Datenprozessors mit Zentraleinheit (CPU). Gemäß Fig. 1 ist ein Mikroadreßwähler 11 an eine im folgenden auch als ALU-Sammelleitung bezeichnete Sammelleitung 12 und einen ein Mikroprogramm speichernden Festwertspeicher angeschlossen. Dieser Festwertspeicher 13 speichert eine Gruppe von Mikroprogrammen. Der Mikroadreßwähler 11 liefert Ausführadressen zur Steuerung der Adressen jedes im Festwertspeicher gespeicherten Mikroprogramms.

Wenn die Ausführadresse des Mikroprogramms vom Mikroadreßwähler 11 geliefert wird, wird das dieser Adresse entsprechende Mikroprogramm zu einem Mikrobefehlsregister 14 ausgegeben, das mit der Ausgangsklemme des Festwertspeichers 13 verbunden ist Im Mikrobefehlsregister 14 wird jeder Befehl des vom Festwertspeicher 13 ausgegebenen Mikroprogramms durch einen Taktimpuls gesperrt wobei der betreffende Befehl sodann an eine arithmetisch-logische Einheit 15 ausgegeben wird und gleichzeitig Steuersignale und Steuerdaten zu den entsprechenden anderen Schaltungen geliefert werden, in denen der Befehl ausgeführt wird.

Dem Mikroadreßwähler wird eine Sprungadresse entsprechend einem Sprungbefehl des im Festwertspeicher 13 gespeicherten Mikroprogramms über einen Adressen-Festwertspeicher 16 zugeführt, wobei die Adresse im Mikroadreßwähler 11 gespeichert wt*d.

Ein Testsignal zur Übermittlung von Testbedingungen, wie SPRUNG, wird von einer Testschaltung 18 über eine Testsignalleitung 10 geliefert

Vom Mikrobefehlsregister 14 werden die Steuerdaten über die Datensammelleitung 17 zum Mikioadreßwäh-Ier 11 geliefert Die Steuerdaten dienen zur Steuerung des Sprungbefehls des Mikroprogramms, des Stapels und dergleichen. Die arithmetisch-logische Einheit 15 führt verschiedene arithmetische und logische Operationen durch, deren Ergebnisse durch eine ALU-Steuerschaltung 19 gesteuert werden. Die Einheit 15 und die Schaltung 19 werden später noch näher erläutert werden.

In der Testschaltung 18 wird die Bedingung geprüft unter welcher der Sprungbefehl erzeugt wird. Die Testdaten werden in der Testschaltung 18 gesetzt, indem der Daten;ειI des Mikroprogramnibsfehls vom Mikrobefehlsregister 14 über die Datensammelleitung 21 zur Testschaltung 18 übermittelt wird. Über die ALU-Steuerschaltung 19 wird auch eine Zustandsinformation zur Testscinaltung 18 übertragen. Infolgedessen prüft die Testschaltung 18 die Daten des Mikroprogrammbefehls sowie die Zustandsdaten zur Erzeugung von Prüf- bzw. Testsignalen.

Datenregister 22 und 23 dienen zur Aufbewahrung der für die Mikroprogrammverarbeitung erforderlichen Daten. Wenn der Mikroprogrammbefehl ein Befehl zum Einordnen des Ergebnisses der von der Einheit 15 durchgeführten Operation im Datenregister ist, wird das

über die ALU-Sammelleitung 12 übertragene Operationsergebnis der arithmetisch-logischen Einheit 15 in die durch das Mikrobefehlsregister 14 angegebene Datenadresse eingeordnet. Wenn dagegen der Mikroprogrammbefehl ein Befehl zur Durchführung der Operation unter Benutzung der Daten im Datenregister ist, liefert das Mikrobefehlsregister 14 die Daten der bestimmten Datenadresse zur Datensammelleitung 21.

Eine äußere Sammelleitung-Kopplungsschaltung 25 ist mit der ALU-Sammelleitung und der Datensammelleitung 21 verbunden und über eine äußere Sammelleitung 26 an eine Anzahl von Eingangs/Ausgangsvorrichtungen sowie eine Speichervorrichtung angeschlossen. Diese Kopplungsschaltung 25 ist mit Registern für Datenübertragungs- und -empfangsschaltung, eine äußere Sammelleitung-Anpaßschaltung, eine Unterbrechungssteuerschaltung und dergleichen versehen.

Fig. 2 veranschaulicht die Einzelheiten der bei der Zentraleinheit gemäß Fi g. 1 verwendeten arithmetisch-

Dabei sind die Bits 0 bis 3 einem mit 31 bezeichneten arithmetisch-logischen Verknüpfungsbaustein zugeordnet, während Bits 4 bis 7 einem mit 32 bezeichneten Verknüpfungsbaustein, Bits 8 bis 11 einem mit 33 bezeichneten Verknüpfungsbaustein und Bits 12 bis 15 einem mit 34 bezeichneten Verknüpfungsbaustein zugeordnet sind. Eine P-Klemme und eine G-Klemme des Verknüpfungsbausteins 31 sind mit einer ersten P-Klemme (PO) und einer ersten G-Klemme (GO) eines Übertragsgenerators 74 verbunden. Die Klemmen P und G des Verknüpfungsbausteins 32 sind mit einer zweiten P-Klemme (Pi) und einer zweiten G-Klemme (G 1) des Übertragsgenerators 74 verbunden. Die Klemmen fund G des Verknüpfungsbausteins 33 sind mit einer dritten Klemme P (P2) und einer dritten Klemme G (G 3) des Übertragsgenerators 74 verbunden. Eine Übertragklemme Cn + A, eine Überlaufklemme OVR. eine Vorzeichenklemme SIN sowie eine Nullklemme ZERO jedes Verknüpfungsbausteins 31,32, 33 und 34 sind jeweils an die entsprechenden Eingangsklemmen eines Multiplexers 161 angeschlossen. Dem Multiplexer 161 werden Zustands-Wählsignale FLAG SEL4 162 sowie FLAGSEL5 163 eingcge ben.

Diese Zustands-Wählsignale werden durch das Mikroprogramm gesteuert und zur Entscheidung dahingehend benutzt, welches Zustandsausgangssignal der Verknüpfungsbausteine 31, 34 in einem noch zu beschreibenden Zustandsdatenregister gesetzt werden soll. Wenn beispielsweise FLAG SEL4 162 und FLAG SEL 5 163 beide »0« sind, wird das Zustandsausgangssignal des Verknüpfungsbausteins 31 gewählt. Wenn das Zustandssignal 162 eine »1« und das Zustandssignal 163 eine »0« ist. wird das Zustandsausgangssignal des Verknüpfungsbausteins 32 gewählt. Wenn das Zustandssignal 162 eine »0« und das Zustandssignal 163 eine »1« ist. wird auf ähnliche Weise das Zustandsausgangssignal des Verknüpfungsbausteins 33 gewählt. Sind dagegen beide Zustandssignale 162 und 163 eine »1«, so wird das Zustandsausgangssignal des /4Z.£/3-Bausteins 34 gewählt. Der Ausgang des Multiplexers 161 ist mit dem Zustandsregister 164 verbunden, in welchem nur ein Satz aus einem Übertrag-, einem Überlauf-, einem Vorzeichen- und einem Nullsignal gesetzt wird. Ausgangsklemmen Cn-Vx, Cn+y und Cn + z des Übertragsgenerators 74 sind ar. die Übertrageingangsklemmen Cn der arithmetisch-logischen Verknüpfungsbausteine 32 bis 34 (ALUi bis ALU3) angeschlossen. Wenn in der von dem Verknüpfungsbaustein 31 durchgeführten Operation ein Übertrag auftritt, erzeugt der Übertragsgenerator 74 ein Signal hohen Pegels an der Klemme Cn+x, das dann als Übertragssignal an die Übertragseingangsklemme Cn des Verknüpfungsbausteins 32 (ALUX) angelegt wird. Wenn in der Operation des Verknüpfungsbausteins 32 ein Übertrag auftritt, liefert der Übertragsgenerator 74 an der Klemme Cn+y ein Signal hohen Pegels, das

in wiederum als Übertragssignal an die entsprechende Eingangsklemme Cn des Verknüpfungsbausteins 33 (ALlJl) angelegt wird. Bei einem Übertrag in dem Verknüpfungsbaus'ein 33 gibt der Übertragsgenerator 74 an der Klemme Cn + ζ ein Signal hohen Pegels ab, so

ι ϊ daß ein Übertragssignal an die entsprechende Eingangsklemme Cn des Verknüpfungsbausteins 34 (ALU3) angelegt wird.

Der Übertrageingangsklemme Cn des ersten arithmetisch-logischen Verknüpfungsbausteins 31 wird über

-" ein UND-Glied 165 ein Ubertrs*⁷*!¹⁷"?*' Ο74-4 vom Zustandsregister 164 aufgeprägt. An die andere Eingangsklemme des UND-Glieds 165 wird ein Übertragsignal Cn Ein angelegt, das durch das Mikroprogramm gesetzt bzw. bestimmt wird. Das Übertragsi-■ gnal Cn Ein wird nach Erscheinen des Übertragsignals angelegt, wenn ein Übertrag aufgrund der Operation erfolgt und das entsprechende Übertragsignal übermittelt werden muß.

Fig.' ist ein Schaltbild einer Zustands-Wählschal-

v· tung zur selektiven Abnahme der Zustandssignale von den betreffenden Verknüpfungsbausteinen gemäß Fig. 2 und zur Ausgabe der ausgewählten Zustandssignale. Gemäß Fig. J wird der Multiplexer 161 durch Multiplexer 41 bis 43 und 166 gebildet. Diese

)") Multiplexer 41 bis 43 und 166 sind mit ihren Eingangsklemmen an die betreffenden Zustands-Ausgangsklemmen der arithmetisch-logischen Verknüpfungsbausteine 31 bis 34 angeschlossen. Genauer gesagt: Die Übertragsignale von den Verknüpfungsbau-

'" steinen 3i bis 34 werden an den ersten Multiplexer 41 angelegt, die Überlaufsignale werden dem zweiten Multiplexer 42 eingegeben, während die Vorzeichensignale an die dritten Multiplexer 43 angelegt werden. Die Nullsignale von den Verknüpfungsbausteinen ALUO bis

^:"' ALU3 werden dem vierten Multiplexer 166 über erste bis dritte UND-Glieder 167 bis 169 eingegeben. Bei 4-Bit-Operation, d.h. wenn das Chip ALUO benutzt wird, wird das Nullsignal von dem Verknüpfunssbaustein 31 (ALUO) unmittelbar dem Multiplexer 166

""· eingespeist. Im 8-Bit-Betrieb, wenn die Operationsergebnisse beider Ve^rknüpfungsbausteine ALUO und ALUi gleich 0 sind, wird das Nullsignal-EIN-Sig..al an den Multiplexer 166 angelegt. Auf ähnliche Weise wird in der 16-Bit-Operation, wenn die Verknüpfungsbaustei-

·■' ne 31 bis 34 sämtlich Operationsergebnisse gleich »0« liefern, das Nullsignal-EIN-Signal an den Multiplexer 166 angelegt. Die Ausgangssignale der betreffenden Multiplexer 41 bis 43 und 166 werden dem Zustandsregister 164 eingegeben. Letzteres besteht aus einem

<-'' Übertrag-, einem Überlauf-, einem Vorzeichen- und einem Nullsignalregister 171, 172, 173 bzw. 174. Diese Register werden jeweils durch ein D-Typ-Flip-Flop gebildet. Die Ausgangssignale der Multiplexer MUXO bis MUX3 werden an das Zustandsregister 164 in

^ Abhängigkeit von einem Zustandsdatenregister-Taktsignal CPangelegt

Der Übertragsgenerator 74 wird gemäß F i g. 5 durch eine Logikschaltung gebildet. Beispielsweise sei ange-

nommen, daß in dem Verknüpfungsbaustein 31 (ALUO) des Datenprozessors ein Übertrag stattfindet. Beim Auftreten dieses Übertrags erscheinen an den Klemmen G und P des Verknüpfungsbausteins 31 Signale niedrigen Pegels. Wenn zu diesem Zeitpunkt das Übertragsignal des Registers 164 »AUS« ist, befindet sich das Übertrageingangssignal Cn auf einem niedrigen Pegel. Infolgedessen wird bei einer Logikschaltung geriHTÖ Fig. 7 ein Signal niedrigen Pegels an beide Eingangsklemmen eines UND-Gliedes 85 angelegt, so daß dessen Ausgangssignal auf einen niedrigen Pegel übergeht. Ein UND-Glied 82 empfängt an seinem einen Eingang über einen Umsetzer 81 ein Übertrageingangssignal Cn eines hohen Pegels, während an seinem anderen Eingang ein Signal niedrigen Pegels erscheint, Das UND-Glied 82 liefert daraufhin ein Signal niedrigen Pegels. Infolgedessen werden Signale niedrigen Pegels an beide Eingangsklemmen eines NOR-Glieds 96 angelegt, so daß hohe Signale an der der einen Eingangsklemme des UND-Glieds 165 aufgeprägt. Wenn die augenblicklich durchgeführte Operation die Hinzufügung des Übertragssignals erfordert, wird das Übertragsignal-EIN-Signal durch das Mikroprogramm auf »1« gesetzt, so daß das UND-Signal 165 ein Signal hohen Pegels liefert und mithin ein Übertragssignal an den Verknüpfungsbaustein 31 (ALUO) angelegt wird. Sodann werden die Zustandssignale der Verknüpfungsbausteine ALUO bis

ίο ALU3 den Multiplexern MUXO bis MUX3 eingegeben. Wenn somit bei einer 4-Bit-Operation das FLAG SELECT4-S\gna\ und das FLAG SELECT 5-Signal beide einer »0« entsprechen, werden die entsprechenden Zustandssignale des Verknüpfungsbausteins 31 im Zustandsregister gesetzt.

Wenn in der 8-Bit-Operation das FLAG SELECT 4-Signal einer »0« und das FLAG SELECT 5-S\gna\ einer »1« entsprechen, werden die entsprechenden Zustandssignale des Verknüpfungsbausteins 32 im Zustandsregi-

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Aus diesem Grund ist die Klemme Cn +χ des Übertragsgenerators mit einem Signal hohen Pegels beaufschlagt, worauf ein Übertragssignal an die entsprechende Eingangsklemme des Verknüpfungsbausteins 32 (ALUX) angelegt wird. Wenn aufgrund der 2=, Operation des Verknüpfungsbausteins 32 (ALUi) ein Übertrag auftritt, befinden sich die Klemmen G und P dieses Verknüpfungsbausteins 32 beide auf einem niedrigen Pegel. Infolgedessen werden Signale niedrigen Pegels an beide Eingangsklemmen eines UND- jo Glieds 89 angelegt, so daß dessen Ausgang auf einen nieu.-igen Pegel übergehl. Ein Signal niedrigen Pegels wird allen drei Eingangsklemmen des UND-Glieds 86 aufgeprägt, so daß dessen Ausgang auf einen niedrigen Pegel übergeht. Ein Signal hohen Pegels sowie drei 3i Signale niedrigen Pegels werden sodann an die drei Eingangsklemmen des UND-Glieds 83 angelegt, so daß dieses an seinem Ausgang ein Signal niedrigen Pegels liefert. Die Signale niedrigen Pegels werden infolgedessen an die drei Eingangsklemmen des NOR-Glieds angelegt. Als Ergebnis erscheint an der Ausgangsklemme des NOR-Glieds 97 ein Signal hohen Pegels. Der Übertragungsgenerator 74 liefert daher an der Klemme Cn+\ ein Signal hohen Pegels, wobei ein Übertragungssignal an eine Übertrageingangsklemme des *'-> Verknüpfungsbaustein ALU2 angelegt wird.

Wenn bei der von dem Verknüpfungsbaustein 33 (ALU2) durchgeführten Operation ein Übertrag auftritt, liefert diese Einheit an den Klemmen G und P Signale hohen Pegels, so daß Signale niedrigeren Pegels an ein UND-Glied 92 in der Logikschaltung gemäß F i g. 7 angelegt werden. Niedrigere Signale werden den UND-Gliedern 90 und 87 eingespeist, während drei niedrige Signale und ein hohes Signal an die vier Eingangsklemmer, des UND-Glieds 84 angelegt werden. Infolgedessen gehen die Ausgangssignale der UND-Glieder 84, 87, 90 und 92 sämtlich auf den niedrigeren Pegel über. Die entsprechenden Signale werden sämtlich dem NOR-Glied 98 eingespeist, so daß dessen Ausgang auf einen hohen Pegel übergeht. Demzufolge liefert der Übertragsgenerator an der Klemme Cn+ζ ein Signal hohen Pegels, wobei ein Übertragsignal an die entsprechende Eingangsklemme Cn des Verknüpfungsbausteins 34 (ALU3) angelegt wird.

Wenn bei der Operation ein Übertrag erfolgt, wird ein Signal hohen Pegels, das heißt ein hohes Signal, vom Übertragsignalregister 171 des Zustandsregisters 164 ähnliche Weise das FLAG SELECT4-Signal eine »0« und das FLAG SELECT5-Signal eine »1« ist, werden die Zustandssignale von dem Verknüpfungsbaustein ALU2 gewählt. Wenn in der 16-Bit-Operation beide Signale einer »1« entsprechen, werden die betreffenden Zustandssignale von dein Verknüpfungsbaustein 34 (A LU 3) gewählt.

Da aufgrund der beschriebenen Konstruktion des Datenprozessors die Zustandssignale von den betreffenden ALU-Chips gewählt werden können, kann eine Operation mit der erforderlichen optimalen Bit-Zahl durchgeführt werden.

Fig.4 veranschaulicht schematisch die Einzelheiten der arithmetisch-logischen Einheit 15 nach Fig. 1.

Die F i g. 4 bis 6 veranschaulichen ein Beispiel, bei welchem das Zustandssignal und das Taktsignal durch jede Bit-Scheibe gesteuert werden, so daß eine Operation durch jede Bit-Scheibe bzw. eine Kombination solcher Bit-Scheiben möglich ist.

Gemäß Fig.4 sind vier ALU-Chips 31 bis 34 mit jeweils vier Bits zu einer 16 Bit umfassenden arithmetisch-logischen Einheit zusammengesetzt. Dabei ist die Einheit 31 (ALUO) den Bits 0 bis 3 der Datensammelleitung zugeordnet, während die Einheit 32 (ALUi) den Bits 4 bis 7, die Einheit 32 (ALU2) den Bits 8 bis Π und die Einheit 33(ALU3) den Bits 12 bis 15 zugeordnet sind. Die Einheiten 31 bis 34 sind entsprechend den jeweiligen Bits der Datensammelleitung 21 mit der ALU- bzw. Logikeinheit-Sammelleitung 12 verbunden. Jedes ALU-Chip ist mit einer Λ-Adresseneingangsklemme 35, einer 5-Adresseneingangsklemtpe 36, einer Befehlseingangsklemme 37, einer Übertrageingangsklemme 38 und einer ALU-Takteingangsklemme 39 versehen. Die Ausgangsklemmen des bzw. jedes ALU-Chips sind eine Übertragungssignal-Ausgangsklemme 40, eine Überlaufsignal-Ausgangsklemme 41, eine Vorzeichensignal-Ausgangsklemme 42, eine NuII-signal-Ausgangsklemme 43, eine Generatorübertragsignal-Ausgangsklemme 44 und eine Laufübertrag-Ausgangsklemme 45.

Die Einheiten bzw. Verknüpfungsbausteine 31 bis 34 (ALUO bis ALU3) besitzen jeweils eine Einordnungsfunktion. Die Einheit weist eine Registereinrichtung auf, so daß ein Zugriff entweder von der A- oder von der ß-Adresseneingangsklemme möglich ist. Außerdem besitzt die Einheit eine Befehlsteuerfunktion, beispielsweise in Form der Auswahl der über die Befehlseingangsklemme 37 eingegebenen Operationsarten, der

Operationsquellen (Wahl der Eingangsdaten oder dergleichen. Logikeinheit-Daten A + B oder Datensammelleitung) und Bestimmungssteuerung (Ausgabe zur Logikeinheit-Daten, Logikeinheit-Sammelleitung und dergleichen]. Im Zusammenhang damit ist die Einheit 15 mit einer Übertrageingangsklemme 38 zur Eingabe eines Übertragsignals von einer niedrigeren Stelle, einer ÜbertragsignalfO?+4)Ausgangsklemme zur Ausgabe des das Operationsergebnis darstellenden Zustandssignals einer Überlaufsignalausgangsklemme 41 (OVR), einer Vorzeichensignal-Ausgangsklemme 42 (SlN) und einer Nullsignal-Ausgangsklemme 43 (ZERO) versehen. Die Erzeugungsübertrag-Ausgangsklemme 44 und die Laufübertrag-Ausgangsklemme 45 liefern jeweils Signale, welche den Übertragzustand in der Operation darstellen. Bei Eingang eines Taktsignals CLK an einer Takteingangsklemme 39 schließt die Einheit 15 die Funktion innerhalb eines Zyklus des Taktsignals ab.

F i g. 5 veranschaulicht die Einzelheiten der Zustandssignal-Wählschaltung, welcher die von den Verkniipfungsbausieinen 3i bis 34 gemäß Fig.4 abgegebenen Zustandsdaten eingespeist werden. Dabei empfängt der Multiplexer 41 die Übertragsignale Cn OUTO bis Cn OUTi, die über die Übertragsignal-Ausgangsklemmen der Verknüpfungsbausteine 31 bis 34 zugeführt werden. Der Multiplexer 42 nimmt die Überlaufsignale OVRO bis OVR 3 von den Verknüpfungsbausteinen 31 bis 34 ab. Der Multiplexer 43 empfängt die Vorzeichensignale SWO bis 5/Λ/3 von den Verknüpfungsbausteinen 31 bis 34. Diese Multiplexer 41 bis 43 werden weiterhin mit den vom Mikroprogramm bestimmten Zustandswählsignalen (FLAG SELECT* und FLAG SELECTS) vom Steuerregister 60 gespeist. Die Nullsignale ZEROO bis ZERO 3 der Verknüpfungsbausteine 31 bis 34 sowie die Zustands-Wählsignale FLAG SELO bis FLAG SEL3 werden jeweils 4 ODER-Gliedern 45 bis 48 eingespeist. Die Ausgangssignale der ODER-Glieder 45 bis 48 werden gemeinsam an ein UND-Glied 49 angelegt. Die Zustandssignale von dem Multiplexer MUX 1 bis MUX3 und vom UND-Glied 49 werden in einem Zustandsdatenregister 50 gespeichert. Das Register 50, das aus 4 D-Flip-Flops 51 bis 54 besteht, verklinkt das Übertragsignal, das Überlaufsignal, das Vorzeichensignal und das Nullsignal von den Multiplexern 41 bis 43 und vom UND-Glied 49 in Abhängigkeit von einem über eine Takteingangsklem-

Tabelle 2

me eingegebenen Zustandsregistcr-Taktimpuls. Übertrag-, Überlauf- und Vorzeichensignale werden durch die Signale FlAG SELECT4 und FLAG SELECT5 gemäß Tabelle 1 gewählt.

Tabelle 1

FLAG SELS

FLAG SEL 4

Zustandssignale
Übertrag Überlauf

Vorzeichen

0	0	Cn	OUTO	OVR	0	SIN 1
0	1	Cn	OUTi	OVR	1	SIN 2
1	0	Cn	OUT 2	OVR	2	SlN 3
I	I	Cn	OUT 3	OVR	3

Aus Tabelle I geht hervor, daß dann, wenn die Signale FLAG SEL4und FLAG SEL 5 beide »0« sind, d. h. sich auf einem niedrigen Pegel befinden, das Übertrag-, dü> Überlauf- und das Vorzeichensignal von dem Verknüptungsbaustein ALUO im Zustandsdatenregister 50 gespeichert werden. Wenn das Signal FLAG SEL5 eine »0« und das Signal FLAG SEL 4 eine »1« ist, werden die betreffenden Zustandssignale von dem Verknüpfungsbaustein ALUi im Register 50 gesetzt. Wenn FLAG SEL5 »1« und FLAG SEL4 »0« sind, werden die betretenden Signale von dem Verknüpfungsbaustein ALU2 im Zustandsdatenregister 50 gesetzt. Wenn FLAG SEL4 und FLAG SEL5 beide »I« sind, werden die Zustandssignale von dem Verkniipfungsbaustein ALU3 in das Register 50 geladen.

Die Nullsignale ZEROO bis ZERO4 werden durch vierZustandswählsignale FLAGSELObis FLAGSEL3 gewählt. Wenn beispielsweise das Chip ALUO gewählt ist. wird ein niedriges Signal an eine der Eingangsklemmen des ODER-Glieds 45 angelegt, während hohe Signale an den Ausgangsklemmen der anderen drei ODER-Glieder erscheinen. Dies bedeutet, daß die Signale FLAG SELECT entsprechend gewählt werden. Wenn daher das Signal ZEROO niedrig ist, liefert das UND-Glied 49 ein Signal niedrigen Pegels. Ist das genannte Signal dagegen hoch, liefert das UND-Glied 49 ein Signal hohen Pegels. Die Beziehungen zwischen den betreffenden Zustandssignalen und den Nullsignalen in den Verknüpfungsbausteinen sind in der folgenden Tabelle 2 aufgeführt.

FLAG SEL 3

FLAG SEL 2

FLAG SEL 1

FLAG SELO

Nullsignale

1
1
1
1
1
1
0
0
0

1
1
1
1
0
0
0
0
0
0

ZEROO ZEROO ZEROO ZEROO

ZEROi ZERO! ZEROX ZEROl ZEROX ZEROX

ZEROl ZEROl

ZEROl ZERO 2 ZEROl ZEROl

ZERO 3

ZERO 3 ZERO 3

Steuerschaltung

Fig.6 veranschaulicht eine Steuerschaicung zur Lieferung der Zustandswählsignale FLAG SELO bis FLAG SEL 5 für die Multiplexer 41 bis 43 und das UND-Glied 49, der Taktsignale ALU CLKO bis ALU

CLK 3 für die arithmetisch-logischen Verknüpfungsbausteine ALUO bis ALU3 sowie der Übertrageingangssignalc CnINO bis Cn /N3 für die Klemmen Cn der Bausteine 31 bis 34.

Gemäß Fig.6 besteht ein Steuerregister 60 aus D-Flip-Flops 61 bis 66. Dabei werden Signale der Datensammelleitungen 0 bis 5 an die Flip-Flops 61, 62, 63,64,65 bzw. 66 angelegt. Diese Signale werden in den D-Flip-Flops durch das Steuerregister-Taktsignal ge^ sperrt. Das Signal FLAG SEL 0 wird von der Klemme Q des ersten Flip-Flops 61 abgegeben, während die Signale FLACSEL 1 bis FLAGSEL 5 von der Klemme Q des zweitem Flip-Flops 62, von der Klemme Q des dritten Flip-Flops 63, von der Klemme Q des vierten Flip-Flops 54, von der Klemme Qdes fünften Flip-Flops 65 bzw. von der Klemme C des sechsten Flip-Flops 66 angegeben werden. Die eine Eingangsklemme jedes von vier ODER-Gliedern 67 bis 70 nimmt die Ausgangssignale von den (^-Klemmen der vier Flip-Flops 61 bis 64 ab, während die anderen Eingangskiemmen mit einem gemeinsamen Taktsignal beaufschlagt werden. Die vier ODER-Glieder erzeugen Taktsignale ALU CLOCKO bis A L UCLOCK 3.

Die Ausgangssignale der Klemmen ζ) von erstem bis drittem Flip-Flop 61 bis 63 werden jeweils an die eine Eingangsklemme dreier UND-Glieder 71 bis 73 angelegt, deren andere Eingangsklemmen Laufübertragssignale PO bis Pl aufnehmen. Die Ausgangsklemmen der drei UND-Glieder 71 bis 73 werden gegenüber den Lauf-Klemmen PO bis P 2CJS Übertragsgenerators 74 im invertierten Zustand gehalten. Die Ausgangssignale der Klemmen Q der Flip-Flops 61 bis 63 werden jeweils an die eine Eingangsklemme von ODER-Gliedern 75 bis 77 angelegt, deren andere Eingangsklemmen Übertragsignale G 0 bis G 2 empfangen. Die Ausgangssignale von viertem bis sechstem ODER-Glied werden an die Übertragklemmen G 0 bis C 2 des Generators 74 angelegt.

Die Übertrageingangssignale Cn IN und Cn ON werden durch das vierte UND-Glied 78 einer UND-Funktion unterworfen, wobei das Ausgangssignal dieses UND-Glieds 78 an die eine Eingangsklemme eines fünften UND-Glieds 79 angelegt wird, dessen andere Eingangsklemme ein von der Ausgangsklemme ζ)des ersten Flip-Flops 61 abgegebenes Ausgangssijjnal empfängt. Auf diese Weise erzeugt das füni'te UND-Glied 79 ein erstes Übertrageingangssignal Cn INO. Zweite bis vierte Übertrageingangssignale Cn [N 1 bis Cn IN 3 werden von den Ausgangsklemmen Cn + x, Cn+y und Cn +ζ des Übertragsgenerators abgegeben.

Übertragsgenerator

Der Übertragsgenerator gemäß F i g. 6 kann beispielsweise die Konstruktion gemäß F i g. 7 besitzen. Gemäß F i g. 7 wird das Übertrageingangssignal Cn an die UND-Glieder 82 bis 84 über einen Umsetzer 81 angelegt. Das Übertragssignal GO wird an UND-GJieder 82 bis 88 angelegt, während das Übertragssignal G 1 an UND-Glieder_89, 86, 83, 87, 84 und 88 und das Übertragssignal G 3 an UND-Glieder 94,93,91 und 88 angelegt wird. Das Laufübertragssignal PO wird den UND-Gliedern 85 bis 87 sowie dem ODER-Glied 95 eingegeben, während das Laufübertragssignal Plan die UND-Glieder 89 bis_91 und das ODER-Glied 95, das Laufübertragsigna! P2 an die UND-Glieder 92 und 93 sowie das ODER-Glied 95 und das Laufübertragsignal P3 an das UND-Glied 94 und das ODER-Glied 95 angelegt werden. Die Ausgangssignale der UND-Glieder 85 und 82 werden einem NOR-Glied 96 eingespeist, das seinerseits das Signal Cn+χ liefert

Die Ausgangssignale der UND-Glieder 89,86 und 83 werden einem NOR-Glied 97 eingegeben, das seinerseits ein Signal Cn+y liefert. Die Ausganf «signale der UND-Glieder 92, 90, 87 und 84 werden durch ein NOR-Glied 98 als Signal Cn +ζ ausgegeben. Die Ausgangssignale der UND-Glieder 94, 93, 91__und 88

ίο werden durch ein ODER-Glied 99 als G-Signal ausgegeben. Das ODER-Glied 95 liefert ein P-Signal. Der Übertragsgenerator 74 mit dem beschriebenen Aufbau erfüllt die folgenden Gleichungen:

Pl

P2

Cn+χ =	GO+PO	Cn	Pl	PO	Cn	P2
Cn + y =	Cl + Pl	GO +	P2	Pl	GO +
*Cn+ ζ =*	G2+P2	Gl +				P3
	PO Cn		P3	P2	Cl +
G	G3+P3	G2 +
	Λ* I KJ Kf
P	P3 Pl Pl PO
worin bedeuten:

GObis G3 = Übertragerzeugungseingänge,

P0bisP3 = Übertraglaufeingänge,

Cn = Übertrageingang,

Cn + x, Cn+y

und Cn+ z = Übertragausgangssignal,

G = Übertragerzeugungsausgangssignal

und

P = Übertraglaufausgangssignal.

Vi Der Übertragsgenerator kann beispielsweise aus der Vorrichtung AM 2902 bestehen.

Das Steuerregister 60 gemäß Fig.6 umfaßt drei Register für die betreffenden Steuerungen, wobei in diesem Fall sechs Register D-Flip-Flops 61 bis 66 darstellen. Die gleichen Da;en (von Datensammelleitungen) DATA BUSO bis DATA BUS5 werden an die Flip-Flops 61 bis 66 angelegt.

F i g. 8A veranschaulicht eine grundsätzliche Taktsignalimpulsform. Wenn das Taktsignal vom π -drigen auf den hohen Pegel übergeht, wird der auszuführende Mikroprogrammbefehi im Festwertspeicher- bzw. Mikrobefehlsregister 14 gesetzt. Wenn der zu diesem Zeitpunkt gesetzte Befehl ein solcher für Einschreibung in das Steuerregister ist, erzeugt das Mikrobefehlsregister das Datenfeld bzw. einen Teil des Befehls auf der Datensammelleitung, während es ein Steuerregister-Taktsignal (niedrigen Pegels) in das Steuerregister liefert. Die das Steuerregister 60 bildenden Flip-Flops 61 bis 66 verklinken die Datensammelleitungen 0 bis 5 auf der Vorderflanke des Steuerregister-Taktsignals.

Gemäß Fig.9 bestimmt das Steuerregister eine Kombination von Logikeinheiten entsprechend seinem Inhalt, d. h. entsprechend den in ihm gesetzten Daten. In F i g. 9 entsprechen die Bits bo bis fa den Flip-F'.ops 61 bis 64 des Steuerregisters 60, während die Bits b* und bs den Flip-Flops 65 und 66 entsprechen. Die Bits O₀ bis O₃ werden zur Wahl der die Operation durchführenden Einheit und der Einheit zur Lieferung des Übertragsignals Cn benutzt Fünftes und sechstes Flip-Flop 65 und 66 dienen zur Auswahl der Einheit zur Lieferung der Zustandsdaten zum Zustandsregister. Das Signa! ZERO FLAG wird durch die Bits bo bis O₄ gewählt

F i g. 9 veranschaulicht die Beziehungen zwischen den

Ausgangsgrößen der betreffenden Flip-Flops 61 bis 66 und den Einheit-Zustandssignalen. Wie am besten aus Fig.6 hervorgeht, wird mit dem dem Flip-Flop 61 entsprechenden Bit A₀ das Signal ALU CLOCKO gewählt Auf ähnliche Weise wählen die Bits b\ bis b* die Signale ALU CLOCK 1 bis 4. Wenn bei der dargestellten Ausführungsform das Bit bo eine »1« ist, während die restlichen Bits b\ bis bs sämtlich »0« entsprechen, wird das Taktsignal ALU CLOCKO ausgegeben. Wenn die Bits fib, öi und 64 eine »1« sind, werden die Taktsignale ALU CLOCKO bis ALU CLOCKi ausgegeben. Auf ähnliche Weise wird durch zweckmäßige Kombination der Bits jeweils die entsprechende Kombination von Signalen ALU CLOCK gewählt (vergL F i g. 9).

Die Ausführoperation eines arithmetischen bzw. Rechenbefehls ist im folgenden anhand von F i g. 10 erläutert Ein Rechenbefehl wird im Festwertspeicher bzw. Mikrobefehlsregister 14 in Abhängigkeit von einem Taktsignal gemäß Fig. 10A verklinkt Nach dem Verklinken liefert das Mikrobefehlsregister 14 eine Adresse A, eine Adresse B sowie Befehlsdaten zur arithmeiisch-logischen Einheit Wenn der Rechenbefehl ein Befehl zur Benutzung der Daten im Datenrigister ist erfolgt ein Zugriff zum Datenregister, und die Datensammelleitung liefert gemäß F i g. IOC die Daten. Auf die Eingangsinformation hin erzeugt das betreffende Chip ein Erzeugungsübertragsignal G und ein Laufübertragssignal Pgemäß Fig. IOD. Diese Signale G (GO bis GT) und P (PO bis P2) werden zur Obertraggeneratorschaltung geliefert die ihrerseits gemäß Fi g. 1OE Signale Cn INO bis Cn IN3 liefert. Die Signale G (GO bis G2) und P(PO bis P2) werden der Übertragsgeneratorschaltung 74 eingegeben, die daraufhin Signale Cn INO bis Cn /N3 zur logischen Einheit liefert In Abhängigkeit von diesen Signalen führt die logische Einheit die vorgeschriebene, einen Obertrag beinhaltende Operation aus und liefert aufgrund dieser Operation Daten zur Sammelleitung (ALU BUS), während gleichzeitig die Chips der logischen Einheit(en) gemäß Fig. 1OF Zustandssignale liefern. Wenn der augenblicklich ausgeführte Befehl ein Befehl für das Setzen eines Zustands im Zustandsregister ist, liefert das Mikrobefehlsregister das Zustandsregister-Taktsignal zum Zustandsregister. Wenn der Befehl ein solcher zum Setzen des Ergebnisses der Operation der logischen Einheit im Datenregister ist, liefert das Mikrobefehlsregister das Datenregister-Taktsignal zum Datenregister. Wenn der Befehl ein solcher für die beiden beschriebenen Vorgänge ist, liefert das Mikrobefehlsregister Taktsignale niedrigen Pegels zu beiden Registern auf die in Fig. 10G gezeigte Weise. Infolgedessen werden das Zustandsregister oder das Datenregister gemäß Fig. 1OH an der Vorderflanke des Signals gesetzt. Auf diese Weise ist ein Befehl über einen Zyklus ausgeführt.

Die folgenden Erläuterungen beziehen sich auf die Ausführung eines Operationsbefehls für den Fall, daß Daten bt> = I, ftj = 0, bj = 0, b_t = 1, fts - 0 im Steuerregister gesetzt worden sind. Zunächst werden das erste, das zweite und das fünfte Flip-Flop 61, 62 bzw. 65 gesetzt (vergleiche F i g. 6). Infolgedessen nehmen die Zustandswählsignale folgende Zusiände ab:

FLAGSELOist niedrig; FLAG SEL 1 = niedrig; FLAGSELl = hoch; FLAG SEL 3 = hoch; FLAG SEL 4 = hoch; FLAG SEL 5 = niedrig.

Die Signale niedrigen Pegels werden daher dem ersten und dem zweiten ODER-Glied 57 bzw. 68 eingegeben, während die Signale hohen Pegels an drittes und viertes ODER-Glied 69 bzw. 70 angelegt werden, infolgedessen werden Taktsignale an die logischen Einheiten ALUO und ALU 1 angelegt während Dauersignale hohen Pegels den Einheiten ALUI und ALU3 aufgeprägt werden. Als Ergebnis beginnen die Chips ALUO und ALUi tu arbeiten.

Ein Signal hohen Pegels wird an die eine Eingangsklemme des UND-Glieds 71 angelegt, während ein Signal niedrigen Pegels der einen Eingangsklemme des ODER-Glieds 75 aufgeprägt wird. Ein anderes Signal hohen Pegels wird an die eine Eingangsklemme des UND-Glieds 72 angelegt während ein Signal niedrigen Pegels an die eine Engangsklemme des ODER-Glieds 76, ein niedriges Signal an die eine Eingangsklemme des UND-Glieds 73 und ein hohes Signal an eine Eingangsidemme des ODER-Glieds 77 angelegt werden.

Wenn unter diesen Bedingungen aufgrund der Operation in der Einheit 31 (ALUO) ein" Obertrag stattfindet werden ein Erzeugungsübertragssignal CO (niedriger Pegel) und ein Laufübertragssignal PO (niedriger Pegel) an den betreffenden Klemmen 44 bzw. 45 der logischen Einheit 31 aufgegeben. Das Laufsignal wird an die andere Eingangsklemme des UND-Glieds 71 angelegt und das Erzeugungsübertragssignal wird der anderen Eingangsklemme des ODER-Glieds 75 aufgeprägt Das UND-Glied 71 und das ODER-Glied 75 liefern daraufhin Signale niedrigen Pegels. Letztere werden dem Obertragsgenerator 74 eingegeben. _ Wenn im vorhergehenden Rechenvorgang kein Obertrag stattgefunden hat befindet sich das Eingangssignal Cn IN auf einem niedrigen Pegel, so daß ein niedriges Signal an das UND-Glied 78 angelegt wird. Infolgedessen befinden sich die Ausgangssignale der UND-Glieder 78 und 79 beide auf niedrigem Pegel, und diese Signale werden an die logische Einheit 31 angelegt Der Cn IN0-Eingang 38 befindet sich auf niedrigem Pegel, ebenso wie das dem Obertragsgenerator 74 einzuspeisende Eingangssignal Cn. In der in F i g. 7 dargestellten Logikschaltung des Übertragsgenerators 74 befinden sich die Eingänge CO und PO beide auf niedrigem Pegel, während das durch den Umsetzer 81 invertierte Eingangssignal Cn einen hohen Pegel besitzt. Die niedrigen Eingangssignale werden daher beide den Eingangsklemmen des UND-Glieds 85 aufgeprägt. Ein hohes Signal wird an die eine Eingangsklemme des UND-Glieds 82 angelegt, und ein niedriges Signal wird der anderen Eingangsklemme desselben UND-Glieds aufgeprägt Infolgedessen besitzen die Ausgangssignale der UND-Glieder 85 und 82 beide den niedrigen Pegel, st> daß niedrige Signale dem NOR-Glied 96 aufgeschaltet werden. Das Ausgangssignal des NOR-Glieds 96 geht auf den hohen Pegel über, so daß ein hohes Signal an die Klemme Cn+χ des Übertragsgenerators 74 angelegt wird. Wenn ein Übertrag bei der Operation in der Einheit 32 (ALUi) stattfindet, werden ein Erzeugungsübertragssignal G1 (niedriger Pegel) und ein Laufübertragssigna! Pl (niedriger Pegel) an den betreffenden Klemmen der Einheit 32 ausgegeben. Das Laufsignal wird dabei an die andere Eingangsklemme des UND-Glieds 72 angelegt, während das Erzeugungsübertragssignal der anderen Eingangsklemme des ODER-Glieds 76 aufgeprägt wird. Das UND-Glied 72 und das ODER-Glied 76 liefern beide Signale niedrigen Pegels, welche an den

Übertragsgenerator 74 angelegt werden.

Bei der in Fig.7 gezeigten Logikschaltung des Übertragsgenerators 74 befinden sich beide Eingänge bzw. Eingangssignale auf niedrigem Pegel, Diese niedrigen Signale werden an die Eingangsklemmen von UND-Gliedern 83,86 und 89 angelegt. Letztere liefern daraufhin niedrige Signale, die dem NOR-Glied 97 eingespeist werden, welches seinerseits ein hohes Signal erzeugt Das hohe Signal wird an die Klemme Cn+ydes Übertragsgenerators 74 angelegt Ein Signal hohen Pegels wird an beide Eingangsklemmen des UND-Glieds 92 angelegt, während ein hohes Signal und zwei niedrige Signale an die drei Eingangsklemmen des UND-Glieds 90 sowie ein hohes Signal und drei niedrige Signale an die vier Eingangsklemmen des UND-Glieds is 87 angelegt werden. Zwei hohe Signale und zwei niedrige Signale werden den vier Eingangsklemmen des UND-Glieds 84 aufgeprägt Infolgedessen befindet sich das Ausgangssignal des UND-Glieds 92 auf dem hohen Pegel, während die Ausgangssignale der UND-Glieder 90, 87 und 84 den niedrigen Pegel besitzen, mit dem Ergebnis, daß ein hohes Signal und drei niedrige Signale an die vier Eingangsklemmen des NOR-Glieds 98 angelegt werden. Das Ausgangssignal des NOR-Glieds 98 geht auf den niedrigen Pegel über, so daß ein entsprechendes niedriges Signal von der Klemme Cn+z des Übertragsgenerators 74 abgegeben wird. In diesem Fall wird ein hohes Signal von der Ausgangsklemme Cn+χ an die Eingangsklemme CnINi der Einheit 32 (ALUX) angelegt, während ein hohes Signal von der Ausgangsklemme Cn+y an die Eingangsklemme Cn IN2 der Einheit ALU2 angelegt wird, um ein Übertragssignal zu erzeugen.

Did Einheit 33 (ALU2) wird durch die Anlegung des hohen Signals an die Eingangsklemme Cn /A/2 nicht wesentlich beeinflußt weil an ihr nicht das Signal ALU CLOCK 2, sondern ein Signal hohen Pegels anliegt

Infolgedessen wird das Übertragssignal zwischen den Chips ALUO (31) und ALU 1 (32) erzeugt

Im folgenden sei der Fall betrachtet, in welchem während der Operation der Einheit 31 (ALUO) kein Übertrag durchgeführt wird. Die Einheit 31 liefert an den Klemmen PO 45 und GO 44 Signale hohen Pegels, weiche an das UND-Glied 71 und das ODER-Glied 75 angelegt werden, so daß diese hohe Signale liefern. In der Logikschaltung gemäß F i g. 7 werden die hohen Signale an beide Eingangsklemmen des UND-Glieds 85 angelegt, so daß dessen Ausgangssignal auf dem hohen Pegel liegt, während das Ausgangssignal des NOR-Glieds 96 den niedrigen Pegel besitzt. Von der Klemme Cn+χ des Übertragsgenerators 74 wird ein niedriges Signal abgegeben, wobei kein Übertrag durchgeführt wird.

Die Signale FLAG SEL4 (hoher Pegel) und FLAG SEL5 (niedriger Pegel) werden den Multiplexer^ 41 bis 43 eingespeist. Bei Eingang dieser Signale liefert der Multiplexer 41 ein Übertragsignal CnOUTX, während der Multiplexer 42 ein Überlaufsignal OVR X und der Multiplexer 43 ein Vorzeichensignal SINX liefern, wobei diese Signale im Übertragsignalregister 51 im Überlaufsignalregister 52 bzw. im Vorzeichensignalregister 53 gesetzt werden.

Im Fall des Nullsignalregisters werden ein niedriges Signal FLAG SELO, ein niedriges Signal FLAG SEL 1, ein hohes Signal FLAG SEL2 und ein hohes Signal FLAG SEL3 an jeweils eine Eingangsklemme der ODER-Glieder 45 bis 48 angelegt. Die Ausgangssignale der ODER-Glieder 47 und 48 besitzen daher einen hohen Pegel, Wenn die Einheiten AWO bis ALUX beide den Zustand »0« besitzen, befinden sich die Signale ZEROQ und ZERO 1 auf dem hohen Pegel, so daß die ODER-Glieder 45 und 46 hohe Signale erzeugen. Den vier Eingangsklemmen des UND-Glieds 49 werden daher Signale hohen Pegels aufgeprägt, so daß das UND-Glied 49 ein hohes Signal liefert, und das Nullsignal im Zustandsdatenregister 50 auf den logischen Zustand »1« gesetzt wird. Sofern nicht die Einheit ALUO (31) oder ALUX (32) den Zustand »0« besitzt befindet sich das Ausgangssignal des UND-Glieds 49 auf dem niedrigen Pegel, so daß der logische Zustand »0« im Nullsignalregister 54 gesetzt wird.

Im folgenden ist die Arbeitsweise der Chips ALU2 und ALU3 beschrieben. In diesem Fall sind im Steuerregister 60 bo auf »0« b_t auf »0«, bz auf »1«, £3 auf »1«, £u auf »1« und i* auf »1« gesetzt Infolgedessen nehmen die Zustandswählsignale folgende Fogel bzw. Zustände ein:

Signal

FLAGSELO = hoch, FLAGSEL1 = hoch, FLAGSEL2 = niedrig, FLAGSEL3 = niedrig, FLAGSELA = hoch und FLAG SEL 5 = hoch.

Die hohen Signale werden zur Auswahl der Chips an die ODER-Glieder 67 und 68 angelegt während die niedrigen Signale den ODER-Gliedern 69 und 70 eingegeben werden. Da an den anderen Eingangsklemmen der ODER-Glieder 67 bis 70 ein Taktsignal anliegt wird das ALU-Taktsignal den Eingangsklemmen ALU CLOCK des ALU2-Ch\ps 33 und des ALU3-Chips 34 aufgeprägt

An das UND-Glied 71 wird ein niedriges Signal angelegt während an das ODER-Glied 75 ein hohes Signal, an das UND-Glied 72 ein niedriges Signal, an das ODER-Glied 76 ein hohes Signal, an das UND-Glied 73 ein hohes Signal und an das ODER-Glied 77 ein niedriges Signal angelegt werden. Infolgedessen sind die Ausgangssignale der UND-Glieder 71 und 72 auf niedrigem Pegel, und die Ausgangssignale der ODER-Glieder 75 und 76 sind hoch. Aus diesem Grund wird ein niedriges Signal an die Klemme PO des Übertragsgenerators 74 angelegt, während ein hohes Signal an die Klemme ΌΟ, ein niedriges Signal an dieJClemme P X und ein hohes Signal an die Klemme Gl angelegt werden.

Im folgenden sei angenommen, daß in der von der Einheit ALU2 durchgeführten Operation ein Übertrag stattfindet in diesem Fall befinden sich das Übertragssignal G 2 des ΛΖ,ί/2-Chips 33 und das Laufübertragssignal P 2 auf niedrigem Pegel. Diese niedrigen Signale werden beide an die anderen Eingangsklemmen des UND-Glieds 73 und das ODER-Glied 77 angelegt, so daß deren Ausgangssignale beide den niedrigen Pegel besitzen. Infolgedessen liegen die Eingänge P2 und &2 des Generators 74 auf niedrigem Pegel. In der Logikschaltung des Generators 74 gemäß F i g. 7 werden die hohen und niedrigen Signale entsprechend an die Eingangsklemmen des UND-Glieds 85 angelegt, so daß dessen Ausgangssignal einen niedrigen Pegel besitzt. Da die hohen Signale an beide Eingangsklemmen des UND-Glieds 82 angelegt werden, wird sein Ausgangssignal hoch. Ein hohes und ein niedriges Signal werden an die Eingangsklemmen des NOR-Glieds %

angelegt, so daß dieses ein niedriges Signal liefert. An der Klemme C, *+χ des Übertragsgenerators 74 wird kein Übertragssignal erzeugt

Hohe und niedrige Signale werden an die Eingangsklemmen des UND-Glieds 89 angelegt, so daß dessen Ausgangssignal auf den niedrigen Pegel übergeht Zwei hohe Signale und ein niedriges Signal werden den drei Eingangsklemmen des UND-Glieds 86 aufgeprägt, so daß dessen Ausgangssignal niedrig ist Hohe Signale werden den drei Eingangsklemmen des UND-Glieds 83 eingespeist, so daß dieses ein Ausgangssignal hohen Pegels liefert Zwei niedrige Signale und ein hohes Signal werden an die drei Eingangsklemmen des NOR-Glieds 97 angelegt so daß dessen Ausgangssignal einen niedrigen Pegel erhält

Folglich wird an der AusgangskJemme Cn+y des Übertragsgenerators 74 kein Übertragssignal erzeugt Signale niedrigen Pegels werden an die beiden Eingangsklemmen des UND-Glieds 92 angelegt so daß dessen Ausgar-gssignal einen niedrigen Pegel erhält Zwei niedrige Signale und ein hohes Signal werden den drei Eingangsklemmen des UND-Glieds 90 aufgeprägt so daß dessen Ausgangssignal niedrig ist Zwei niedrige und zwei hohe Signale werden den vier Eingangsklemmen des UND-Glieds 87 aufgeschaltet so daß dieses ein niedriges Ausgangssignal liefert Drei hohe Signale und ein niedriges Signal werden den vier Eingangsklemmen des UND-Glieds 84 aufgeprägt so daß dessen Ausgangssignal niedrig ist Infolgedessen werden niedrige Signale, d. h. solche niedrigen Pegels, an alle vier Eingangsklemmen des NOR-Glieds 98 angelegt so daß letzteres auf den hohen Pegel übergeht Demzufolge wird an der Klemme Cn+ ζ de= Übertragsgenerators 74 ein Übertragssignal erzeagf, das an die Übertragssignal-Eingangsklemme des ALW3 Chips 34 angelegt wird.

Während sich die vorstehende Beschreibung auf den Fall bezieht in welchem während der Operation kein Übertrag stattfindet muß im Fall eines stattfindenden Übertrags dieser an die Eingangsklemme Cn IN2 der Einheit 33 (ALU2) angelegt werden. In diesem Fall steuert das Mikroprogramm in der Weise, daß das am UND-Glied 78 anliegende Übertrageingangssignaf Cn IN ebenso wie das Signal Cn ON einen hohen Pegel erhält. Infolgedessen wird das Ausgangssignal des UND-Glieds 78 hoch, so daß auch das Übertrageingangssignal Cn des Generators 74 hoch wird. Bei der Logikschaltung gemäß F i g. 7 wird ein Signal niedrigen Pegels entsprechend über den Umsetzer 81 an den Eingang des UND-Glieds 83 angelegt, so daß dessen Ausgangssignal den niedrigen Pegel annimmt Da niedrige Signale an den drei Eingängen des NOR-Glieds 97 anliegen, besitzt dessen Ausgangssignal den hohen Pegel Aus diesem Grund wird an der Klemme Cn+y des Übertragsgenerators 74 ein Übsrtragssignal abgegeben, wobei dieses Übertragssignal Cn IN 2 an die Übertrageingangsklemme des ALi/2-Chips33 angelegt wird.

ίο Durch den Umsetzer 81 wird ein Signal niedrigen Pegels der Eingangsklemme des UND-Glieds 82 aufgeprägt so daß letzteres ein niedriges Signal liefert Signale niedrigen Pegels werden an beide Eingangsklemmen des NOR-Glieds 96 angelegt das daraufhin

ein hohes Signal liefert Demzufolge wird an der Ausgangsklemme Cn+* des Übertragsgenerators 74 ein Übartragssignsl erzeugt Das Übertragssignal CnINi wird an die Übertrageingangsklemme der Einheit 32 (ALUX) angelegt, doch wird diese hierdurch

nicht beeinflußt weil das Signal ALU CLOCK I nicht an ihr anliegt

Bei dem Daten prozessor mit dem beschriebenen Aufbau wird das Steuerregister 60 durch das Mikroprogramm so angesteuert daß Zustandswählsignale ge-

steuert werden können. Infolgedessen können Zustandssignale (Übertrag-, Überlauf-, Vorzeichen-, Nullsignal) von einem gewünschten ALU-Chip im Zustandsdatenregister gesetzt werden. Aus diesem Grund ist eine wirksame Arbeitsweise möglich. Das betreffende

ALU-Chip kann durch Ansteuerung der Steuerregister 60 durch das Mikroprogramm gewählt werden. Dies setzt voraus, daß eine optimale Kombination von ALU-Chip entsprechend der Operation bzw. Verarbeitung einer gewünschten Bitzahl gebildet werden kann,

beispielsweise für 4- und 8-Bit-Operation.

Weiterhin ist die Schaltung so ausgelegt daß beim Auftreten eines Übertrags das Übertragssignal in Übereinstimmung mit verschiedenen Kombinationen der Chips angelegt wird. Aus diesem Grund ist ein

Arbeiten mit einer optimalen (Bit-)Zahl möglich, ohne daß die Beladung des Mikroprogramms vergrößert wird. Wenn bei dieser Konstruktion zwei der vier ALU-Chips benutzt werden, können das Datenregister und das in den restlichen beiden ALU-Chips enthaltene

Arbeitsregister als arithmetische bzw. Rechenregister benutzt werden. Beispielsweise kann das 16-Bit-Datenregister in zwei 8-Bit-Gruppen A und B oder C und D für dieselbe Adresse, wie in Tabelle 3 angeführt, benutzt werden.

Tabelle 3

Daten-Adresse

•16 Bits

2 3

Ά	B	E
C	D	F

Wenn im Steuerregister 50 die Signale O₀ bis ba die Zustände »l«, »1«, »0«, »0«, »1« bzw, »0« besitzen, wird die Operation A oder C durchgeführt. Die Operation B oder D wird durchgeführt, wenn ή»=0, b\=Q, fe=t, Aj=I, ά("1 und is=1. Im Fall von ba~\, b\ = \, bi=\, Zj₃=I, £>4=1 und bs=\ wird die Operation B oder F ausgeführt

Bei der beschriebenen Ausführungsform umfassen die Chips jeweils 4 Bits, wobei bis zu 4 Chips (16 Bits) anwendbar sind. Das Chip kann jedoch auch ein Mehrfaches von 4 Bits enthalten, und die Zahl der Chips kann je nach Bedarf beliebig gewählt werden. In diesem Fall wird dieselbe Wirkung erreicht wie bei der vorstehend beschriebene". Ausführungsform.

Fig. 11 zeigt ein Beispiel für eine andere arithmetisch-Iogische Einheit zur Verwendung bei einer abgewandelten Ausführungsform der Erfindung. Bei dieser Ausführungsform sind die Chips in zwei Gruppen unterteilt, von denen die eine aus dem ALUO-Chip 31 und dem ALU 1-Chip 32 und die andere aus dem ALU2-Ch\p 33 und dem ALU3-Chip 34 besteht Diese Gruppen arbeiten jeweils voneinander unabhängig, d. h. die eine Gruppe führt eine andere Operation aus als die andere Gruppe. Die Einheiten ALUO und ALUi können dabei mit denselben Signalen gespeist werden, beispielsweise einem Adressensignal A, einem Adressensignal B und einem Befehlssignal. Ebenso können gleiche, aber von den Signalen der genannten Einheit verschiedene Signale, wie ein Adressensignal A, ein Adressensignal S und ein Befehlssignal, an die Einheiten ALU2 bzw. 33 und ALU3 bzw. 34 angelegt werden. Selbstverständlich können auch jeweils dieselben Signale an alle Einheiten angelegt werden. Im letzteren Fall arbeiten die Einheiten als arithmetisch-logische Einheit mit 16 Bits.

Die Arbeitsweise der logischen Einheiten ist nachstehend anhand von Fig. 12 erläutert. Die folgende Beschreibung bezieht sich auf den Fall, in welchem beide Gruppen gleichzeitig und getrennt arbeiten, sowie auf einen anderen Fall, in welchem beide Gruppen als einzige Einheit arbeiten. Fig. 12 veranschaulicht eine Einheit-Steuerschaltung zur Steuerung der Einheitengruppen gemäß Fig. 11. Ein Zustandsdatenregister 111 besteht aus einem Übertragsignalregister 112, einem Überlaufsignalregister 113, einem Vorzeichensignairegister 114 und einem Nullsignaircgister 115. Diese Register bestehen jeweils aus einem D-Flip-Flop. Die betreffenden Signale (SlNi, OVRi, CnOUTi) des ALU 1-Chips 32 werden in den entsprechenden Registern gesetzt. Die Nuüsignale ZEROO und ZERO 1 so der Einheiten 31 und 32 werden über ein UND-Glied 116 im Nu'lsignalregister 115 gesetzt Das Setzen im Zustandsregister 111 erfolgt in Abhängigkeit von einem Zustands-Register-Taktimpuls (Zustandsregister-Takt), der an eine Takteingangsklemme CK des Zustandsregi- ss sters 111 angelegt wird.

Das Zustandsdatenregister 117 besitzt einen ähnlichen Aufbau wie das Register 111, und es umfaßt ein Übertragsignalregister 141, ein Überlaufsignalregister 142, ein Vorzeichensignalregister 143 sowie ein eo Nullsignalregister 144. Das Datenregister B bzw. 117 nimmt die entsprechenden Signale (CnOUTi, OVR 3, SIN3) vom ALU3-Ch\p 34 sowie die Nullsignale ZEROO bis ZERO3 von den Einheiten ALUO bis ALU3 über ODER-Glieder 118 und 119 sowie ein UND-Glied 120 ab.

Ein Übertragsgenerat?? {21 zur Durchführung eines Übertrags in Gruppe A (Einheiten 31 und 32) besitzt einen ähnlichen Aufbau wie der entsprechende Generator gemäß Fig,5, Ein von den Klemmen Gund Pder Einheit 31 abgegebenes Erzeugungsübertragsignal (GQ) bzw, ein Laufübertragssignal (PO) werden an die Klemmen GO und PO des Übertraggenerators 121 angelegt Ein Zustandswäblsignal, ein Übertrageingangssignal und ein Weiterfuhrsigna! vom Mikroprogramm werden über zwei UND-Glie'der 124 und 125 sowie ein ODER-Glied 126 an die Übertrageingangsklemme Cn angelegt

Ein Übertragsgenerator 122 zur Durchführung eines Übertrags in Gruppe B (Chips 33 und 34) besitzt einen ähnlichen Aufbau wie der Generator 121. Die Klemme GO des Generators 122 ist dabei über einen Widerstand R mit einer Stromverso£gung (+5V) verbunden, während die Klemme PO an Masse liegt Ein Laufübertragssignal Pi und ein Erzeugungsübertragssignal Gl vom ALUi-Chip 32 werden zusammen mit dem Zustandswählsignal über ein UND-GJied 131 und ein ODER-Glied 132 an die Klemmen Pi und Gl angelegt Ein Laufsignal P2 und e^. Erzeugungssignal G 2 von der Einheit 33 werden den Kltrtimen P2 bzw. G 2 aufgeprägt Ein Übertragsignal vom Zustandsdatenregister 117 sowie ein Weiterführsignal werden über ein UND-Signal 133 an die Übertrageingangssignalklemmc Cn angelegt

Wenn bei dieser Konstruktion das Zustandswählsignal den hohen Pegel besitzt, arbeiten die arithmetischlogischen Einheiten in Gruppe A und B unabhängig voneinander. Wenn dieses Signal den niedrigen Pegel besitzt arbeiten die beiden Gruppen als einzige Gruppe, d. h. als 16-Bit-Einheit

Wenn das Zustandswählsignal den hohen Pegel besitzt wird über den Umsetzer 123 ein niedriges Signal an das UND-Glied 124 angelegt so daß dessen Ausgangssignal auf den niedrigen Pegel übergeht und ein niedriges Signal an eine der Eingangsklemmen des ODER-Glieds 126 angelegt wird. Das Übertragssignal Cn ON A vom Mikroprogramm besitzt den hohen Pegel, wenn das von der vorhergehenden Operation resultierende Übertragsignal benötigt wird. Wenn bei der Operation bzw. Ausführung kein Übertrag erfolgt, besitzt das Übertragssignal Cn A vom Zustandsregister 111 den niedrigen Pegel. Infolgedessen werden ein niedriges Signal und zwei hohe Signete an die drei Eingangsklemmen des UND-Glieds 125 angelegt, so daß dessen Ausgangssignal niedrig wird und ein niedriges Signal dem ODER-Glied 126 eingespeist wird. Infolgedessen werden niedrige Signale an beide Eingangsklemmen des ODER-Glieds 126 angelegt, so daß dieses an seinem Ausgang ein niedriges Signal liefert. Das den niedrigen Pegel besitzende Signal Cn INO wird dem Chip 31 (ALUO) eingespeist Wenn bji aer Operation ein Übertrag auftritt besitzt das Übertragssignal CnA den hohen Pegel, so daß entsprechende hohe Signale an die drei Eingangsklemmen des UND-Glieds 125 angelegt werden. Demzufolge geht das Ausgangssignal des UND-Glieds 125 auf den hohen Pegel über, und dem ODER-Glied 126 wird ein hohes Signal eingespeist Das ODER-Glied 126 liefert daher ein hohes Signal, so daß ein hohes Übertragssignal Cn INO der Übertrageingangsklemme der Einheit 31 aufgeprägt wird. Infolgedessen gibt letztere beim Auftreten eines Übertrags an ihren Klemmen G und P Signale niedrigen P* .gels ab, die den Klemmen Ό 0 und ^O des Übertragsgenerators 121 aufgeschaltet werden. Infolgedessen wird durch die Logikschaltung gemäß Fig.5 ein Signal hohen Pegels an der Klemme Cn+χ

abgegeben. Dabei wird das Übertragssignal Cn IN 1 mit hohem Pegel an die Übertrageingangsklemme der Einheit 32 angelegt. Das Übertragsignal Cn OUTi, das Überlaufsignal OVRi und das Vorzeichensignal SINi von der Einheit 32 werden im Übertragsignalregister 112, im Überlaufsignalregister 113 bzw. im Vorzeichensignalregister 114 des Zustandsregisters A bzw. 111 gesetzt Das Nullsignal ZEROO vom ALU1-Chip 32 sowie das Nullsignal ZERO 1 von der Einheit 32 werden über das UND-Glied 116 im Nullsignalregister 115 gesetzt. Wenn im Betrieb der Einheit 31 kein Übertrag stattfindet, werden an den Klemmen G und fdes Chips 31 Signale hohen Pegels ausgegeben, so daß an der Klemme Cn+* ein niedriges Signal erscheint. In diesem Fall wird daher kein Übertragssignal an die Übertrageingangsklemme Cn des Chips 32 (ALUi) angelegt.

Im folgenden sei nunmehr die Gruppe P(ALU2-Ch\p 33 und ALU3-Chip 34) betrachtet. Wenn im Betrieb der Einheit 33 ein Übertrag stattfindet, liefert diese Einheit 33 an den Klemmen G und /^niedrigen Pegel besitzende Signale, die den Klemmen Pl und G 2 des Übertragsgenerators 122 aufgeprägt werden. Das den hohen Pegel besitzende Zustandswählsignal wird der anderen Eingangsklemme des ODER-Glieds 132 aufgeprägt, während das Zustandswählsignal mit niedrigem Pegel über den Umsetzer 123 an die andere Eingangsklemme des UND-Glieds 131 angelegt wird. Wenn somit das Erzeugungsübertragssignal (G 1) und das Laufsignal (Pi) der Einheit 32 (ALUi) an die andere Eingangsklemme bzw. -klemmen vom ODER-Glied 132 und UND-Glied 131 angelegt werden, besitzt das Ausgangssignal des ODER-Glieds 132 den hohen Pegel und das Ausgangssignal des UND-Glieds 131 einen niedrigen Pegel, und zwar unabhängig davon, daß die Signale G 1 und Pi einen hohen bzw. einen niedrigen Pegel besitzen. Infolgedessen wird ein niedriges Signa! an die Klemme Pl des Übertragsgenerators 122 angelegt, während ein hohes Signal an die Klemme Oi angeschaltet wird. Weiterhin wird die Klemme CO mit einem hohen Signal beaufschlagt, während die Klemme PQ mit einem Signal niedrigen Pegels gespeist wird. Das Übertragssignal Cn ON B vom Mikroprogramm besitzt den niedrigen Pegel, wenn das Übertragssignal von der vorhergehenden Operation benötigt wird, und das Übertragssignal Cn B mit dem niedrigen Pegel vom Zustandsregister 117 wird über das UND-Glied 133 an die Übertrageingangsklemme Cn angelegt, wenn in der vorhergehenden Operation kein Übertrag stattgefunden hat.

Bei der Logikschaltung gemäß F i g. 7 werden somit ein hohes Sign?! und ein niedriges Signal an das UND-Glied 85 angelegt, so daß dessen Ausgangssignal auf den niedrigen Pegel übergeht Hohe Signale werden an das UND-Glied 82 angelegt so daß dieses ein hohes Ausgangssignal liefert Infolgedessen werden niedrige und hohe Signale den Eingangsklemmen des NOR-Glieds 96 aufgeprägt, so daß dessen Ausgangssignal niedrig ist An der Klemme Cn+xdes Übertragsgenerators 122 wird daher ein Signal niedrigen Pegels abgegeben, und es findet kein Übertrag statt

Hohe und niedrige Signale werden an die Eingänge des UND-Glieds 89 angelegt, so daß dieses ein niedriges Ausgangssignal liefert Zwei hohe Signale und ein niedriges Signal werden den drei Eingangsklemmen des UND-Glieds 86 aufgeprägt so daß dessen Ausgangssignal auf den niedrigen Pegel übergeht. An den drei Eingangskiemmen des UND-Glieds 83 werden hohe Signale angelegt so daß dieses UND-Glied 83 ein hohes Ausgangssignal erzeugt. Dementsprechend werden zwei niedrige Signale und ein hohes Signal an die drei Eingangsklemmen des NOR-Glieds 97 angelegt, so daß dessen Ausgangssignal niedrig ist. An der Klemme Cn+y des Übertragsgefierators 122 wird ein niedriges Signal abgegeben. Ein Übertragssignal Cn IN 2 niedrigen Pegels wird der Übertrageingangsklemme der Einheit ALU2 aufgeprägt. Signale niedrigen Pegels werden dem UND-Glied 92 eingegeben, so daß sein ίο Ausgangssignal niedrig wird. Zwei niedrige Signale und ein hohes Signal werden den drei Eingangsklemmen des UND-Glieds 90 aufgeprägt, so daß dieses an seinem Ausgang ein niedriges Signal liefert. Zwei hohe Signale und zwei niedrige Signale werden den vier Eingangsklemmen des UND-Glieds 87 zugeführt, wobei letzteres an seinem Ausgang ein niedriges Signal abgibt. Zwei hohe Signale und zwei niedrige Signale werden an die vier Eingangsklemmen des UND-Glieds 84 angelegt, wobei dieses ein niedriges Signal am Ausgang liefert. Infolgedessen werden Signale niedrigen Pegels an die vier Eingangsklemmen des NOR-Glieds 98 angelegt, und dessen Ausgangssignal geht auf den hohen Pegel über. Von der KLemme Cn+zdes Übertragsgenerators B bzw. 122 wird ein hohes Signal geliefert, wobei ein Übertragssignal CnINi mit hohem Pegel an die Übertrageingangsklemme der Einheit ALUi angelegt wird.

Wen'' während der vorhergehenden Operation ein Übertrag stattgefunden hat, besitzen die Übertragssignale Cn B den hohen Pegel, so daß ein an die Übertrageingangsklemme Cn de* Übertragsgenerators 122 anzulegendes Signal ebenfalls einen hohen Pegel erhält. Infolgedessen wird ein Signal niedrigen Pegels an die eine Eingangsklemme des UND-Glieds 83 gemäß F i g. 5 angelegt, so daß das Ausgangssignal dieses UND-Glied 83 den niedrigen Pegel besitzt. Demzufolge werden niedrige Signale an die drei Eingangsklemmen des NOR-Glieds 97 angelegt, so daß dieses ein hohes Signal erzeugt. An der Klemme Cn+y des Übertragsgenerators 122 wird ein hohes Signal erzeugt, so daß ein Übertragssignal Cn IN 2 hohen Pegels der Übertrageingangsklemme des ALU2-CW\ps 33 aufgeprägt wird. Sodann werden das Übertragsignal Cn OUT3, das Überlaufsignal OVR 3, das Vorzeichensignal SIN3 des ALU2-Chips 34 im Übertragsgenerator 117 gesetzt Da die Gruppen A und ^unabhängig voneinander arbeiten, wird bezüglich des Nullsignals das Zustandswählsignal hohen Pegels an die Eingangsklemmen der ODER-Glieder 118 und 119 angelegt so daß deren Ausgangssignale beide den hohen Pegel besitzen und die hohen Signale an zwei der vier Eingangsklemmen des UND-GHc.is 120 angelegt werden. Wenn daher die Einheiten ALU2bzw. 33 und ALU3 bzw. 34 aufgrund der durchgeführten Operation beide den Zustand »0« besitzen, werden Signale hohen Pegels dem UND-Glied 120 eingespeist so daß ein Null-EIN-Signal (logischer Zustand »1«) im Nullsignalregister 144 gesetzt wird. Sofern sich nicht eine der Einheiten ALU2 bzw. 33 oder ALU3 bzw. 34 im 0-Zustand befindet geht das Ausgangssignal des UND-Glieds 120 auf den niedrigen Pegel über, wobei der logische Zustand »0« im Nullsignalregister 144 gesetzt wird.

Auf die vorstehend beschriebene Weise können die Gruppen A und B unabhängig voneinander betrieben werden.

Im folgenden ist ein Fall beschrieben, in weichem die arithmetisch-logischen Einheiten bzw. Verknüpfungsbausteine in den Gruppen A und B als einzige Einheit

mit 16 Bits arbeiten. In diesem Fall wird das Zustandswählsignal mit niedrigem Pegel geliefert. Wenn ein Übertrag stattfindet, wird an der Klemme Cn+χ des, Übel tragsgenerators 121 ein Signal hohen Pegels erzeugt, und ein Übertragssignal Cn IN 1 wird an die Übertrageingangsklemme der Einheit ALU 1 bzw. 32 angelegt. Wenn in der von der Einheit ALU 1 bzw. 32 durchgeführten Operation ein Übertrag stattfindet, wird von der Klemme Cn+y des Übertragsgenerators 122 ein Signal hohen Pegels abgegeben, wobei ein Übertragssignal an die ÜbertrageingancSklemme der Einheit 33 angelegt wird. Wenn in der Operation der Einheit 33 ein Übertrag stattfindet, erscheint an der Klemme Cn + ζ des Übertragsgenerators 122 ein Signal hohen Pegels, wobei ein Übertragssignal Cn /Λ/3 der Übertrageingangsklemme der Einheit 34 aufgeprägt wird. Wenn das Übertragssignal aufgrund der Operation anliegt (Zustand-EIN), wird das Übertragssignal Cn !NO an di? f?ntsⁿr?ch?nd? Klemme Her F.inhfiit 31 angelegt. Genauer gesagt: Wenn in der Einheit ALUO bzw. 31 ein Übertrag stattfindet, werden an den Klemmen G und P dieser Einheit 31 Signale mit niedrigem Pegel abgegeben. Infolgedessen erscheint an der Klemme Cn +χ des Generators A bzw. 121 ein Signal auf hohem Pegel, so daß ein Übertragssignal CnINX an die entsprechende Klemme der Einheit 32 angelegt wird.

Wenn im Betrieb bzw. während der Operation der Einheit 32 (ALUi) ein Übertrag stattfindet, erscheinen an ihren Klemmen C und P Signale Gi und Pl mit nied igem Pegel. Infolgedessen werden niedrige Signale an die Eingangsklemmen des ODER-Glieds 132 und des UND-Glieds 131 angelegt. Dem ODER-Glied 132 wird ein Zustandswählsignal mit niedrigem Pegel eingespeist. An die andere Klemme des UND-Glieds 131 wird über den Umsetzer 123 ein Zustandswählsignal von hohem Pegel angelegt. Die Ausgangssignale des ODER-Glieds 132 sowie des UND-Giieds 131 besitzen dementsprechend einen niedrigen Pegel.

In der Logikschaltung gemäß F i g. 7 werden Signale niedrigen Pegels an das UND-Glied 89 angelegt, so daß dessen Ausgangssignal auf den niedrigen Pegel übergeht. Zwei niedrige Signale und ein hohes Signal werden den drei Eingangsklemmen des UND-Glieds 86 aufgeprägt, so daß dessen Ausgangssignal den niedrigen Pegel erreicht. Das UND-Glied 83 befindet sich mit seinen beiden Eingangsklemmen auf dem niedrigen Pegel und an der einen Eingangsklemme auf dem hohen Pegel, so daß dieses UND-Glied 83 ein niedriges Signal liefert Infolgedessen liegen alle drei Eingangsklemmen des NOR-Glieds 97 auf dem niedrigen Pegel und sein Ausgang auf dem hohen Pegel. An der Klemme Cn+y des Übertragsgenerators 122 erscheint ein Signal mit hohem Pegel, so daß ein Übertragssignal Cn IN 2 an die Übertrageingangsklemme der Einheit 33 (ALU2) angelegt wird.

Wenn während der Operation der Einheit ALU2 ein Übertrag erfolgt, besitzen das Erzeugungsübertragssignal G 2 und das Laufübertragssignal P 2 einen niedrigen Pegel, so daß bei der Logikschaltung gemäß F i g. 5 ein niedriges Signal an die Eingangsklemmen des UND-Glieds 92 angelegt wird, und dessen Ausgangssignal daher niedrig wird. Niedrige Signale werden an alle drei Eingangsklemmen des UND-Glieds 90 angelegt, so daß dessen Ausgangssignal niedrig ist Da an die vier Eingangsklemmen des UND-Glieds 87 drei niedrige Signale und ein hohes Signal angelegt werden, erzeugt dieses UND-Glied ein Signal niedrigen Pegels. Dem UND-Glied 84 werden drei niedrige Signale und ein hohes Signal eingespeist, so daß sein Ausgangssignal niedrig wird. Infolgedessen werden Signale mit niedrigem Pegel an alle vier Eingangsklemmen des NOR-Glieds 98 angelegt, so daß dieses ein Signal hohen Pegels liefert.

An der Klemme Cn+ ζ des Übertragsgenerators 122 erscheint ein hohes Signal, so daß ein Übertragssignal Cn IN 3 der Übertrageingangsklemme der Einheit ALU3 eingegeben wird.

Wenn aufgrund der vorhergehenden Operation ein Übertrag stattfindet, wird von dem Übertragregister des Zustandsregisters 117 ein Übertragssignal Cn Bmh hohem Pegel abgegeben, das dem UND-Glied 124 aufgeprägt wird. Weiterhin wird ein niedriges Zustandswählsignal durch den Umsetzer 123 invertiert und als hohes Signal dem UND-Glied 133 eingespeist. Das Übertragssignal CnONA vom Mikroprogramm wird als hohe« .Si¹⁷"?.! d?T> UND-O'i^d 124 eingegeben. Ans

diesem Grund besitzt das Ausgangssignal des UND-Glieds 124 den hohen Pegel, wobei es als hohes Signal an die eine Eingangsklemme des ODER-Glieds 126 angelegt wird, dessen andere Eingangsklemme ein niedriges Signal vom UND-Glied 125 abnimmt. Das Ausgangssignal des ODER-Glieds 126 geht daher auf

den hohen Pegel über, wobei ein Übertragssignal Cn INO an die Übertrageingangsklemme der Einheit 31 (ALUO) angelegt wird.

Das einen hohen Pegel besitzende Übertragssignal Cn B wird auf der einen Eingangsklemme des UND-Glieds 133 aufgeprägt, so daß dessen Ausgangssignal den hohen Pegel erreicht, wenn das Eingangssignal Cn ON B vom Mikroprogramm den hohen Pegel besitzt.

Das Ausgangssignal vom UND-Glied 133 wird an die Übertrageingangsklemme Cn des Übertragsgenerators 122 angelegt. Infolgedessen addiert der Übertragsgenerator 121 das Übertragssignal zu den Pegeln (hoch oder niedrig) des Erzcugungsübertragssignals GO und des Laufübertragssignals PO zwecks Erzeugung des Ausgangssignals Cn IN 1 (hoch oder niedrig) an seiner Ausgangsklemme Cn+χ.

Das Ausgangssignal Cn IN 1 wird der Übertrageingangsklemme Cn der Einheit 132 aufgeprägt. Der

Übertragsgenerator 122 addiert das Übertragssignal zu den Pegeln (hoch oder niedrig) der Erzeugungsübertragssignale Gi, G2 und der Laufübertragssignale Pi, PX um an seiner Ausgangsklemme Cn+y das Ausgangssignal Cn IN 2 (hoher oder niedriger Pegel) zu erzeugen. Das Ausgangssignal Cn IN 2 wird der Übertrageingangsklemme der Einheit 33 (ALU2) aufgeschaltet

Weiterhin erzeugt der Übertragsgenerator 122 an seiner Ausgangsklemme Cn+ζ das Ausgangssignal Cn IN3 (hoher oder niedriger Pegel), wobei er das Signal an die Übertrageingangsklemme der Einheit 34 (ALU3) anlegt Das Übertragssignal Cn OUT3, das Überlaufsignal O VR 3 und das Vorzeichensignal SIN3 von der Einheit 34 (ALU3) werden im Zustandsregister B bzw. 117 gesetzt Für das Nullsignal gilt, daß dann, wenn die Ergebnisse der Operationen der Einheiten ALUO bis ALU3 sämtlich 0 betragen, Signale hohen Pegels an die ODER-Glieder 118 und 119 angelegt werden, wobei deren Ausgangssignale beide den hohen Pegel besitzen. An die vier Eingangsklemmen des UND-Glieds 120 werden hohe Signale angelegt, so daß das Ausgangssignal dieses UND-Glieds 120 den hohen Pegel besitzt Weiterhin geht das Nullsignalregister im

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Zustandsregister 117 auf den Zustand »EIN« über. Einstellung des Zustandswählsignals auf den niedrigen Sofern nicht eines der Operationsergebnisse der oder hohen Pe^eI die arithmetisch-logische Einheit als Einheiten 31 bis 33 »0« beträgt, wird ein Signal einzige Einheit mit 16 Bits oder als zwei Einheiten mit je

niedrigen Pegels dem UND-Glied 120 eingespeist, so 8 Bits arbeiteil. Auf diese Weise ist eine parallele

daß ein Nullsignal entsprechend »AUS« (logischer ϊ Arbeitsweise bzw. Operation möglich, wodurch die

Zustand »0«) im Nullsignalregister gesetzt wird. Verarbeitungszeit verkürzt werden kann. Wie vorstehend beschrieben, kann somit durch

Hierzu 12 Blatt Zeichnungen

Claims

Patentansprüche:

1. Datenprozessor, mit einem Festwertspeicher (13) zur Speicherung eines Mikroprogramms, mit einem Mikroadreßwähler (11) zur Bestimmung der nächsten Adresse des in dem Festwertspeicher (13) gespeicherten, als nächsten auszuführenden Mikrobefehls, einem Mikrobefehlsregister (14) zum Speichern des aus dem Festwertspeicher (13) ausgelesenen Mikrobefehls, einer aus mehreren arithmetischlogischen Verknüpfungsbausteinen (31, 32, 33, 34) bestehenden arithmetisch-logischen Einheit (15), wobei die Verknüpfungsbausteine (31, 32, 33, 34) durch den Mikrobefehl gesteuert werden, der aus dem Mikrobefehlsregister (14) entnommen wurde, mit einer Datensammelleitung (21) und mit einem Datenregister (22) zum Zuführen von Daten zur arithmetisch-logischen Einheit (15) dadurch gekennzeichnet, daß eine Steuerschaltung (19) für die arithmetisch-logischen Verknüpfungsbausteine (31, 32, 33, 34) vorgesehen ist, welche folgende Einrichtungen enthält: