DE2611892C2

DE2611892C2 - Mikroprogramm-Steueranordnung

Info

Publication number: DE2611892C2
Application number: DE2611892A
Authority: DE
Inventors: Garvin W. Glendale Ariz. Patterson; Marion G. Phoenix Ariz. Porter
Original assignee: Honeywell Information Systems Inc
Current assignee: Bull HN Information Systems Inc
Priority date: 1975-03-26
Filing date: 1976-03-20
Publication date: 1986-11-13
Also published as: CA1056953A; BE840023A; JPS51117843A; FR2305787B1; FR2305787A1; US4001788A; GB1547385A; DE2611892A1

Description

Die vorliegende Erfindung bezieht sich auf eine Mikroprogramm-Steueranordnung nach dem Gattungsbegriff des Patentanspruches.

Zahlreiche Zentraleinheiten und E/A-Bearbeitungseinheiten verwenden mikroprogrammierte Steuerelemente für die Ausführung von Programmbefehlen. Meistenteils weisen die mikroprogrammierten Steuerelemente einen einzigen Steuerspeicher für die Speicherung von Mikrobefehlen einer Anzahl von Mikrobefehlsroutinen auf. die zur Ausführung einer durch den Operationscode des Programmbefehls bestimmten Operation benutzt werden. Um die Speicheranforderungen hinsichtlich des Steuerspeichers zu reduzieren, verwenden einige Systeme ausgefeilte Verzweigungsvorrichtungen zur Fortschaltung auf die verschiedenen Mikrobefehlsroutinen in den Fällen, wo es möglich ist, die gleiche Routine für die Ausführung von mehr als einem Befehlstyp zu benutzen. Ein in der US-PS 60 933 beschriebenes System verwendet zum erleichterten gemeinsamen Zugriff auf Routinen eine adaptive Verschlüsselung, durch die es ermöglicht wird, einer vorgegebenen Mikrobefehlsfolge verschiedene Interpretationen zu geben. Dies führt zwar zu einer Reduktion der erforderlichen Anzahl von Routinen, vermeidet jedoch nicht den umfangreichen schaltungstechnischen Aufwand für entsprechende Verzweigungen.

Aus der US-PS 36 46 522 ist ein mikroprogrammierter Prozessor bekannt, der zwei Steuerspeicher verwendet. Hierbei wird in dem ersten Steuerspeicher der Operationscode des auszuführenden Programmbefehles in eine Startadresse decodiert, mit der auf eine Mikrobefehlsfolge in dem zweiten Steuerspeicher Zugriff genommen wird. Diese Mikrobefehlsfolge muß sodann sowohl Standard- als auch Ausführungsfolgen für den zu verarbeitenden Programmbefehl enthalten.

Das eingangs beschriebene System reduziert zwar die Wortlänge des Steuerspeichers, es führt jedoch nicht zu

ίο einer Reduzierung der Anzahl von Mikrobefehlen durch einen maximalen gemeinsamen Zugriff auf Mikrobefehlsfolgen. Darüber hinaus erfordert dieses System eine Entschlüsselungseinrichtung für die verbleibenden Bits des Operationscode während der Ausfüh- -ung des Befehls, da nur ein Teil des Operationscode für den Zugriff auf den Mikrobefehl im Steuerspeicher benutzt wird.

Bezüglich des zweiten bekannten Systems k,t festzustellen, daß der zweite Steuerspeicher jeweils vollständige Mikrobefehlsfolgen sowohl für Standardoperationen als auch für spezielle durch den auszuführenden Programmbefehl vorgegebene Operationen enthalten muß. Dies führt zu relativ langen Mikrobefehlsfolgen und einem entsprechend großen Speicherbedarf sowie zu einer längeren Verarbeitungszeit, da in jedem Fall die gesamte Mikrobefehlsfolge abgearbeitet werden muß.

Ausgehend von diesem bekannten mikroprogrammierten Prozessor ist es daher die Aufgabe der vorliegenden Erfindung, eine Mikroprogramm-Steueranordnung in der Weise auszubilden, daß der Speicherbedarf verringert und eine schnellere sowie flexiblere Befehlsverarbeitung ermögliciit wird. Die Lösung dieser Aufgabe gelingt gemäß den kennzeichnenden Merkmalen des

Patentanspruches.

Die Mikroprogramm-Steueranordnung gemäß der Erfindung weist erste und zweite adressierbare Steuerspeicher auf. Der erste Steuerspe>cher wird durch einen Wegsucher-Steuerspeicher gebildet, 3uf den anfänglich durch den Opera'ionscode eines auszuführenden Programmbefehles Zugriff genommen wird, um ein Wort auszulesen, das wenigstens erste und zweite Adressen aufweist. Die erste und zweite Adresse werden der Reihe nach verwendet, um die zweiten Schaltkreise des Steuerspeichers während erster und zweiter Opera tionsphasen zu adressieren.

Der zweite Steuerspeicher dient der Speicherung mehrerer Standard-Mikrobefehlsfolgen und mehrerer Ausführungs-Mikrobefehlsfolgen. Die erste Adresse ist eine Standard-Folgeadresse, die zum Zugriff auf eine spezielle Standard-Mikrobefehlsfolge benutzt wird, die einer Gruppe von Programmbefehlen gemeinsam ist. Die Standard-Mikrobefehlsfolge wird zur Steuerung von Operationen, wie beispielsweise Adressenvorbereitung, Befehlszählerergänzung, Operandenabruf und Abruf des nächsten Befehles benutzt. Die zweite Adresse ist eine Ausführungsadresse, die zum Zugriff auf eine der Ausführungs-Mikrobefehlsfo^!gen benutzt wird. Die Ausführungs-Mikrobefehlsfolge enthält einen oder mehrere Mikrobefehle, die auf den auszuführenden Programmbefehl zugeschnitten sind.

An die Adressierschaltkreise des zweiten Steuerspeichers angeschlossene Schaltkreise versetzen den Steuerspeicher in die Lage, auf die Standard-Mikrobefehlsfolge zurückzukehren, die der Ausführung irgendwelcher Operationen dient, wie sie für die Vervollständigung der Verarbeitung eines laufenden Programmbefehles und für den Beginn der Verarbeitung des nach-

sten Programmbefehles erforderlich sind.

Die Anordnung gemäß der vorliegenden Erfindung gestattet bei verschiedenen Programmbefehlen, die identische Steueranforderungen aufweisen, während eines Teils ihrer Verarbeitung die Zuordnung der gleichen Standard-Mikrobefehlsfolge. Da solche gemeinsamen Mikrobefehlsfolgen nur einmal in dem zweiten Steuerspeicher auftreten, wird die Anzahl der erforderlichen Mikrobefehlsfo^en reduziert, was zu einer wesentlichen Reduktion der erforderlichen Speicherkapazität des Steuerspeichers führt.

Es ser darauf verwiesen, daß die Standard-Mikrobefehlsfolgen nicht unbedingt eine Folge von Mikrobefehlen darstellen müssen, deren Verarbeitung in einer strikten Reihenfolge erforderlich ist. Die Standaidfolge von Mikrobefehlen kann daher für die Ausführung einer oder mehrerer Mikrobefehle einer Ausführungs-Mikrobefehlsfolge unterbrochen werden, was durch den zu bearbeitenden Programmbefehl bestimmt wird. Dies gestattet die Verwendung kürzerer Mikrobefehlsfolgen für die Ausführung des Prograrnffibefehles, was zu einer wirtschaftlichen Verarbeitung und zu einer \ ergrößerung der Prozessorgeschwindigkeit führt. Da die geeigneten Standard- und Ausführungs-Mikrobefehlsfolgen, die für die Verarbeitung eines speziellen Programmbefehles erforderlich sind, durch ein Paar von Adressen festgelegt werden, die in dem Wegsucher-Steuerspeicher enthalten sind, erleichtert dieses System erforderliche Änderungen für die Addition oder Verzöge-ung von Programmbefehlen sowie eine zusätzliche Modifikation der Verarbeitung von Befehlen. In diesem Fall wird der Wegsucher-Steuerspeicher als einlesbarer Speicher ausgebildet, um eine Modifikation der Adressenfolge zu gestatten. 1st der Wegsucher-Steuerspeicher jedoch vollständig durchgeprüft, se muß er nur noch auslesbar sein.

Es sei darauf verwiesen, daß der Wegsucher-Steuerspeicher zusätzliche Information enthalten kann, die für die Verarbeitung von Programmbefehlen und für die Ausführung gewisser Prüfoperationen nützlich ist, wobei gemäß einem Ausführungsbeispiel der vorliegenden Erfindung jeder Speicherplatz des Wegsud.er-Steuerspeichers eine Privileg-Bitposition und eine Adressensymbol-Bitposition aufweist. Die Privileg-Bitposition verursacht bei einem Wert von »1« die Erzeugung eines Signales, welches überprüft, ob das System in einem privilegierten Modus oder im Mastermodus arbeitet. Arbeitet das System nicht in einem solchen Modus, so wird ein Ausnahmesignal erzeugt, was anzeigt, daß das System eine illegale Operation ausführt. Die Adreßsilben-Bitposition verursacht bei einem Wert von »1« die Erzeugung eines Signales zur Bestimmung, ob eine zweite Pegelindizierung durch die Standardfolge als ein Teil der Adressen-Vorbereitungsoperation durchgeführt werden soll. Das Signal überprüft ein Bit innerhalb des zu verarbeitenden Befehls, um sicherzustellen, ob eine zweite Pegelindizierung erforderlich ist. Jene Befehle, die eine zweite Pegelindizierung p.cht aufweisen, besitzen den Wert »0« hinsichtlich der Adreßsilben-Bitposition, Die bedingte Lndizierung führt somit zu einer Reduktion der Anzahl von Standard-Mikrobefehlsfolgen.

Anhand eines in den Figuren der belügenden Zeichnung dargestellten Ausführungsbeispieles sei die Erfindung im folgenden näher erläutert Es zeigt

F i g. 1 ein Blockdiagramm eines E/A-Verarbeitungssystems, das das mikroprogrammierte Steuerelement gemäß der vorliegenden Erfindung aufweist,

F i g. 2 das Format der Worte, wie sie in einem der Steuerspeicher gemäß F i g. 1 gespeichert sind,

F i g. 3 das Format der Mikrobefehle, wie sie in dem jeweils anderen der Steuerspeicher gemäß F i g. 1 gespeichert sind,

F i g. 4a und 4b die Formate von Addier- und Speicher-Programmbefehlen und

F i g. 5a und 5b Flußdiagramme zur Darstellung der Operationen, wie sie bei der Verarbeitung von Programmbefehlen gemäß der vorliegenden Erfindung ausgeführt werden.

Gemäß F ig. 1 ist ein E/A-Prozessor /OF-IOC dargestellt, der das mikroprogrammierte Steuersystem gemäß der vorliegenden Erfindung umfaßt. Aus F i g. 1 ist ersichtlich, daß der Prozessor lOO einen mikroprogrammierten Steuerabschnitt 201 aufweist, der Steuersignale in Abhängigkeit von Mikrobefehlsfolgen erzeugt die für die Verarbeitung von Programmbefehlen aus einem Steuerspeicher 201-10 ausgelesen werden. Wie noch zu erläutern sein wird, werden die r'ikrobefehlsfolgen durch den inhalt von Speicherplätzen, -tines Wegsucher-Steuerspeichers 201-2 bestimmt, auf die durch den Operationscode des zu verarbeitenden Programmbefehls Zugriff genommen wird. Der Prozessor 100 weist iarner einen Befehls-Pufferabschnitt 202 zur Speicherung von aus einem nicht dargestellten Speicher abgerufenen Befehlen auf, sowie einen Speicherabschnitt 203 und einen Verarbeitungsabschnitt 204 zur Durchführung arithmetischer und logischer Operationen unte- der Steuerung von aus dem Steuerspeicher 201-10 ausgelesenen Mikrobefehlen.

Steuerspeicherabschnitt 201

Bei näherer Betrachtung eines jeden Abschnittes ist festzustellen, daß der Wegsucher-Speicher 201-2 aus veränderlichen oder festen Abschnitten aufgebaut sein kann. Beispielsweise kann der Speicher 2C1-2 in jenen Fällen, wo es für die Vornahme vo Modifikationen der Mikrobefehlsfolgen erwünscht ist, als einlesbarer Speiche, ausgebildet sein. Besteht der Wunsch nach Modifikationen nicht, so ist der Wegsucher-Speicher 201-2 vorzugsweise aus festen Abschnitten aufgebaut, die lediglich auslesbar sind und einen Festwertspeicher (ROM) bilden. Der Steuerspeicher 201-10 besteht ebenfalls aus festen, lediglich auslesbaren Abschnitten, die einen Festwertspeicher (ROM) bilden. Der Steuerspeicher 201-10 ist über Signale von irgendeiner von 8 Ursprungsadressen adressierbar, die an einem Auswahlschalter 201-14 verfügbar sind. Der Inhalt der adressierten Speicherplätze wird in ein Ausgangsregister 201-15 ausgelesen und durch in einem Block 201-16 enthaltene Decc-iicrschaltkreise decodiert Zusätzlich werden Signale von einem der Felder des den Mikrobefehl enthaltenden Registers "501-15 als Eingangssignal für den Schalter 201-14 benutzt, um eine der 8 LYsprungsadres sen als Adresse für den Steuerspeicher 201-10 auszuwählen. Die in dr.s Register 201-15 eingelesenen Mikrobefehle weisen Aoreßkonstanten auf zum Verneigen des Steuerspeichers 201-10 auf geeignete Mikroprogrammroutinen.

Wie aus F i g. 1 ersichtlich, sind folgende 6 Steuerspeicher-Ursprungsadressen vorgesehen: Unterbrechungs/ Ausnahmeadressen, die von Signalen abgeleitet werden, die von externen Schaltkreisen innerhalb des Prozessors 100 zugeführt werden; eine Nächst-Adreßregisterposition, die an die über einen Addierschaltkreis 201-24 in ein Register 201-22 eingespeicherte Nächst-Adres-

seninformation angeschlossen ist; eine Rückkehr-Adreßregisterposition, der der Inhalt eines Rückkehrregisters 201-20 als Rückkehradresse zugeführt ist; eine Ausführungs-Adreßregisterposition, der von dem Wegsucher-Speicher 201-2 über ein Speicherausgangsregister 201-4 eine Adresse zugeführt wird; eine Folge-Adreßregisterposition, die die Adresse ebenfalls aus dem Register 201-4 erhält und eine Konstantenposition, der ein Konstantenwert aus dem Ausgangsregister 201-15 zugeführt wird.

Die geeignete nächste Adresse wird durch den Addie^rschaltkreis 201-24 erzeugt, dem als ein Operandeneingang Adreßsignale in Form einer durch den Schalter 201-14 ausgewählten Ursprungsadresse und als ein anderer Operand Signale von Sprung-Steuerschaltkreisen eines Blockes 201-26 zugeführt werden. Die Sprung-Steuerschaltkreise werden durch in dem Steuerspeicherregister 201-15 gespeicherte Konstantensignale beeinflußt und Sie erzeugen einen geeigneten wen ais einen Operandeneingang für den Addierschaltkreis 201-24. Die durch den Addierschaltkreis 201-24 erzeugte resultierende Adresse ergibt sich als Summe von durch den Schalter 201 14 ausgewählten Adressen und von Konstantensignalen die durch die Sprung-Steuerschaltkreise des Blockes 201-26 erzeugt werden. Die verschiedenen Positionen des Schalters 201-14 werden in Abhängigkeit von aus dem Steuerspeicher 201-10 ausgelesenen Mikrobefehlen ausgewählt, um wiederum geeignete Adressen fur in dem Steuerspeicher 201-10 gespeicherte Mikroprogramme zu erzeugen, wobei diese Mikroprogramme für die Ausführung einer Operation erforderlich sind, die durch den Operationscode eines Programmbefehls bestimmt ist. Der Operationscode des Befehls wird dem Wegsuchei-Speicher 201-2 über den Datenweg 201-6 zugeführt. Die Rückkehr-Adreßregisterposition des Schalters 201-14 wird während fipr Pmgrammfoige als Folge einer Yerzweigungs operation ausgewählt, während die Konstantenregisterposition ausgewählt wird, um eine Verzweigung nach einem vorbestimmten Speicherplatz im Steuerspeicher 201-10 zu erzeugen, die durch das Konstantenfeld des in dem Register 201-15 gespeicherten Mikrobefehls bestimmt ist.

Unterbrechungen werden nach der Vervollständigung der Ausführung eines Programmbefehles verarbeitet. Aus F1 g. 1 ist ersichtlich, daß Leitungen HLIP und LZP. die das Vorhandensein eines höheren Unterbrechungspegels bzw. einer Unterbrechung mit dem Pegel 0 anzeigen. Signale an den Schalter 201-14 anlegen. Das über die Leitung HLIP angelegte Signal wird mit einem Unterbrechungs-Sperrsignal aus einem Prozeßsteuerregister 204-22 einer UND-Verknüpfung unterzogen und das Resultat wird zusammen mit dem auf der Leitung LZP anliegenden Signal einem ODER-Gatter zugeführt. Wenn das das Vorhandensein der Unterbrechung mit höherem Pegel anzeigende Signal nicht gesperrt ist oder ein Signal auf der Leitung LZP angelegt wird, so wählen Signale von nicht dargestellten an den Schalter 201-14 angeschlossenen Schaltkreisen die Stellung Ausnahme/Unterbrechung aus. Die Signalleitungen, welche das Vorhandensein einer Unterbrechung anzeigen, sind an verschiedene Eingänge dieser Position angeschlossen und sie bestimmen die Adresse der Unterbrechungsfolge von Mikrobefehlen, auf die anstelie der Mikrobefehlsfolge für die Ausführung des nächsten Programmbefehles Bezug zu nehmen ist.

Ausnahmen anzeigende Signalleitungen sind an nicht dargestellte Steuerschaltkreise angeschlossen, die dem Schalter 201-14 zugeordnet sind und verursachen die Auswahl der Ausnahme-Unterbrechungsposition. Dies führt zu einer Adresse zur Bezugnahme auf eine Ausnahmefolge von Mikrobefehlen. In Abhängigkeit von dem Ausführungstyp kann die Ausnahme sofort bearbeitet werden, da die weitere Ausführung des Programmbefehles verhindert werden muß oder nicht möglich ist (z. B. Fehler, illegale Befehle). Die Ausnahme wird bei Beendigung der Ausführung des Programmbefehles verarbeitet, wenn der Zustand keine sofortige Beachtung erfordert (z. B. Zeitablauf, Überlauf usw.).

Die Zeittaktsignale für die Vorgabe geeigneter Speicherzyklen für den Betrieb des Steuerabschnittes 201 ebenso wie Zeittaktsignale für den Betrieb der anderen Abschnitte des Prozessors 100 werden durch Taktschaltkreise innerhalb eines Blockes 201-30 erzeugt. Im Falle der vorliegenden Erfindung können die Taktschaltkreise ebenso wie die anderen Schaltkreise gemäß F i g. I ais herkömmliche Schaltkreise ausgebildet sein, wie sie beispielsweise in der Veröffentlichung »The Integrated Circuits Catalog for Design Engineers« von Texas Instruments Inc 1972 beschrieben sind. Insbesondere können die Taktschaltkreise einen quarzgesteuerten Oszillator und Zählerschaltkreise aufweisen, während der Zähler 201-14 aus mehreren Daten-Selektor/ Multiplexer-Schaltkreisen bestehen kann.

Befehls-Pufferabschnitt 202

Dieser Abschnitt weist mehrere Register 202-2 für die Speicherung von bis zu 4 Befehlsworten auf, die aus einem Speicher abgerufen werden und über das Daten-Eingangsregister 204-10 zugeführt werden. Die Gruppe von Registern 202-2 ist an einen zweistufigen Befehlsregister-Schalter 202-4 angeschlossen. Das Befehlsregister weist zwei Ausgänge auf, einen Ausgang CIR für den gelesenen laufenden Befehl und einen Ausgang NiR für den gelesenen nächsten Befehl. Die Auswahl von Befehlsworten auf einer Halb- oder Vollwortbasis wird in Abhängigkeit von dem Zustand der Bitposition 34 des laufenden Befehlszählers /C getroffen, wobei der Inhalt des Befehlszählers IC normalerweise in einem ersten Register des Arbeitsregisterblockes 204-12 gespeichert ist

Speicherabschnitt 203

Gemäß F i g. 1 weist dieser Abschnitt einen Zwischenspeicher für 8 Gruppen von Registern auf. die 8 verschiedenen Prozessen mit unterschiedlichen P" <ontätspegeln zugeordnet sind. Der höchste Prioritätspegel entspricht dem Pegel 0 und der niedrigste Prioritätspegel entspricht dem Pegel 7. Jeder Gruppe bzw. jedem Pegel sind 16 Register zugeordnet.

Der Zwischenspeicher 203-10 wird über einen Daten-Auswahlschalter 203-14 mit 8 Schaltstellungen adressiert wodurch den Adreßeingängen 203-12 selektiv eine 7 Bit-Adresse aus einer der 8 Ursprungsadressen zugeführt wird. Die 3 höchstrangigsten Bitpositionen der Adreßeingänge 203-12 wählen eine der 8 Registergruppen aus, während die verbleibenden 4 Bits eines der 16 Register auswählen. Die von einer nicht dargestellten Schnittstelleneinheit SIU auf den Leitungen AIL erzeugten Signale führen die drei höchstrangigsten Bits den Adrcßeingängen 203-12 des Zwischenspeichers zu. Die verbleibenden Signale werden von dem Steuerspeicherregister 201-15 oder durch Felder des über /RSWzugefuhrten Befehls erzeugt

Das Schreib-Adreßregister 203-22 wird über den Schalter 202-4 geladen, um Signale entsprechend den Bits 9 bis 12 oder den Bits 14 bis 17 des laufenden Programmbefehls zu speichern, wobei dieser durch eines der Felder des Mikrobefehls innerhalb des Registers 201-15 bestimmt wird. Das Schreib-Adreßregister weist somit Adressenspeicherraum für das Laden oder das Rückfiii.ren eines Ergebnisses in eines der Allgemeinregister des Zwischenspeichers 203-10 auf. Die Schreiboperation wird durch ein Schreibtaktsignal ausgelöst, das entweder beim Schalten eines nicht dargestellten getakteten Schreib-Flip-Flops auf »1« oder in Abhängigkeit eines in das Register 201-15 geladenen Feldes eines Mikrobefehls auftritt. Bei einer Erzeugung durch das Schreib-Flip-Flop tritt das Schreibtaktsignal auf, wenn das Schreib-Flip-Flop beim Auftritt des nächsten PDA-Taktimpulses auf »0« zurückgestellt wird. Hierdurch wird eine auf einen Programmbefehl bezogene Schreiboperation wahrend des Beginns der verarbeitung des nächsten Befehls gestattet.

Fs sei vermerkt, daß der Inhalt des Schreibadreßregisters 203-22 einem Decodiernetzwerk 203-28 zugeführt wird, das ein Signal auf einer ersten Ausgangsleitung jedesmal erzeugt, wenn das Register 203-22 in allen Bitpositionen den Wert »0« speichert. Durch dieses Adressensignal wird die Erzeugung eines Schreib-Taktimpulses gesperrt, indem die Abgabe eines Schreib-Freigabesignales an den Zwischenspeicher 203-10 verhindert wird. Dem Decodiernetzwerk 203-28 wird zusätzlich ein Modussignal von dem Prozeßzustandsregister 204-20 zugeführt. Der Zustand des Signales, welches anzeigt, ob der Prozessor 100 im Mastermodus oder im Slavemodus betrieben wird, wird mit dem Ausgangssignal einer UND-Verknüpfung unterzogen und zur Erzeugung eines Ausnahmesignales auf einer zweiten Ausgangsleitung benutzt, wobei dieses Ausnahmesignal ei-.——~n

1.1III.

der Ausnahme/Unterbrechungsposition des Schalters 201-14 zugeführt wird. Hierdurch wird eine Veränderung des Inhalts des Prozeßzustandsregisters am Speicherplatz GRO des Zwischenspeichers 203-10 verhindert.

Der Inhalt eines adressierten Register-Speicherplatzes wird über einen Datenauswahlschalter 203-18 mit zwei Stellungen in ein Zwischenspeicher-Pufferregister 203-16 übernommen. Der Inhalt des Pufferregisters 203-16 wird sodann über einen weiteren Datenauswahlschalter 203-20 mit zwei Stellungen dem Verarbeitungsabschnitt 204 zugeführt Die verschiedenen Schaltstellungen der Datenauswahlschalter 203-14, 203-18 und 203-20 werden durch verschiedene Felder ausgewählt die in Mikrobefehlen enthalten sind, die in das Register 201-15 eingelesen werden. Der Zwischenspeicher 203-10 empfängt Datensignale über eine von zwei Ausgangsschienen, die wahlweise an eines von vier Arbeitsregistern des Blockes 204-12 angeschlossen sind.

jede Gruppe von 16 Registern weist einen Prozeßzustandsregisterspeicherplatz (Allgemeinregister GR 0) zur Speicherung von Information auf, die für die Steuerung des laufenden Prozesses von Bedeutung ist Die ersten 8 Bitpositionen des Registers speichern Steuerungsinformation, die auf Grund ihrer Codierung den unterbrechenden Modul festlegt Die nächste Position ist durch eine Privileg-Bitposition gegeben, die durch ihre Codierungen die Betriebsweise der Operation festlegt Das Register umfaßt ferner eine externe Register-Bitposition, die angibt ob der Registerinhalt verändert werden kann, sowie eine Adressenmodus-Bitposition, zwei Zustandscode-Bitpositionen, eine Übertrags-Bitposition und 22 Bitpositionen für die Speicherung eines Zählstandes, der periodisch heruntergezählt wird, während der zugeordnete Prozeß aktiv ist. Wegen der für eine Modifikation oder Bezugnahme erforderlichen Frequenz des Zugriffs auf den Inhalt des Prozeßzustandsregisters sind Signale entsprechend dem Inhalt dieses Registers in einem der Register des Verarbeitungsabschnittes 204 (z. B. Register 204-20) gespeichert.

Der Speicherplatz des Allgemeinregisters zum Speichern des Inhalts des Prozeßzustandsregisters dient daher zum Speichern des laufenden Wertes des Prozeß-Zustandsregisters des Abschnittes 204 beim Auftritt einer Unterbrechung.

jede Gruppe von Registern weist ferner einen Befehlszähler (Allgemeinregister GT? 1) zur Speicherung der Adresse des laufenden Befehls des zugeordneten Prozesses auf. Zusätzlich weist jede Gruppe von Registern ein Seitentabeiien-Basisregisier (Aiigemeinregister GR 15) und eine Anzahl von Allgemeinregistern (Allgemeinregister 2— 14) zur temporären Speicherung von Operanden und Adresseninformationen auf. Der Zwischenspeicher 203-10 umfaßt ferner ein Register für eine Steuerblockbasis CCB, welches eine absolute Adresse speichert, die auf die Basis eines Ausnahmesteuerblockes ICB und auf Unterbrechungssteuerblock tabellen im Speicher verweist. Das erste Register GR 0 mit der höchsten Priorität innerhalb der Gruppe von Registern, dessen Inhalt niemals verändert wird, speichert die Steuerblockbasisinformation. Die Unterbrechungs-Steuerblocktabellen weisen 256 Gruppen von Speicherplätzen auf, welche Information für die Verarbeitung der Art der Unterbrechung speichern. Die Ausnahme-Steuerblocktabellen weisen 16 Gruppen von Speicherplätzen auf, die Information für die Verarbeitung des Ausnahmetyps speichern.

Ausnahmen sind vom Prozessor festgestellte Zustände, die den Prozessor 100 automatisch veranlassen, in eine der 16 Ausnahme-Verarbeitungsroutinen einzutreten. Die Ausnahmezustände werden durch eine 4-Bit-Ausnahmenummer festgelegt, die den Bits 10—13 des Programmbefehls entspricht, wenn der Prozessor in den Mastermodus eintritt. In allen anderen Fällen weist die Ausnahmenummer den Wert 0 auf.

Verarbeitungsabschnitt 204

In diesem Abschnitt werden alle arithmetischen und logischen Operationen durchgeführt, die von den Programmbefehlen des Prozesses gefordert werden. Der Abschnitt 204 umfaßt eine Addier/Verschiebeeinheit 204-2, die in der Lage ist. arithmetische, verschiebe- und logische Operationen mit einem Paar von Operanden von 36 Bit durchzuführen. Die von einem Addierteil oder einem Verschiebeteil der Einheit 204-2 erzeugten Resultate werden auf Grund von Mikrobefehlen ausgewählt und anschließend selektiv über einen Datenauswahlschalter 204-8 mit vier Stellungen über ein Paar Ausgangsleitungen entweder zu irgendeinem der Arbeitsregister des Blockes 204-12 oder zu einem Datenausgangsregister 204-14 übertragen. Das Daten-Ausgangsregister 204-14 ist an die Leitung der Prozessor-Datenschnittstelle 600 angeschlossen.

Der Block 204-12 umfaßt 4 Arbeitsregister RO bis R 3, die der temporären Speicherung des Inhalts des Befehlszählers und der Adressen während einer Befehlsausführung dienen. Die Register können aus irgendeiner Position des Schalters 204-8 geladen werden.

Das zu ladende Register und das hierzu erforderliche Schreibsignal wird durch Felder innerhalb eines Mikrobefehls festgelegt, der dem Register 201-15 entnommen wird.

Gemäß Fig. 1 sind die Register an ein Paar von Ausgangsschienen WRP und WRR angeschlossen. Die WRP-Schiene ist an Adreßeingänge 204-5, an den Schalter 203-18 un<^J. den Zwischenspeicher 203-10 angeschlossen. Die WRR-Schiene ist an den A-Operandenschalter 203-20, den B-Operandenschalter 204-1, an das Register 204-20 und an das Register 204-22 angeschlossen. Die zum Anschluß an die WRR- und WRP-Schienen ausgewählten Register werden durch ein Feldpaar eines Mikrobefehls bestimmt, der aus dem Register 201-15 ausgelesen wird.

Gemäß Fig. 1 weist der Verarbeitungsabschnitt 204 ein Prozeßzustandsregister 204-20 und ein Prozeßsteuerregister 204-22 auf. Das Prozeßzustandsregister 204-20 wird in der erwähnten Weise über die .Ausgangsschiene WRR vom Zwischenspeicher 203-10 geladen. Das Prozeßsteuerregister 204-22 ist ein 36 Bit-Register, das allen 8 Unterbrechungspegeln gemeinsam ist. Das Prozeßsteuerregister 204-22 bestimmt durch seine Bitpositionen 0—8 folgende verschiedene Typen von Ausnahmen:

PCR-bitposition Ausnahmetyp

0 Operation nicht vollständig; keine Antwort auf den Leitungen ARA oder ARDA.

1 Seitenadreß-Grenzfehler (Kennschlüsselprüfung).

2 Seiten-Zugriffsfehler.

3 Seite im Speicher nicht vorhanden.

4 Illegale Operation.

5 Prozeß-Zeitgeber-Ablauf.

6 Überlauf.

7 Verriegelungsfehler.

8 Adressen-Fehlausrichtung.

dem Register 201-15 ausgelesenen Mikrobefehls wählt die geeignete Position entweder für eine Speicher- oder eine programmierbare Schnittstellenanweisung aus zum Zugriff auf ein Register außerhalb des Prozessors

100. Die Steuerungsinformation für eine Speicheranweisung wird durch Felder erzeugt, die in dem Mikrobefehl enthalten sind und durch Seiten-Adresseninformation vom Zwischenspeicher 204-4 oder durch absolute Adresseninformation von der Schiene WRP.

Im Falle einer programmierbaren Schnittstellenanweisung für ein externes Register wird die Steuerungsinformation wie folgt erzeugt: Das Bit 0 wird bei einer programmierbaren Schnittstellenanweisung zwangsläufig auf den Wert »1« gesetzt; die Bits 1 —4 entsprechen den Bits 0-3 des Registers 204-20 und die Bits 5-6 entsprechen den Bits eines der Felder des Mikrobefeh'-die durch ihre Codierung angeben, ob eine Einfachoder Doppelwortübertragung vorliegt und ob es sich bei der Operation um einen Lese- oder Schreibzykius handelt. Beim Start eines Speicherzyklus oder bei der Auslösung einer Anweisung werden die Signale des Steuerungsschalter 204-10 in ein Steuerungsregister 204-16 geladen, das die Signale den geeigneten Leitungen der Datenschnittstelle 600 des Prozessors 100 zuteilt. Die zusätzliche Steuerungsinformation aufweisende Anweisung wird durch die Position 2 des Adressenschalters 204-6 im Falle einer programmierbaren Schnittstellenanweisung erzeugt.
Wie der F i g. 1 weiterhin entnehmbar ist, umfaßt der Verarbeitungsabschnitt 204 einen Zwischenspeicher 204-4, der über Adreßeingänge 204-5 adressierbar ist. Der Zwischenspeicher 204-4 gestattet eine Seitentabellen-Adreßspeicherung für jeden der 8 Unterbrechungspegel, die bei der Erzeugung absoluter Adressen für die Adressierung des internen Speichermoduls benutzt werden. Im Falle der Adressierung wird der Inhalt des Speichernlat7e<; des Zwischenspeichers 204-4 aus zwei Positionen des Adressenschalters 204-6 ausgelesen. Diese zwei Positionen werden für eine Bezugnahme auf den Speichermodul benutzt.

Der Ausdruck »Fehler« bezieht sich nicht notwendigerweise auf den Auftritt eines Hardware-Fehlers sondern umfaßt auch Fehlerzustände usw.

Die Bitpositionen 9—15 bestimmen den Speicherplatz der Paritätsfehler und die Bitpositionen 23—26 bestimmen die Prozessornummer und den Pegel, die über die Leitungen PNlD und AIL erhalten werden. Die Bitposition 27 stellt ein Unterbrechungs-Sperrbit dar, während die Bitpositionen 28—35 Unterbrechungs-Anforderungsbits speichern, die für den Fall, daß sie den Wert »1« aufweisen, eine Unterbrechung mit einem der Bitposition plus 8 entsprechenden Pegel anzeigen (z. B. Bit 28 = 0). Die Bitpositionen 27—35 können durch einen Programmbefehl über die Ausgangsschiene WRR aus der Reihe von Registern des Blockes 204-12 geladen werden.

Die Inhalte eines jeden Registers 204-20 und 204-22 werden selektiv über einen zweistufigen Datenauswahlschalter 204-24 einer der Positionen des Datenauswahlschalters 204-8 zugeführt. Das Register 204-20 ist ferner mit der PI-Position eines zweistufigen Steuerungs-Auswahlschalters 204-10 und eines vierstufigen Adressen-Auswahlschalters 204-6 verbunden. Der Steuerrutigsschalter 204-10 erzeugt Steuerungsinformation. die zur Übertragung der Anweisung zu der richtigen Empfängereinheit verwendet wird. Eines der Felder des aus Steuerspeicher-Wortformate

Wie in den meisten durch Mikroprogramme gesteuerten Anlagen erzeugt der Steuerspeicher 201-10 die erforderliche Steuerung für jeden Operationszyklus des Prozessors. Jedes Mikrobefehls wort, das aus dem Steuerspeicher 201-10 während eines Operationszyklus ausgelesen wird, wird daher in eine Anzahl getrennter Steu-

erfelder unterteilt, durch welche die erforderlichen Eingangssignale für die verschiedenen Auswahlschalter gemäß F i g. 1 zur Adressierung der verschiedenen Zwischenspeicher und zur Auswahl von Operanden erzeugt werden. Durch die Steuerfelder werden ferner Signale zur Festlegung verschiedener Testbedingungen für eine Verzweigung, Signale für die Steuerung der Operation der Addier/Verschiebeeinheit des Abschnittes 204 sowie Signale für die erforderliche Steuerinformation, die für die Erzeugung von Speicher- und programmierbaren Schnittstellenanweisungen erforderlich ist, erzeugt. In F i g. 2 ist in näheren Einzelheiten das Format des in dem Steuerspeicher 201-10 gespeicherten Mikrobefehlswortes dargestellt Gemäß dieser F i g. ist ersichtlich, daß die Bits 0—2 durch ihre Codierung eine NOP-.

es Rückkehr-, Verzweigungs- oder Sprungoperation definieren. Die Bits 3—4 werden zur Auswahl des Arbeitsregisters benutzt, in das Information eingeschrieben werden soll, während die Bitpositionen 6—7 zur Aus-

wahl von Ausgangseinheiten herangezogen werden, die als Eingänge für die Arbeitsregister dienen. Ebenso wird durch das BH 30 festgelegt, ob die Addier/Verschiebeiinheit 204-2 eine arithmetische oder logische Operation ausführen soll und die Bits 45—48 bestimn.en die Funktion, die von der Recheneinheit ausgeführt werden soll oder die zu verschiebenden Operanden. Die Bits 36—44 legen dagegen die Anzahl der zu verschiebenden Bitpositionen und die Richtung der Verschiebung fest. Durch die Bits 31 —32 wird festgelegt, welcher Ausgang der Addier/Verschiebeeinheit 204-2 an die Addier/Verschiebeposition des Schalters 204-8 anzuschließen ist. Hinsichtlich der auszuwählenden Operanden bestimmen die B*ts 33—35 den durch den B-Schalter 204-1 auszuwählenden B-Operanden, während das Bit 28 den durch den A-Schalter 203-20 auszuwählenden A-Operanden festlegt. Die Bits 11 — 13 bestimmen durch ihre Codierung die Art der Speicheroperation während der "'Jg'JP.g VOI! ^ρζ·η ^r"r~vjf

dem Wert »1« entsprechen).

Die Bits 10—17 legen eine Ausführungsadresse fest, die auf den ersten Mikrobefehl der Ausführungsfolge von Mikrobefehlen verweist, die für eine vollständige Bearbeitung des Programmbefehles erforderlich sind. Diese Mikrobefehle sind in der oberen Hälfte des Steuerspeichers 201-10 enthalten (z. B. in den Speicherplätzen 256-511). Das hochrangige Bit der Ausführungsadresse (Bit 0) ist im Wegsucher-Speicher 201-2 nicht

ίο enthalten, wird jedoch auf »1« gesetzt, um den oberen Teil des Steuerspeichers 201-10 zu adressieren. In gleicher Weise ist das hochrangige Bit der Standardfolgeadresse (z. B. Bit 0) ebenfalls nicht im Wegsucher-Speicher 201-2 enthalten, wird jedoch auf »0« gesetzt, um dün unteren Teil des Steuerspeichers 201-10 zu adressieren. Dies wird verwirklicht, indem die Bitpositioner. 0 der Ausführungsadressen- und Standardfolgenadressenpositionen des Schalters 201-14 an die Werte »1«

15— 17 verschiedene Typen von Anforderungen bestimmen, die der ^'rozessor 100 im Zusammenhang mit der Erzeugung von Anweisungen errichtet.

Hinsichtlich der verschiedenen Auswahlschalter gemäß Fig. 1 ist erkennbar, daß das Bit 18 durch seine Codierung den Adressenursprung für die Adressenleitungen 204-5 bestimmt, die Bits 19 — 20, die durch den Adressenschalter 204-6 ausgewählte Ausgangseinheit angeben, die Bits 24 — 25 den Inhalt des Registers innerhalb der Registerreihe 204-12 "uswählen, der auf die WRR-Datenschiene gegeben wird und die Bits 26—27 schließlich den Inhalt desjenigen Registers innerhalb der Registerreihe 204-12 bestimmen, der an die WRP-Datenschiene anzuschließen ist. Das Bit 30 legt die Quelle für den Schalter 204-24 fest, das Bit 50 wählt die Quelle für den Schalter 203-18 aus und die Bits 51-53 geben schließlich durch ihre Codierungen die Ursprungsadresse für die Adreßeingänge 203-12 an. Ebenso definieren die Bits 41—44 und die Bits 38—44 Adressenwerte für die Adreßeingänge 203-12.

Es sei hier ebenfalls vermerkt, daß eine Anzahl von Bits des Mikrobefehls für die Steuerung der Operationen des Steuerabschnittes 201 verwendet werden. Beispielsweise bestimmen die Bits 22—23 durch ihre Codierung die Adressenquelle für den Steueradressenschalter 201-14. Für einen eine Verzweigungsoperation festlegenden Mikrobefehl geben die Bits 36—44 eine Konstante vor, die auf die Konstantenposition des Schalters 201-14 zu schalten ist. Für einen eine Sprungoperation festlegenden Mikrobefehl werden die gleichen Bits benutzt, um Werte festzulegen, die für die Schaltung der Schaltkreise 201-26 benutzt werden, um Sprungoperationen auszuführen. Die Bits 10,21,29,49 und 50 bestimmen durch ihre Codierung die in F i g 2 angezeigten Übertragungsoperationen.

In F i g. 3 ist das Format des Wortinhaltes des Wegsucher-Steuerspeichers 201-2 dargestellt. Wenn die Bitposition 0 den Wert »1« aufweist, so wird hierdurch festgelegt, daß der auszuführende Befehl eine Adreßsilbe enthält, die für eine zweite Pegelindizierung während der Adreßbüdung benutzt wird. Die Bits 1—8 bestimmen eine Standardfolgeadresse, die auf den ersten Mikrobefehl innerhalb der Standardfolge von Mikrobefehlen verweist, die für die Verarbeitung des Programmbefehls erforderlich sind. Diese Mikrobefehle sind in der unteren Hälfte des Steuerspeichers 201-10 enthalten (z. B. Speicherplätze 0—255). Das Bit 9 ist ein Privilegbit, das im gesetzten Zustand anzeigt, daß der Prozessor 100 im Privilegmodus arbeiten muß (z. B. muß das PSR-Bit 8

Bäschreibung der Wirkungsweise

Unter Bezugnahme auf die F i g. 1 bis 4 und die Flußdiagramme der F i g. 5a und 5b sei im folgenden die Wirkir -gsweise der in dem Prozessor 100 gemäß F i g. 1 enthaltenen erfindungsgemäßen Vorrichtung näher beschrieben. Zunächst sei die Wirkungsweise im Zusammenhang mit der Verarbeitung eines Addier-Befehles gemäß Fig.4a und anschließend im Hinblick auf die Verarbeitung eines Speicher-Befehles gemäß Fig.4b beschrieben.

Zunächst sei darauf verwiesen, daß die Verarbeitung eines Programmbefehles die folgenden Operationen umfaßt: Zuerst wird der Operationscode des Befehls beinutzt, um Zugriff auf einen Speicherplatz innerhalb des Wegsucher-Speichers 201-2 während eines ersten Operationszyklus zu nehmen. Als nächstes werden ein oder mehrere Zyklen auf dem Prozessor 100 unter Mikrobefehlssteuerung durch die Standardfolge von Mikrobefehlen durchgeführt, wobei die Standardfolge von Mikrobefehlen durch die an einem Wegsucher-Speichefplatz abgelegte Standardfolgeadresse festgelegt wird. Danach führt der Prozessor 100 einen oder tiehrere Operationszyklen unter Mikrobefehlssteuerung durch die Ausführungsfolge von Mikrobefehlen durch, wobei die Ausführungsfolge von Mikrobefehlen durch die an einem Wegsucher-Speicherplatz abgelegte Ausführungsadresse festgelegt wird. In Abhängigkeit von der Art des zu verarbeitenden Programmbefehles kehrt der Prozessor 100 zu der Standardfolge zurück und führt zusätzliche Operationszyklen unter der Steuerung von Mikrobefehlen durch, die in dieser Folge enthalten sind.

Betrachtet man zunächst F i g. 4a, so ist ersichtlich.

daß ein Addier-Befehl in seinem Format zwei 4-Bit-Felder aufweist, durch die der Inhalt eines Paares von Zwischenspeicher-Registerspeicherplätzen festgelegt wird. Die erste Phase der Addier-Operation umfaßt die Vorbereitung der Operandenadressen, die Abrufung der Operanden, die Ergänzung des Befehlszähler und die Ergänzung einer Befehlszähler-Speicherhinweisadresse. Diese Operationen werden durch die Standardfolge von Mikrobefehlen durchgeführt Die zweite als Exekutionsphase bezeichenbare Phase der Addier-Operation um- faßt die Addition der beiden Operanden und das Zurückführen der Summe zu dem Allgemeinregister GR 1 sowie den Beginn der Verarbeitung des nächsten Befehls. Diese Operationen werden durch die Ausfüh-

rungsfolge der Mikrobefehle durchgeführt.

In F i g. 5a sind in näheren Einzelheiten die durch den Prozessor 100 bei der Verarbeitung des Addier-Befehles ausgeführten Operationen dargestellt Es sei darauf verwiesen, daß vor der Ausführung eines laufenden Programmbefehles bereits eine Bearbeitung dieses Befehles bis zu einem bestimmten Betrag während der Verarbeitung des vorangegangenen Befehles erfolgt ist Während des vorangegangenen Operationszyklus wird der Inhalt des durch die Bits 14—17 des nächsten Befehls festgelegten Allgemeinregisterspeicherplatzes aus dem Zwischenspeicher 203-16 ausgelesen. Aus den Fig.4a und 4b ist ersichtlich, daß bei einem Befehl gemäß F i g. 4a der Allgemeinregisterspeicherplatz durch CRZ und im Falle des Befehls gemäß F i g. 4b ein Indexregisterspeicherplatz durch XR 1 bestimmt wird.

Wenn gemäß F i g. 5a der Operationscode des Addier-Befehles vom Schalter 202-4 dem Wegsucher-Steuerspeicher 201-2 zugeführt wird, so wird auf den Inhalt des Wegsucher-Speicherplatzes 011 Zugriff genommen and es werden die Bits 10—17 in das Register 201-4 übertragen. Es ist erkennbar, daß die Standardfolgeadresse den oktalen Speicherplatz 005 im Steuerspeicher 201-10 festlegt, während die Ausführungsadresse den oktalen Speicherplatz 0400 bestimmt

Wie aus F i g. 1 ersichtlich, werden beide Adressen dem Schalter 201-14 zugeführt. Während des letzten Operationszyklus des vorausgehenden Programmbelehles wird der Mikrobefehlsinhalt des Speicherplatzes 005 adressiert und in das Register 201-15 für eine Decodierung durch die Schaltkreise 201-16 übertragen. Die Sundardfolge-Adressenposition des Schalters 201-14 wird während der Ausführung des letzten in das Register 201-15 übertragenen Mikrobefehles ausgewählt.

Mit dem ersten Schritt im ersten Zyklus schreibt der Prozessor iOO das Ersebnis des gerade bearbeiteter. Befehls in den Speicherplatz des Zwischenspeichers 203-10. wobei dieser Speicherplatz durch den Inhalt des Schreibadreßregisters 203-22 bestimmt wird. Während des gleichen Operationszyklus wird ferner der im Puffer 203-16 gespeicherte Inhalt des Allgemeinregisterspeicherplatzes CR 2 über den A-Operandeneingang der Addier/Verschiebeeinheit 204-2 in das Arbeitsregister R 2 der Registerreihe 204-12 übertragen. Während des gleichen Zyklus wird eine Aufrufoperation durchgeführt, bei der eine Verzweigungsadresse von dem Register 201-15 über die Konstantenposition des Schalters 201-14 dem Steuerspeicher 201-10 zugeführt wird und der Inhalt des Näehsi-Adreßregisters 201-24 in das Rückkehr-Adreßregister 201-20 geladen wird. Die Verzweigungsadresse wird bei ihrer Zuführung zu dem Steuerspeicher 201-10 um eins erhöht und über den Addierer 201-22 in das Nächst-Adreßregister 201-24 geladen.

Diese Vorgänge veranlassen den Steuerspeicher 201-10 zu einer Verzweigung nach dem Speicherplatz 0125. wodurch auf einen ersten Mikrobefehl einer Befehlszählerergänzungs- und Speichernmweisadressenroutine ICMPX zugegriffen wird. F.s ist ersichtlich, daß wahrend dieses Operations/}klus der durch die Bits 9—12 des Befehls festgelegte Inhalt des Allgemeinregisterspeicherplatzes in den Puffer 203-16 übertragen wird. Ferner wird der über den Schalter 203-20 zugeführte Befehlszähler-Registerinhalt zu dem über die Position 8/ WUCY des Schalters 204-1 zugeführten Wert addiert und die Summe im Arbeitsregister R 0 abgespeichert.

Die Verzweigungsadresse wird durch den Addierer 201-24 um eins erhöht und im Register 201-22 abgespeichert und ferner dem Steuerspeicher 201-10 über die Nächst-Adreßregisterposition des Schalters 201-14 zugeführt, um das im Speicherplatz 0126 gespeicherte Mikrobefehlswort auszulesen. Während dieses Zyklus wird der Inhalt des Befehlzählerregisters der Registerreihe 204-12 um 8 erhöht und das Ergebnis in das Arbeitsregister R 3 geladen. Ferner wird dieses Ergebnis über die Datenschiene WRP in den Speicherplatz CR 1 des Zwischenspeichers 203-10 geschrieben.

Aus F i g. 5a ist ferner ersichtlich, daß während dieses Zyklus der Schalter 201-14 die Ausführungs-Adreßregisterposition einnimmt, um mit der zweiten Phase der Befehlsverarbeitung zu beginnen. Demgemäß wird während dieses Operationszyklus das zu dem Addier-Befehl zugehörige Mikrobefehlrwort aus dem Speicherplatz 0400 ausgelesen. Der Prozessor 100 führt unter Steuerung durch diesen Mikrobefehl die Addition der Operanden R 1 und R 2 durch und speichert das Ergebnis.

Der in dem Puffer 203-16 gespeicherte Operand R 1 wird dem A-Operandeneingang der Addier/Verschiebeeinheit 204-2 zugeführt während der Operand R 2. der in dem Arbeitsregister R 2 gespeichert ist. über die Datenschiene WRR und die WRR-Position des Schalters 204-J dem B-Operandeneingang der Addier/Verschiebeeinheit 204-2 zugeführt wird. Die Addier/Verschiebeeinheit 204-2 summiert beide Operanden und lädt das Ergebnis in das Arbeitsregister R 1. Auf Grund des Ergebnisses der Operation wird der geeignete Bedingungscode in das Prozeßzustandsregister 204-20 geladen. Ebenso wird während diese Zyklus durch nicht dargestellte Schaltkreise eine Überprüfung durchgeführt, um festzustellen, ob ein anderer Befehl vom Speicher abgerufen werden kann und in den Befehlspuffer 202-2 geladen werden kann. Wenn im Puffer Speicherplatt verfügbar ist, so finden die Operationen 3—7 statt, wodurch ein Informations-Doppelwort aus dem Speicher abgerufen wird. Zum Zweck einer vereinfachten Erläuterung sei angenommen, daß der Puffer 202-2 gefüllt ist und daß diese Operationen nicht durchgeführt werden.

Es sei vermerkt, daß es sich bei der letzten Gruppe von Operationen, die während dieses Zyklus durchgeführt werden, um jene Operationen handelt, die im Zusammenhang mit dem zuvor verarbeiteten Befehl diskutiert worden sind. Insbesondere wird nunmehr der durch die Bits 14—17 des nächsten auszuführenden Befehls festgelegte Inhalt des Registerspeicherplatzes in den Puffer 203-16 übertragen. Während dieses Zyklus wird ferner das Bit 18 des Befehls überprüft, um festzustellen, ob eine zweite Pegelindizierung erforderlich ist. Ist diese nicht erforderlich, so wird die Sprungzählstandaddition durch die Schaltkreise 201-26 unterdrückt. Zusätzlich wird der Schalter 201-14 so eingestellt, daß er die Standardfolge-Adressenposition einnimmt.

Aus vorstehendem wird klar, daß die λnordnung gemäß der vorliegenden Erfindung eine begrenzte Anzahl von Mikrobefehlen sowohl in der Standard- als auch in der Ausführungsfolge erfordert. Tatsächlich ist erkennbar, daß der Addier-Befehl lediglich einen Mikrobefehl erfordert. Auf Grund der kürzeren Folgen ist der Prozessor 100 in der Lage Befehle sehr schnell zu verarbeiten.

Aus F i g. 5a ist ferner ersichtlich, daß der Operationscode eines Befehles, der eine Subtraktionsoperation festlegt, den Inhalt des Wegsucher-Speicherplatzes 012 auswählt. Es ist erkennbar, daß der Speicherplatz 012 die gleiche Standardfolge, sowie eine Ausführungsfolge

zur Ausführung einer Subtraktionsoperation festlegt In gleicher Weise können andere Gruppen von Programmbefehlen gemeinsame Standardfolgen benutzen. Eine solche Gruppe umfaßt die Speicher-Befehle mit dem Format gemäß F i g. 4b.

Gemäß Fig.4b ist ersichtlich, daß der Speicher-Befehl einen 8 Bit-Operatioüscode zur Bestimmung der auszuführenden Operation aufweist (z. B. Code = 460 oktal). Die Bits 9—12 bestimmen eines der Allgemeinregister und die Bits 14—35 stellen eine Adreßsilbe dar, die zur Berechnung einer absoluten Speicheradresse benutzt wird. Der Adreßsilbenteil kann so formatiert sein, daß er eine Indizierung auf einem einzigen Pegel (z. B. XR 1) oder eine Indizierung auf zwei Pegeln (z. B. XR 1 und XR 2) festlegt Wie aus F i g. 4b ersichtlich, wird die Art der Indizierung durch den Zustand des Bit 18 festgelegt. Im letzteren Fall stellt das Bit 23 ein Vorzeichenbit dar und die Bits 24—35 entsprechen einem Verschiebewert.

Im vorliegenden Beispiel wird zur vereinfachten Eriäuierung angenommen, daß das Bit 18 des Speicher- Beff hles den Wert »0« aufweist. Im allgemeinen führt der Prozessor 100 während der Verarbeitung des Speicher-Befehls unter Steuerung durch die Standard-Mikrobefehlsfolge die geforderte Adressenberechnung und die Ergänzung des Inhalts des Befehlszählers durch. Unter Steuerung durch die Ausführungs-Mikrobefehlsfolge gibt der Prozessor 100 eine Speicheranweisung an den Speicher aus und kehrt auf die Standardfolge zurück, um den Inhalt des in dem Speicher zu speichernden Registers in das Daten-Ausgangsregister 204-14 zu übertragen und mit der Bearbeitung des nächsten Programmbefehles zu beginnen.

In näheren Einzelheiten ist aus Fig. 5b ersichtlich, daß der Operationscode des Speicher-Befehles das Auslesen des Inhalts des Oktalspeicherplatzes 230 des Wegsucher-Steuerspeichers 201-2 und das Laden der Bits 10—17 in das Register 201-4 bewirkt. Die Standard-Folgeadresse 054 wird über die Standardfolgeposition des Schalters 201-14 zugeführt, wodurch der Steuerspeicher 201-10 veranlaßt wird, den Inhalt des Speicherplatzes 054 auszulesen. Während dieses Zyklus erhöht der Addierer 201-22 die Standardfolgeadresse um 2, welche sodann in das Nächst-Adreßregister 201-24 geladen wird.

Operationen, die jenen ähnlich sind, die im Zusammenhang mit dem Addier-Befehl beschrieben wurden, werden durch den Prozessor 100 unter Steuerung des aus dem Speicherplatz 054 ausgelesenen Mikrobefehls durchgeführt. Dies führt dazu, daß der Inhalt des Indexregisters, der durch die Bits 14—17 des während der Verarbeitung des vorangegangenen Befehls ausgelesenen Eefehis bestimmt wird, zu dem Verschiebefeld des Befehls hinzuaddiert wird und das Ergebnis in das Arbeitsregister R 2 übertragen wird.

Während des nächsten Operationszyklus wird der durch die Bits 9—12 festgelegte Inhalt des Registerspeicherplatzes in den Puffer 203-16 übertragen. Der über den B-Schalter 204-1 zugeführte Wert WL wird /u dem über den ASchalter 203-20 zugeführten Inhalt des Befehlszählers IC hinzuaddiert und das Ergebnis wird in das Arbeitsregister /Cder Registerreihe 204-12 übertragen. Der Inhalt dieses Arbeitsregisters wird ferner in den Speicherplatz GR 1 des Zwischenspeichers 203-10 eingeschrieben. Ferner wird der erhöhte Inhalt des Nächst-Adreßregisters 201-24 in das Rückkehr-Adreßregister 201-20 geladen und der Schalter 201-14 wird so eingestellt, daß er die in dem Register 201-4 enthaltene Ausführungsadresse zu dem Steuerspeicher 201-10 überträgt

Wie aus F i g. 5b ersichtlich, verzweigt der Steuerspeicher 201-10 zum Oktalspeicherplatz 0532, um ein Mikrobefehlswort der Ausführungsfolge auszulesen. Unter Steuerung durch diesen Mikrobefehl erzeugt der Prozessor 100 eine Speicheranforderung zur Festlegung einer Schreiboperation und führt die aus dem Speicher 204-4 und dem Arbeitsregister R 2 erhaltene geeignete

ίο Speicheradresse über den Adressenschalter 204-6 und den Doppelkanalschalter 204-8 zu dem Daten-Ausgangsregister 204-14. Die Addier/Verschiebeeinheit 204-2 erhöht den Inhalt des IC-Arbeitsregisters um 8 und speichert das Ergebnis im Arbeitsregister R 3. Der Prozessor 100 verzögert die Ausführung eines nächsten Mikrobefehls bis er ein Signal vom Speicher erhält das die Annahme der Anforderung anzeigt. Ebenso wird der Schalter 201-14 so eingestellt, daß er den Adresseninhalt des Rückkehr-Adreßregisters 201-20 als eine nächste Adresse dem Steuerspeicher 201-10 zuführt.

nimmt die Leitung ARA den Wert »1« ein) wird der Steuerspeicher 201-10 zur Rückkehr auf die Standardfolge veranlaßt und er liest den Inhalt des Oktalspeicherplatzes 057 aus. Während dieses Operationszyklus überträgt der Prozessor 100 den Dateninhalt des Allgemeinregisters CR 1 in den Speicher, wobei das Register durch den im Speicherplatz 056 gespeicherten Mikrobefehl über den A-Schalter 203-20. die Addier/Verschiebeeinheit 204-2 und den Doppelkanalschalter 204-8 in das Daten-Ausgangsregister 204-14 ausgelesen wird. Ferner wird der ergänzte Inhalt des IC-Arbeitsregisters im Zwischenspeicher 203-10 gespeichert.

In der zuvor beschriebenen Weise wird die dem Steuerspeicher 201-10 zugeführte Rückkehradresse ebenfalls durch den Addierer 201-24 erhöht und in dem Nächst-Adreßregister 201-22 abgespeichert. Entsprechend wird beim Ausbleiben irgendwelcher Signale vom Register 201-15 der erhöhte Inhalt des Registers 201-22 über die Nächst-Adreßregisterposition des Schalters 201-14 dem Steuerspeicher 201-10 zugeführt. Hierdurch wird der Steuerspeicher 201-10 in die Lage versetzt, den Mikrobefehl auszulesen, der in dem nächstfolgenden Speicherplatz entsprechend dem Oktalspeicherplatz 060 abgespeichert ist.

Während des nächsten Zyklus führt der Prozessor 100 die aufgezeigten Operationen unter Steuerung durch den aus dem Speicherplatz 060 ausgelesenen Mikrobefehl durch. Wie bereits erwähnt, umfas' ;n diese Operationen den Abruf eines anderen Befehls und die Vorausbearbeitung des nächsten Befehls. Aus vorstehendem wird ersichtlich. Haß die Anordnung gemäß der vorliegenden Erfindung in passenden Fällen eine Unterbrechung einer Standard Mikrobefehlsfolge vorsieht, um die Ausführung jener Mikrobefehle freizugeben, die die Ausführungsfolge betreffen und auf den auszuführenden Programmbefehl bezogen sind. Der Steuerspcicher ist sodann in der Lage, auf die vollständige Ausführung der Standardfolge zurückzukehren, um die Befehlsverarbeitung/u vervollständigen.

Aus Fig.5a ist erkennbar, daß ein eine Speicher-Doppeloperation betreffender Programmbefehl ebenfalls die gleiche Standardfolge und eine andere Ausführungsfolge benutzt, um den Prozessor 100 in die Lage zu versetzen, Operationen zur Ausgabe der Speicheranweisung und zur Übertragung eines ersten Datenwortes zu dem Daten-Ausgangsregister 204-14 auszuführen.
Es sei vermerkt, daß keiner der erwähnten Befehle

17

eine privilegierte Operation festlegt und daß deshalb das Bit 9 eines jeden der Speicherplätze 011, 012, 230 und 314 den Wert »0« aufweist In dem Fall, wo ein Befehl sich auf eine privilegierte Operation bezieht, tritt z. B. die Ausführungsadresse 0400 oder 0532 unter 1400 oder 1532 auf. Beim Auslesen erzeugt der Wert »1« ein Signal, das den Zustand der Privileg-Bitposition 8 des PSR-Registers 204-20 überprüft Im Falle eines Vergleichs Iz. B. beide Bits nicht »1«) wird die Bitposition 4 des PCR-Registers 204-22 auf den Wert »1« geschaltet, wodurch die Übertragung angezeigt wird.

Zum gleichen Zeitpunkt nimmt der Schalter 201-14 die Ausnahme/Unterbrechungsposition anstelle der Folgeadreß-Registerposition ein. Auf diese Weise tritt der Prozessor 100 automatisch in eine Ausnahmeroutine ein, um die Natur der illegalen Operation festzustellen. Auf diese Weise kann die Einrichtung gemäß der vorliegenden Erfindung ebenfalls zum Systemschutz benutzt werden, indem für die Feststellung illegaler Operationen ein minimaler zusätzlicher Schaltungsaufwand vorgesehen wird. Die mikroprogrammierte Wegsucher-Steuereinrichtung gemäß der vorliegenden Erfindung gestattet eine sehr wirtschaftliche Befehlsverarbeitung bei gleichzeitig beträchtlicher Reduzierung der Speicherkapazität. Hinsichtlich der Formate und Codierungen der in dem Wegsucher-Speicher 201-2 und der in dem Steuerspeicher 201-10 gespeicherten Worte können ohne weiteres Änderungen vorgenommen werden, ohne daß hierdurch von dem Gedanken der Erfindung abgewichen wird. Selbstverständlich können auch die verschiedenen, anhand der F i g. 5a und 5b erläuterten Operationen anstelle nacheinanderparallel ablaufen.

* Hierzu 4 BIaU Zeichnungen

35

40

45

M)

60

•6

Claims

Patentanspruch:

Mikroprogramm-Steueranordnung für eine Datenverarbeitungsanlage mit zwei Steuerspeichern zur Steuerung von Systemoperationen bei der Verarbeitung von Programmbefehlen, wobei jeder Programmbefehl einen Operationscode aufweist, dadurch gekennzeichnet,
daß als erster Steuerspeicher ein Wegsucher-Speicher (201-2) angeordnet ist, der Adreßwörter mit jeweils mehreren Adressen speichert;
daß der zweite Steuerspeicher (201-10) zyklisch von dem Wegsucher-Speicher (201-2) adressierbar ist und Standardfolgen sowie Ausführungsfolgen von Mikrobefehlsworten speichert;
daß Adressiereinrichtungen (202-4; 201-20 bis 201-26) und Ausgangsregister (201-4; 201-15) den beiden Steuerspeichern zugeordnet sind; und
daß eine Ai-wähleinrichtung (201-14) an den ersten Steuerspeici.er (201-2). an das Aijsgangsregister (201-4) des ersten Steuerspeichers (201-2) und an die Adressiereinrichtung (201-20 bis 201-26) des zweiten Steuerspeichers (201-10) angeschlossen ist, wobei die Auswahleinrichtung erstens die Adressen eines Adreßwortes zugeführt erhält, das aufgrund des Operationscodes während der Verarbeitung des Programmbefehles aus dem ersten Steuerspeicher ausgelesen wird und zweitens selektiv jede dieser Adressen der Adressiereinrichtung des zweiten Steuerspeich^rE (201-10) zuführt, um auf Mikrobefehle dieser Standard- und Ausführungsfolgen entsprechend zuzugreifen und Signale während erster und zweiter Operationspnasen zu erzeugen, die für die Verarbeitung des Programi..befehies erforderlich sind.