DE2846117A1

DE2846117A1 - Informationsverarbeitungsvorrichtung

Info

Publication number: DE2846117A1
Application number: DE19782846117
Authority: DE
Inventors: Norimitsu Nakamura
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1977-10-21
Filing date: 1978-10-23
Publication date: 1979-04-26
Also published as: GB2007886B; DE2846117C2; FR2406852A1; GB2007886A; FR2406852B1; JPS5459845A; JPS5833572B2; US4323981A

Description

Henkel, Kern, Feiler & Hänzel Patentanwälte

Registered Representatives

before the

European Patent Office

TOKYO SHIBAURA DENKI KABUSHIKI KAISHA, ϊί^Α??^{6 3}I on

D-8000 München 80

Kawasaki-shi, Japan

1 Tel.: 089/982085-87

Telex: 0529802 hnkl d Telegramme: ellipsoid

53P155-3

2 3. OKt, 1978

Informationsverarbeitungsvorrichtung Beschreibung

Die Erfindung betrifft eine Informationsverarbeitungsvorrichtung mit einer Anzahl von arithmetischen Logikeinheiten des Bit-Scheibentyps, die unter der Steuerung eines Mikroprogramms arbeitet.

Es ist eine als Bit-Scheibensystem bezeichnete Vorrichtung bekannt, bei der ein Prozessor bzw. eine Verarbeitungseinheit durch Zusammenschalten von arithmetischen Logikeinheiten gebildet ist, die jeweils mit einer Bitzahl arbeiten, welche kleiner ist als die Bitzahl einer Datenwortlänge. Der auffällige Vorteil dieses Bit-Scheibensystems besteht darin, daß ein Rechner mit jeder Datenlänge entsprechend dem vorgesehenen Einsatzzweck flexibel ausgelegt werden kann. Mit anderen Worten: Es entfällt hierbei die Notwendigkeit für die Verwendung verschiedener Prozessoren entsprechend den jeweiligen Verwendungszwecken bzw. es wird die Verwendung eines einzigen Prozessors ermöglicht, der

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flexibel an verschiedene Einsatzzwecke anpaßbar ist. Dieses vorteilhafte Merkmal des genannten Systems ermöglicht die Herstellung der Bit- Scheibenprozessoren in Massenfertigung. Die auf diese Weise hergestellten Prozessoren sind derzeit im Handel erhältlich (z.B. unter der Bezeichnung AM2901 von der Firma Advanced Micro Devices, Inc.). Der Bitschnittprozessor besteht aus einem einzigen integrierten Schaltkreis- bzw. IC-Chip mit vier Bits. Bei einer Informationsverarbeitungsvorrichtung mit einer Kombination der arithmetischen Bitschnitt-Logikeinheiten (ALÜ) ist es üblich, daß jedes Steuerkennzeichen (control flag) vom bedeutsamsten bzw. signifikantesten Chip ausgegeben wird. Wenn beispielsweise eine Verarbeitungsvorrichtung von 16 Bits eine Kombination aus 4 Chips aufweist, nämlich Chip 1 (Bits 0 bis 3) Chip (Bits 4 bis 7), Chip 3 (Bits 8 bis 11) und Chip 4 (Bits 12 bis 15), wird das Steuerkennzeichen des Prozessors vom Chip 4 ausgegeben.

Wenn eine Dezimaloperation durch einen Prozessor dieses Aufbaus durchgeführt wird, werden die Daten in der Binär-Betriebsart durch die arithmetische Logikeinheit verarbeitet und dann durch einen Binär/Dezimalwandler in eine Dezimalart umgesetzt. Für die Übertragungskennzeichensteuerung der arithmetischen Logikeinheit wird ein Welligkeit-Übertragverfahren oder ein Übertrag-Vorausverfahren (ripple carry method oder carry lookahead method) angewandt. Beim erstgenannten Verfahren wird der Übertragausgang jeder Vorrichtung an einen Übertrageingang der nächsten signifikanteren Vorrichtung angekoppelt.

Beim Operationsvorgang werden verschiedene Bitzahlen verarbeitet. In diesem Fall ist ein herkömmliche Bit-Scheiben verwendender Informationsprozessor nicht in der Lage, Daten zu packen bzw. zu verdichten. Wenn beispiels-

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weise eine 4-Bitoperation in einem 16-Bit-Informationsprozessor durchgeführt wird, muß dieser in Form einer 16-Bitoperation betrieben werden, indem einer Reihe aus 4 Bits Nullen vorgesetzt werden. Wenn zudem eine Dezimaloperation durchgeführt wird (wie dies in den meisten elektronischen Geschäftsrechnern der Fall ist), müssen die Daten mittels eines Binär/Dezimalwandlers, der üblicherweise im Prozessor vorhanden ist, nach der Durchführung der Binäroperation in eine Dezimalform umgesetzt werden. In diesem Zusammenhang kann gesagt werden, daß die meisten durch ein Mikroprogramm gesteuerten Datenprozessoren bzw. -Verarbeitungsvorrichtungen die Operationen in Dezimalform durchführen.

Aufgabe der Erfindung ist damit die Schaffung einer Informationsverarbeitungsvorrichtung, die eine Anzahl von arithmetischen Logikeinheit-Chips vom Bit^cheibentyp aufweist und die unter der Steuerung eines Mikroprogramms arbeitet, wobei etwaige Kennzeichen von den betreffenden Chips selektiv ausgegeben werden können.

Bei dieser Vorrichtung soll eine Kombination der arithmetischen Logikeinheit-Chips unter der Steuerung des zu verwendenden Mikroprogramms als arithmetische Logikeinheiten mit unterschiedlichen Bitzahlen änderbar sein.

Bei dieser Vorrichtung sollen weiterhin arithmetische Logikeinheit-Chipgruppen die Operationen unabhängig oder als eine einzige arithmetische Logikeinheit durchführen können.

Die genannte Aufgabe wird durch die in den beigefügten Patentansprüchen gekennzeichneten Merkmale gelöst.

Im folgenden sind bevorzugte Ausführungsformen der Erfindung anhand der beigefügten Zeichnung näher erläutert.

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Es zeigen:

Figur 1 ein Blockschaltbild einer Zentraleinheit (CPU) mit Merkmalen nach der Erfindung,

Figur 2 eine bei der Zentraleinheit gemäß Figur 1 vorgesehene arithmetische Logikeinheit mit zugeordneter Schaltung,

Figur 3 ein Blockschaltbild einer (Fehler-)Kennzeichen-Wählschaltung zur selektiven Lieferung von (Fehler-)Kennzeichen, die von der arithmetischen Logikschaltung gemäß Fig. 2 übertragen werden,

Figur 4 ein Blockschaltbild der arithmetischen Logikeinheitsschaltungen für eine andere Ausführungsform der Erfindung,

Figur 5 ein Blockschaltbild einer (Fehler-)Kennzeichen-Wählschaltung zur seleketiven Lieferung der von den arithmetischen Logikschaltungen gemäß Fig. 4 übertragbaren Kennzeichen,

Figur 6 ein Blockschaltbild einer arithmetischen Logikeinheit-Steuerschaltung zur Steuerung der betreffenden ALU- bzw. arithmetischen Logikschaltungen gemäß Fig. 4,

Figur 7 ein logisches Schaltbild eines übertrag-Vorausgenerators,

Figur 8 eine graphische Darstellung von Zeitsteuerkurven zur Darstellung der Art und Weise, auf welche Daten-Sammelleitungssignale bei der Ausführungsform gemäß Fig. 6 in einem Steuerregister gesetzt werden,

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Figur 9 eine Tabelle, welche die Beziehungen zwischen dem im Steuerregister gesetzten Bitsatz bzw. -bild (image) und den gewählten ALU-Chips angibt.

Figur 1O eine graphische Darstellung von Zeitsteuerkurven zur Veranschaulichung der Durchführung von Operationsbefehlen ,

Figur 11 ein Blockschaltbild einer arithmetischen Logikeinheit für eine weitere Ausführungsform der Erfindung, und

Figur 12 ein Blockschaltbild einer ALU-Steuerschaltung zur Ansteuerung der arithmetischen Logikeinheit gemäß Fig. 11.

Figur 1 veranschaulicht das Konzept einer bei einer Informationsverarbeitungsvorrichtung gemäß der Erfindung verwendeten Zentraleinheit (CPU). Gemäß Fig. 1 ist ein Mikroprogramm-Sortierer 11 an eine im folgenden auch als ALU-Sammelleitung bezeichnete arithmetische Logikeinheit-Sammelleitung 12 und einen ein Mikroprogramm speichernden Festspeicher angeschlossen. Dieser Festspeicher 13 speichert eine Gruppe von Mikroprogrammen. Der Mikroprogramm-Sortierer 11 liefert Ausführadressen, zur Steuerung der Adressen jedes im Festspeicher gespeicherten Mikroprogramms.

Wenn die Ausführadresse des Mikroprogramms vom Sortierer 11 geliefert wird, wird das dieser Adresse entsprechende Mikroprogramm zu einem Festspeicher-Datenregister 14 (ROM-Datenregister) ausgegeben, das mit der Ausgangsklemme des Mikroprogramm-Festspeichers 13 verbunden ist. Im Datenregister 14 wird jeder Befehl des vom Festspeicher 13 ausgegebenen Mikroprogramms durch einen Taktimpuls gesperrt bzw. verklinkt, wobei der betreffende Befehl sodann an eine arithmetische Logikeinheit 15 ausgegeben wird

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und gleichzeitig Steuersignale und Steuerdaten zu den entsprechenden anderen Schaltungen geliefert werden, in denen der Befehl ausgeführt wird.

Dem Mikroprogramm-Sortierer 13 wird eine Sprungadresse entsprechend einem Sprungbefehl des im Festspeicher 13 gespeicherten Mikroprogramms über einen Adressen-Festspeicher 16 zugeführt, wobei die Adresse im Sortierer gespeichert wird.

Ein Prüf- bzw. Testsignal zur Übermittlung von Testbedingungen, wie-SPRUNG, wird von einer Testschaltung 18 über eine Testsignalleitung 10 geliefert.

Vom Festspeicher-Datenregister 14 werden die Steuerdaten über die Datensammelleitung 17 zum Mikroprogramm-Sortierer 11 geliefert. Die Steuerdaten dienen zur Steuerung des Sprungbefehls des Mikroprogramms, des Stapels und dergleichen. Die arithmetische Logikeinheit 15 führt verschiedene arithmetische und logische Operationen durch, deren Ergebnisse durch eine ALU-Steuerschaltung 19 gesteuert werden. Die Einheit 15 und die Schaltung 19 werden später noch näher erläutert werden.

In der Testschaltung 18 wird die Bedingung geprüft, unter welcher der Sprungbefehl erzeugt wird. Die Testdaten werden in der Testschaltung 18 gesetzt, indem der Datenteil des Mikroprogrammbefehls vom ROM-Datenregister 14 über die Datensammelleitung 21 zur Testschaltung 18 übermittelt wird, über die ALU-Steuerschaltung 19 wird auch eine Kennzeicheninformation zur Testschaltung 18 übertragen. Infolgedessen prüft die Testschaltung 18 die Daten des Mikroprogrammbefehls sowie die Kennzeichendaten zur Erzeugung von Prüf- bzw. Testsignalen.

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Dateiregister 22 und 23 dienen zur Aufbewahrung der für die Mikroprogrammverarbeitung erforderlichen Daten. Wenn der Mikroprogranunbefehl ein Befehl zum Einordnen des Ergebnisses der von der Logikeinheit 15 durchgeführten Operation im Dateiregister ist, wird das über die ALU-Sammelleitung 12 übertragene Operationsergebnis der arithmetischen Logikeinheit 12 in die durch das ROM-Datenregister 14 angegebene Dateiadresse eingeordnet. Wenn dagegen der Mikroprogrammbefehl ein Befehl zur Durchführung der Operation unter Benutzung der Daten im Dateiregister ist, liefert das ROM-Datenregister 14 die Daten der bestimmten Dateiadresse zur Datensammelleitung 21.

Eine äußere Sammelleitung-Kopplungsschaltung 25 .(exterior bus interface) ist mit der ALU-Sammelleitung und der Datensammelleitung 21 verbunden und über eine äußere Sammelleitung 26 an eine Anzahl von Eingangs/Ausgangsvorrichtungen sowie eine Speichervorrichtung angeschlossen. Diese Schnittstelle 25 ist mit Registern für Datenübertragungs- und -empfangsschaltung, eine äußere Sammelleitung-Anpaßschaltung (competition circuit) eine UnterbrechungsSteuerschaltung und dergleichen versehen.

Figur 2 veranschaulicht die Einzelheiten der bei der Zentraleinheit gemäß Fig. 1 verwendeten arithmetischen Logikschaltung bzw. -einheit und ihrer zugeordneten Schaltung. Dabei sind Bits 0 bis 3 einer mit 31 bezeichneten arithmetischen Logikeinheit 0 zugeordnet, während Bits 4 bis 7 einer mit 32 bezeichneten Logikeinheit 1, Bits 8 bis 11 einer mit 33 bezeichneten Logikeinheit 2 und Bits 12 bis 15 einer mit 34 bezeichneten Logikeinheit 3 zugeordnet sind. Eine P-Klemme (Laufübertragung) und eine G-Klemme (Erzeugungübertrag) der 0-Logikeinheit 31 sind mit einer ersten P-Klemme (Po) und einer ersten G-Klemme (Go) eines

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Voraus- bzw. Voraussteuerubertraggenerators 74 verbunden. Die Klemmen P und G der ersten Logikeinheit 32 sind mit einer zweiten P-Klemme (P1) und einer zweiten G-Klemme (G1) des Übertraggenerators 74 verbunden. Die Klemmen P und G der zweiten Logikeinheit 33 sind mit einer dritten Klemme P (P2) und einer dritten Klemme G (G3) des Ubertraggenerators 74 verbunden. Eine Übertrag-(Fehler-) Kennzeichenklemme Cn + 4, eine Uberlauf-Kennzeichenklemme OVR, eine Vorzeichen-Kennzeichenklemme SIN sowie eine O-Kennzeichenklemme ZERO jeder Logikeinheit 31, 32, 33 und 34 sind jeweils an die entsprechenden Eingangsklemmen eines Multiplexers 161 angeschlossen. Dem Multiplexer

161 werden Kennzeichen-Wählsignale PLAG SEL4 162 sowie FLAG SEL5 163 eingegeben.

Diese Kennzeichen-Wählsignale werden durch das Mikroprogramm gesteuert und zur Entscheidung dahingehend benutzt, welches Kennzeichenausgangssignal der Logikeinheiten 31, 34 in einem noch zu beschreibenden Kennzeichendatenregister gesetzt werden soll. Wenn beispielsweise FLAG SEL4

162 und FLAG SEL5 163 beide "0" sind, wird das Kennzeichenausgangssignal der Logikeinheit 31 gewählt. Wenn das Kennzeichen 162 eine "1" und das Kennzeichen 163 eine "0" ist, wird das Kennzeichenausgangssignal der Logeinheit 32 gewählt. Wenn das Kennzeichen 162 eine "0" und das Kennzeichen 163 eine "1" ist, wird auf ähnliche Weise das Kennzeichenausgangssignal der Logikeinheit 33 gewählt. Sind dagegen beide Kennzeichen 162 und 163 eine "1", so wird das Kennzeichenausgangssignal der ALU3-Logikeinheit 34 gewählt. Der Ausgang des Multiplexers 161 ist mit dem Kennzeichendatenregister 164 verbunden, in welchem nur ein Satz aus einem übertrag-, einem überlauf-, einem Vorzeichen- und einem O-Kennzeichen gesetzt wird. Ausgangsklemmen Cn+x, Cn+y und Cn+z des Übertraggenerators 74 sind an die übertrageingangsklemmen Cn der arithmetischen Logikschal-

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tungen bzw. -einheiten 32 bis 34 (ALU1 bis ALU3) angeschlossen. Wenn in der von der Logikeinheit 31 durchgeführten Operation ein übertrag auftritt, erzeugt der Übertraggenerator 74 ein Signal hohen Pegels an der Klemme Cn+x, das dann als Übertragssignal an die übertrageingangsklemme Cn der Logikeinheit 32 (ALU1) angelegt wird. Wenn in der Operation der Logikeinheit 32 ein übertrag auftritt, liefert der Übertraggenerator 74 an der Klemme Cn+y ein Signal hohen Pegels, das wiederum als Übertragssignal an die entsprechende Eingangsklemme Cn der Logikeinheit 33 (ALU2) angelegt wird. Bei einem übertrag in der Logikeinheit 33 gibt der Übertraggenerator 74 an der Klemme Cn+z ein Signal hohen Pegels ab, so daß ein Übertragssignal an die entsprechende Eingangsklemme Cn der Logikeinheit 34 (ALU3) angelegt wird.

Der übertrageingangsklemme Cn der ersten arithmetischen Logikeinheit 31 (0) wird über ein UND-Glied 165 ein übertrag-(Fehler-) Kennzeichensignal Cn+4 vom Kennzeichendatenregister 164 aufgeprägt. An die andere Eingangsklemme des UND-Glieds 165 wird ein Übertragsignal CnON angelegt, das durch das Mikroprogramm gesetzt bzw. bestimmt wird. Das Übertragsignal CnON wird nach Erscheinen des Übertragkennzeichens angelegt, wenn ein übertrag aufgrund der Operation erfolgt und das entsprechende Übertragsignal übermittelt werden muß.

Figur 3 ist ein Schaltbild einer (Fehler-)Kennzeichen-Wählschaltung zur selektiven Abnahme der Kennzeichen von den betreffenden Logikeinheiten gemäß Figur 2 und zur Ausgabe der ausgewählten Kennzeichen. Gemäß Figur 3 wird der Multiplexer 161 durch Multiplexer 41 bis 43 und 166 gebildet. Diese Multiplexer 41 bis 43 und 166 sind mit ihren Eingangsklemmen an die betreffenden Kennzeichen-Ausgangsklemmen der

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arithmetischen Logikeinheiten 31 bis 34 angeschlossen. Genauer gesagt: Die Ubertrag-Kennzeichensignale von den Logikeinheiten 31 bis 34 werden an den ersten Multiplexer 41 angelegt, die überlauf-Kennzeichensignale werden dem zweiten Multiplexer 42 eingegeben, während die Vorzeichen-Kennzeichensignale an die dritten Multiplexer 43 angelegt werden. Die O-Kennzeichensignale von den Logikeinheiten ALUO bis ALU3 werden dem vierten Multiplexer 166 über erste bis dritte UND-Glieder 167 bis 169 eingegeben. Bei 4-Bit-Operation, d.h. wenn das Chip ALUO benutzt wird, wird das O-Kennzeichen von der Logikeinheit 31 (ALUO) unmittelbar dem Multiplexer 166 eingespeist. Im 8-Bit-Betrieb, wenn die Operationsergebnisse beider Logikeinheiten ALUO und ALU1 gleich 0 sind, wird das 0-Kennzeichen-EIN-Signal an den Multiplexer 166 angelegt. Auf ähnliche Weise wird in der 16-Bit-Operation, wenn die Logikeinheiten 31 bis 34 sämtlich Operationsergebnisse gleich "0" liefern," das O-Kennzeichen-EIN-Signal an den Multiplexer 166 angelegt. Die Ausgangssignale der betreffenden Multiplexer 41 bis 43 und 166 werden dem Kennzeichendatenregister 164 eingegeben. Letzteres besteht aus einem übertrag-, einem überlauf-, einem Vorzeichen- und einem O-Kennzeichenregister 171, 172, 173 bzw. 174. Diese Register werden jeweils durch ein D-Typ-Flip-Flop gebildet. Die Ausgangssignale der Multiplexer MUXO bis MUX3 werden an das Kennzeichenregister 164 in Abhängigkeit von einem Kennzeichendatenregister-Taktsignal CP angelegt.

Der Übertragvoraus- bzw. -vorausregel-Generator 74 wird gemäß Figur 5 durch eine Logikschaltung⁰ gebildet. Beispielsweise sei angenommen, daß in der Logikeinheit 31 (ALUO) des Informationsprozessors ein übertrag stattfindet. Beim Auftreten dieses Übertrags erscheinen an den Klemmen G und P der Logikeinheit 31 Signale niedrigen Pegels. Wenn zu diesem Zeitpunkt das Übertragkennzeichen des Registers

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"AUS" ist, befindet sich das Übertrageingangssignal Cn auf einem niedrigen Pegel. Infolgedessen wird bei einer Logikschaltung gemäß Fig. 7 ein Signal niedrigen Pegels an beide Eingangsklemmen eines UND-Gliedes 85 angelegt, so daß dessen Ausgangssignal auf einen niedrigen Pegel übergeht. Ein UND-Glied 82 empfängt an seinem einen Eingang über einen Umsetzer 81 ein Übertrageingangssignal Cn eines hohen Pegels, während an seinem anderen Eingang ein Signal niedrigen Pegels erscheint.

Das UND-Glied 82 liefert daraufhin ein Signal niedrigen Pegels. Infolgedessen werden Signale niedrigen Pegels an beide Eingangsklemmen eines NOR-Glieds 96 angelegt, so daß hohe Signale an der Ausgangsklemme dieses NOR-Glieds 96 erscheinen. Aus diesem Grund ist die Klemme Cn+x des Übertraggenerators mit einem Signal hohen Pegels beaufschlagt, worauf ein Übertragssignal an die entsprechende Eingangsklemme der Logikeinheit 32 (ALU1) angelegt wird. Wenn aufgrund der Operation der Logikeinheit 32 (ALU1) ein Übertrag auftritt, befinden sich die Klemmen G und P dieser Logikeinheit 32 beide auf einem niedrigen Pegel. Infolgedessen werden Signale niedrigen Pegels an beide Eingangsklemmen eines UND-Glieds 89 angelegt, so daß dessen Ausgang auf einen niedrigen Pegel übergeht. Ein Signal niedrigen Pegels wird allen drei Eingangsklemmen des UND-Glieds 86 aufgeprägt, so daß dessen Ausgang auf einen niedrigen Pegel übergeht. Ein Signal hohen Pegels sowie drei Signale niedrigen Pegels werden sodann an die drei Eingangsklemmen des UND-Glieds 83 angelegt, so daß dieses an^c seinem Ausgang ein Signal niedrigen Pegels liefert. Die Signale niedrigen Pegels werden infolgedessen an die drei Eingangsklemmen des NOR-Glieds angelegt. Als Ergebnis erscheint an der Ausgangsklemme des NOR-Glieds 97 ein Signal hohen Pegels. Der Übertraggenerator 74 liefert daher an der Klemme Cn+1 ein Signal hohen Pegels, wobei ein

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Übertragssignal an eine Übertrageingangsklemme der Logikeinheit ALU2 angelegt wird.

Wenn bei der von der Logikeinheit 33 (ALU2) durchgeführten Operation ein übertrag auftritt, liefert diese Einheit an den Klemmen G und P Signale hohen Pegels, so daß Signale niedrigen Pegels an ein UND-Glied 92 in der Logikschaltung gemäß Fig. 7 angelegt werden. Niedrige Signale werden den UND-Gliedern 90 und 87 eingespeist, während drei niedrige Signale und ein hohes Signal an die vier Eingangsklemmen des UND-Glieds 84 angelegt werden. Infolgedessen gehen die Ausgangssignale der UND-Glieder 84, 87, 90 und sämtlich auf den niedrigen Pegel über. Die entsprechenden Signale werden sämtlich dem NOR-Glied 98 eingespeist, so daß dessen Ausgang auf einen hohen Pegel übergeht. Demzufolge liefert der Übertraggenerator an der Klemme Cn+ζ ein Signal hohen Pegels, wobei ein Übertragsignal an die entsprechende Eingangsklemme Cn der Logikeinheit 34 (ALU3) angelegt wird.

Wenn bei der Operation ein übertrag erfolgt, wird ein Signal hohen Pegels, das heißt ein hohes Signal, vom Übertragkennzeichenregister 171 des Kennzeichenregisters 164 der einen Eingangsklemme des UND-Glieds 165 aufgeprägt. Wenn die augenblicklich durchgeführte Operation die Hinzufügung des Übertragssignals erfordert, wird das übertragkennzeichen-EIN-Signal durch das Mikroprogramm auf "1" gesetzt, so daß das UND-Glied 165 ein Signal hohen Pegels liefert und mithin ein Übertragssignal an die Logikeinheit 31 (ALUO) angelegt wird. Sodann werden die (Fehler-)Kennzeichen der Logikeinheiten ALUO bis ALU3 den Multiplexern MUXO bis MUX3 eingegeben. Wenn somit bei einer 4-Bit-Operation das FLAG SELECT4-Signal und das FLAG SELECT5-Signal beide einer "0" entsprechen, werden die entsprechenden Kennzeichen der Logikeinheit 31 im Kennzeichenregister gesetzt.

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Wenn in der 8-Bit-Operation das FLAG SELECT4-Signal einer "O" und das FLAG SELECT5-Signal einer "1" entsprechen, werden die entsprechenden Kennzeichen der Logikeinheit 32 im Kennzeichenregister 164 gesetzt. Wenn in der 12-Bit-Operation auf ähnliche Weise das FLAG SELECT4-Signal eine "0" und das FLAG SELECT5-Signal eine "1" ist, werden die Kennzeichen von der Logikeinheit ALU2 gewählt. Wenn in der 16-Bit-Operation beide Signale einer"1" entsprechen, werden die betreffenden Kennzeichen von der Logikeinheit 34 (ALU3) gewählt.

Da aufgrund der beschriebenen Konstruktion der Informationsverarbeitungsvorrichtung die Kennzeichen von den betreffenden ALU-Chips gewählt werden können, kann eine Operation mit der erforderlichen optimalen Bit-Zahl durchgeführt werden.

Figur 4 veranschaulicht schematisch die Einzelheiten der arithmetischen Logikeinheit 15 nach Figur 1.

Die Fig. 4 bis 6 veranschaulichen ein Beispiel, bei welchem das Kennzeichen und das Taktsignal durch jede Bit-Scheibe erfindungsgemäß gesteuert werden, so daß eine Operation durch jede Bit-Scheibe (slice) bzw. eine Kombination solcher Bit-Scheiben möglich ist.

Gemäß Figur 4 sind vier ALU-Chips 31 bis 34 mit jeweils vier Bits zu einer 16 Bit umfassenden arithmetischen Logikeinheit zusammengesetzt. Dabei ist die Logikeinheit' ALUO bzw. 31 den Bits 0 bis 3 der Datensammelleitung zugeordnet, während die Logikeinheit 32 (ALU1) den Bits 4 bis 7, die Logikeinheit 32 (ALU2) den Bits 8 bis 11 und die Logikeinheit 33 (ALU3) den Bits 12 bis 15 zugeordnet sind. Die Logikeinheiten 31 bis 34 sind entsprechend den jeweiligen Bits der Datensammelleitung 21 mit der ALU- bzw. Logikeinheit-Sammelleitung 12 verbunden. Jedes ALU-Chip

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ist mit einer A-Adresseneingangsklemme 35, einer B-Adresseneingangsklemme 36, einer Befehlseingangsklemme 37, einer übertrageingangsklemme 38 und einer ALU-Takteingangsklemme 39 versehen. Die Ausgangsklemmen des bzw. jedes ALU-Chips sind eine übertragkennzeichen-Ausgangsklemme 40, eine Überlaufkennzeichen-Ausgangsklemme 41, eine Vorzeichenkennzeichen-Ausgangsklemme 42, eine O-Kennzeichen-Ausgangsklemme 43, eine Generatorübertragkennzeichen-Ausgangsklemme 44 und eine Laufübertrag-Ausgangsklemme 45.

Die Logikeinheiten 31 bis 34 (ALUO bis ALU3) besitzen jeweils eine Einordnungsfunktion (filing function). Die Logikeinheit weist einen Widerstand auf, so daß ein Zugriff entweder von der A- oder von der B-Adresseneingangsklemme möglich ist. Außerdem besitzt die Logikeinheit eine Befehlsteuerfunktion, beispielsweise in Form der Auswahl der über die Befehlseingangsklemme 37 eingegebenen Operationsarten, der Operationsquellen (Wahl der Eingangsdaten oder dergleichen, Logikeinheit-Datei A + B oder Datensammelleitung) und Bestimmungssteuerung (Ausgabe zur Logikeinheit-Datei, Logikeinheit-Sammelleitung und dergleichen). Im Zusammenhang damit ist die Logikeinheit 15 mit einer Übertrageingangsklemme 38 zur Eingabe eines Übertragkennzeichens von einer niedrigeren Stelle, einer Übertragkennzeichen (Cn+4) Ausgangsklenune zur Ausgabe des das Operationsergebnis darstellenden Kennzeichens einer überlaufkennzeichenausgangsklemme 41 (OVR), einer Vorzeichenkennzeichen-Ausgangsklemme 42 (SIN) und einer 0-Kennzeichen-Ausgangsklemme 43 (ZERO) versehen. Die Erzeugungsübertrag-Ausgangsklemme 44 und die Laufübertrag-Ausgangsklemme 45 liefern jeweils Signale, welche den übertragzustand in der Operation darstellen. Bei Eingang eines Taktsignals CLK an einer Takteingangsklemme 39 schließt die Logikeinheit die Funktion innerhalb eines Zyklus des Taktsignals ab.

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Figur 5 veranschaulicht die Einzelheiten der Kennzeichen-Wählschaltung, welcher die von den Logikeinheiten 31 bis 34 gemäß Fig. 4 abgegebenen Kennzeichendaten eingespeist werden. Dabei empfängt der Multiplexer 41 die Übertragkennzeichen CnOUTO bis CnOUT3/ die über die Ubertragkennzeichen-Ausgangsklemmen der Logikeinheiten 31 bis 34 zugeführt werden. Der Multiplexer 42 nimmt die überlaufkennzeichen OVRO bis 0VR3 von den Logikeinheiten 31 bis ab. Der Multiplexer 43 empfängt die Vorzeichenkennzeichen SIN= bis SIN3 von den Logikeinheiten 31 bis 34. Diese Multi plexer 41 bis 43 werden weiterhin mit den vom Mikroprogramm bestimmten Kennzeichenwählsignalen (FLAG SELECT4 und FLAG SELECT5) vom Steuerregister 60 gespeist. Die O-Kennzeichen ZERO 0 bis ZERO 3 der Logikeinheiten 31 bis 34 sowie die Kennzeichen-Wählsignale FLAG SEL 0 bis FLAG SEL 3 werden jeweils 4 ODER-Gliedern 45 bis 48 eingespeist. Die Ausgangs signale der ODER-Glieder 45 bis 48 werden gemeinsam an ein UND-Glied 49 angelegt. Die Kennzeichensignale von dem Multiplexer MUX1 bis MUX3 und vom UND-Glied 49 werden in einem Kennzeichendatenregister 50 gespeichert. Das Register 50, das aus 4 D-Flip-Flops 51 bis 54 besteht, verklinkt das Ubertragkennzeichen, das überlaufkennzeichen, das Vorzeichenkennzeichen und das 0-Kennzeichen von den Multiplexern 41 bis 43 und vom UND-Glied 49 in Abhängigkeit von einem über eine Takteingangsklemme eingegebenen Kennzeichenregister-Taktimpuls. Übertrag-, überlauf- und Vorzeichenkennzeichen werden durch die Signale FLAG SELECT4 und FLAG SELECTS gemäß Tabelle 1 gewählt.

Tabelle 1

FLAG SEL 5	FLAG SEL 4	Kennzeichen	überlauf	Vorzeichen
0 0 1 1	0 1 0 1	übertrag	OVRO OVR1 OVR2 OVR3	SINO SIN1 SIN2 SIN3
CnOUTO CnOUTI CnOUT2 CnOUT3

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Aus Tabelle 1 geht hervor, daß dann, wenn die Signale FLAG SEL 4 und FLAG SEL 5 beide ¹¹O" sind, d.h. sich auf einem niedrigen Pegel befinden, das übertrag-, das überlauf- und das Vorzeichenkennzeichen von der Logikeinheit ALUO im Kennzeichendatenregister 50 gespeichert werden. Wenn das Signal FLAG SEL 5 eine "0" und das Signal FLAG SEL 4 eine "1" ist, werden die betreffenden Kennzeichen von der Logikeinheit ALU1 im Register 50 gesetzt. Wenn FLAG SEL 5 "1" und FLAG SEL 4 "0" sind, werden die betreffenden Kennzeichen von der Logikeinheit ALU2 im Kennzeichendatenregister 50 gesetzt. Wenn FLAG SEL 4 und FLAG SEL 5 beide "1" sind, werden die Kennzeichen von der Logikeinheit ALU3 in das Register 50 geladen.

Die 0-Kennzeichen ZERO 0 bis ZERO 4 werden durch vier Kennzeichenwählsignale FLAG SEL 0 bis FLAG SEL 3 gewählt. Wenn beispielsweise der Logikeinheit-Chip ALUO gewählt ist, wird ein niedriges Signal an eine der Eingangsklemmen des ODER-Glieds 45 angelegt, während hohe Signale an den Ausgangsklemmen der anderen drei ODER-Glieder erscheinen. Dies bedeutet, daß die Signale FLAG SELECT entsprechend gewählt werden. Wenn daher das Signal ZERO 0 niedrig ist, liefert das UND-Glied 49 ein Signal niedrigen Pegels. Ist das genannte Signal dagegen hoch, liefert das UND-Glied 49 ein Signal hohen Pegels. Die Beziehungen zwischen den betreffenden Kennzeichensignalen und den 0-Kennzeichen in den Logikeinheiten sind in der folgenden Tabelle 2 aufgeführt.

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Tabelle 2

ι FLAG SEL3	FLAG SEL2	FLAG SEL1	FLAG SELO	ZERO	Null-Kennzeichen	ZERO	1	ZERO	2	ZERO	3
O	O	O	1	ZERO	0	ZERO	1	ZERO	2
O	O	1	1	ZERO	0	ZERO	1
O	1	1	1	ZERO	0	ZERO	1	ZERO	2	ZERO	3
1	1	1	1		0	ZERO	1	ZERO	2
O	O	1	0			ZERO	1	ZERO	2	ZERO	3
O	1	1	0					ZERO	2	ZERO	3
1	1	1	0
O	1	O	0
1	1	O	0
1	O	O	0

Steuerschaltung

Figur 6 veranschaulicht eine Steuerschaltung zur Lieferung der Kennzeichenwählsignale FLAG SEL 0 bis FLAG SEL 5 für die Multiplexer 41 bis 43 und das UND-Glied 49, der Logikeinheit-Taktsignale ALU CLK 0 bis ALU CLK 3 für die arithmetischen Logikeinheiten ALUO bis ALU3 sowie der Übertrageingangssignale CnINO bis CnIN3 für die Klemmen Cn der Logikeinheiten 31 bis 34.

Gemäß Figur 6 besteht ein Steuerregister 60 aus D-Flip-Flops 61 bis 66» Dabei werden Signale der Datensammelleitungen (data bus) 0 bis 5 an die Flip-Flops 61, 62, 63, 64, 65 bzw. 66 angelegt. Diese Signale werden in den D-Flip-Flops durch das Steuerregister-Taktsignal gesperrt bzw. verklinkt. Das Signal FLAG SEL 0 wird von der Klemme Q des ersten Flip-Flops 61 abgegeben, während die Signale FLAG SEL 1 bis FLAG SEL 5 von der Klemme Q des zweiten Flip-

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Flops 62, von der Klemme Q des dritten Flip-Flops 63, von der Klemme Q des vierten Flip-Flops 64, von der Klemme Q des fünften Flip-Flops 65 bzw. von der Klemme Q des sechsten Flip-Flops 66 angegeben werden. Die eine Eingangsklemme jedes von vier ODER-Gliedern 67 bis 70 nimmt die Ausgangssignale von den Q-Klemmen der vier Flip-Flops 61 bis 64 ab, während die anderen Eingangsklemmen mit einem gemeinsamen Taktsignal beaufschlagt werden. Die vier ODER-Glieder erzeugen Logikeinheit-Taktsignale ALU CLOCK O bis ALU CLOCK 3.

Die AusgangsSignaIe der Klemmen Q von erstem bis drittem Flip-Flop 61 bis 63 werden jeweils an die eine Eingangsklemme dreier UND-Glieder 71 bis 73 angelegt, deren andere Eingangsklemmen LaufÜbertragssignale PO bis P2 aufnehmen. Die Ausgangsklemmen der drei UND-Glieder 71 bis 73 werden gegenüber den Lauf-Klemmen PO bis P2 des Voraus- bzw. Vorausregelübertraggenerators 74 im invertierten Zustand gehalten. Die Ausgangssignale der Klemmen Q der Flip-Flops 61 bis 63 werden jeweils an die eine Eingangsklemme von ODER-Gliedern 75 bis 77 angelegt, deren andere Eingangsklemmen Erzeugungsübertragssignale GO bis G2 empfangen. Die Ausgangssignale von viertem bis sechstem ODER-Glied werden an die Erzeugungsübertragklemmen GO bis G2 des Generators 74 angelegt.

Die Ubertrageingangssignale CnIN und CnON werden durch das vierte UND-Glied 78 einerUND-Funktion unterworfen, wobei das Ausgangssignal dieses UND-Glieds 78 an die eine Eingangsklemme eines fünften UND-Glieds 79 angelegt wird, dessen andere Eingangsklemme ein von der Ausgangsklemme Q des ersten Flip-Flops 61 abgegebenes Ausgangssignal empfängt. Auf diese Weise erzeugt das fünfte UND-Glied 79 ein erstes Übertrageingangssignal CnINO. Zweite bis vierte übertrag-

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eingangssignale CnINi bis CnIN3 werden von den Ausgangsklemmen Cn+x, Cn+y und Cn+z des Vorausübertrag-Generators abgegeben.

Vorausübertrag-Generator (lookahead carry generator)

Der Vorausübertrag-Generator gemäß Fig. 6 kann beispielsweise die Konstruktion gemäß Fig. 7 besitzen. Gemäß Fig. wird das Übertrageingangssignal Cn an die UND-Glieder 82 bis 84 über einen Umsetzer 81 angelegt. Das Erzeugungsübertragssignal GO wird an UND-Glieder 82 bis 88 angelegt, während das Erzeugungsübertragssignal G1 an UND-Glieder 89, 86, 83, 87, 84 und 88 und das Erzeugungsübertragssignal G3 an UND-Glieder 94, 93, 91 und 88 angelegt wird. Das LaufÜbertragssignal PO wird den UND-Gliedern 85 bis 87 sowie dem ODER-Glied 95 eingegeben, während das LaufÜbertragssignal P1 an die UND-Glieder 89 bis 91 und das ODER-Glied 95, das LaufÜbertragsignal P2 an die UND-Glieder 92 und 93 sowie das ODER-Glied 95 und das Laufübertragsignal P3 an das UND-Glied 94 und das ODER-Glied 95 angelegt werden. Die Ausgangssignale der UND-Glieder 85 und 82 werden einem NOR-Glied 96 eingespeist, das seinerseits das Signal Cn+x liefert.

Die Ausgangssignale der UND-Glieder 89, 86 und 83 werden einem NOR-Glied 97 eingegeben, das seinerseits ein Signal Cn+y liefert. Die Ausgangssignale der UND-Glieder 92, 90, 87 und 84 werden durch ein NOR-Glied 98 als Signal Cn+z ausgegeben. Die Ausgangssignale der UND-Glieder 94, 93, und 88 werden durch ein ODER-Glied 99 als G-Signal ausgegeben. Das ODER-Glied 95 liefert ein P-Signal. Der Vorausübertrag-Generator 74 mit dem beschriebenen Aufbau erfüllt die folgenden Gleichungen:

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Cn+x = GO + POCn

Cn+y = G1 + P1G0 + PIPOCn

Cn+z = G2 + P2G1 + P2P1G0 + P2PiP0Cn G = G3 + P3G2 + P3P2G1 + P3P2P1G0 P = P3P2P1P0

worin bedeuten:

GO bis G3 = übertragerzeugungseingänge, PO bis P3 = Ubertraglaufeingänge,

Cn = übertrageingang,

Cn+x, Cn+y und Cn+z = Übertragausgangssignal, G = übertragerzeugungsausgangssignal und P = übertraglaufausgangssignal.

Der Vorausübertrag-Generator kann beispielsweise aus der Vorrichtung AM2902 der Firma Advanced Micro Devices, Inc. bestehen.

Das Steuerregister 60 gemäß Fig. 6 umfasst drei Register für die betreffenden Steuerungen, wobei in diesem Fall sechs Register D-Flip-Flops 61 bis 66 darstellen. Die gleichen Daten (von Datensammelleitungen) DATA BUS 0 bis DATA BUS werden an die Flip-Flops 61 bis 66 angelegt.

Figur 8A veranschaulicht eine grundsätzliche Taktsignal-Wellenform. Wenn das Taktsignal vom niedrigen auf den hohen Pegel übergeht, wird der auszuführende Mikroprogrammbefehl im Festspeicher- bzw. ROM-Datenregister 14 gesetzt. Wenn der zu diesem Zeitpunkt gesetzte bzw. geladene Befehl ein solcher für Einschreibung in das Steuerregister ist, erzeugt das ROM-Datenregister das Datenfeld bzw. einen Teil des Befehls auf der Datensammelleitung, während es ein Steuerregister-Taktsignal (niedrigen Pegels) in das Steuerregister liefert. Die das Steuerregister 60 bildenden Flip-Flops 61 bis 66 verklinken die Datensammelleitungen 0 bis 5 auf der Vorderflanke des Steuerregister-Taktsignals.

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Gemäß Figur 9 bestimmt das Steuerregister eine Kombination von Logikeinheiten entsprechend seinem Inhalt, d.h. entsprechend den in ihm gesetzten Daten. In Fig. 9 entsprechen die Bits b_ß bis b, den Flip-Flops 61 bis 64 des Steuerregisters 60, während die Bits b. und b_r den Flip-

fr «J

Flops 65 und 66 entsprechen. Die Bits b„ bis b_ werden zur Wahl der die Operation durchführenden Logikeinheit und der Logikeinheit zur Lieferung des Übertragkennzeichens Cn benutzt. Fünftes und sechstes Flip-Flop 65 und 66 dienen zur Auswahl der Logikeinheit zur Lieferung der Kennzeichendaten zum Kennzeichenregister. Das Signal ZERO FLAG wird durch die Bits b_Q bis b. gewählt.

Fig. 9 veranschaulicht die Beziehungen zwischen den Ausgangsgrößen der betreffenden Flip-Flops 61 bis 66 und den Logikeinheit-Kennzeichensignalen. Wie am besten aus Fig. 6 hervorgeht, wird mit dem dem Flip-Flop 61 entsprechenden Bit b_Q das Signal ALU CLOCK O gewählt. Auf ähnliche Weise wählen die Bits b₁ bis b₄ die Signale ALU CLOCK 1 bis 4. Wenn bei der dargestellten Ausführungsform das Bit b_Q eine "1" ist, während die restlichen Bits b- bis br sämtlich "0" entsprechen, wird das Taktsignal ALU CLOCK 0 ausgegeben. Wenn die Bits b_Q, b.. und b₄ eine "1" sind, werden die Taktsignale ALU CLOCK O bis ALU CLOCK 1 ausgegeben. Auf ähnliche Weise wird durch zweckmäßige Kombination der Bits jeweils die entsprechende Kombination von Signalen ALU CLOCK gewählt (vergl. Fig. 9) .

Die Ausführoperation eines arithmetischen bzw. Rechenbefehls ist im folgenden anhand von Fig. 10 erläutert. Ein Rechenbefehl wird im Festspeicher bzw. ROM-Datenregister 14 in Abhängigkeit von einem Taktsignal gemäß Fig. 10A verklinkt. Nach dem Verklinken liefert das

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Datenregister 14 eine Adresse A, eine Adresse B sowie Befehlsdaten zur Logikeinheit. Wenn der Rechenbefehl ein Befehl zur Benutzung der Daten im Dateiregister ist/ erfolgt ein Zugriff zum Dateiregister, und die Datensammelleitung liefert gemäß Fig. 1OC die Daten der Datei. Auf die Eingangsinformation hin erzeugt das betreffende Logikeinheit-Chip ein Erzeugungsübertragsignal G und ein LaufÜbertragssignal P gemäß Fig. 10D. Diese Signale G (GO bis G2) und P (PO bis P2) werden zur Übertraggeneratorschaltung geliefert, die ihrerseits gemäß Fig.10E Signale CnINO bis CnIN3 liefert. Die Signale G (GO bis G2) und P (PO bis P2) werden der Übertraggeneratorschaltung 74 eingegeben, die daraufhin Signale CnINO bis CnIN3 zur Logikeinheit liefert. In Abhängigkeit von diesen Signalen führt die Logikeinheit die vorgeschriebene, einen übertrag beinhaltende Operation aus und liefert aufgrund dieser Operation Daten zur Logikeinheit-Sammelleitung (ALU BUS), während gleichzeitig die Chips der Logikeinheit(en) gemäß Fig. 10F Kennzeichen liefern. Wenn der augenblicklich ausgeführte Befehl ein Befehl für das Setzen eines Kennzeichens im Kennzeichenregister ist, liefert das Festspeicher-Datenregister das Kennzeichenregister-Taktsignal zum Kennzeichenregister. Wenn der Befehl ein solcher zum Setzen des Ergebnisses der Operation der Logikeinheit im Dateiregister ist, liefert das Festspeicher-Datenregister das Dateiregister-Taktsignal zum Dateiregister. Wenn der Befehl ein solcher für die beiden beschriebenen Vorgänge ist, liefert das Festspeicher-Datenregister Taktsignale niedrigen Pegels zu beiden Registern auf die in Fig. 10G gezeigte Weise. Infolgedessen werden das Kennzeichenregister oder das Dateiregister gemäß Fig. 10H an der Vorderflanke des Signals gesetzt. Auf diese Weise ist ein Befehl über einen Zyklus ausgeführt.

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0,3

Die folgenden Erläuterungen beziehen sich auf die Ausführung eines Operationsbefehls für den Fall, daß Daten b_Q = 1, b- = 0, b₃ = 0, b. = 1, b₅ = 0 im Steuerregister gesetzt bzw. in dieses geladen worden sind. Zunächst werden das erste, das zweite und das fünfte Flip-Flop 61, 62 bzw. 65 gesetzt (vergleiche Fig. 6). Infolgedessen nehmen die Kennzeichenwählsignale folgende Zustände ab: FLAG SEL 0 ist niedrig; FLAG SEL 1 = niedrig; FLAG SEL 2 = hoch; FLAG SEL 3 = hoch; FLAG SEL 4 = hoch; FLAG SEL 5 = niedrig. Die Signale niedrigen Pegels werden daher dem ersten und dem zweiten ODER-Glied 57 bzw. eingegeben, während die Signale hohen Pegels an drittes und viertes ODER-Glied 69 bzw. 70 angelegt werden. Infolgedessen werden Taktsignale an die Logikeinheiten ALüO und ALU1 angelegt, während Dauersignale hohen Pegels den Logikeinheiten ALU2 und ALU3 aufgeprägt werden. Als Ergebnis beginnen die Chips ALUO und ALU 1 zu arbeiten.

Ein Signal hohen Pegels wird an die eine Eingangsklemme des UND-Glieds 71 angelegt, während ein Signal niedrigen Pegels der einen Eingangsklemme des ODER-Glieds 75 aufgeprägt wird. Ein anderes Signal hohen Pegels wird an die eine Eingangsklemme des UND-Glieds 72 angelegt, während ein Signal niedrigen Pegels an die eine Eingangsklemme des ODER-Glieds 76, ein niedriges Signal an die eine Eingangsklemme des UND-Glieds 73 und ein hohes Signal an eine EIngangsklemme des ODER-Glieds 77 angelegt werden.

Wenn unter diesen Bedingungen aufgrund der Operation in der Logikeinheit 31 (ALUO) ein Übertrag stattfindet, werden ein Erzeugungsübertragssignal GO (niedriger Pegel) und ein Laufübertragssignal PO (niedriger Pegel) an den betreffenden Klemmen 44 bzw. 45 der Logikeinheit 31 aufgegeben. Das Laufsignal wird an die andere Eingangsklemme des UND-Glieds 71 angelegt, und das Erzeugungsübertragssignal wird

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der anderen Eingangsklemme des ODER-Glieds 75 aufgeprägt. Das UND-Glied 71 und das ODER-Glied 75 liefern daraufhin Signale niedrigen Pegels. Letztere werden dem Vorausübertrag-Generator 74 eingegeben.

Wenn im vorhergehenden Rechenvorgang kein übertrag stattgefunden hat/ befindet sich das Eingangssignal CnIN auf einem niedrigen Pegel, so daß ein niedriges Signal an das UND-Glied 78 angelegt wird. Infolgedessen befinden sich die Ausgangssignale der UND-Glieder 78 und 79 beide auf niedrigem Pegel, und diese Signale werden an die Logikeinheit 31 angelegt. Der CnlNO-Eingang 38 befindet sich auf niedrigem Pegel, ebenso wie das dem Vorausübertrag-Generator 74 einzuspeisende Eingangssignal Cn. In der in Fig. 7 dargestellten Logikschaltung des Vorausübertrag-Generators 74 befinden sich die Eingänge GO und.PO beide auf niedrigem Pegel, während das durch den Umsetzer 81 invertierte Eingangssignal Cn einen hohen Pegel besitzt. Die niedrigen Eingangssignale werden daher beide den Eingangsklemmen des UND-Glieds 85 aufgeprägt. Ein hohes Signal wird an die eine Eingangsklemme des UND-Glieds 82 angelegt, und ein niedriges Signal wird der anderen Eingangsklemme desselben UND-Glieds aufgeprägt. Infolgedessen besitzen die Ausgangssignale der UND-Glieder 85 und 82 beide den niedrigen Pegel, so daß niedrige Signale dem NOR-Glied 96 aufgeschaltet werden. Das Ausgangssignal des NOR-Glieds 96 geht auf den hohen Pegel über, so daß ein hohes Signal an die Klemme Cn+x des Vorausübertrag-Generators 74 angelegt wird. Wenn ein Obertrag bei der Operation in der Logikeinheit 32 (ALU1) stattfindet, werden ein Erzeugungsübertragssignal G1 (niedriger Pegel) und ein Laufübertragssignal P1 (niedriger Pegel) an den betreffenden Klemmen der Logikeinheit 32 ausgegeben. Das Laufsignal wird dabei an die andere Eingangsklemme des UND-Glieds 72 angelegt, während das Erzeugungsübertragssignal der anderen

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- ζί -

Eingangsklemme des ODER-Glieds 76 aufgeprägt wird. Das UND-Glied 72 und das ODER-Glied 76 liefern beide Signale niedrigen Pegels, welche an den Vorausübertrag-Generator 74 angelegt werden.

Bei der in Fig. 7 gezeigten Logikschaltung des Vorausübertrag-Generators 74 befinden sich beide Eingänge bzw. Eingangssignale auf niedrigem Pegel. Diese niedrigen Signale werden an die Eingangsklemmen von UND-Gliedern 83, 86 und 89 angelegt. Letztere liefern daraufhin niedrige Signale, die dem NOR-Glied 97 eingespeist werden, welches seinerseits ein hohes Signal erzeugt. Das hohe Signal wird an die Klemme Cn+y des Vorausübertrag-Generators 74 angelegt. Ein Signal hohen Pegels wird an beide Eingangsklemmen des UND-Glieds 92 angelegt, während ein hohes Signal und zwei niedrige Signale an die drei Eingangsklemmen des UND-Glieds 90 sowie ein hohes Signal und drei niedrige Signale an die vier Eingangsklemmen des UND-Glieds 87 angelegt werden. Zwei hohe Signale und zwei niedrige Signale werden den vier Eingangsklemmen des UND-Glieds 84 aufgeprägt. Infolgedessen befindet sich das Ausgangssignal des UND-Glieds 92 auf dem hohen Pegel, während die Ausgangssignale der UND-Glieder 90, 87 und den niedrigen Pegel besitzen, mit dem Ergebnis, daß ein hohes Signal und drei niedrige Signale an die vier Eingangsklemmen des NOR-Glieds 98 angelegt werden. Das Ausgangssignal des NOR-Glieds 98 geht auf den niedrigen Pegel über, so daß ein entsprechendes niedriges Signal von der Klemme Cn+z des Vorausübertrag-Generators 74 abgegeben wird. In diesem Fall wird ein hohes Signal von der Ausgangsklemme Cn+x an die Eingangsklemme CnINI der Logikeinheit 32 (ALU1) angelegt, während ein hohes Signal von der Ausgangsklemme Cn+y an die Eingangsklemme CnIN2 der Logikeinheit ALU2 angelegt wird, um ein Ubertragssignal zu erzeugen.

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Die Logikeinheit 33 (ALU2) wird durch die Anlegung des hohen Signals an die Eingangsklemme CnIN2 nicht wesentlich beeinflußt, weil an ihr nicht das Signal ALU CLOCK 2, sondern ein Signal hohen Pegels anliegt.

Infolgedessen wird das Übertragssignal zwischen den Logikeinheit-Chips ALUO (31) und ALU1 (32) erzeugt.

Im folgenden sei der Fall betrachtet, in welchem während der Operation der Logikeinheit 31 (ALUO) kein übertrag durchgeführt wird. Die Logikeinheit 31 liefert an den Klemmen PO 45 und GO 44 Signale hohen Pegels, welche an das UND-Glied 71 und das ODER-Glied 75 angelegt werden, so daß diese hohe Signale liefern. In der Logikschaltung gemäß Fig. 7 werden die hohen Signale an beide Eingangsklemmen des UND-Glieds 85 angelegt, so daß dessen Ausgangssignal auf dem hohen Pegel liegt, während das Ausgangssignal des NOR-Glieds 96 den niedrigen Pegel besitzt. Von der Klemme Cn+x des Vorausübertrag-Generators 74 wird ein niedriges Signal abgegeben," wobei kein übertrag durchgeführt wird.

Die Signale FLAG SEL 4 (hoher Pegel) und FLAG SEL 5 (niedriger Pegel) werden den Multiplexern 41 bis 43 eingespeist. Bei Eingang dieser Signale liefert der Multiplexer

41 ein Übertragkennzeichen CnOUTI, während der Multiplexer

42 ein überlaufkennzeichen OVR1 und der Multiplexer 43

ein Vorzeichenkennzeichen SIN1 liefern, wobei diese Signale im Übertragkennzeichenregister 51, im überlaufkennzeichenregister 52 bzw. im Vorzeichenkennzeichenregister 53 gesetzt werden.

Im Fall des O-Kennzeichenregisters werden ein niedriges Signal FLAG SEL 0, ein niedriges Signal FLAG SEL 1, ein hohes Signal FLAG SEL 2 und ein hohes Signal FLAG SEL 3

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an jeweils eine Eingangsklemme der ODER-Glieder 45 bis angelegt. Die Ausgangssignale der ODER-Glieder 47 und 48 besitzen daher einen hohen Pegel. Wenn die Logikeinheiten ALUO bis ALU1 beide den Zustand "0" besitzen, befinden sich die Signale ZERO 0 und ZERO 1 auf dem hohen Pegel, so daß die ODER-Glieder 45 und 46 hohe Signale erzeugen. Den vier Eingangsklemmen des UND-Glieds 49 werden daher Signale hohen Pegels aufgeprägt, so daß das UND-Glied 4 9 ein hohes Signal liefert, und das O-Kennzeichen im Kennzeichendatenregister 50 auf den logischen Zustand "1" gesetzt wird. Sofern nicht die Logikeinheit ALUO (31) oder ALU1 (32) den Zustand "0" besitzt, befindet sich das Ausgangssignal des UND-Glieds 49 auf dem niedrigen Pegel, so daß der logische Zustand "0" im 0-Kennzeichenregister 54 gesetzt wird.

Im folgenden ist die Arbeitsweise der Chips ALU2 und ALU3 beschrieben. In diesem Fall sind im Steuerregister 60 b« auf "0" b₁ auf "0", b₂ auf "1", b₃ auf "1", b₄ auf "1" und br auf "1" gesetzt. Infolgedessen nehmen die Kennzeichenwählsignale folgende Pegel bzw. Zustände ein: Signal FLAG SEL 0 = hoch, FLAG SEL 1 = hoch, FLAG SEL 2 = niedrig, FLAG SEL 3 = niedrig, FLAG SEL 4 = hoch und FLAG SEL 5 = hoch. Die hohen Signale werden zur Auswahl der Logikeinheit-Chips an die ODER-Glieder 67 und 68 angelegt, während die niedrigen Signale den ODER-Gliedern 69 und 70 eingegeben werden. Da an den anderen Eingangsklemmen der ODER-Glieder 67 bis 70 ein Taktsignal anliegt, wird das Logikeinheit- bzw. ALU-Taktsignal den Eingangsklemmen ALU CLOCK des ALU2-Chips 33 und des ALU3-Chips 34 aufgeprägt.

An das UND-Glied 71 wird ein niedriges Signal angelegt, während an das ODER-Glied 75 ein hohes Signal, an das UND-Glied 72 ein niedriges Signal, an das ODER-Glied 76 ein

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hohes Signal, an das UND-Glied 73 ein hohes Signal und an das ODER-Glied 77 ein niedriges Signal angelegt werden. Infolgedessen sind die Ausgangssignale der UND-Glieder 71 und 72 auf niedrigem Pegel, und die Ausgangssignale der ODER-Glieder 75 und 76 sind hoch. Aus diesem Grund wird ein niedriges Signal an die Klemme PO des Vorausübertrag-Generators 74 angelegt, während ein hohes Signal an die Klemme GO, ein niedriges Signal an die Klemme P1 und ein hohes Signal an die Klemme G1 angelegt werden.

Im folgenden sei angenommen, daß in der von der Logikeinheit ALU2 durchgeführten Operation ein übertrag stattfindet. In diesem Fall befinden sich das Erzeugungsübertragssignal G2 des AKJ2-Chips 33 und das Laufübertragssignal P2 auf niedrigem Pegel. Diese niedrigen Signale werden beide an die anderen Eingangsklemmen des UND-Glieds 73 und das ODER-Glied 77 angelegt, so daß deren Ausgangssignale beide den niedrigen Pegel besitzen. Infolgedessen liegen die Eingänge P2 und G2 des Generators 74 auf niedrigem Pegel. In der Logikschaltung des Generators 74 gemäß Fig. 7 werden die hohen und niedrigen Signale entsprechend an die Eingangsklemmen des UND-Glieds 85 angelegt, so daß dessen Ausgangssignal einen niedrigen Pegel besitzt. Da die hohen Signale an beide Eingangsklemmen des UND-Glieds 82 angelegt werden, wird sein Ausgangssignal hoch. Ein hohes und ein niedriges Signal werden an die Eingangsklemmen des NOR-Glieds 96 angelegt, so daß dieses ein niedriges Signal liefert. An der Klemme Cn+x des Vorausübertrag-Generators 74 wird kein Ubertragssignal erzeugt.

Hohe und niedrige Signale werden an die Eingangsklemmen des UND-Glieds 89 angelegt, so daß dessen Ausgangssignal auf den niedrigen Pegel übergeht. Zwei hohe Signale und ein niedriges Signal werden den drei Eingangsklemmen des

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UND-Glieds 86 aufgeprägt, so daß dessen Ausgangssignal niedrig ist. Hohe Signale werden den drei Eingangsklemmen des UND-Glieds 83 eingespeist, so daß dieses ein Ausgangssignal hohen Pegels liefert. Zwei niedrige Signale und ein hohes Signal werden an die drei Eingangskleiranen des NOR-Glieds 97 angelegt, so daß dessen Ausgangssignal einen niedrigen Pegel erhält.

Folglich wird an der Ausgangsklemme Cn+y des Vorausübertrag-Generators 74 kein Übertragesignal erzeugt. Signale niedrigen Pegels werden an die beiden Eingangsklemmen des UND-Glieds 92 angelegt, so daß dessen Ausgangssignal einen niedrigen Pegel erhält. Zwei niedrige Signale und ein hohes Signal werden den drei Eingangsklemmen des UND-Glieds 90 aufgeprägt, so daß dessen Ausgangssignal niedrig ist. Zwei niedrige und zwei hohe Signale werden den vier Eingangsklemmen des UND-Glieds 87 aufgeschaltet, so daß dieses ein niedriges Ausgangssignal liefert. Drei hohe Signale und ein niedriges Signal werden den vier Eingangsklemmen des UND-Glieds 84 aufgeprägt, so daß dessen Ausgangssignal niedrig ist. Infolgedessen werden niedrige Signale, d.h. solche niedrigen Pegels, an alle vier Eingangsklemmen des NOR-Glieds 98 angelegt, so daß letzteres auf den hohen Pegel übergeht. Demzufolge wird an der Klemme Cn+z des Vorausübertrag-Generators 74 ein Übertragssignal erzeugt, das an die Ubertragssignal-Eingangsklemme des ALU3-Chips 34 angelegt wird.

Während sich die vorstehende Beschreibung auf den Fall bezieht, in welchem während der Operation kein Übertrag stattfindet, muß im Fall eines stattfindenden Übertrags dieser an die Eingangsklemme CnIN2 der Logikeinheit 33 (ALU2) angelegt werden. In diesem Fall steuert das Mikroprogramm in der Weise, daß das am UND-Glied 78 anliegende Übertrageingangssignal CnIN ebenso wie das Signal CnON einen hohen Pegel erhält. Infolgedessen wird das Ausgangssignal des

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UND-Glieds 78 hoch, so daß auch das übertrageingangssignal Cn des Generators 74 hoch wird. Bei der Logikschaltung gemäß Fig. 7 wird ein Signal niedrigen Pegels entsprechend über den Umsetzer 81 an den Eingang des UND-Glieds 83 angelegt, so daß dessen Ausgangssignal den niedrigen Pegel annimmt. Da niedrige Signale an den drei Eingängen des NOR-Glieds 97 anliegen, besitzt dessen Ausgangssignal den hohen Pegel. Aus diesem Grund wird an der Klemme Cn+y des Vorausübertrag-Generators 74 ein Ubertragssignal abgegeben, wobei dieses übertragssignal CnIN2 an die Übertrageingangsklemme des ALU2-Chips 33 angelegt wird.

Durch den Umsetzer 81 wird ein Signal niedrigen Pegels der Eingangsklemme des UND-Glieds 82 aufgeprägt, so daß letzteres ein niedriges Signal liefert. Signale niedrigen Pegels werden an beide Eingangsklemmen des NOR-Glieds 96 angelegt, das daraufhin ein hohes Signal liefert. Demzufolge wird an der Ausgangsklemme Cn+x des Vorausübertrag-Generators 74 ein Ubertragssignal erzeugt. Das Ubertragssignal CnINI wird an die Übertrageingangsklemme der Logikeinheit 32 (ALU1) angelegt, doch wird diese hierdurch nicht beeinflußt, weil das Signal ALU CLOCK 1 nicht an ihr anliegt.

Bei der Informationsverarbeitungsvorrichtung mit dem beschriebenen Aufbau wird das Steuerregister 60 durch das Mikroprogramm so angesteuert, daß Kennzeichenwählsignale gesteuert werden können. Infolgedessen können Kennzeichensignale (übertrag-, überlauf-, Vorzeichen-, 0-Kennzeichen) von einem gewünschten ALU-Chip im Kennzeichendatenregister gesetzt werden. Aus diesem Grund ist eine wirksame Arbeitsweise möglich. Das betreffende ALU-Chip kann durch Ansteuerung der Steuerregister 60 durch das Mirkoprogramm gewählt

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werden. Dies setzt voraus, daß eine optimale Korabination von ALü-Chips entsprechend der Operation bzw. Verarbeitung einer gewünschten Bitzahl gebildet werden kann, beispielsweise für 4- und 8-Bit-Operation.

Weiterhin ist die Schaltung so ausgelegt, daß beim Auftreten eines Übertrags das Übertragssignal in Übereinstimmung mit verschiedenen Kombinationen der Chips angelegt wird. Aus diesem Grund ist ein Arbeiten mit einer optimalen (Bit-)Zahl möglich, ohne daß die Beladung des Mikroprogramms vergrößert wird. Wenn bei dieser Konstruktion zwei der vier ALU-Chips benutzt werden, können das Dateiregister und das in den restlichen beiden ALU-Chips enthaltene Arbeitsregister (work register) als arithmetische bzw. Rechenregister benutzt werden. Beispielsweise kann das 16-Bit-Dateiregister in zwei 8-Bit-Gruppen A und B oder C und D für dieselbe Adresse, wie in Tabelle 3 angeführt benutzt werden.

Tabelle 3

■16 Bits

Datei-Adresse

A	B	E
C	D	F

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-X-

Wenn im Steuerregister 50 die Signale b_Q bis b- die Zustände "1", "1", "0", "0", "1" bzw. "0" besitzen, wird die Operation A oder C durchgeführt. Die Operation B oder D wird durchgeführt, wenn b_Q = 0, b.. = 0, b» = 1, b₃ = 1, b. = 1 und b₅ = 1. Im Fall von b_Q = 1, b.. = 1, b₂ = 1 , b₃ = 1 , b. = 1 und b,- = 1 wird die Operation B oder F ausgeführt.

Bei der beschriebenen Ausführungsform bestehen die Logikeinheit-Chips aus jeweils 4 Bits, wobei bis zu 4 Chips (16 Bits) anwendbar sind. Das Logikeinheit-Chip kann jedoch auch ein Mehrfaches von 4 Bits enthalten, und die Zahl der Chips kann je nach Bedarf beliebig gewählt werden. In diesem Fall wird dieselbe Wirkung erreicht wie bei der vorstehend beschriebenen Ausfuhrungsform.

Figur 11 zeigt ein Beispiel für eine andere arithmetische Logikeinheit zur Verwendung bei einer abgewandelten Ausführungsform der Erfindung. Bei dieser Ausführungsform sind die Logikeinheit-Chips in zwei Gruppen unterteilt, von denen die eine aus dem ALUO-Chip 31 und dem ALU1-Chip und die andere aus dem ALU2-Chip 33 und dem ALU3-Chip besteht. Diese Gruppen arbeiten jeweils voneinander unabhängig, d.h. die eine Gruppe führt eine andere Operation aus als die andere Gruppe. Die Logikeinheiben ALUO und ALU1 können dabei mit denselben Signalen gespeist werden, beispielsweise einem Adressensignal A, einem Adressensignal B und einem Befehlssignal. Ebenso können gleiche, aber von den Signalen der genannten Logikeinheit verschiedene Signale, wie ein Adressensignal A, ein Adressensignal B und ein Befehlssignal, an die Logikeinheiten ALU2 bzw. 33 und ALU3 bzw. 34 angelegt werden. Selbstverständlich können auch jeweils dieselben Signale an alle Logikeinheiten angelegt werden. Im letzteren Fall arbeiten die

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Logikeinheiten als arithmetische Logikeinheit mit 16 Bits.

Die Arbeitsweise der Logikeinheiten ist nachstehend anhand von Fig. 12 erläutert.Die folgende Beschreibung bezieht sich auf den Fall, in welchem beide Gruppen gleichzeitig und getrennt arbeiten, sowie auf einen anderen Fall, in welchem beide Gruppen als einzige Logikeinheit arbeiten. Figur 12 veranschaulicht eine Logikeinheit-Steuerschaltung zur Steuerung der Logikeinheitgruppen gemäß Fig. 11. Ein Kennzeichendatenregister A 111 besteht aus einem Übertragkennzeichenregister 112, einem überlaufkennzeichenregister 113, einem Vorzeichenkennzeichenregister 114 und einem O-Kennzeichenregister 115. Diese Register bestehen jeweils aus einem 'D-Flip-Flop. Die betreffenden Kennzeichen (SIN1, OVR1, CnOUTI) des ALU1-Chips 32 werden in den entsprechenden Registern gesetzt. Die O-Kennzeichensignale ZERO 0 und ZERO 1 der Logikeinheiten 31 und 32 werden über ein UND-Glied 116 im O-Kennzeichenregister 115 gesetzt. Das Setzen bzw. Laden im Kennzeichenregister 111 erfolgt in Abhängigkeit von einem Kennzeichen-Register-Taktimpuls (FLG REG CLOCK), der an eine Takteingangsklemme CK des Kennzeichenregisters 111 angelegt wird.

Das Kennzeichendatenregister B bzw. 117 besitzt einen ähnlichen Aufbau wie das Register A bzw. 111 und es umfasst ein Übertragkennzeichenregister 141, ein überlaufkennzeichenregister 142, ein Vorzeichenkennzeichenregister 143 sowie ein O-Kennzeichenregister 144. Das Datenregister B bzw. 117 nimmt die entsprechenden Kennzeichen (CnOUT 3, OVR 3, SIN 3) vom ALU3-Chip 34 sowie die O-Kennzeichensignale ZERO 0 bis ZERO 3 von den Logikeinheiten ALUO bis ALU3 über ODER-Glieder 118 und 119 sowie ein UND-Glied 120 ab.

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-A-

Ein Vorausübertrag-Generator A bzw. 121 zur Durchführung eines Übertrags in Gruppe A (Logikeinheiten 31 und 32) besitzt einen ähnlichen Aufbau wie der entsprechende Generator gemäß Fig - 5. Ein von den Klemmen G und P der Logikeinheit 31 abgegebenes Erzeugungsübertragsignal (GO) bzw. ein LaufÜbertragssignal (PO) werden an die Klemmen GO und PO des Übertrag-Generators 121 angelegt. Ein Kennzeichenwählsignal, ein Übertrageingangssignal und ein Weiterführsignal (carry-on signal) vom Mikroprogramm werden über zwei UND-Glieder 124 und 125 sowie ein ODER-Glied 126 an die Übertrageingangsklemme Cn angelegt.

Ein Vorausübertraggenerator B bzw. 122 zur Durchführung eines Übertrags in Gruppe B (Logikeinheit-Chips 33 und 34) besitzt einen ähnlichen Aufbau wie der Generator A bzw. 121. Die Klemme GO des Generators 122 ist dabei über einen Widerstand R mit einer Stromversorgung (+5V) verbunden, während die Klemme PO an Masse liegt. Ein LaufÜbertragssignal P1 und ein Erzeugungsübertragssignal G1 vom Logikeinheit- bzw. ALU1-Chip 32 werden zusammen mit dem Kennzeichenwählsignal über ein UND-Glied 131 und ein ODER-Glied 132 an die Klemmen P1 und G1 angelegt. Ein Laufsignal P2 und ein Erzeugungssignal G2 von der Logikeinheit 33 werden den Klemmen P2 bzw. G2 aufgeprägt. Ein Übertragkennzeichensignal vom Kennzeichendatenregister B bzw. 117 sowie ein Welterführsignal werden über ein UND-Glied 133 an die Übertrageingangssignalklemme Cn angelegt.

Wenn bei dieser Konstruktion das Kennzeichenwählsignal den hohen Pegel besitzt, arbeiten die arithmetischen Logikeinheiten in Gruppe A und B unabhängig voneinander. Wenn dieses Signal den niedrigen Pegel besitzt, arbeiten die beiden Gruppen als einzige Gruppe, d.h. als 16-Bit-Logikeinheit.

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Wenn das Kennzeichenwählsignal den hohen Pegel besitzt, wird über den Umsetzer 123 ein niedriges Signal an das UND-Glied 124 angelegt, so daß dessen Ausgangssignal auf den niedrigen Pegel übergeht und ein niedriges Signal an eine der Eingangsklemmen des ODER-Glieds 126 angelegt wird. Das Ubertragssignal CnONA vom Mikroprogramm besitzt den hohen Pegel, wenn das von der vorhergehenden Operation resultierende Ubertragkennzeichen benötigt wird. Wenn bei der Operation bzw. Ausführung kein übertrag erfolgt, besitzt das Übertragssignal CnA vom Kennzeichendatenregister A bzw. 111 den niedrigen Pegel. Infolgedessen werden ein niedriges Signal und zwei hohe Signale an die drei Eingangsklemmen des UND-Glieds 125 angelegt, so daß dessen Ausgangssignal niedrig wird und ein niedriges Signal dem ODER-Glied 126 eingespeist wird. Infolgedessen werden niedrige Signale an beide Eingangsklemmen des ODER-Glieds 126 angelegt, so daß dieses an seinem Ausgang ein niedriges Signal liefert. Das den niedrigen Pegel besitzende Signal CnINO wird dem arithmetischen Logikeinheit-Chip 31 (ALUO) eingespeist. Wenn bei der Operation ein übertrag auftritt, besitzt das Übertragssignal CnA den hohen Pegel, so daß entsprechende hohe Signale an die drei Eingangsklemmen des UND-Glieds 125 angelegt werden. Demzufolge geht das Ausgangssignal des UND-Glieds 125 auf den hohen Pegel über, und dem ODER-Glied 126 wird ein hohes Signal eingespeist. Das ODER-Glied 126 liefert daher ein hohes Signal, so daß ein hohes Ubertragssignal CnINO der übertrageingangsklemme der Logikeinheit 31 aufgeprägt wird. Infolgedessen gibt letztere beim Auftreten eines Übertrags an ihren Klemmen G und P Signale niedrigen Pegels ab, die den Klemmen GO und PO des Übertraggenerators 121 aufgeschaltet werden. Infolgedessen wird durch die Logikschaltung gemäß Fig. 5 ein Signal hohen Pegels an der Klemme Cn+x abgegeben. Dabei wird das Übertragssignal CnINI mit hohem Pegel an die übertrageingangsklemme der Logikeinheit 32 angelegt.

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Das Übertragkennzeichen CnOUTI, das Überlaufkennzeichen 0VR1 und. das Vorzeichenkennzeichen SIN1 von der Logikeinheit 32 werden im Übertragkennzeichenregister 112, im überlaufkennzeichenregister 113 bzw. im Vorzeichenkennzeichenregister 114 des Kennzeichenregisters A bzw. 111 gesetzt. Das O-Kennzeichensignal ZERO O von der arithmetischen Logikeinheit bzw. vom ALU1-Chip 32 sowie das O-Kennzeichensignal ZERO 1 von der Logikeinheit 32 werden über das UND-Glied 116 im O-Kennzeichenregister 115 gesetzt bzw. in dieses geladen. Wenn im Betrieb der Logikeinheit 31 kein übertrag stattfindet, werden an den Klemmen G und P der Logikeinheit 31 bzw. des Chips 31 Signale hohen Pegels ausgegeben, so daß an der Klemme Cn+x ein niedriges Signal erscheint. In diesem Fall wird daher kein Übertragssignal an die Übertrageingangsklemme Cn des Logikeinheit-Chips 32 (ALU1) angelegt.

Im folgenden sei nunmehr die Gruppe P (ALU2-Chip 33 und ALU3-Chip 34) betrachtet. Wenn im Betrieb der Logikeinheit 33 ein übertrag stattfindet, liefert diese Logikeinheit 33 an den Klemmen G und P niedrigen Pegel besitzende Signale, die den Klemmen P2 und G2 des Übertraggenerators 122 aufgeprägt werden. Das den hohen Pegel besitzende Kennzeichenwählsignal wird der anderen Eingangsklemme des ODER-Glieds 132 aufgeprägt, während das Kennzeichenwählsignal mit niedrigem Pegel über den Umsetzer 123 an die andere Eingangsklemme des UND-Glieds 131 angelegt wird. Wenn somit das Erzeugungsübertragssignal (G1) und das Laufsignal (P1) der arithmetischen Logikeinheit 32 (ALU1) an die andere Eingangsklemme bzw. -klemmen vom ODER-Glied 132 und UND-Glied 131 angelegt werden, besitzt das Ausgangssignal des ODER-Glieds 132 den hohen Pegel und das Ausgangssignal des UND-Glieds 131 einen niedrigen Pegel, und zwar unabhängig davon, daß die Signale G1 und P1 einen hohen bzw. einen niedrigen Pegel besitzen. Infolgedessen wird ein niedriges

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Signal an die Klemme P1 des Ubertraggenerators B bzw. 132 angelegt, während ein hohes Signal an die Klemme G1 angeschaltet wird. Weiterhin wird die Klemme PO mit einem hohen Signal beaufschlagt, während die Klemme PO mit einem Signal, niedrigen Pegels gespeist wird. Das übertragssignal CnONB vom Mikroprogramm besitzt den niedrigen Pegel, wenn das Übertragkennzeichen von der vorhergehenden Operation benötigt wird, und das Übertragssignal CnB mit dem niedrigen Pegel vom Kennzeichendatenregister 117 wird über das UND-Glied 133 an die Übertrageingangsklemme Cn angelegt, wenn in der vorhergehenden Operation kein Übertrag stattgefunden hat.

Bei der Logikschaltung gemäß Fig. 7 werden somit ein hohes Signal und ein niedriges Signal an das UND-Glied 85 angelegt, so daß dessen Ausgangssignal auf den niedrigen Pegel übergeht. Hohe Signale werden an das UND-Glied 82 angelegt, so daß dieses ein hohes Ausgangssignal liefert. Infolgedessen werden niedrige und hohe Signale den Eingangsklemmen des NOR-Glieds 96 aufgeprägt, so daß dessen Ausgangssignal niedrig ist. An der Klemme Cn+x des Übertraggenerators B wird daher ein Signal niedrigen Pegels abgegeben, und es findet kein Übertrag statt.

Hohe und niedrige Signale werden an die Eingänge des UND-Glieds 89 angelegt, so daß dieses ein niedriges Ausgangssignal liefert. Zwei hohe Signale und ein niedriges Signal werden den drei Eingangsklemmen des UND-Glieds 86 aufgeprägt, so daß dessen Ausgangssignal auf den niedrigen Pegel übergeht. An die drei Eingangsklemmen des UND-Glieds 83 werden hohe Signale angelegt, so daß dieses UND-Glied 83 ein hohes Ausgangssignal erzeugt. Dementsprechend werden zwei niedrige Signale und ein hohes Signal an die drei Eingangsklemmen des NOR-Glieds 97 angelegt, so daß dessen Ausgangssignal

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niedrig ist. An der Klemme Cn+y des Vorausübertrag-Generators 122 wird ein niedriges Signal abgegeben. Ein Übertragssignal CnIN2 niedrigen Pegels wird der übertrageingangsklemme der arithmetischen Logikeinheit ALU2 aufgeprägt. Signale niedrigen Pegels werden dem UND-Glied 92 eingegeben, so daß sein Ausgangssignal niedrig wird. Zwei niedrige Signale und ein hohes Signal werden den drei Eingangsklemmen des UND-Glieds 90 aufgeprägt, so daß dieses an seinem Ausgang ein niedriges Signal liefert. Zwei hohe Signale und zwei niedrige Signale werden den vier Eingangsklemmen des UND-Glieds 87 zugeführt, wobei letzteres an seinem Ausgang ein niedriges Signal abgibt. Zwei hohe Signale und zwei niedrige Signale werden an die vier Eingangsklemmen des UND-Glieds 84 angelegt, wobei dieses ein niedriges Signal am Ausgang liefert. Infolgedessen werden Signale niedrigen Pegels an die vier Eingangsklemmen des NOR-Glieds 98 angelegt, und dessen Ausgangssignal geht auf den hohen Pegel über. Von der Klemme Cn+z des Ubertraggenerators B bzw. 122 wird ein hohes Signal geliefert, wobei ein Übertragssignal CnIN3 mit hohem Pegel an die übertrageingangsklemme der Logikeinheit ALU3 angelegt wird.

Wenn während der vorhergehenden Operation ein übertrag stattgefunden hat, besitzen die Übertragssignale CnB den hohen Pegel, so daß ein an die Übertrageingangsklemme Cn des Übertraggenerators 122 anzulegendes Signal ebenfalls einen hohen Pegel erhält. Infolgedessen wird ein Signal niedrigen Pegels an die eine Eingangsklemme des UND-Glieds 83 gemäß Fig. 5 angelegt, so daß das Ausgangssignal dieses UND-Glieds 83 den niedrigen Pegel besitzt. Demzufolge werden niedrige Signale an die drei Eingangsklemmen des NOR-Glieds 97 angelegt, so daß dieses ein hohes Signal er-

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zeugt. An der Klemme Cn+y des Ubertraggenerators B bzw. 122 wird ein hohes Signal erzeugt, so daß ein Übertragssignal CnIN2 hohen Pegels der Übertrageingangsklemme der Logikeinheit bzw. des ALU2-Chips 33 aufgeprägt wird. Sodann werden das Übertragkennzeichen CnOUT3/ das überlaufkennzeichen 0VR3, das Vorzeichenkennzeichen SIN3 des ALU2-Chips 34 im Übertraggenerator B bzw. 117 gesetzt. Da die Gruppen A und B unabhängig voneinander arbeiten, wird bezüglich des 0-Kennzeichens das Kennzeichenwählsignal hohen Pegels an die Eingangsklemmen der ODER-Glieder 118 und 119 angelegt, so daß deren Ausgangssignale beide den hohen Pegel besitzen und die hohen Signale an zwei der vier Eingangsklemmen des UND-Glieds 120 angelegt werden. Wenn daher die Logikeinheiten ALU2 bzw. 33 und ALU3 bzw. 34 aufgrund der durchgeführten Operation beide den Zustand "0" besitzen, werden Signale hohen Pegels dem UND-Glied 120 eingespeist, so daß ein O-Kennzeichen-EIN-Signal (logischer Zustand "1") im 0-Kennzeichenregister 144 gesetzt wird. Sofern sich nicht eine der arithmetischen Logikeinheiten ALU2 bzw. 33 oder ALU3 bzw. 34 im O-Zustand befindet, geht das Ausgangssignal des UND-Glieds 120 auf den niedrigen Pegel über, wobei der logische Zustand "0" im 0-Kennzeichenregister 144 gesetzt wird.

Auf die vorstehend beschriebene Weise können die Gruppen A und B unabhängig voneinander betrieben werden.

Im folgenden ist ein Fall beschrieben, in welchem die arithmetischen Logikeinheiten in den Gruppen A und B als einzige arithmetische Logikeinheit mit 16 Bits arbeiten. In diesem Fall wird das Kennzeichenwählsignal mit niedrigem Pegel geliefert. Wenn ein übertrag stattfindet, wird an der Klemme Cn+x des VorausÜbertrag-Generators 121 ein Signal hohen Pegels erzeugt, und ein Übertragssignal CnINI wird an die Übertrageingangsklemme der arithmetischen Logikeinheit ALU1 bzw. '32

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angelegt. Wenn in der von der Logikeinheit ALU1 bzw. 32 durchgeführten Operation ein übertrag stattfindet, wird von der Klemme Cn+y des Übertraggenerators B bzw. 122 ein Signal hohen Pegels abgegeben, wobei ein Übertragssignal an die übertrageingangsklemme der arithmetischen Logikeinheit 33 angelegt wird. Wenn in der Operation der Logikeinheit 33 ein übertrag stattfindet, erscheint an der Klemme Cn+z des Übertraggenerators B bzw. 122 ein Signal hohen Pegels, wobei ein Übertragssignal CnIN3 der Übertrageingangsklemme der arithmetischen Logikeinheit 34 aufgeprägt wird. Wenn das Übertragssignal aufgrund der Operation anliegt (Zustand-EIN), wird das Übertragssignal CnINO an die entsprechende Klemme der arithmetischen Logikeinheit 31 angelegt. Genauer gesagt: Wenn in der arithmetischen Logikeinheit ALUO bzw. 31 ein Übertrag stattfindet, werden an den Klemmen G und P dieser Logikeinheit 31 Signale mit niedrigem Pegel abgegeben. Infolgedessen erscheint an der Klemme Cn+x des Generators A bzw. 121 ein Signal auf hohem Pegel, so daß ein Ubertragssignal CnINI an die entsprechende Klemme der Logikeinheit 32 angelegt wird.

Wenn im Betrieb bzw. während der Operation der Logikeinheit 32 (ALU1) ein übertrag stattfindet, erscheinen an ihren Klemmen G und P Signale G1 und P1 mit niedrigem Pegel. Infolgedessen werden niedrige Signale an die Eingangsklemmen des ODER-Glieds 132 und des UND-Glieds 131 angelegt. Dem ODER-Glied 132 wird ein Kennzeichenwählsignal mit niedrigem Pegel eingespeist. An die andere Klemme des UND-Glieds 131 wird über den Umsetzer 123 ein Kennzeichenwählsignal von hohem Pegel angelegt. Die Ausgangssignale des ODER-Glieds 132 sowie des UND-Glieds 131 besitzen demententsprechend einen niedrigen Pegel.

In der Logikschaltung gemäß Fig. 7 werden Signale niedrigen

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Pegels an das UND-Glied 89 angelegt, so daß dessen Ausgangssignal auf den niedrigen Pegel übergeht. Zwei niedrige Signale und ein hohes Signal werden den drei Eingangsklemmen des UND-Glieds 86 aufgeprägt, so daß dessen Ausgangssignal den niedrigen Pegel erreicht. Das UND-Glied 83 befindet sich mit seinen beiden Eingangsklemmen auf dem niedrigen Pegel und an der einen Eingangsklemme auf dem hohen Pegel, so daß dieses UND-Glied 83 ein niedriges Signal liefert. Infolgedessen liegen alle drei Eingangsklemmen des NOR-Glieds 97 auf dem niedrigen Pegel und sein Ausgang auf dem hohen Pegel. An der Klemme Cn+y des Übertrag-Generators B bzw. 122 erscheint ein Signal mit hohem Pegel, so daß ein Übertragssignal CnIN2 an die Übertrageingangsklemme der arithmetischen Logikeinheit 23 (ALU2) angelegt wird.

Wenn während der Operation der Logikeinheit ALU2 ein übertrag erfolgt, besitzen das Erzeugungsübertragssignal G2 und das LaufÜbertragssignal P2 einen niedrigen Pegel, so daß bei der Logikschaltung gemäß Fig. 5 ein niedriges Signal an die Eingangsklemmen des UND-Glieds 92 angelegt wird, und dessen Ausgangssignal daher niedrig wird. Niedrige Signale werden an alle drei Eingangsklemmen des UND-Glieds 90 angelegt, so daß dessen Ausgangssignal niedrig ist. Da an die vier Eingangsklemmen des UND-Glieds 87 drei niedrige Signale und ein hohes Signal angelegt werden, erzeugt dieses UND-Glied ein Signal niedrigen Pegels. Dem UND-Glied 84 werden drei niedrige Signale und ein hohes Signal eingespeist, so daß sein Ausgangssignal niedrig wird. Infolgedessen werden Signale mit niedrigem Pegel an alle vier Eingangsklemmen des NOR-Glieds 98 angelegt, so daß dieses ein Signal hohen Pegels liefert.

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An der Klemme Cn+z des Übertraggenerators B bzw. 122 erscheint ein hohes Signal, so daß ein Übertragssignal CnIN3 der Ubertrageingangsklemme der Logikeinheit ALU3 eingegeben wird.

Wenn aufgrund der vorhergehenden Operation ein übertrag stattfindet, wird von dem Übertragregister des Kennzeichendatenregisters B bzw. 117 ein Übertragssignal CnB mit hohem Pegel abgegeben, das dem UND-Glied 124 aufgeprägt wird. Weiterhin wird ein niedriges Kennzeichenwählsignal durch den Umsetzer 123 invertiert und als hohes Signal dem UND-Glied 133 eingespeist. Das Übertragssignal CnONA vom Mikroprogramm wird als hohes Signal dem UND-Glied eingegeben. Aus diesem Grund besitzt das Ausgangssignal des UND-Glieds 124 den hohen Pegel, wobei es als hohes Signal an die eine Eingangsklemme des ODER-Glieds 126 angelegt wird, dessen .andere Eingangsklemme ein niedriges Signal vom UND-Glied 125 abnimmt. Das Ausgangssignal des ODER-Glieds 126 geht daher auf den hohen Pegel über, wobei ein Übertragssignal CnINO an die Übertrageingangsklemme der Logikeinheit 31 (ALUO) angelegt wird.

Das einen hohen Pegel besitzende Übertragssignal CnB wird auf der einen Eingangsklemme des UND-Glieds 133 aufgeprägt, so daß dessen Ausgangssignal den hohen Pegel erreicht, wenn das Eingangssignal CnONB vom Mikroprogramm den hohen Pegel besitzt.

Das Ausgangssignal vom UND-Glied 133 wird an die Übertrageingangsklemme Cn des Übertraggenerators 122 angelegt. Infolgedessen addiert der Übertraggenerator 121 das Ubertragssignal zu den Pegeln (hoch oder niedrig) des Erzeugungsübertragssignals GO und des Laufübertragssignals PO zwecks

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Erzeugung des Ausgangssignals CnINI (hoch oder niedrig) an seiner Ausgangsklemme Cn+x.

Das Ausgangssignal CnINI wird der übertrage ingangskleitune Cn der arithmetischen Logikeinheit 132 aufgeprägt. Der Übertraggenerator 122 addiert das Übertragssignal zu den Pegeln (hoch oder niedrig) der Erzeugungsübertragssignale G1, G2 und der Laufübertragssignale P1, P2, um an seiner Ausgangsklemme Cn+y das Ausgangssignal CnIN2 (hoher oder niedriger Pegel) zu erzeugen. Das Ausgangssignal CnIN2 wird der Übertrageingangsklemme der Lcgikeinheit 33 (ALU2) aufgeschaltet.

Weiterhin erzeugt der Übertraggenerator 122 an seiner Ausgangsklemme Cn+z das Ausgangssignal CnIN3 (hoher oder niedriger Pegel), wobei er das Signal an die Übertrageingangsklemme der arithmetischen Logikeinheit 34 (ALU3) anlegt. Das Übertragkennzeichen CnOUT3, das überlaufkennzeichen 0VR3 und das Vorzeichenkennzeichen SIN3 von der Logikeinheit 34 (ALU3) werden im Kennzeichendatenregister B bzw. 117 gesetzt. Für das O-Kennzeichen gilt, daß dann, wenn die Ergebnisse der Operationen der Logikeinheiten ALUO bis ALU3 sämtlich 0 betragen, Signale hohen Pegels an die ODER-Glieder 118 und 119 angelegt werden, wobei deren Ausgangssignale beide den hohen Pegel besitzen. An die vier Eingangsklemmen des UND-Glieds 120 werden hohe Signale angelegt, so daß das Ausgangssignal dieses UND-Glieds 120 den hohen Pegel besitzt. Weiterhin geht das O-Kennzeichenregister im Kennzeichendatenregister 117 auf den Zustand "EIN" über. Sofern nicht eines der Operationsergebnisse der arithmetischen Logikeinheiten 31 bis 33 "0" beträgt, wird ein Signal niedrigen Pegels dem UND-Glied 120 eingespeist, so daß ein 0-Kennzeichen entsprechend "AUS" (logischer Zustand "0") im O-Kennzeichenregister gesetzt wird.

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Wie vorstehend beschrieben, kann somit durch Einstellung des Kennzeichenwählsignals auf den niedrigen oder hohen Pegel die arithmetische Logikeinheit als einzige arithmetische Logikeinheit mit 16 Bits oder als zwei Logikeinheiten mit je 8 Bits arbeiten. Auf diese Weise ist eine parallele Arbeitsweise bzw. Operation möglich, wodurch
die Verarbeitungszeit verkürzt werden kann.

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-η-

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Claims

Patentansprüche

Tnformationsverarbeitungsvorriohtung mi.t Zentraleinheit (CPU), die durch eine Anzahl von arithmetischen Logikojnheiten gebildet ist und durch ein Mikroprogramm gesteuert wird, dadurch gekennzeichnet, daß die Zentraleinheit einen Fest(wert)speicher zur Speicherung von insgesamt ein Mikroprogramm bildenden Mikroprogrammen, einen mit dem Festspeicher verbundenen Mikroprogramm-Sortierer zur Lieferung der Ausführadresse des Mikroprogramms, ein mit dem Festspeicher verbundenes Festspeicher-Datenregister zum Verklinken (latching) der vom Festspeicher ausgegebenen Mikroprogrammdaten, eine aus einer Anzahl von ALU-Chips aufgebaute und mit dem Festspeicher-Datenregister sowie

Dateneiner/Sammelleitung verbundene arithmetische Logikeinheit zur Durchführung der Operation an den von der Daten-Sammelleitung abgegebenen Daten in Abhängigkeit vorn Befehl des Festspeicher-Datenregisters und eine Steuerschaltung für die arithmetische Logikeinhelt aufweist, die mit letzterer und mit der Daten-Sammelleitung verbunden ist und zur Steuerung der arithmetischen LogikeLnheit mittels eines von der Daten-Sammelleitung ausgegebenen Signals unter der Steuerung durch das Mikroprogramm dient.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die

/Logikeinheit- bzw. ALU-Steuerschaltung eine Konnzeichen-Wählschaltung ist, welche das jeweils zur Lieferung von Kennzeichendaten benutzte ALU-Chip auswählt.

3. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Kennzeichen-Wählschaltung einen mit den betreffenden ALU-Chips verbundenen ersten Multiplexer zur Abnahme von Übertrag-Kennzeichensignalen von den ALU-Chips und zur Lieferung eines Übertrag-Kennzeichensignals vom ALU-Chip

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entsprechend der Information oder Anweisung von der Daten-Sammelleitung, einen mit den betreffenden ALU-Chips verbundenen zweiten Multiplexer zur Abnahme von Überlauf-Kennzeichensignalen von den betreffenden ALU-Chips und zur Lieferung eines Überlauf-Kennzeichensignals vom genannten ALU-Chip entsprechend der Information oder Anweisung von der Daten-Sammelleitung, einen mit den betreffenden ALU-Chips verbundenen und von diesen Vorzeichen-Kennzeichensignale abnehmenden dritten Multiplexer zur Lieferung eines Vorzeichen-Kennzeichensignals von dem durch die Information oder Anweisung der Daten-Sammelleitung bestimmten ALU-Chip, einen mit den betreffenden ALU-Chips verbundenen und von diesen über eine Logikschaltung Null-Kennzeichensignale abnehmenden vierten Multiplexer zur Lieferung eines Null-Kennzeichensignals von dem durch die Information oder Anweisung der Daten-Sammelleitung bestimmten ALU-Chip und ein Kennzeichen-Datenregister aufweist, das zum Verklinken (latching) der von den jeweiligen Multiplexern ausgegebenen Kennzeichendaten mit den vier Multiplexern verbunden ist.

4. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die ALU-Steuerschaltung (für die arithmetische Logikeinheit) eine Kennzeichen-Wählschaltung zum Wählen eines ALU-Chips, von dem entsprechend der Information von der Datensammelleitung die Kennzeichendaten ausgegeben werden, eine ALU-Wählschaltung zur Auswahl eines ALU-Chips, dem entsprechend der Information von der Daten-Samrnelleitung ein ALU-Taktimpuls geliefert wird, und eine Generator-Steuerschaltung zur Steuerung eines Übertraggenerators zur Lieferung eines Übertragsignals zu dem von der ALU-Wählschaltung ausgewählten ALU-Chip aufweist.

5. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Kennzeichen-Wählschaltung ein Steuerregister zum Verklinken (latching) der Dateri-Sammelleitungsinformation, einen mit den betreffenden ALU-Chips verbundenen und von diesen Übertrag-Kennzeichensignale abnehmenden ersten Multiplexer zur Abgabe des Übcrtrag-Kennzeichensignals_/

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das von dem durch die Information von der Daton-Gammelleitung bezeichneten ALU-Chip ausgegeben wird,einen mit den ALU-Chips verbundenen zweiten Multiplexer zur Abnahme von Überlauf-Kennzeichensignalen von den ALU-Chips und zur Ausgabe eines Überlauf-Kennzeichensignals von dem durch die Information von der Daten-Sammelleitung bezeichneten ALU-Chip, einen mit den ALU-Chips verbundenen dritten Multiplexer zur Abnahme von Vorzeichen-Kennzeichensjgnalen von den ALU-Chips und zur Ausgabe des Vorzeichen-Kennzeichensignals von dem durch die Information von der Daten-Sammelleitung bezeichneten ALU-Chip, eine mit den ALU-Chips verbundene Logikschaltung zur Abnahme von NuIl-Kennzeichensignalen von den ALU-Chips und zur Ausgabe des Null-Kennzeichensignals von dem durch die Information von der Daten-Sammelleitung bezeichneten ALU-Chip und ein mit den drei Multiplexern sowie der Logikschaltung verbundenes Kennzeichen-Datenregister zum Verklinken (latching) der Kennzeichendaten von den betreffenden Multiplexern und von der Logikschaltung umfaßt.

Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die ALU-Wählschaltung ein Steuerregister zum Vorklinken (latching) der Daten-Sammelleitungsinformation und eine Logikschaltung aufweist, die an der einen Eingangsklemüie ein Taktsignal abnimmt und ein ALU-Taktsignal zu einem gewünschten ALU-Chip gemäß der vom Steuerregister ausgegebenen Daten-Sammelleitungsinformation zur anderen Eingangsklemme liefert.

Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Übertraggenerator-Steuerschaltung ein Steuerregister zum Verklinken (latching) von Informationen von der Daten-Sammelleitung, eine erste Logikschaltung, die an der einen Eingangsklemme Daten-Samrnelleitungsinformationen vom Steuerregister und an der anderen Eingangsklsmme ein Lauf-Übertragsignal sowie ein Erzeugung-Übertragsignal von den ALU-Chips abnimmt und dabei den Übertraggenerator so ansteuert, daß ein Übertragsignal zu den durch die Daten-Sammelleitungsinformationen gewählten ALU-Chipc geliefert wird, und eine zweite Logikschaltung umi'aiät,

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die dann, wenn als Ergebnis der vorhergehenden Operation ein Übertragsignal angelegt werden soll, dem Übertraggenerator und den ALU-Chips vorgegebene Steuersignale, einschließlich des genannten Übertragsignals, ein vom Mikroprogramm geliefertes Übertrag-Bezeichnungssignal .sowie die Daten-Sammelleitungsinformationen vom Steuerregister liefert.

8. Informationsverarbeitungsvorrichtung, insbesondere nach einem der vorangehenden Ansprüche, mit einer durch eine Anzahl von arithmetischen Logikeinheiten (ALU) gebildeten und durch ein Mikroprogramm gesteuerten Zentraleinheit (CPU), dadurch gekennzeichnet, daß die Zentraleinheit einen Pest(wert)speicher zur Speicherung von Mikroprogrammen, einen mit dem Festspeicher verbundenen Mikroprogramm-Sortierer zur Lieferung der Ausführadresse des Mikroprogramms, ein mit dem Festspeicher verbundenes Festspeicher-Datenregister zum Verklinken (latching) des vom Festspe'icher ausgegebenen Mikroprogramms, zwei arithmetische Logikeinheit- bzw. ALU-Gruppen, die mit mit dem Festspeicher-Datenregister und einer Daten-Sammelleitung verbunden sind und zur Durchführung der Operation an den von der Daten-Sammelleitung in Abhängigkeit von einem Befehl vom Festspeicher-Datenregister ausgegebenen Daten dienen, und eine mit den beiden ALU-Gruppen und der Daten-Sammelleitung verbundene ALU-Steuerschaltung zur Steuerung der beiden ALU-Gruppen mittels eines vom Mikroprogramm über die Daten-Sammelleitung ausgegebenen Daten-Sammelleitungssignals aufweist.

9. Vorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die beiden ALU-Gruppen unabhängig voneinander arbeiten, wenn die Steuerinformation von der Daten-Sammelleitung eine erste Größe besitzt, und als einzige ALU-Gruppe arbeiten,wenn diese Steuerinformation eine andere Größe besitzt.

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10. Vorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die ALU-Steuerschaltung ein erstes Kennzeichen-Datenregister zum Verklinken von Kennzeichendaten von der ersten ALU-Gruppe, ein zweites Kennzeicheri-Datenregister zum Verklinken von Kennzeichendaten von der zweiten ALU-Gruppe, eine erste Logikschaltung, die mit dem ersten Übertraggenerator verbunden ist und Informationen von der Daten-Sammelleitung abnimmt, um auf diese WeLse den ersten Übertraggenerator so anzusteuern, daß er bei einem in der ersten ALU-Gruppe auftretenden Übertrag ein Übertragsignal erzeugt, und eine mit dem zweiten Übertraggenerator verbundene und Informationen von der Daten-Sammelleitung abnehmende zweite Logikschaltung aufweist, welche den zweiten Ubertraggenerator so ansteuert, daß er bei einem Übertrag in der zweiten ALU-Gruppe ein Übertragsignal erzeugt.

11. Vorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die im Steuerregister verklinkte (latched) Daten-Sammelleitungsinformation aus einer Kennzeichen-Wählinformation zum Wählen des Kennzeichens, von dem die Kennzeichendaten ausgegeben werden, einer ALU-Chip-Wählinformation zur Auswahl des zu betätigenden ALU-Chips und einer Übertragerzeugung-Steuerinformation zur Ansteuerung des Übertraggenerators für die Lieferung eines Übertragsignals zum ALU-Chip besteht.

12. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß der Übe.rtraggenerator ein Voraus-Übertraggenerator (lookahead carry generator) ist.

13. Vorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß der Übertraggenerator ein Voraus-Übertraggenerator ist.

14. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das ALU-Chip eine Vielzahl von 4 Bits umfaßt.

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15. Vorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die beiden ALU-Chips jeweils ein Vielfaches von 4 Bits umfassen.

SQS817/O973