JPH06103033A - 複数固定倍率器 - Google Patents
複数固定倍率器Info
- Publication number
- JPH06103033A JPH06103033A JP4250262A JP25026292A JPH06103033A JP H06103033 A JPH06103033 A JP H06103033A JP 4250262 A JP4250262 A JP 4250262A JP 25026292 A JP25026292 A JP 25026292A JP H06103033 A JPH06103033 A JP H06103033A
- Authority
- JP
- Japan
- Prior art keywords
- output
- multiplier
- bit
- bit shift
- input
- Prior art date
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Abstract
(57)【要約】
【目的】 複数の固定倍率のレベルに変換出来る複数固
定倍率器に関し、遅延量の差がなく、倍率の種類が多い
場合回路規模を小さく出来る複数固定倍率器の提供を目
的とする。 【構成】 入力データのビットシフト量を複数のビット
シフト量から選択出力する第１，第２の倍率器７０，７
１のそれぞれの出力を、夫々第１，第２の選択信号６
４，６５の入力する第１，第２のアンド回路４１，４２
に入力し、該第１，第２のアンド回路４１，４２の出力
を加算器５０に入力し、出力を、ビットシフト量を複数
のビットシフト量から選択出力する第３の倍率器７２に
入力し、該第３の倍率器７２の出力を出力とする構成と
する。
定倍率器に関し、遅延量の差がなく、倍率の種類が多い
場合回路規模を小さく出来る複数固定倍率器の提供を目
的とする。 【構成】 入力データのビットシフト量を複数のビット
シフト量から選択出力する第１，第２の倍率器７０，７
１のそれぞれの出力を、夫々第１，第２の選択信号６
４，６５の入力する第１，第２のアンド回路４１，４２
に入力し、該第１，第２のアンド回路４１，４２の出力
を加算器５０に入力し、出力を、ビットシフト量を複数
のビットシフト量から選択出力する第３の倍率器７２に
入力し、該第３の倍率器７２の出力を出力とする構成と
する。
Description
【０００１】
【産業上の利用分野】本発明は、通信機器，電子機器等
に用いられる、入力信号のレベルを、複数の固定倍率の
レベルに変換出来る複数固定倍率器の改良に関する。
に用いられる、入力信号のレベルを、複数の固定倍率の
レベルに変換出来る複数固定倍率器の改良に関する。
【０００２】
【従来の技術】図３は従来例の複数固定倍率器のブロッ
ク図及び各部のタイムチャートで、（Ａ）はブロック
図，（Ｂ）は各部のタイムチャート、図５は１例のシフ
タの説明図である。
ク図及び各部のタイムチャートで、（Ａ）はブロック
図，（Ｂ）は各部のタイムチャート、図５は１例のシフ
タの説明図である。
【０００３】図３は、入力データのレベルを１０倍又は
１２倍又は１６倍又は２０倍に変え出力する複数固定倍
率器を示している。ビットシフタの説明を図５を用いて
説明すると、（Ａ）に示すレジスタ上のデータをソフト
ウエアを用い（Ｂ）に示す如く１ビットシフトして２倍
とし、（Ｃ）に示す如く２ビットシフトして４倍にする
ものであり、ｎビットシフタはｎビットシフトして２n
倍するものである。
１２倍又は１６倍又は２０倍に変え出力する複数固定倍
率器を示している。ビットシフタの説明を図５を用いて
説明すると、（Ａ）に示すレジスタ上のデータをソフト
ウエアを用い（Ｂ）に示す如く１ビットシフトして２倍
とし、（Ｃ）に示す如く２ビットシフトして４倍にする
ものであり、ｎビットシフタはｎビットシフトして２n
倍するものである。
【０００４】図３で１０倍倍率器９２は、入力データ
を、３ビットシフタ８１及び１ビットシフタ８２に入力
してシフトし、出力を加算器８３にて加算することで１
０倍にするようにしている。
を、３ビットシフタ８１及び１ビットシフタ８２に入力
してシフトし、出力を加算器８３にて加算することで１
０倍にするようにしている。
【０００５】１２倍倍率器９３は、入力データを、３ビ
ットシフタ８４及び２ビットシフタ８５に入力してシフ
トし、出力を加算器８６にて加算することで１２倍にす
るようにしている。
ットシフタ８４及び２ビットシフタ８５に入力してシフ
トし、出力を加算器８６にて加算することで１２倍にす
るようにしている。
【０００６】１６倍倍率器９４は、入力データを、４ビ
ットシフタ８７に入力して１６倍として出力している。
２０倍倍率器９５は、入力データを、４ビットシフタ８
８及び２ビットシフタ８９に入力してシフトし、出力を
加算器９０にて加算することで２０倍にするようにして
いる。
ットシフタ８７に入力して１６倍として出力している。
２０倍倍率器９５は、入力データを、４ビットシフタ８
８及び２ビットシフタ８９に入力してシフトし、出力を
加算器９０にて加算することで２０倍にするようにして
いる。
【０００７】そして、１０倍倍率器９２，１２倍倍率器
９３，１６倍倍率器９４，２０倍倍率器９５の出力Ｘ
１，Ｘ２，Ｘ３，Ｘ４をセレクタ９１に入力し、選択信
号ｃを用い、例えば１０倍したものが必要なら出力Ｘ１
を選択して出力し、２０倍したものが必要なら出力Ｘ４
を選択して出力する。
９３，１６倍倍率器９４，２０倍倍率器９５の出力Ｘ
１，Ｘ２，Ｘ３，Ｘ４をセレクタ９１に入力し、選択信
号ｃを用い、例えば１０倍したものが必要なら出力Ｘ１
を選択して出力し、２０倍したものが必要なら出力Ｘ４
を選択して出力する。
【０００８】図３（Ｂ）に示す如く入力データが１，
２，３，４・・と入力すると、１０倍倍率器９２の出力
Ｘ１は、（Ｂ）Ｘ１に示す如くなり、１２倍倍率器９３
の出力Ｘ２は、（Ｂ）Ｘ２に示す如くなり、１６倍倍率
器９４の出力Ｘ３は、（Ｂ）Ｘ３に示す如くなり、２０
倍倍率器９５の出力Ｘ４は、（Ｂ）Ｘ４に示す如くな
る。
２，３，４・・と入力すると、１０倍倍率器９２の出力
Ｘ１は、（Ｂ）Ｘ１に示す如くなり、１２倍倍率器９３
の出力Ｘ２は、（Ｂ）Ｘ２に示す如くなり、１６倍倍率
器９４の出力Ｘ３は、（Ｂ）Ｘ３に示す如くなり、２０
倍倍率器９５の出力Ｘ４は、（Ｂ）Ｘ４に示す如くな
る。
【０００９】（Ｂ）ｃに示す如く、選択信号ｃにて出力
Ｘ１，Ｘ２，Ｘ３，Ｘ４，Ｘ１，Ｘ２，Ｘ３，Ｘ４を選
択して出力すると、セレクタ９１の出力は（Ｂ）ｂに示
す如く、１０倍したもの，１２倍したもの，１６倍した
もの，２０倍したもの、１２倍したもの，１６倍したも
の，２０倍したものとなる。
Ｘ１，Ｘ２，Ｘ３，Ｘ４，Ｘ１，Ｘ２，Ｘ３，Ｘ４を選
択して出力すると、セレクタ９１の出力は（Ｂ）ｂに示
す如く、１０倍したもの，１２倍したもの，１６倍した
もの，２０倍したもの、１２倍したもの，１６倍したも
の，２０倍したものとなる。
【００１０】
【発明が解決しようとする課題】しかしながら、１０倍
倍率器９２，１２倍倍率器９３，２０倍倍率器９５は、
ビットシフタ２個の出力を加算器にて加算する同じ構成
であるが、１６倍倍率器９４は加算器を用いないので、
他の倍率器に比し遅延量が少なく遅延量に差がある。
倍率器９２，１２倍倍率器９３，２０倍倍率器９５は、
ビットシフタ２個の出力を加算器にて加算する同じ構成
であるが、１６倍倍率器９４は加算器を用いないので、
他の倍率器に比し遅延量が少なく遅延量に差がある。
【００１１】例えばセレクタ９１の出力をフリップフロ
ップに入力し、クロックにて叩く場合、誤りを生じない
ようにしょうとすると、クロックとしてはこの遅延量の
差を考慮して遅延させるようにせねばならず手間がかか
る問題点があり、又１０倍倍率器９２，１２倍倍率器９
３，１６倍倍率器９４，２０倍倍率器９５と夫々倍率器
を持つので倍率の種類が多い程回路規模が大きくなる問
題点がある。
ップに入力し、クロックにて叩く場合、誤りを生じない
ようにしょうとすると、クロックとしてはこの遅延量の
差を考慮して遅延させるようにせねばならず手間がかか
る問題点があり、又１０倍倍率器９２，１２倍倍率器９
３，１６倍倍率器９４，２０倍倍率器９５と夫々倍率器
を持つので倍率の種類が多い程回路規模が大きくなる問
題点がある。
【００１２】本発明は、遅延量の差がなく、倍率の種類
が多い場合回路規模を小さく出来る複数固定倍率器の提
供を目的としている。
が多い場合回路規模を小さく出来る複数固定倍率器の提
供を目的としている。
【００１３】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図１に示す如く、入力データを、入力に
は、データをビットシフトするシフト量の異なるビット
シフタ１ー１，２ー１，・・、１ー２，２ー２，・・を
有し、該ビットシフタ１ー１，２ー１，・・、１ー２，
２ー２，・・夫々の出力を夫々セレクタ３１ー１，３１
ー２に入力し、選択信号６１ー１，６１ー２にて選択し
て出力する第１，第２の倍率器７０，７１に入力し、該
第１，第２の倍率器７０，７１の夫々の出力を、夫々第
１，第２の選択信号６４，６５の入力する第１，第２の
アンド回路４１，４２に入力し、該第１，第２のアンド
回路４１，４２の出力を加算器５０に入力し、出力を、
入力には、データをビットシフトするシフト量の異なる
ビットシフタ２１，２２，・・を有し、該ビットシフタ
２１，２２，・・の夫々の出力をセレクタ３３に入力
し、選択信号６３にて選択して出力する第３の倍率器７
２に入力し、該第３の倍率器７２の出力を出力とする構
成とする。
ック図である。図１に示す如く、入力データを、入力に
は、データをビットシフトするシフト量の異なるビット
シフタ１ー１，２ー１，・・、１ー２，２ー２，・・を
有し、該ビットシフタ１ー１，２ー１，・・、１ー２，
２ー２，・・夫々の出力を夫々セレクタ３１ー１，３１
ー２に入力し、選択信号６１ー１，６１ー２にて選択し
て出力する第１，第２の倍率器７０，７１に入力し、該
第１，第２の倍率器７０，７１の夫々の出力を、夫々第
１，第２の選択信号６４，６５の入力する第１，第２の
アンド回路４１，４２に入力し、該第１，第２のアンド
回路４１，４２の出力を加算器５０に入力し、出力を、
入力には、データをビットシフトするシフト量の異なる
ビットシフタ２１，２２，・・を有し、該ビットシフタ
２１，２２，・・の夫々の出力をセレクタ３３に入力
し、選択信号６３にて選択して出力する第３の倍率器７
２に入力し、該第３の倍率器７２の出力を出力とする構
成とする。
【００１４】
【作用】本発明にれば、所要の複数の倍率の夫々を、全
体としてなるべく種類の少ない２の冪数を用いた、第１
の２の冪数に第２の２の冪数を加えたものに、第３の２
の冪数を乗じたもので表し、全体の第１の２の冪数の種
類だけのビットシフタを第１の倍率器７０に設け、全体
の第２の２の冪数の種類だけのビットシフタを第２の倍
率器７１に設け、全体の第３の２の冪数の種類だけのビ
ットシフタを第３の倍率器７２に設け、求める倍率に応
じ、第１，第２，第３の倍率器７０，７１，７２の、選
択信号６１ー１，６１ー２，６３にてセレクタ３１ー
１，３１ー２，３３の入力を選択して出力させるように
する。
体としてなるべく種類の少ない２の冪数を用いた、第１
の２の冪数に第２の２の冪数を加えたものに、第３の２
の冪数を乗じたもので表し、全体の第１の２の冪数の種
類だけのビットシフタを第１の倍率器７０に設け、全体
の第２の２の冪数の種類だけのビットシフタを第２の倍
率器７１に設け、全体の第３の２の冪数の種類だけのビ
ットシフタを第３の倍率器７２に設け、求める倍率に応
じ、第１，第２，第３の倍率器７０，７１，７２の、選
択信号６１ー１，６１ー２，６３にてセレクタ３１ー
１，３１ー２，３３の入力を選択して出力させるように
する。
【００１５】尚第１の倍率器７０又は第２の倍率器７１
の出力が不要な時はアンド回路４１又は４２の選択信号
６４又は６５をＬレベルとして０を出力するようにす
る。尚又所要の倍率によっては不要な回路が生ずること
があるが、この時は取り除くようにする。
の出力が不要な時はアンド回路４１又は４２の選択信号
６４又は６５をＬレベルとして０を出力するようにす
る。尚又所要の倍率によっては不要な回路が生ずること
があるが、この時は取り除くようにする。
【００１６】即ち、入力データを複数固定の倍率とする
時、倍率器を複数固定の数だけ持つのでなく、第１，第
２，第３の倍率器７０，７１，７２には必要な種類のビ
ットシフタを設けて複数固定倍率器を構成するので、倍
率の種類の多い場合は回路規模が小さくなり、又複数固
定の倍率を実現する場合信号が通過する回路は変化しな
いので遅延量に差が生ずることはない。
時、倍率器を複数固定の数だけ持つのでなく、第１，第
２，第３の倍率器７０，７１，７２には必要な種類のビ
ットシフタを設けて複数固定倍率器を構成するので、倍
率の種類の多い場合は回路規模が小さくなり、又複数固
定の倍率を実現する場合信号が通過する回路は変化しな
いので遅延量に差が生ずることはない。
【００１７】
【実施例】図２は本発明の実施例の複数固定倍率器のブ
ロック図及び各部のタイムチャートで、（Ａ）はブロッ
ク図（Ｂ）は各部のタイムチャート、図４は図２，図３
の回路の回路規模及び遅延量の差を示す図である。
ロック図及び各部のタイムチャートで、（Ａ）はブロッ
ク図（Ｂ）は各部のタイムチャート、図４は図２，図３
の回路の回路規模及び遅延量の差を示す図である。
【００１８】図２は図３の場合と同じく、倍率を１０
倍，１２倍，１６倍，２０倍とする場合の例である。１
０倍，１２倍，１６倍，２０倍の倍率を、全体としてな
るべく種類の少ない２の冪数を用いた、第１の２の冪数
に第２の２の冪数を加えたものに、第３の２の冪数を乗
じたもので表すと下記の如くなる。
倍，１２倍，１６倍，２０倍とする場合の例である。１
０倍，１２倍，１６倍，２０倍の倍率を、全体としてな
るべく種類の少ない２の冪数を用いた、第１の２の冪数
に第２の２の冪数を加えたものに、第３の２の冪数を乗
じたもので表すと下記の如くなる。
【００１９】１０倍＝（２3 ＋２1 ）×２0 １２倍＝（２3 ＋２2 ）×２0 １６倍＝（２3 ＋０）×２1 ２０倍＝（２3 ＋２1 ）×２1 そこで、図１の倍率器７０のビットシフタとしては、図
２に示す如く３ビットシフタ３ー１とし、図１の倍率器
７１のビットシフタとしては、図２に示す如く２ビット
シフタ２ー２，１ビットシフタ１ー２とし、図１の倍率
器７２としては、図２に示す如く、１ビットシフタ２２
と、加算器５０の出力をその儘（２0 に相当する）セレ
クタ３３に入力するようにする。
２に示す如く３ビットシフタ３ー１とし、図１の倍率器
７１のビットシフタとしては、図２に示す如く２ビット
シフタ２ー２，１ビットシフタ１ー２とし、図１の倍率
器７２としては、図２に示す如く、１ビットシフタ２２
と、加算器５０の出力をその儘（２0 に相当する）セレ
クタ３３に入力するようにする。
【００２０】そして図２では図１の倍率器７０相当では
ビットシフタは１つであるので、セレクタ３１ー１及び
アンド回路４１は不要なので取り除いてある。次に各倍
率の時の動作を説明すると、１０倍の時は、セレクタ３
１ー２では選択信号６１ー２で１ビットシフタ１ー２の
出力を選択し、アンド回路４２の選択信号６５はＨレベ
ルとし、加算器５０にて３ビットシフタ３ー１の出力と
１ビットシフタ１ー２の出力を加算し、セレクタ３３で
は選択信号６３にて、直接入力側を選択して加算器５０
にての加算結果を出力させる。
ビットシフタは１つであるので、セレクタ３１ー１及び
アンド回路４１は不要なので取り除いてある。次に各倍
率の時の動作を説明すると、１０倍の時は、セレクタ３
１ー２では選択信号６１ー２で１ビットシフタ１ー２の
出力を選択し、アンド回路４２の選択信号６５はＨレベ
ルとし、加算器５０にて３ビットシフタ３ー１の出力と
１ビットシフタ１ー２の出力を加算し、セレクタ３３で
は選択信号６３にて、直接入力側を選択して加算器５０
にての加算結果を出力させる。
【００２１】１２倍の時は、セレクタ３１ー２では選択
信号６１ー２で２ビットシフタ２ー２の出力を選択し、
アンド回路４２の選択信号６５はＨレベルとし、加算器
５０にて３ビットシフタ３ー１の出力と２ビットシフタ
２ー２の出力を加算し、セレクタ３３では選択信号６３
にて、直接入力側を選択して加算器５０にての加算結果
を出力させる。
信号６１ー２で２ビットシフタ２ー２の出力を選択し、
アンド回路４２の選択信号６５はＨレベルとし、加算器
５０にて３ビットシフタ３ー１の出力と２ビットシフタ
２ー２の出力を加算し、セレクタ３３では選択信号６３
にて、直接入力側を選択して加算器５０にての加算結果
を出力させる。
【００２２】１６倍の時は、アンド回路４２の選択信号
６５をＬレベルとしアンド回路４２の出力を０とし、加
算器５０にて３ビットシフタ３ー１の出力と０を加算
し、セレクタ３３では選択信号６３にて、１ビットシフ
タ２２を選択して加算器５０にての加算結果を２倍して
出力させる。
６５をＬレベルとしアンド回路４２の出力を０とし、加
算器５０にて３ビットシフタ３ー１の出力と０を加算
し、セレクタ３３では選択信号６３にて、１ビットシフ
タ２２を選択して加算器５０にての加算結果を２倍して
出力させる。
【００２３】２０倍の時は、セレクタ３１ー２では選択
信号６１ー２で１ビットシフタ１ー２の出力を選択し、
アンド回路４２の選択信号６５はＨレベルとし、加算器
５０にて３ビットシフタ３ー１の出力と１ビットシフタ
１ー２の出力を加算し、セレクタ３３では選択信号６３
にて、１ビットシフタ２２を選択して加算器５０にての
加算結果を２倍して出力させる。
信号６１ー２で１ビットシフタ１ー２の出力を選択し、
アンド回路４２の選択信号６５はＨレベルとし、加算器
５０にて３ビットシフタ３ー１の出力と１ビットシフタ
１ー２の出力を加算し、セレクタ３３では選択信号６３
にて、１ビットシフタ２２を選択して加算器５０にての
加算結果を２倍して出力させる。
【００２４】以上の場合の各部のタイムチャートを示す
と（Ｂ）に示す如く、入力データａが１，２，３・・・
と順次入力し、選択信号６１ー２，６５，６３にて上記
の如く１０倍，１２倍，１６倍，２０倍になるように選
択すると、セレクタ３３の出力ｂは（Ｂ）ｂに示す如く
遅延差のないものになる。
と（Ｂ）に示す如く、入力データａが１，２，３・・・
と順次入力し、選択信号６１ー２，６５，６３にて上記
の如く１０倍，１２倍，１６倍，２０倍になるように選
択すると、セレクタ３３の出力ｂは（Ｂ）ｂに示す如く
遅延差のないものになる。
【００２５】即ち、入力データを１０倍，１２倍，１６
倍，２０倍とする時、倍率器を図３に示す如く４個持つ
のでなく、図１の第１，第２，第３の倍率器７０，７
１，７２相当には、１種類，２種類，１種類のビットシ
フタを設けて構成するので、回路規模は従来例に比し小
さくなり又各倍率とも信号のパスする回路は同じである
ので遅延量の差はなくなる。
倍，２０倍とする時、倍率器を図３に示す如く４個持つ
のでなく、図１の第１，第２，第３の倍率器７０，７
１，７２相当には、１種類，２種類，１種類のビットシ
フタを設けて構成するので、回路規模は従来例に比し小
さくなり又各倍率とも信号のパスする回路は同じである
ので遅延量の差はなくなる。
【００２６】図２，図３の回路規模をＢＣで示すと図４
に示す如く、２１９ＢＣ，３９３ＢＣとなり本発明の図
２で示す方が回路規模は遙かに小さいことが判る。尚、
従来例より回路規模が小さくなるのは、略倍率の数が３
個以上となる場合である。
に示す如く、２１９ＢＣ，３９３ＢＣとなり本発明の図
２で示す方が回路規模は遙かに小さいことが判る。尚、
従来例より回路規模が小さくなるのは、略倍率の数が３
個以上となる場合である。
【００２７】又遅延量の差は、図４に示す如く、図３で
は約３ｎｓであつたが、図２では０である。
は約３ｎｓであつたが、図２では０である。
【００２８】
【発明の効果】以上詳細に説明せる如く本発明によれ
ば、遅延量の差がなく、倍率の種類が多い場合回路規模
を小さく出来る複数固定倍率器が得られる効果がある。
ば、遅延量の差がなく、倍率の種類が多い場合回路規模
を小さく出来る複数固定倍率器が得られる効果がある。
【図１】は本発明の原理ブロック図、
【図２】は本発明の実施例の複数固定倍率器のブロック
図及び各部のタイムチャート、
図及び各部のタイムチャート、
【図３】は従来例の複数固定倍率器のブロック図及び各
部のタイムチャート、
部のタイムチャート、
【図４】は図２，図３の回路の回路規模及び遅延量の差
を示す図、
を示す図、
【図５】は１例のシフタの説明図である。
１ー１，２ー１，３ー１，１ー２，２ー２，２１，２
２，８１，８２，８４，８５，８７〜８９はビットシフ
タ、 ３１ー１，３１ー２，３３，９１はセレクタ、 ４１，４２はアンド回路、 ５０，８３，８６，９０は加算器、 ６１ー１，６１ー２，６３，ｃは選択信号を示す。
２，８１，８２，８４，８５，８７〜８９はビットシフ
タ、 ３１ー１，３１ー２，３３，９１はセレクタ、 ４１，４２はアンド回路、 ５０，８３，８６，９０は加算器、 ６１ー１，６１ー２，６３，ｃは選択信号を示す。
Claims (2)
- 【請求項１】 入力データのビットシフト量を複数のビ
ットシフト量から選択出力する第１，第２の倍率器（７
０）（７１）のそれぞれの出力を、夫々第１，第２の選
択信号（６４，６５）の入力する第１，第２のアンド回
路（４１，４２）に入力し、該第１，第２のアンド回路
（４１，４２）の出力を加算器（５０）に入力し、出力
を、ビットシフト量を複数のビットシフト量から選択出
力する第３の倍率器（７２）に入力し、該第３の倍率器
（７２）の出力を出力とすることを特徴とする複数固定
倍率器。 - 【請求項２】 第１，第２，第３の倍率器（７０）（７
１）（７２）は、ビットシフト量の異なる複数のビット
シフタ（１ー１，２ー１，・・・、１ー２，２ー２，・
・・、２１，２２，・・・）と、該複数のビットシフタ
の出力を入力し、任意のビットシフト量の出力を選択出
力するセレクタ（３１ー１，３１ー２，３３）を有する
ことを特徴とする複数固定倍率器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4250262A JPH06103033A (ja) | 1992-09-18 | 1992-09-18 | 複数固定倍率器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4250262A JPH06103033A (ja) | 1992-09-18 | 1992-09-18 | 複数固定倍率器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06103033A true JPH06103033A (ja) | 1994-04-15 |
Family
ID=17205277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4250262A Pending JPH06103033A (ja) | 1992-09-18 | 1992-09-18 | 複数固定倍率器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103033A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6675186B1 (en) | 1999-06-25 | 2004-01-06 | Nec Corporation | Decibel adjustment device with shift amount control circuit |
| JP2011118633A (ja) * | 2009-12-02 | 2011-06-16 | Nec Corp | 浮動小数点除算器、及びそれを用いた情報処理装置 |
-
1992
- 1992-09-18 JP JP4250262A patent/JPH06103033A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6675186B1 (en) | 1999-06-25 | 2004-01-06 | Nec Corporation | Decibel adjustment device with shift amount control circuit |
| JP2011118633A (ja) * | 2009-12-02 | 2011-06-16 | Nec Corp | 浮動小数点除算器、及びそれを用いた情報処理装置 |
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