JP2002344757A

JP2002344757A - 色補間方法及び色補間装置

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Publication number: JP2002344757A
Application number: JP2001146327A
Authority: JP
Inventors: Hirotetsu Ko; 博哲洪
Original assignee: Konica Minolta Inc
Current assignee: Konica Minolta Inc
Priority date: 2001-05-16
Filing date: 2001-05-16
Publication date: 2002-11-29
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Also published as: JP4288865B2

Abstract

(57)【要約】（修正有）【課題】色補間方法及び色補間装置に関し、高速演算
が可能な色補間方法及び色補間装置を提供する。【解決手段】全体の色変換テーブルを複数の色変換テ
ーブルに分割して持ち、それらをシリアルに用いて色補
間を行なうように構成する。演算回路をシリアルになら
べることにより、同じユニットが利用でき、パイプライ
ン化による高速化ができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は色補間方法及び色補
間装置に関し、更に詳しくは高速化した色補間方法及び
色補間装置に関する。色変換方法として、多次元のＬＵ
Ｔと補間演算器による演算が知られている。米国特許第
４８３７７２２号では、高速演算のために補間演算器を
パラレルに並べて計算する方法が提案されている。

【０００２】

【従来の技術】カラープリンタ、カラースキャナ、カラ
ー複写機等では、光電走査によって得た色分解ディジタ
ル画像データの色修正を行なうことが多い。上記のよう
なディジタル画像データの色修正は演算により行なわれ
る場合もあるが、予め色分解画像データの組み合わせ
（例えば赤Ｒ，緑Ｇ，青Ｂの３原色画像データの組み合
わせ）に対応する修正済み画像データの組み合わせ（例
えばイエローＹ，マゼンタＭ，シアンＣ，ブラックＫの
インキ量）を変換テーブルとして記憶させておき、修正
前のデータの組み合わせをアドレス指定信号として、修
正済みのデータの組み合わせ（変換出力データ）を読み
出すように構成される場合もある。

【０００３】前述のような変換テーブルを用いたデータ
変換では、入力データの組み合わせ全てに対応する修正
データの組み合わせを記憶するようにすると、膨大な記
憶容量が必要となって、変換テーブルとして用いるメモ
リのコストアップになるので、変換出力データを適宜間
引いて記憶させ、間引いた部分に相当する入力データの
組み合わせに対応する修正データについては補間演算に
より求めることが一般に行われている。

【０００４】上記のように、変換テーブルを用いたデー
タ変換を、補間演算を伴って行わせる技術としては、従
来、特公昭５８−１６１８０号公報及び特開昭６３−１
６２２４８号公報等に開示されるようなものがある。特
公昭５８−１６１８０号公報では、３次元の入力ディジ
タルデータが構成する３次元の空間を複数の単位立方体
で分割し、該複数の立方体の頂点それぞれに対応させて
変換出力データを記憶させて変換テーブルを構成する。

【０００５】そして、前記単位立方体を、該単位立方体
の８頂点の中の４頂点からなる複数（５又は６個）の４
面体に分割し、３次元の入力データに対応する点を含む
４面体の４頂点それぞれにおける変換出力データを読み
出し、該４個の変換出力データを補間演算することで、
３次元入力データに対する最終的な変換出力データを出
力するようにしている。

【０００６】また、特開昭６３−１６２２４８号公報に
は、前記立方体をそのまま用い、３次元の入力データに
対応する点を含む立方体の８頂点に対応して読み出され
る８個の変換出力データから補間演算により最終的な変
換出力データを出力するようにしている。上記の特公昭
５８−１６１８０号公報及び特開昭６３−１６２２４８
号公報等に開示されるデータ変換では、補間演算を用い
ることで変換テーブルに記憶させる変換出力データの数
を少なくしてメモリ容量を小さく抑えると共に、非線形
の変換も小さいな誤差で行なえるものであり、またハー
ドウェアも比較的小規模ですみ、比較的高速な回路が実
現できる。

【０００７】

【発明が解決しようとする課題】パラレルに演算を行な
う場合、全体として設計しなくてはならないため、回路
が複雑になるという問題がある。また、一つのユニット
を繰り返し利用できず、例えば乗算器と足し算器を別々
に用いることになる。また、補間演算点数はハードウェ
アで固定的である。しかしながら、例えば入力データが
Ｌ^*ａ^*ｂ^*では８点補間が最適であり、入力データが
Ｒ，Ｇ，ＢやＹ，Ｍ，Ｃの場合には４点補間が最適であ
ることが知られている。この場合、それぞれに最適な補
間演算が行われないことになる。

【０００８】本発明はこのような課題に鑑みてなされた
ものであって、高速演算が可能な色補間方法及び色補間
装置を提供することを目的としている。即ち、第１にメ
モリの総量を最小限にして、かつ最大の計算能力を実現
し、第２に同じ形式のユニットを並べることで、部品及
びタイミング設計を容易にし、第３に容易に補間に必要
な格子点数を変更できる仕組みを提案する。

【０００９】

【課題を解決するための手段】（１）請求項１記載の発
明は、全体の色変換テーブルを複数の色変換テーブルに
分割して持ち、それらをシリアルに用いて色補間を行な
うことを特徴とする。

【００１０】このように構成すれば、演算回路をシリア
ルに並べることで、同じユニットが利用でき、かつパイ
プライン化できるので高速化することができる。（２）請求項２記載の発明は、前記色変換テーブルは、
ｎ色入力の時に２のｎ乗個に分割することを特徴とす
る。

【００１１】このように構成すれば、補間演算の点数を
自由に設定することができる。（３）請求項３記載の発明は、前記分割された色変換テ
ーブルが同時に使われない組み合わせについては、パラ
レルに並べることを特徴とする。

【００１２】このように構成すれば、遅延を少なくする
ことができる。（４）請求項４記載の発明は、全体の色変換テーブルを
複数の色変換テーブルに分割して持ち、２のｎ乗より少
ない数で補間する場合、当該色変換テーブルを使用しな
い部分に０の重みを加えることを特徴とする。

【００１３】このように構成すれば、簡単な構成でバイ
パスするのと同等の効果が得られる。（５）請求項５記載の発明は、前記補間演算点数を可変
できることを特徴とする。

【００１４】このように構成すれば、入力データに応じ
て最適な補間演算手段が選択できる。（６）請求項６記載の発明は、全体の色変換テーブルを
複数の色変換テーブルに分割して持ち、それらをシリア
ルに用いて計算する部分を有することを特徴とする。

【００１５】このように構成すれば、演算回路をシリア
ルに並べることで、同じユニットが利用でき、かつパイ
プライン化できるので高速化することができる。

【００１６】

【発明の実施の形態】以下に、図面を参照して本発明の
実施の形態例を詳細に説明する。図１は本発明の一実施
の形態例を示すブロック図で、３次元入力の場合を例に
とっている。図において、１は入力データ２４ビットを
受けて、ビットを振り分けるビット振り分け器である。
入力２４ビットデータは、例えばＲが８ビット、Ｇが８
ビット、Ｂが８ビットである。２はビット振り分け器１
からの出力信号を受けて重みとアドレスを出力する係数
発生器である。該係数発生器２は、＃０〜＃７までの８
個存在する。そして、これら係数発生器２は＃０が＃１
に入り、＃１が＃２に入るという具合に直列に接続され
ている。

【００１７】１０は副ＬＵＴと乗算累積器を８個用いた
演算部である。３が副ＬＵＴと乗算累積器（以下単に演
算器と略す）であり、図に示すように＃０〜＃７まで８
個直列に接続されている。＃０の演算器には入力として
ゼロデータが入力されている。該＃０の演算器の出力は
＃１の演算器に入り、＃１の演算器の出力は＃２の演算
器に入る。以下、同様に接続され、演算出力が累積され
ていくようになっている。演算部１０において、４は最
終段の演算器の出力を受けて重みの総和で割算して出力
（８ビット）を得る割算器である。

【００１８】図に示す演算部１０は、Ｙ，Ｍ，Ｃ毎に設
けられている。即ち、１０はＹ系の演算部であり、２０
はＭ系の演算部であり、３０はＣ系の演算部である。そ
して、それぞれの演算部からは、８ビットの演算出力が
得られるようになっている。Ｋや特色出力があれば、こ
のユニットが増える。色変換ＬＵＴ値は、それぞれの演
算部に共通に入力されている。この色変換ＬＵＴ値は、
それぞれの演算器３毎に分割されて与えられている。ま
た、各係数発生器２からは、対応する演算器３に重みと
アドレスが与えられている。図に示す回路は、図示しな
いタイミングクロックにより同期して動作するようにな
っている。このように構成された回路の動作を説明すれ
ば、以下の通りである。

【００１９】図１に示す実施の形態例は、三角錐を用い
た４点補間法を実現する回路である。図２は三角錐を用
いた４点補間の説明図である。立方体を三角錐で分割す
ると、６個の三角錐に分割される。そして、それぞれの
条件毎に補間式を求める。例えばｘ≧ｙ≧ｚの場合、当
該三角錐内の任意の点Ｐの補間値ｐ_xyzは次式で表され
る。

【００２０】ｐ_xyz＝ｐ_a（１−ｘ）＋ｐ_b（ｘ−ｙ）＋ｐ_c（ｙ−ｚ）＋ｐ_gｚ（１）但し、この式では格子間隔が１の場合を示している。こ
こで、ｐａ〜ｐｇは三角錐の各頂点の値を示す。図１に
示す回路は、ハードウェア的に（１）式を実現するもの
である。

【００２１】本来の３次元補間用ＬＵＴをＮ×Ｎ×Ｎ
（Ｎは偶数）としたとき、８つに分割して、それぞれの
ブロックに転送する。この分割方法は、図３に示すよう
に、一つおきに並べたデータを８つの（Ｎ／２）×（Ｎ
／２）×（Ｎ／２）のＬＵＴに分割するものである。図
３において、（ａ）に示すＬＵＴ全体を○、□、△、×
の点を一つおきにとっていき、各々の点で構成されるデ
ータで分割すると、図３の（ｂ）〜（ｅ）に示すように
分割される。図は２次元の場合を示す。３次元の場合に
は８個に分割される。

【００２２】このように分割されたＬＵＴを副ＬＵＴｎ
と呼ぶことにする。ここで、ｎは０から７までの数字で
ある。この副ＬＵＴは、ｎを０から（（Ｎ／２）−１）
とし、その２進数をｉ，ｊ，ｋとしたとき、ＬＵＴｎ［Ｉ］［Ｊ］［Ｋ］＝ＬＵＴ［２・Ｉ＋ｉ］［２・Ｊ＋ｊ］［２・Ｋ＋ｋ］（２）により設定されるサイズ１／８のＬＵＴである。ここ
で、Ｉ，Ｊ，Ｋは０〜７のＲ，Ｇ，Ｂのアドレス、ｉ，
ｊ，ｋは０か１の値である。（２）式は、副ＬＵＴが右
辺で表される元のＬＵＴの（２）式に示すアドレスと対
応していることを示す。つまり、左辺の副ＬＵＴは右辺
に示すＬＵＴのアドレスで表される場所からとってくる
ものであることを示す。このように、本発明によれば、
色変換テーブルをｎ色入力の時に２のｎ乗個に分割する
ことで、補間演算の点数を自由に設定することができ
る。

【００２３】ここで、Ｎ＝１６として説明する。図１に
おいて、入力されたＲ，Ｇ，Ｂ値は、ビット振り分け器
１で、各色上位値と下位値、及び上下判定値に分けられ
る。図４はビット振り分け器１の一実施の形態例を示す
ブロック図である。入力値は、Ｒ，Ｇ，Ｂ毎に８ビット
の合計２４ビットである。ＲはＲチャネル４０に入り、
ＧはＧチャネル４１に入り、ＢはＢチャネル４２に入
る。

【００２４】例えば、Ｒチャネル４０において、５０は
８ビットのＲデータを受ける上位／下位ビット振り分け
器、５１は該上位／下位ビット振り分け器５０の出力を
受ける上半位／下半位振り分け器である。上位／下位ビ
ット振り分け器５０からは３ビットの上位値（０〜７）
が出力され、上半位／下半位振り分け器５１からは１ビ
ットの上下判別値と５ビットの下位値（０〜１６）が出
力される。以上の構成は、他のＧチャネル、Ｂチャネル
についても同様である。Ｒチャネル、Ｇチャネル、Ｂチ
ャネルから出力される５ビットの下位値は三角錐コード
発生器４３に入り、該三角錐コード発生器４３からは、
３ビットの三角錐コード（０〜５）が出力される。三角
錐コードは、図２に示す三角錐に０〜５までのコードを
振り、各三角錐を識別するものである。三角錐発生コー
ドの組み合わせは、図５に示す通りである。例えば、Ｂ
≧Ｒ≧Ｇの場合の三角錐コードは“４”である。

【００２５】ここで、図４において示す計算式で上位
値、上下判別値、下位値が計算される。例えば、上位値
は入力値／３４で表され、１次下位値は入力値を３４で
割った余り（％３４）で表され、上下判別値は入力値／
１７で表され、更に、最終の下位値は入力値％１７で表
される。そして、３色の最終の下位値を用いて補間演算
に使用される三角錐（４点の組み合わせ）の位置を決定
するコードを三角錐コード発生器４３から出力する。こ
こで出力されたデータは、各演算と同期して次の係数発
生器２（＃０）に転送される。

【００２６】図６は係数発生器の一実施の形態例を示す
ブロック図である。係数発生器２は副ＬＵＴｎに対する
アドレスと補間演算用重み係数を出力して副ＬＵＴｎと
乗算器のブロック（演算器）３に送る。ビット振り分け
器１からのＲ，Ｇ，Ｂ毎の上位値（０〜７）は加算器６
１に入り、下位値（０〜１６）と、上下判別ビット（０
〜１）はアドレス発生／重み発生器６０に入る。アドレ
ス発生／重み発生器６０には、ＬＵＴＩＤ[０〜７]も
入っている。このＬＵＴＩＤは図１に示す位置データ
と同じものである。

【００２７】アドレス発生／重み発生器６０からは、
Ｒ，Ｇ，Ｂ毎の増分アドレスと重み係数が発生される。
ここで、増分アドレスは、ＬＵＴのアドレスを指定する
時に、最も小さい値を基底にして必要な軸に＋１するも
のである。例えば、２次元で示すと（３，４）が基底ア
ドレスだとすると、（４，４）、（４，５）のように、
＋０又は＋１を行なう。これにより、三角錐の位置を決
めるものである。ここで、三角錐の位置を決めるとは、
ＬＵＴの格子のいずれを用いるか（格子のいずれかの点
で構成される三角錐を用いるか）を決定することであ
る。

【００２８】Ｒ，Ｇ，Ｂ毎の上位値（０〜７）と増分ア
ドレス（０〜１）は加算器６１に入り、該加算器６１か
らはＲアドレス（０〜７）が発生される。この構成は、
残りのＧチャネル、Ｂチャネルについても同様である。
Ｒチャネル、Ｇチャネル、Ｂチャネルからは、それぞれ
のアドレスが発生して演算器３に入り、また重み係数
（０〜１７）が発生して演算器３に入る。一方、上位
値、下位値、上下判別ビット、三角錐コードは、次の係
数発生器２に入る。

【００２９】図７は係数発生器中のアドレス／重み発生
器６０の一実施の形態例を示すブロック図である。Ｒ，
Ｇ，Ｂ毎の下位値（０〜１６）は、差分計算部７０に入
る。該差分計算部７０は、Ｒ，Ｇ，Ｂ各下位値と差分計
算指示器７１からの４ビット出力を受けて、重み係数
（０〜１７）を発生する。差分計算指示器７１は、図８
に示すようなテーブルを持っている。そして、ＬＵＴコ
ード毎に三角錐コードに対応した重みが割り振られてい
る。

【００３０】ＬＵＴコードは、０００、００１、０１
０、０１１、１００、１０１、１１０、１１１に区分さ
れ、それぞれの三角錐毎に重みが与えられている。各三
角錐毎に、重みは４個与えられている。例えば、三角錐
コード“３”の場合は、ＬＵＴコード０００が２、０１
０が７、１１０が８、１１１が１２である。そして、各
三角錐毎に４個の重みが与えられている。各三角錐毎に
４個の重みがあり、残りが０であるのは、（１）式が４
個の乗算項からなっているのと対応している。つまり、
図１の演算器３は８個存在するが、実際に演算を行なっ
ているのは４個であることを示している。このように、
本発明によれば、全体の色変換テーブルを複数の色変換
テーブルに分割して持ち、２のｎ乗より少ない数で補間
する場合、当該色変換テーブルを使用しない部分に０の
重みを加えることで、簡単な構成でバイパスするのと同
等の効果が得られる。

【００３１】図７において、７２は排他的論理和回路で
あり、ＬＵＴＩＤ[０〜７]とＲ，Ｇ，Ｂそれぞれの上下
判別ビットを受けて３ビットのＬＵＴコードを出力し、
差分計算指示器７１に与える。差分計算指示器７１は、
３ビットのＬＵＴコードと三角錐コードを受けて、図８
に示す４ビットの重みデータを出力し、差分計算部７０
に与える。

【００３２】該差分計算部７０は、Ｒ，Ｇ，Ｂ毎の下位
値と、差分計算指示器７１からの４ビットの重みデータ
を受けて、図９に示すような差分計算を行ない、重み係
数（０〜１７）を出力する。アンド（ＡＮＤ）回路７３
は、Ｒ，Ｇ，Ｂ毎の上下判別ビットと、排他的論理和回
路７２からの３ビット出力を受けて、Ｒ，Ｇ，Ｂ毎の増
分アドレス（０〜１）を出力する。

【００３３】上述したように、係数発生器２は、図６に
示したように、副ＬＵＴｎに対するアドレスと補間演算
用重み係数を出力して、副ＬＵＴｎと乗算累積器のブロ
ック（演算器）３に送る。アドレス発生／重み発生器６
０は、ビット操作及び図８、図９に示す処理を行なう。
これにより、重み係数及び副ＬＵＴｎに対する増分アド
レスを計算する。

【００３４】本発明では、元のＬＵＴを複数の副ＬＵＴ
に分割しているため、例えば上下判定値が０の方向では
増分は発生せず、上下判定値が１の場合、選択するＬＵ
Ｔの種類が変更され、更に増分アドレスが１となる。各
色増分アドレスは、各色上位値と加算される。ただし、
上限の制限がついている。この場合、副ＬＵＴの最大ア
ドレスの７を超えないようにする（図６参照）。

【００３５】副ＬＵＴｎと乗算累積器（演算器）３で
は、前段のデータを受け取り、副ＬＵＴｎに対するアド
レスにより出力されたＬＵＴデータと重みを乗算した
上、累積して次段に送り出す。この場合、初段の演算器
３には、０データが与えられる。当該副ＬＵＴｎに対し
て重みが発生しない場合（使用しない場合）は、重み０
が与えられる。この場合、０との乗算を行なう代わりに
セレクタを用いて当該段はバイパスするようにしてもよ
い。

【００３６】図１０は副ＬＵＴｎと乗算器（演算器）３
の一実施の形態例を示すブロック図である。図におい
て、８０はアドレス（３×３ビット）て色変換ＬＵＴ値
を受けて入力アドレスに対応するデータを出力する副Ｌ
ＵＴｎである。該副ＬＵＴｎは８ビットのデータを出力
する。８１は、係数発生器２からの重み係数（５ビッ
ト）と副ＬＵＴｎ８０からの出力データを受けて乗算を
行なう乗算器である。該乗算器８１からは、１３ビット
のデータが出力される。８２は、前段の演算器３からの
データ（８＋５ビット）と乗算器８１の出力（１３ビッ
ト）とを加算する加算器である。該加算器８２の出力
（１３ビット）が当該段の演算器３の出力となる。ここ
で、副ＬＵＴｎの出力と、乗算器８１の出力と、加算器
８２の出力はラッチ構成となっており、同期クロックで
データが左から右にシフトするようになっており、高速
動作が可能となっていれる。このように構成された回路
の動作を説明すれば、以下の通りである。

【００３７】係数発生器２から重み係数（５ビット）と
アドレス（３×３）ビットが演算器３に入力される。こ
の内、アドレスは副ＬＵＴｎに入って、該副ＬＵＴｎか
らは８ビットの変換データが出力される。乗算器８１
は、この副ＬＵＴｎの出力と重み係数（５ビット）を乗
算する。この乗算結果は、続く加算器８２で前段からの
データと加算され、その出力（８＋５ビット）は後段の
演算器３に入るようになっている。

【００３８】この演算処理を８段行なうことで、重み係
数の総和と最終的な値との乗算値が算出される。この乗
算値は、割算器４（図１参照）で重み係数の総和で割り
算されて最終的な出力となる。割算器４は、ロジックで
作成しても、ＬＵＴ化してもよい。１６×１６×１６の
格子点で４点補間の場合、重みの総和は１７になる。こ
のように、本発明によれば、演算回路をシリアルに並べ
ることで、同じユニットが利用でき、かつパイプライン
化できるので高速化することができる。

【００３９】上述したような処理を行なう時に、各ブロ
ック、更には各ブロックの内部を数段に分割してパイプ
ライン化することにより、高速なスループットが実現で
きる。例えば、図１０に示すようにラッチを設けてパイ
プラインの幅を狭くすることにより高速化される。但
し、この場合は最初の計算値の出力まで遅延が発生す
る。各ブロック毎にパイプライン化した場合、少なくと
も８クロック、内部を更に数段に分割した場合は、その
段数を乗算したクロック数だけ遅延する。何れの場合
も、最初にデータが出力されるまでの遅延時間は、段数
により変化するが、一旦出力された後は、連続して出力
されるので、スループットには差は生じない。

【００４０】上述の実施の形態例では、補間演算点数を
８個設けた場合を示したが、本発明はこれに限るもので
はなく、補間演算点数を可変することができる。これに
より、入力データに応じて最適な補間演算手段が選択で
きる。

【００４１】図１１は本発明の他の実施の形態例を示す
ブロック図である。図１と同一のものは、同一の符号を
付して示す。図において、１は入力データ（Ｒ，Ｇ，Ｂ
各８ビットで合計２４ビット）を受けてビット振り分け
を行なうビット振り分け器、２は入力データを受けて重
みとアドレスを発生する係数発生器で、＃０〜＃７まで
８個存在する。＃０の係数発生器２には位置データ
（０）とビット振り分け器１の出力が入り、＃１の係数
発生器２には、位置データ（１）と＃０の係数発生器２
の出力が入り、＃２の係数発生器２には、位置データ
（２）と＃０の係数発生器２の出力が入り、＃３の係数
発生器２には、位置データ（４）と＃０の係数発生器２
の出力が入り、＃４の係数発生器２には、位置データ
（３）と＃３の係数発生器２の出力が入り、＃５の係数
発生器２には、位置データ（５）と＃３の係数発生器２
の出力が入り、＃６の係数発生器２には、位置データ
（６）と＃２の係数発生器２の出力が入り、＃７の係数
発生器２には位置データ（７）と＃６の係数発生器２の
出力が入っている。

【００４２】１０１は副ＬＵＴと乗算累積器（演算器）
で、＃０と＃１の２個存在する。＃０の演算器１０１は
副ＬＵＴ０と乗算累積器で構成され、＃１の演算器１０
１は副ＬＵＴ７と乗算累積器で構成される。そして、＃
０の演算器１０１には＃０の係数発生器２からの重み係
数とアドレスが入力され、ゼロデータが入力される。＃
１の演算器１０１には、＃７の係数発生器２からの重み
係数とアドレスが入力され、＃１の加算器１０３の出力
が入力される。

【００４３】１０２は副ＬＵＴと乗算器とで構成される
演算器であり、＃０〜＃５まで６個存在する。＃０の演
算器１０２は副ＬＵＴ１と乗算器とで構成され、＃１の
演算器１０２は副ＬＵＴ２と乗算器とで構成され、＃２
の演算器１０２は副ＬＵＴ４と乗算器とで構成され、＃
３の演算器１０２は副ＬＵＴ３と乗算器とで構成され、
＃４の演算器１０２は副ＬＵＴ５と乗算器とで構成さ
れ、＃５の演算器１０２は副ＬＵＴ６と乗算器とで構成
される。

【００４４】１０３は加算器であり、＃０と＃１の２個
存在する。＃０の加算器１０３には＃０の演算器１０１
の出力と、＃０の演算器１０２の出力と、＃１の演算器
の出力と、＃２の乗算器１０２の出力が入っている。＃
１の加算器１０３には、＃０の加算器１０３の出力と、
＃３の演算器１０２の出力と、＃４の演算器１０２の出
力と、＃５の演算器１０２の出力が入っている。そし
て、＃１の加算器１０３の出力は、＃１の演算器１０１
に入り、該＃１の演算器１０１の出力は割算器４に入っ
ている。そして、該割算器４で、累積値が重み係数の総
和で割り算され、８ビットのデータとして出力される。
これら演算器と加算器と割算器とで演算部１００を構成
している。このような構成の演算部は、色毎にｎ個存在
する。

【００４５】図１に示す演算器の並べ方では、最低８個
のパイプライン分だけ遅延するが、図１１のような演算
器の配列にすると、遅延を半分にすることができる。図
１に示す各ブロックの副ＬＵＴｎで、同時に発生しない
組み合わせがあるため、それらをパラレルにまとめる。
副ＬＵＴ０と副ＬＵＴ７はどの三角錐の場合にも用いら
れるが、副ＬＵＴ１,２,４及び副ＬＵＴ３,５,６の組み
合わせ内では同時に使用されることがない。

【００４６】このようなグループでは、図１１に示すよ
うに各ブロック内の累積器を省略して、図のように４入
力の加算器１０３を用いることができる。この場合、３
種類の入力は全て加算される。この計算は、加算器では
なくオア（ＯＲ）をとっても構わない。値を発生するの
は１つだけであるためである。その他には、セレクタを
用いることも可能である。

【００４７】この実施の形態例によれば、遅延を少なく
することができる。図１に示す実施の形態例では、８種
類の色変換ＬＵＴに対してアクセスするりことができる
ため、この重みをコントロールすることで、補間方法を
容易に変更することができる。これを用いて、第１の実
施の形態例の４点補間と８点補間を切り替え可能にする
ことができる。

【００４８】８点で補間する方法としては、特開平８−
１１４８７０号公報（多次元補間方法及び装置）がある
が、その手法を用いると重み係数が単純化され、好都合
である。但し、重みの総和が４倍になるので、計算のビ
ット幅はこれに合わせて増やす必要がある。更に、最終
段での割算器の分母パラメータも可変にする。後述のビ
ットシフトを用いる場合には、ビットシフト量を変更す
る。入力がＲ，Ｇ，Ｂ又はＹ，Ｍ，Ｃの場合には、４点
補間を用いてＬ^*ａ^*ｂ^*では、８点補間を用いるとよ
い。このようにすることで、入力のグレー付近が正確に
補間される。

【００４９】ここで、テーブル出力を、予め（２のｎ乗
÷データ格子間隔）倍することで、補間値をビットシフ
トにより得るようにすることができる。例えば、出力を
９ビットにして、最大値を４８０（２５５×３２／１７
倍）にすると、５ビットシフトすればよく、大規模にな
りがちな割算器を省略することができる。但し、ＬＵＴ
の容量が増える。また、最大値を２４０（２５５×１６
／１７倍）にした場合、４ビットシフトになるが、計算
精度が若干低下する。

【００５０】この方法をソフトウェアでも実現すること
ができる。一つのＭＰＵでは効果がないが、複数のＭＰ
Ｕがある場合、それ毎に各ステップの計算を行なうよう
にすることで、この構成の色補間演算を効果的に行なう
ことができる。例えば、ネットワーク上に接続されたコ
ンピュータでリレーしながら計算することもできる。４
次元の場合には、１６個の演算器を並べることで、同様
の処理が可能で、Ｎ次元の場合には、２のＮ乗のユニッ
トを並べることで実現することができる。

【００５１】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果が生じる。（１）請求項１記載の発明によれば、演算回路をシリア
ルに並べることで、同じユニットが利用でき、かつパイ
プライン化できるので高速化することができる。

【００５２】（２）請求項２記載の発明によれば、前記
色変換テーブルは、ｎ色入力の時に２のｎ乗個に分割す
ることにより、補間演算の点数を自由に設定することが
できる。

【００５３】（３）請求項３記載の発明によれば、前記
分割された色変換テーブルが同時に使われない組み合わ
せについては、パラレルに並べることで、遅延を少なく
することができる。

【００５４】（４）請求項４記載の発明によれば、全体
の色変換テーブルを複数の色変換テーブルに分割して持
ち、２のｎ乗より少ない数で補間する場合、当該色変換
テーブルを使用しない部分に０の重みを加えることで、
簡単な構成でバイパスするのと同等の効果が得られる。

【００５５】（５）請求項５記載の発明によれば、前記
補間演算点数を可変することで、入力データに応じて最
適な補間演算手段が選択できる。（６）請求項６記載の発明によれば、演算回路をシリア
ルに並べることで、同じユニットが利用でき、かつパイ
プライン化できるので高速化することができる。

【００５６】このように、本発明によれば、高速演算が
可能な色補間方法及び色補間装置を提供することができ
る。即ち、第１にメモリの総量を最小限にして、かつ最
大の計算能力を実現し、第２に同じ形式のユニットを並
べることで、部品及びタイミング設計を容易にし、第３
に容易に補間に必要な格子点数を変更することができ
る。

【図面の簡単な説明】

【図１】本発明の一実施の形態例を示すブロック図であ
る。

【図２】三角錐を用いた４点補間の説明図である。

【図３】ＬＵＴの分割の説明図である。

【図４】ビット振り分け器の一実施の形態例を示すブロ
ック図である。

【図５】三角錐コードの説明図である。

【図６】係数発生器の一実施の形態例を示すブロック図
である。

【図７】アドレス／重み発生器の一実施の形態例を示す
ブロック図である。

【図８】差分計算指示器の内容を示す図である。

【図９】差分計算指示器の内容を示す図である。

【図１０】副ＬＵＴと乗算器の一実施の形態例を示すブ
ロック図である。

【図１１】本発明の他の実施の形態例を示すブロック図
である。

【符号の説明】

１ビット振り分け器２係数発生器３副ＬＵＴと乗算累積器４割算器１０、２０、３０演算部

フロントページの続きＦターム(参考） 2C262 AB19 BA01 BC01 BC05 GA25 5B057 AA11 AA20 CA01 CA08 CA12 CA16 CB01 CB08 CB12 CB16 CC01 CE17 CH05 CH07 CH09 5C077 LL18 MP08 NN02 PP32 PP37 PQ13 PQ23 RR06 TT02 5C079 HB01 LB02 MA04 MA12 NA03 NA11 PA03

Claims

【特許請求の範囲】

【請求項１】全体の色変換テーブルを複数の色変換テ
ーブルに分割して持ち、それらをシリアルに用いて色補
間を行なうことを特徴とする色補間方法。
【請求項２】前記色変換テーブルは、ｎ色入力の時に
２のｎ乗個に分割することを特徴とする請求項１記載の
色補間方法。
【請求項３】前記分割された色変換テーブルが同時に
使われない組み合わせについては、パラレルに並べるこ
とを特徴とする請求項２記載の色補間方法。
【請求項４】全体の色変換テーブルを複数の色変換テ
ーブルに分割して持ち、２のｎ乗より少ない数で補間す
る場合、当該色変換テーブルを使用しない部分に０の重
みを加えることを特徴とする請求項１記載の色補間方
法。
【請求項５】前記補間演算点数を可変できることを特
徴とする請求項１又は３の何れかに記載の色補間方法。
【請求項６】全体の色変換テーブルを複数の色変換テ
ーブルに分割して持ち、それらをシリアルに用いて計算
する部分を有することを特徴とする色補間装置。