JPS60218144A - アドレス生成回路 - Google Patents
アドレス生成回路Info
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- JPS60218144A JPS60218144A JP59074208A JP7420884A JPS60218144A JP S60218144 A JPS60218144 A JP S60218144A JP 59074208 A JP59074208 A JP 59074208A JP 7420884 A JP7420884 A JP 7420884A JP S60218144 A JPS60218144 A JP S60218144A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、例えば高速７−リエ変換処理装置のディジ
タルデータ列の並べ換えに用いられるアドレス生成回路
に関する。
タルデータ列の並べ換えに用いられるアドレス生成回路
に関する。
ディジタル・ビデオ信号のパワースペクトル、相関、た
たみ込みの計算などに高速フーリエ変換処理プロセッサ
が用いられる。従来の高速７−リエ変換処理プロセツサ
は、長さが２ｎで示されるディジタルデータ列を２点づ
つのディジタルデータ列に分割し、各々のディジタルデ
ータ列に対して２点フーリエ変換を行ない、この２点フ
ーリエ変換出力にバタフライ演算をくり返すととＫより
フーリエ変換出力をめるものである。２点づつのディジ
タルデータ列に分割してフーリエ変換を行うため、従来
の高速７−リエ変換処理プロセツサでは ２ｎで示され
るデイジメルデータｘＱ、 ｘｌ。
たみ込みの計算などに高速フーリエ変換処理プロセッサ
が用いられる。従来の高速７−リエ変換処理プロセツサ
は、長さが２ｎで示されるディジタルデータ列を２点づ
つのディジタルデータ列に分割し、各々のディジタルデ
ータ列に対して２点フーリエ変換を行ない、この２点フ
ーリエ変換出力にバタフライ演算をくり返すととＫより
フーリエ変換出力をめるものである。２点づつのディジ
タルデータ列に分割してフーリエ変換を行うため、従来
の高速７−リエ変換処理プロセツサでは ２ｎで示され
るデイジメルデータｘＱ、 ｘｌ。
””・・””” ” ２” −２＋ Ｘ ２” −１の
順番がｘｒ（０）、 ｘｒ（１）、 、・・・・・・・
・・・・・・・ｘｒ（２”−２）の順に並べ換えられて
いた。ここでｒ（１）は２ｎ−１以下の正の整数を１桁
で２進展開し、桁順な逆にし、それを２進表示とみなし
たときの正の整数である。すなわち、 １ ＝Ｃ，１−２”＋Ｃｎ−，・２”十−＝−＝・＋Ｃ
１・２＋Ｃ６（Ｃｊ＝ ０または１） のとき ｒ（１） −Ｃ（１・２”−１＋Ｃ１・２”−”＋−−
−−−−−・−＋Ｃｎ−２・Ｃｎ−８である。例えばｎ
＝ ３のとき、ｒ（０）−〇 、 ｒ（１）＝４゜ｒ
（２）＝２． ｒ（３）−６，ｒ（４）＝１． ｒ（５
）＝５． ｒ（６）＝３゜ｒ （７） −７となり、デ
ィジタルデータ列Ｘ０． Ｘｌ。
順番がｘｒ（０）、 ｘｒ（１）、 、・・・・・・・
・・・・・・・ｘｒ（２”−２）の順に並べ換えられて
いた。ここでｒ（１）は２ｎ−１以下の正の整数を１桁
で２進展開し、桁順な逆にし、それを２進表示とみなし
たときの正の整数である。すなわち、 １ ＝Ｃ，１−２”＋Ｃｎ−，・２”十−＝−＝・＋Ｃ
１・２＋Ｃ６（Ｃｊ＝ ０または１） のとき ｒ（１） −Ｃ（１・２”−１＋Ｃ１・２”−”＋−−
−−−−−・−＋Ｃｎ−２・Ｃｎ−８である。例えばｎ
＝ ３のとき、ｒ（０）−〇 、 ｒ（１）＝４゜ｒ
（２）＝２． ｒ（３）−６，ｒ（４）＝１． ｒ（５
）＝５． ｒ（６）＝３゜ｒ （７） −７となり、デ
ィジタルデータ列Ｘ０． Ｘｌ。
Ｘ２＋ ｘ、、 ×４． ×５． ｘ、、 ×７．の順
番が、Ｘｏ、 ×４゜Ｘ２＋ Ｘ６＋ Ｘ１＋ Ｘ５＋
Ｘａ＋ ×７の順に並べ換えられる。
番が、Ｘｏ、 ×４゜Ｘ２＋ Ｘ６＋ Ｘ１＋ Ｘ５＋
Ｘａ＋ ×７の順に並べ換えられる。
この並べ換えはビット逆順の並べ換えと呼ばれるもので
、従来、シフト、論理積、論理和などの機能を有するＡ
ＬＵを用いて行れていた。
、従来、シフト、論理積、論理和などの機能を有するＡ
ＬＵを用いて行れていた。
例えば、長さ１６のディジタルデータ列Ｘ。〜Ｘ１Ｂの
貯られているメモリのアドレスを４ビツトのデータ（’
ＩＩ １２１１３１１４）で示すとすると、まずこのア
ドレスのデータ（１１，１２１’３１ ’４）がデータ
（１□、量３＋ ｔ４． ｌｌ）及び（１４，１，、１
２，量３）にシフトされる。
貯られているメモリのアドレスを４ビツトのデータ（’
ＩＩ １２１１３１１４）で示すとすると、まずこのア
ドレスのデータ（１１，１２１’３１ ’４）がデータ
（１□、量３＋ ｔ４． ｌｌ）及び（１４，１，、１
２，量３）にシフトされる。
（ｔ２．１３＋ ｔ４．１１ ）にシフトされたデータ
とデータ（０００１）及び（０１００）との論理積が夫
々とられ、Ｃ１４＋ ’１１ ’２１ Ｉｎ）にシフト
されたデータとデーＪ（１０００）及び（００１０）と
の論理積がとられる。
とデータ（０００１）及び（０１００）との論理積が夫
々とられ、Ｃ１４＋ ’１１ ’２１ Ｉｎ）にシフト
されたデータとデーＪ（１０００）及び（００１０）と
の論理積がとられる。
夫々の論理積から（０００ｉ＋） 、（Ｏ１３００）。
（１４０００）（００１２０）が得られ、これらの論理
和をとることによりアドレスのビットが逆順され（ｔ４
． ｔ３． ｔ２． ｔｌ ）が得られる。
和をとることによりアドレスのビットが逆順され（ｔ４
． ｔ３． ｔ２． ｔｌ ）が得られる。
これにより、データ列Ｘ。ｌＸ１．×２．・・・・・・
＋ Ｘ１５の夫々のアドレス（００００）、（０００１
）。
＋ Ｘ１５の夫々のアドレス（００００）、（０００１
）。
（００１０）、・・・・・（１１１１）が逆順され、（
００００）、（１０００）、（０１００）、・・・。
００００）、（１０００）、（０１００）、・・・。
（１１１１）とされ、データ列がＸ。＋ ×８． ×４
゜×１゜・・・・・・・・・の順に並べ換えられる。
゜×１゜・・・・・・・・・の順に並べ換えられる。
この従来の並べ換え回路は、シフトが多く高速化が離し
いもので、また、論理積などをとるためにデータを貯え
ておく記憶素子が必要なため、バーＰ規模が大きくなる
欠点を持つものであった。
いもので、また、論理積などをとるためにデータを貯え
ておく記憶素子が必要なため、バーＰ規模が大きくなる
欠点を持つものであった。
また、従来の高速フーリエ変換処理プロセッサは、２の
べき乗の長さのデータ列しか処理することができ汎ので
あった。例えばＮＴＳＣ方式のビデオ信号が４ ｆｓｃ
（ｆｓｃ ： カラーサブキャリア周波数）のサンプ
リングパルスでディジタル化された場合、１水平区間の
有効サンプル数は７６８個である。また、コンポーネン
トビデオ信号をディジタル化する場合のサンプル数は、
ライン数が５２５本の場合でも、６２５本の場合でも、
サンプリング周波数が１３．５ＭＨｚで１水平区間のサ
ンプル数が７２０サンプル以上と定められている。
べき乗の長さのデータ列しか処理することができ汎ので
あった。例えばＮＴＳＣ方式のビデオ信号が４ ｆｓｃ
（ｆｓｃ ： カラーサブキャリア周波数）のサンプ
リングパルスでディジタル化された場合、１水平区間の
有効サンプル数は７６８個である。また、コンポーネン
トビデオ信号をディジタル化する場合のサンプル数は、
ライン数が５２５本の場合でも、６２５本の場合でも、
サンプリング周波数が１３．５ＭＨｚで１水平区間のサ
ンプル数が７２０サンプル以上と定められている。
従って、従来の高速フーリエ変換処理プロセッサを用い
てディジタルビデオ信号を処理するには、多数の０或は
ブランクレベル値をダミーデータとしてビデオ信号に付
加し、サンプル数を２のべき乗の数例えば１０２４個に
拡張して処理する必要があった。そのため、処理時間に
無駄があわ、処理速度を低下させる問題点となっていた
。
てディジタルビデオ信号を処理するには、多数の０或は
ブランクレベル値をダミーデータとしてビデオ信号に付
加し、サンプル数を２のべき乗の数例えば１０２４個に
拡張して処理する必要があった。そのため、処理時間に
無駄があわ、処理速度を低下させる問題点となっていた
。
そこで入力されるディジタル信号データ列に絡路等しい
数のデータ列を直接処理することができる高速７−リエ
変換装置を実現することで、処理の無駄をなくシ、処理
速度を向上させることが考えられる。例えば、ディジタ
ルビデオ信号の処理に用いる高速フーリエ変換装置の入
力データ列の長さを７６８とすることである。入力デー
タ列の長さを７６８とすることにより、ＮＴＳＣ方式の
ビデオ信号の有効サンプルデータを直接処理することが
でき、また、コンポーネントビデオ信号のデータもダミ
ーデータを少し付加することで処理することができる。
数のデータ列を直接処理することができる高速７−リエ
変換装置を実現することで、処理の無駄をなくシ、処理
速度を向上させることが考えられる。例えば、ディジタ
ルビデオ信号の処理に用いる高速フーリエ変換装置の入
力データ列の長さを７６８とすることである。入力デー
タ列の長さを７６８とすることにより、ＮＴＳＣ方式の
ビデオ信号の有効サンプルデータを直接処理することが
でき、また、コンポーネントビデオ信号のデータもダミ
ーデータを少し付加することで処理することができる。
長さがＮのデータ列Ｘ （、）の７−リエ変換ｘ （ｋ
）は、ＷＮ＝ 、−１（２π／Ｎ） とすると で定義される。従って、長さがＮのデータ列のＮ点フー
リエ変換は Ｎ２回の乗算が必要となり、例えばデータ
列の長さＮが７６８の７−リエ変換では７６８回の乗算
が必要である。
）は、ＷＮ＝ 、−１（２π／Ｎ） とすると で定義される。従って、長さがＮのデータ列のＮ点フー
リエ変換は Ｎ２回の乗算が必要となり、例えばデータ
列の長さＮが７６８の７−リエ変換では７６８回の乗算
が必要である。
そこで、データ列を分割してフーリエ変換を行うことで
、乗算回数が減少される。つまり、データ列の長さＮの
７−リエ変換は、長さＮが偶数のときは、Ｎ点データ列
をＮ／２点のデータ列に分割し、各々についてフーリエ
変換を行ない、もし、Ｎ／２が偶数ならばＮ／２点をま
た二つのＮ／４点のデータ列に分割し、各λについて７
−リエ変換を行なっていくことによりめることができる
。従ってデータ列の長さＮが（Ｎ ＝ ｍ Ｘ ２ ｎ
）のフーリ工変換は、ｍ点のフーリエ変換からめられ
、このことによシ乗算回数が減少される。例えばブール
列ｃｖ長さＮが７６８のフーリエ変換は、（７６８−３
Ｘ２’）であるから３点のフーリエ変換からめることが
できる。つまり、長さ７６８のデータ列を３点づつのデ
ータ列に分割し、各々のデータ列に対して３点７−リエ
変換を行ない、この３点のフーリエ変換出力をバタフラ
イ演算をくシ返すことによりめられる。
、乗算回数が減少される。つまり、データ列の長さＮの
７−リエ変換は、長さＮが偶数のときは、Ｎ点データ列
をＮ／２点のデータ列に分割し、各々についてフーリエ
変換を行ない、もし、Ｎ／２が偶数ならばＮ／２点をま
た二つのＮ／４点のデータ列に分割し、各λについて７
−リエ変換を行なっていくことによりめることができる
。従ってデータ列の長さＮが（Ｎ ＝ ｍ Ｘ ２ ｎ
）のフーリ工変換は、ｍ点のフーリエ変換からめられ
、このことによシ乗算回数が減少される。例えばブール
列ｃｖ長さＮが７６８のフーリエ変換は、（７６８−３
Ｘ２’）であるから３点のフーリエ変換からめることが
できる。つまり、長さ７６８のデータ列を３点づつのデ
ータ列に分割し、各々のデータ列に対して３点７−リエ
変換を行ない、この３点のフーリエ変換出力をバタフラ
イ演算をくシ返すことによりめられる。
しかし従来の高速フーリエ変換処理プロセッサは２のべ
き乗の長さのデータ列しか並べ換えることができず、こ
の高速フーリエ変換処理ゾロセッサに用いられていたデ
ィジタルデータ列の並べ換え回路は、ビット逆順の並べ
換えを行なうものであり、３点フーリエ変換を行なうた
めにデータ列を並べ換えを行なうことができない欠点が
あった。
き乗の長さのデータ列しか並べ換えることができず、こ
の高速フーリエ変換処理ゾロセッサに用いられていたデ
ィジタルデータ列の並べ換え回路は、ビット逆順の並べ
換えを行なうものであり、３点フーリエ変換を行なうた
めにデータ列を並べ換えを行なうことができない欠点が
あった。
したがってこの発明の目的は、高速処理が可能なディジ
タルデータ列の並べ換え回路で、データ列の長さに対し
て汎用性があり ２ｎで示されるデータ列のみならず３
×２ｎで示されるデータ列をも並べ換えることができる
ディジタルデータ列の並べ換え回路のアドレスを生成す
るアドレス生成回路を提供することにある。
タルデータ列の並べ換え回路で、データ列の長さに対し
て汎用性があり ２ｎで示されるデータ列のみならず３
×２ｎで示されるデータ列をも並べ換えることができる
ディジタルデータ列の並べ換え回路のアドレスを生成す
るアドレス生成回路を提供することにある。
この発明は、３Ｘ２”個のディジタルデータ列を並べ換
えるデータ列並べ換え回路のアドレス生成回路において
、 第１のデータ発生手段と、第２のデータ発生手段と、第
、１及び第２のデータを選択して累積する累積手段と、
ｎの値に応じて累積手段の出力中の１ビツトを選択し、
第１及び嬉２のデータ発生手段に供給する手段と、累積
手段の出力のビットを逆にしたアドレス信号を発生する
手段とを備えたアドレス生成回路である。
えるデータ列並べ換え回路のアドレス生成回路において
、 第１のデータ発生手段と、第２のデータ発生手段と、第
、１及び第２のデータを選択して累積する累積手段と、
ｎの値に応じて累積手段の出力中の１ビツトを選択し、
第１及び嬉２のデータ発生手段に供給する手段と、累積
手段の出力のビットを逆にしたアドレス信号を発生する
手段とを備えたアドレス生成回路である。
この発明の一実施例について、以下、図面を参照して説
明する。第１図において１はアドレス発生回路である。
明する。第１図において１はアドレス発生回路である。
アドレス発生回路１は、正順に進められるアドレス信号
Ａ１とこのアドレス信号Ａ。
Ａ１とこのアドレス信号Ａ。
の桁順が逆順されたビット逆順のアドレス信号Ａ、或は
拡張されたビット逆順のアドレス信号ＡＩを発生するア
ドレス発生回路である。正順に進められるアドレス信号
Ａ１は、１づり歩進するアドレス信号で、例えば加算回
路及びレジスタによシ構成される累積回路を用いて形成
される。ビット逆順のアドレス信号Ａ２或は拡張された
ビット逆順のアドレス信号Ａ７は、第２図に示すアドレ
ス発生回路によシ形成される。
拡張されたビット逆順のアドレス信号ＡＩを発生するア
ドレス発生回路である。正順に進められるアドレス信号
Ａ１は、１づり歩進するアドレス信号で、例えば加算回
路及びレジスタによシ構成される累積回路を用いて形成
される。ビット逆順のアドレス信号Ａ２或は拡張された
ビット逆順のアドレス信号Ａ７は、第２図に示すアドレ
ス発生回路によシ形成される。
第２図において２及び３がレジスタを示し、レジスタ２
に加算回路Ｔの出力が供給され、レジスタ３に端子６か
ら！ビットの０のデータが供給される。レジスタ２及び
３には、端子４及び５からアウトプットイネ−ゾル信号
が供給される。端子４にローレベルのアウトプットイネ
ーブル信号が供給されるとレジスタ２が開き、端子５に
ローレベルのアウトプットイネーブル信号が供給される
とレジスタ３が開く。このアウトプットイネーブル信号
により、レジスタ２の出力とレジスタ３の出力とが選択
的に加算回路７に供給される。並べ換えの最初にはレジ
スタ３の出力が選択され、以下レジスタ２の出力が選択
される。
に加算回路Ｔの出力が供給され、レジスタ３に端子６か
ら！ビットの０のデータが供給される。レジスタ２及び
３には、端子４及び５からアウトプットイネ−ゾル信号
が供給される。端子４にローレベルのアウトプットイネ
ーブル信号が供給されるとレジスタ２が開き、端子５に
ローレベルのアウトプットイネーブル信号が供給される
とレジスタ３が開く。このアウトプットイネーブル信号
により、レジスタ２の出力とレジスタ３の出力とが選択
的に加算回路７に供給される。並べ換えの最初にはレジ
スタ３の出力が選択され、以下レジスタ２の出力が選択
される。
一方、加算回路７にはＲＯＭ Ｂの出力が供給される。
ＲＯＭ ８にｉ；ｊ４ヒツ）００，２°＋ ２’ｌ ２
”＃ ２”９”・・・・・・・・・・を示すデータ（０
００・・・・・・・・・・・・ｏｏｏｏ）。
”＃ ２”９”・・・・・・・・・・を示すデータ（０
００・・・・・・・・・・・・ｏｏｏｏ）。
（０００・・・・・・・・・・・・０００１）、（００
０・・・・・・・・・・・・ｏｏｌｏ）。
０・・・・・・・・・・・・ｏｏｌｏ）。
（０００・・・・・・・・・・・・０１００）、（００
０・・・・・・・・・・・・１０００）。
０・・・・・・・・・・・・１０００）。
・・・・・・・・・・・・・・・・・・・・・・・・・
・・（０１０・・・・・・・・・・・・００００）。
・・（０１０・・・・・・・・・・・・００００）。
（１００・・・・・・・・・・・・ｏｏｏｏ）が書込れ
ている。
ている。
端子９にはデータ列の長さが２ｎで示される長さのデー
タ列か３×２ｎで示される長さのデータ列かを識別する
ための識別信号が供給される。端子１０には並べ換えの
開始を示すスタート信号が供給される。端子１１には２
のべき乗の指数を示す −正の整数ｎが供給される。こ
れら端子９，１０゜１１から供給される信号と検出回路
１３からマルチプレクサ１４．遅延回路１２を介して供
給される検出信号とによシアドレス信号が形成され、と
のアドレス信号がＲＯＭ ８に供給される。
タ列か３×２ｎで示される長さのデータ列かを識別する
ための識別信号が供給される。端子１０には並べ換えの
開始を示すスタート信号が供給される。端子１１には２
のべき乗の指数を示す −正の整数ｎが供給される。こ
れら端子９，１０゜１１から供給される信号と検出回路
１３からマルチプレクサ１４．遅延回路１２を介して供
給される検出信号とによシアドレス信号が形成され、と
のアドレス信号がＲＯＭ ８に供給される。
並べ換えの最初では端子１０からスタート信号がＲＯＭ
８に供給され、形ビットのすべてが０のデータがＲＯ
Ｍ ８から読出される。
８に供給され、形ビットのすべてが０のデータがＲＯ
Ｍ ８から読出される。
以下、データ列の長さが２ｎで示されるデータ列のとき
は、遅延回路１２から供給される検出信号にかかわらず
、端子９から供給されるデータ列の長さが２ｎで示され
ることを示す識別信号と端子１１から供給される２のべ
き乗の指数を示す正の整数ｎによシ、２”（１３はＲＯ
Ｍ ８に書込れているデータのビット数）を示すデータ
がＲＯＭ ８から常に読出される。
は、遅延回路１２から供給される検出信号にかかわらず
、端子９から供給されるデータ列の長さが２ｎで示され
ることを示す識別信号と端子１１から供給される２のべ
き乗の指数を示す正の整数ｎによシ、２”（１３はＲＯ
Ｍ ８に書込れているデータのビット数）を示すデータ
がＲＯＭ ８から常に読出される。
データ列の長さが３×２ｎで示されるデータ列のときは
、並べ換えの薙初でスタート信号により形ビットのすべ
てが０のデータがＲＯＭ Ｂから読出された後、検出回
路１３からマルチプレクサ１４及び遅延回路１２を介し
てＲＯＭ ８に供給される検出信号により、以下に示す
ようにＲＯＭ ８からデータが読出される。
、並べ換えの薙初でスタート信号により形ビットのすべ
てが０のデータがＲＯＭ Ｂから読出された後、検出回
路１３からマルチプレクサ１４及び遅延回路１２を介し
てＲＯＭ ８に供給される検出信号により、以下に示す
ようにＲＯＭ ８からデータが読出される。
検出信号がローレベルのとき、端子９から供給されるデ
ータ列が３×２ｎで示されることを示す識別信号と端子
１１から供給される２のべき乗の指数を示す正の整数ｎ
により 、２ Ａ −ｎ −２を示すデータがＲＯＭ
８から読出される。
ータ列が３×２ｎで示されることを示す識別信号と端子
１１から供給される２のべき乗の指数を示す正の整数ｎ
により 、２ Ａ −ｎ −２を示すデータがＲＯＭ
８から読出される。
検出信号がハイレベルのとき、端子９から供給されるデ
ータ列が３×２ｎで示されることを示す識別信号と端子
１１から供給される２のべき乗の指数を示す正の整数ｎ
によ凱２．１３− ｎ −１を示すデータがＲＯＭ ８
から読出される。
ータ列が３×２ｎで示されることを示す識別信号と端子
１１から供給される２のべき乗の指数を示す正の整数ｎ
によ凱２．１３− ｎ −１を示すデータがＲＯＭ ８
から読出される。
レジスタ２或は３の出力とＲＯＭ ８から読出された出
力が加算回路７で加算される。加算回路Ｔの出力が検出
回路１３に供給されると共にレジスタ２に供給される。
力が加算回路７で加算される。加算回路Ｔの出力が検出
回路１３に供給されると共にレジスタ２に供給される。
検出回路１３は、第３図に示すように１加算回路７の出
力の中でＭＳＢを示すビットｄ。及びＬＳＢを示すピッ
）ｃｊｅ−１以外のビットｄ１〜ｄ！−２が検出され、
この検出信号がマルチプレクサ１４に供給される。マル
チプレクサ１４には端子１５から３×２ｎで示されるデ
ータ列の２のべき乗の指数を示す正の整数ｎが供給され
る。端子１５から供給される正の整数ｎによシ、検出さ
れるビットｄ。
力の中でＭＳＢを示すビットｄ。及びＬＳＢを示すピッ
）ｃｊｅ−１以外のビットｄ１〜ｄ！−２が検出され、
この検出信号がマルチプレクサ１４に供給される。マル
チプレクサ１４には端子１５から３×２ｎで示されるデ
ータ列の２のべき乗の指数を示す正の整数ｎが供給され
る。端子１５から供給される正の整数ｎによシ、検出さ
れるビットｄ。
〜ｄ２−２が選択される。正の整数ｎが１のときビット
ｄ１が選択され、正の整数ｎが２のときビットｄ２が選
択され、正の整数ｎが、８−２のときビットｄ 、、ｅ
−、が選択される。
ｄ１が選択され、正の整数ｎが２のときビットｄ２が選
択され、正の整数ｎが、８−２のときビットｄ 、、ｅ
−、が選択される。
検出回路１３の出力がビット逆順回路１６に供給される
。ビット逆順回路１６によシ、第４図に示すようにビッ
トが逆順される。ビット逆順回路１６の出力が加算回路
１７に供給され、必要に応じて定数が加えられ、端子１
８からビット逆順のアドレス信号Ａ２或は拡張されたビ
ット逆順のアドレス信号Ａ′２が取り出される。
。ビット逆順回路１６によシ、第４図に示すようにビッ
トが逆順される。ビット逆順回路１６の出力が加算回路
１７に供給され、必要に応じて定数が加えられ、端子１
８からビット逆順のアドレス信号Ａ２或は拡張されたビ
ット逆順のアドレス信号Ａ′２が取り出される。
例えばビット数２が１０♂ツトのとき、以下に示すよう
にビット逆順のアドレス信号Ａ２或は拡張されたビット
逆順のアドレス信号Ａ／、が形成され、端子１８から取
り出される。
にビット逆順のアドレス信号Ａ２或は拡張されたビット
逆順のアドレス信号Ａ／、が形成され、端子１８から取
り出される。
例えばデータ列の長さが１６のとき、このデータ列は２
４で示されるデータ列であるから端子９にデータ列の長
さが２ｎで示されるデータ列であることを示す識別信号
が供給され、端子１１に２のべき乗の指数を示す正の整
数ｎとして４が供給される。並べ換えの最初ではレジス
タ３の出力が選択され、ＲＯＭ８から１０ビツトのＯの
データが読出され、加算回路７からは１０ビツトのＯの
データ（００００００００００）が出力される。この出
力が検出回路１３を介してビット逆順回路１６に供給さ
れる。
４で示されるデータ列であるから端子９にデータ列の長
さが２ｎで示されるデータ列であることを示す識別信号
が供給され、端子１１に２のべき乗の指数を示す正の整
数ｎとして４が供給される。並べ換えの最初ではレジス
タ３の出力が選択され、ＲＯＭ８から１０ビツトのＯの
データが読出され、加算回路７からは１０ビツトのＯの
データ（００００００００００）が出力される。この出
力が検出回路１３を介してビット逆順回路１６に供給さ
れる。
−ｎ
以下ＲＯＭ ８からは２ のデータが読出される。
２のべき乗の指数を示す正の整数ｎがデータ列が１６の
とき４であるから、ＲＯＭ８から１０ビツトの２１０−
４を示すデータ（０００１００００００）が出力され、
このデータとレジスタ２の出力が加算される。このよう
に加算されることで、以下加算回路７からデータ（００
１０００００００）。
とき４であるから、ＲＯＭ８から１０ビツトの２１０−
４を示すデータ（０００１００００００）が出力され、
このデータとレジスタ２の出力が加算される。このよう
に加算されることで、以下加算回路７からデータ（００
１０００００００）。
（００１１００００００）、（０１００００００００）
。
。
・・・・・・・・・・・・・・・・・・（１１１１００
００００）が順次出力され、検出回路１３を介してビッ
ト逆順回路１６に供給される。
００００）が順次出力され、検出回路１３を介してビッ
ト逆順回路１６に供給される。
ビット逆順回路１６により加算回路７の出力のビットが
逆順され、データ（００００００００００）。
逆順され、データ（００００００００００）。
（００００００１０００）、（０００００００１００）
。
。
（００００００１１００）、・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・。
・・・・・・・・・・・・・・・・・・・・・。
（００００００１１１１）、がビット逆順のアドレス信
号Ａ２として端子１８から順次取シ出される。
号Ａ２として端子１８から順次取シ出される。
２のべ自乗で示されるデータ列に対して、他の長さのデ
ータ列の場合でも同様にビット逆順のアドレス信号Ａ２
が形成される。３×２ｎで示されるデータ列の一例とし
てデータ列の長さが１２のとき、このデータ列は３×２
２で示されるデータ列であるから端子９にデータ列の長
さが３×２ｎで示されるデータ列であることを示す識別
信号が供給され、端子１１に２のべき乗の指数を示す正
の整数ｎとして２が供給される。並べ換えの最初ではレ
ジスタ３の出力が選択され、ＲＯＭ８から１０ビツトの
０のデータが読出され、加算回路７から１０ビツトの０
０データ（００００００００００）が出力される。この
出力が検出回路１３を介してビット逆順回路１６に供給
される。
ータ列の場合でも同様にビット逆順のアドレス信号Ａ２
が形成される。３×２ｎで示されるデータ列の一例とし
てデータ列の長さが１２のとき、このデータ列は３×２
２で示されるデータ列であるから端子９にデータ列の長
さが３×２ｎで示されるデータ列であることを示す識別
信号が供給され、端子１１に２のべき乗の指数を示す正
の整数ｎとして２が供給される。並べ換えの最初ではレ
ジスタ３の出力が選択され、ＲＯＭ８から１０ビツトの
０のデータが読出され、加算回路７から１０ビツトの０
０データ（００００００００００）が出力される。この
出力が検出回路１３を介してビット逆順回路１６に供給
される。
以下、ＲＯＭ８の出力は、検出回路１３からマルチプレ
クサ１４．遅延回路１２を介して四−レベルの検出信号
が供給されると＠ ２４３− ｎ−２を示すデータが読
出され、ハイレベルの検出信号が供給されると＠ ２
Ｊ −ｎ −ｓを示すデータが読出される。データ列の
長さが１２のとき、２のべき乗の指数を示す正の整数ｎ
が２であるから、検出信号がローレベルのとき２１０−
２−２を示す１０ビツトのデータ（０００１０００００
０）がＲＯＭ８から読出され、検出信号がハイレベルの
とき２１０−２−１を示す１０ビツトのデータ（００１
０００００００）がＲＯＭ８から読出される。
クサ１４．遅延回路１２を介して四−レベルの検出信号
が供給されると＠ ２４３− ｎ−２を示すデータが読
出され、ハイレベルの検出信号が供給されると＠ ２
Ｊ −ｎ −ｓを示すデータが読出される。データ列の
長さが１２のとき、２のべき乗の指数を示す正の整数ｎ
が２であるから、検出信号がローレベルのとき２１０−
２−２を示す１０ビツトのデータ（０００１０００００
０）がＲＯＭ８から読出され、検出信号がハイレベルの
とき２１０−２−１を示す１０ビツトのデータ（００１
０００００００）がＲＯＭ８から読出される。
マルチプレクサ１４には端子１５から２のべ自乗の指数
を示す正の整数計として２が供給されている。これによ
り、ビットｄ２が検出され、遅延回路１２を介してＲＯ
Ｍ ８ Ｋ″供給される。
を示す正の整数計として２が供給されている。これによ
り、ビットｄ２が検出され、遅延回路１２を介してＲＯ
Ｍ ８ Ｋ″供給される。
並べ換えの最初の加算回路Ｔの出力は
（ｏｏｏｏｏｏｏｏｏｏ）である。この出力のビットｄ
２Ｉａ、ローレベルである。従ってＲＯＭ８からはデー
タ（０００１００００００）が読出され、このデータと
レジスタ２の出力（００００００００００）とが加算さ
れ、（０００１００００００）のデータが加算回路７か
ら出力される。この加算回路７の出力のＣツ） ｄ、Ｕ
ローレベルである。従って再びＲＯＭ Ｂからはデータ
（０００１００００００）が読出され、このデータとレ
ジスタ２の出力Ｃ０００１００００００）が加算される
。この加算出力は（ｏｏｔｏｏｏｏｏｏｏ）であシ、ビ
ットｄ２がハイレベルである。従ってＲＯＭ ８からは
データ（００１０００００００）が読出され、このデー
タとレジスタ２Ｃ）出力とが加算される。
２Ｉａ、ローレベルである。従ってＲＯＭ８からはデー
タ（０００１００００００）が読出され、このデータと
レジスタ２の出力（００００００００００）とが加算さ
れ、（０００１００００００）のデータが加算回路７か
ら出力される。この加算回路７の出力のＣツ） ｄ、Ｕ
ローレベルである。従って再びＲＯＭ Ｂからはデータ
（０００１００００００）が読出され、このデータとレ
ジスタ２の出力Ｃ０００１００００００）が加算される
。この加算出力は（ｏｏｔｏｏｏｏｏｏｏ）であシ、ビ
ットｄ２がハイレベルである。従ってＲＯＭ ８からは
データ（００１０００００００）が読出され、このデー
タとレジスタ２Ｃ）出力とが加算される。
以下、同様にレジスタ２の出力とＲＯＭ ８から読出さ
れた出力とが加算回路７で加算され、検出回路１３を介
してビット逆順回路１６に供給される。
れた出力とが加算回路７で加算され、検出回路１３を介
してビット逆順回路１６に供給される。
この結果、加算回路７からは、データ
（００００００００００）、（０００１００００００）
。
。
（００１０００００００）、（０１００００００００）
。
。
（０１０１００００００）、（０１１０００００００）
。
。
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・（１１１０００００００）が順次出力
される。ビット逆順回路１６により加算回路７の出力の
ビットが逆順され、データ （００００００００００）、（００００００１０００）
。
・・・・・・・・（１１１０００００００）が順次出力
される。ビット逆順回路１６により加算回路７の出力の
ビットが逆順され、データ （００００００００００）、（００００００１０００）
。
（０００００００１００）、（００００００００１０）
。
。
・・・・・・・・・・・・・・・・曲・・・・・・・・
・・・・・（０００００００１１１）が拡張されたビッ
ト逆順のアドレス信号Ａ′Ｉとして、端子上述のアドレ
ス発生回路１により形成されたビット逆順によ多進めら
れるアドレス信号Ａ２或は拡張されたビット逆順により
進められるアドレス信号Ａ／が第１図に示すよう□にメ
モリ回路２０に供給される。メモリ回路２０には予めデ
ータ列ＸＱ。
・・・・・（０００００００１１１）が拡張されたビッ
ト逆順のアドレス信号Ａ′Ｉとして、端子上述のアドレ
ス発生回路１により形成されたビット逆順によ多進めら
れるアドレス信号Ａ２或は拡張されたビット逆順により
進められるアドレス信号Ａ／が第１図に示すよう□にメ
モリ回路２０に供給される。メモリ回路２０には予めデ
ータ列ＸＱ。
Ｘｌ、 ｘ２． Ｘ９・・・・・・・・・・・・・・・
・・・・・・が正順に進められるアドレスに順に貯られ
ている。メモリ回路２０には端子 □２１から読□出し
命令が供給され、メモリ回路２０に貯られていたデータ
列がビット逆順のアドレス信号Ａ、或は拡張されたビッ
ト逆順のアドレス信号Ａ％により読出され、遅延回路２
２を介してメモリ回路２３に供給される。
・・・・・・が正順に進められるアドレスに順に貯られ
ている。メモリ回路２０には端子 □２１から読□出し
命令が供給され、メモリ回路２０に貯られていたデータ
列がビット逆順のアドレス信号Ａ、或は拡張されたビッ
ト逆順のアドレス信号Ａ％により読出され、遅延回路２
２を介してメモリ回路２３に供給される。
メモリ回路２３にはアドレス発生回路１から遅延回路２
４を介して正順に進められるアドレス信号Ａ１が供給さ
れる。メモリ回路２３には端子２５から書込み命令が供
給され、メモリ回路２１から読出されたデータ列が正順
に進められるアドレス信号Ａ１によりメモリ回路２３に
書込れゐ。これにより、データ列の並べ換えがなされる
。
４を介して正順に進められるアドレス信号Ａ１が供給さ
れる。メモリ回路２３には端子２５から書込み命令が供
給され、メモリ回路２１から読出されたデータ列が正順
に進められるアドレス信号Ａ１によりメモリ回路２３に
書込れゐ。これにより、データ列の並べ換えがなされる
。
例えば、データ列の長さが１６のとき、ビット逆順のア
ドレス信号Ａ２として（００００００００００）。
ドレス信号Ａ２として（００００００００００）。
（００００００１０００）、（０００００００１００）
。
。
（００００００１１００）、・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・（００００００
１１１１）がアドレス発生回路１からメモリ回路２０に
順次供給され、メそり回路２０からデータ列Ｘ０１ ｘ
ｇ、 ｘ４． ｘ１□、・・・・・・・・・・・・・・
・Ｘ１５が順次読出される。このデータ列が正順に進め
られるアドレス信号Ａ１によシメモリ回路２３に書込れ
、ビット逆順の並べ換えによるデータ列の並べ換えがな
される。
・・・・・・・・・・・・・・・・・・（００００００
１１１１）がアドレス発生回路１からメモリ回路２０に
順次供給され、メそり回路２０からデータ列Ｘ０１ ｘ
ｇ、 ｘ４． ｘ１□、・・・・・・・・・・・・・・
・Ｘ１５が順次読出される。このデータ列が正順に進め
られるアドレス信号Ａ１によシメモリ回路２３に書込れ
、ビット逆順の並べ換えによるデータ列の並べ換えがな
される。
また、例えばデータ列の長さが１２のとき、拡張された
ビット逆順のアドレス信号Ａ′２として（００００００
００００）、（００００００１０００）。
ビット逆順のアドレス信号Ａ′２として（００００００
００００）、（００００００１０００）。
（０００００００１００）、（００００００００１０）
。
。
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・（０００００００１１１）がアドレス
発生回路１からメモリ回路２０に順次供給され、メモリ
回路２０からデータ列Ｘ。、 Ｘ８． Ｘ４゜Ｘｆｉ、
・・・・・・・・・・・・・・・、ｘ、が順次読出され
る。このデータ列が正順に進められるアドレス信号Ａ１
によりメモリ回路２３に書込れ、３点のフーリエ変換を
行うための拡張されたビット逆順の並べ換えによるデー
タ列の差べ換えがなされる。
・・・・・・・・（０００００００１１１）がアドレス
発生回路１からメモリ回路２０に順次供給され、メモリ
回路２０からデータ列Ｘ。、 Ｘ８． Ｘ４゜Ｘｆｉ、
・・・・・・・・・・・・・・・、ｘ、が順次読出され
る。このデータ列が正順に進められるアドレス信号Ａ１
によりメモリ回路２３に書込れ、３点のフーリエ変換を
行うための拡張されたビット逆順の並べ換えによるデー
タ列の差べ換えがなされる。
なお、この一実施例ではビット逆順のアドレス信号Ａ２
或は拡張されたビット逆順のアドレス信号Ａ′２がメモ
リ回路２０に供給され、正順に進められるアドレス信号
Ａ１がメモリ回路２３に供給される構成であったが、正
順に進められるアドレス信号Ａ１がメモリ回路２０に供
給され、ビット逆順のアドレス信号Ａ２或は拡張された
ビット逆順のアドレス信号Ａ′２がメモリ回路２３に供
給される構成としても良い。
或は拡張されたビット逆順のアドレス信号Ａ′２がメモ
リ回路２０に供給され、正順に進められるアドレス信号
Ａ１がメモリ回路２３に供給される構成であったが、正
順に進められるアドレス信号Ａ１がメモリ回路２０に供
給され、ビット逆順のアドレス信号Ａ２或は拡張された
ビット逆順のアドレス信号Ａ′２がメモリ回路２３に供
給される構成としても良い。
第５図は、データ列の長さＮがＮ＝３Ｘ２”で示される
データ列を７−リエ変換する高速フーリエ変換処理装置
の構成を示し、第５図において３１がこの発明の一実施
例が適用された並べ換え回路である。１２個のデータ列
Ｘ。Ｈｘｉ、 Ｘ２． ｘ３．・・・・・。
データ列を７−リエ変換する高速フーリエ変換処理装置
の構成を示し、第５図において３１がこの発明の一実施
例が適用された並べ換え回路である。１２個のデータ列
Ｘ。Ｈｘｉ、 Ｘ２． ｘ３．・・・・・。
Ｘｌｌが順に並べ換え回路３１に供給される。
並べ換え回路３１は、データ列の長さＮがＮ＝３Ｘ２”
で示されるデータ列Ｘ。〜Ｘ３！２’！□ の順番を、
クロック毎に、 ｘＱ、 Ｘ２．２ｎ、 Ｘ１ｒＩ Ｘニー’、 Ｘニー
’＋２””ＨＸ’２’−’十”ＨＸ２ ＋ Ｘ２ ＋１
２＋ ｘ ＋ ２＋ Ｘ３，２ｎ−’２１ｘ、、、ｎ−
ｚ＋２，２ｎ、 ｘ３，２ｎ−”＋２”、 ｘ２ｎ−３
，・−・−・・・・・の順に並べ換える並べ換え回路で
ある。
で示されるデータ列Ｘ。〜Ｘ３！２’！□ の順番を、
クロック毎に、 ｘＱ、 Ｘ２．２ｎ、 Ｘ１ｒＩ Ｘニー’、 Ｘニー
’＋２””ＨＸ’２’−’十”ＨＸ２ ＋ Ｘ２ ＋１
２＋ ｘ ＋ ２＋ Ｘ３，２ｎ−’２１ｘ、、、ｎ−
ｚ＋２，２ｎ、 ｘ３，２ｎ−”＋２”、 ｘ２ｎ−３
，・−・−・・・・・の順に並べ換える並べ換え回路で
ある。
並べ換え回路３１でデータ列Ｘ。−ＸｌｌがＸ。。
ｘＱ、ｘ４．Ｘ２．ｘｌｏ ｌ Ｘ６．ｘｌ、Ｘ９＋
ｘＱ、Ｘ３＋ Ｘ１ｌｘ７の順に並べ換えられ、データ
列ＸＱ、 ｘｇ、 Ｘ４が３点フーリエ変換回路３２Ａ
に供給され、データ列ｘｌ、 Ｘ１ｌｙ ｘＱが３点７
一リエ変換回路３２Ｂに供給され、データＸ３＋ Ｘ１
１＋ ｘ７が３点フーリエ変換囲路３２Ｃに供給される
。
ｘＱ、Ｘ３＋ Ｘ１ｌｘ７の順に並べ換えられ、データ
列ＸＱ、 ｘｇ、 Ｘ４が３点フーリエ変換回路３２Ａ
に供給され、データ列ｘｌ、 Ｘ１ｌｙ ｘＱが３点７
一リエ変換回路３２Ｂに供給され、データＸ３＋ Ｘ１
１＋ ｘ７が３点フーリエ変換囲路３２Ｃに供給される
。
３点フーリエ変換回路３２Ａ、３２Ｂ、３２Ｃ。
３２Ｄは、
ＷＮ −ｅ−’ （２π／Ｎ ）
Ｎ−１
Ｘ（ｋ）＝、ｎ、４ｏｘ（ｎ） ＷＮ （ｋ＝ｏ 、
ｔ 、−、Ｎ−１）で、Ｎ−３の場合の７−リエ変換を
出力するもので、上式に基づくハードウェアー或はソフ
トウェア−により実現される。
ｔ 、−、Ｎ−１）で、Ｎ−３の場合の７−リエ変換を
出力するもので、上式に基づくハードウェアー或はソフ
トウェア−により実現される。
３点フーリエ変換回路３２Ａ及び３２Ｂの出力がバタフ
ライ演算回路３３Ａに供給され、３点７一リエ変換回路
３２Ｃ及び３２Ｄの出力がバタフライ演算回路３３Ｂに
供給される。バタフライ演算回路３３Ａで３点フーリエ
変換回路３２Ａの出力と３点７一リエ変換回路３２Ｂの
出力とがバタフライ演算される。バタフライ演Ｘ回路３
３Ｂで □３３点７一リエ変換路３２Ｃの出力と３点フ
ーリエ変換回路３２Ｄの出力とがバタフライ演算される
。バタフライ演算回路３３Ａの出力とバタフライ演算回
路３３Ｂの出力とがバタフライ演算回路３４に供給され
る。バタフライ演算回路３４で、バタフライ演算回路３
３Ａの出力とバタフライ演算回路３３Ｂの出力とがバタ
フライ演算され、データ列ｘ０〜Ｘｌｌの７−リエ変換
出力ｙ。〜’／１１がパ “タフライ演算回路３４から
取り出される。
ライ演算回路３３Ａに供給され、３点７一リエ変換回路
３２Ｃ及び３２Ｄの出力がバタフライ演算回路３３Ｂに
供給される。バタフライ演算回路３３Ａで３点フーリエ
変換回路３２Ａの出力と３点７一リエ変換回路３２Ｂの
出力とがバタフライ演算される。バタフライ演Ｘ回路３
３Ｂで □３３点７一リエ変換路３２Ｃの出力と３点フ
ーリエ変換回路３２Ｄの出力とがバタフライ演算される
。バタフライ演算回路３３Ａの出力とバタフライ演算回
路３３Ｂの出力とがバタフライ演算回路３４に供給され
る。バタフライ演算回路３４で、バタフライ演算回路３
３Ａの出力とバタフライ演算回路３３Ｂの出力とがバタ
フライ演算され、データ列ｘ０〜Ｘｌｌの７−リエ変換
出力ｙ。〜’／１１がパ “タフライ演算回路３４から
取り出される。
バタフライ演算回路３３Ａ、３３Ｂ及び３４は、以下に
示す構成のバーげウェアー或は同等のソフトフェアーに
より実現される。パタフ２イ演算回路３３Ａとバタフラ
イ演算回路３３ Ｂｔｉ同様な構成で、両者は第６図に
示すものである。バタフライ演算回路３３Ａでは、端子
３５．３６．３７に３点７一リエ変換回路３２Ａの出力
が供給され、端子３８，３９．４０に３点フーリエ変換
回路３２Ｂの出力が供給される。バタフライ演算回路３
３Ｂでは、端子３５．３６．３７に３点フーリエ変換回
路３２Ｃの出力が供給され、端子３８゜３９．４０に３
点７一リエ変換回路３２Ｄの出力が供給される。端子３
５．３６．３７から供給されたデータが加減算の演算回
路４１．４２．４３に夫々供給される。端子３８，３９
．４０から供給されたデータが乗算の演算回路４４，４
５．４６に夫々供給され、Ｗ、、 Ｗ２． Ｗ４が夫々
に乗じられ、演算回路４１．４２．４３に夫々供給され
る。演算回路４１．４２．４３の加算及び減算出力が、
バタフライ演算出力として端子４７，４８，４９゜５０
．５１，５２から取り出される。
示す構成のバーげウェアー或は同等のソフトフェアーに
より実現される。パタフ２イ演算回路３３Ａとバタフラ
イ演算回路３３ Ｂｔｉ同様な構成で、両者は第６図に
示すものである。バタフライ演算回路３３Ａでは、端子
３５．３６．３７に３点７一リエ変換回路３２Ａの出力
が供給され、端子３８，３９．４０に３点フーリエ変換
回路３２Ｂの出力が供給される。バタフライ演算回路３
３Ｂでは、端子３５．３６．３７に３点フーリエ変換回
路３２Ｃの出力が供給され、端子３８゜３９．４０に３
点７一リエ変換回路３２Ｄの出力が供給される。端子３
５．３６．３７から供給されたデータが加減算の演算回
路４１．４２．４３に夫々供給される。端子３８，３９
．４０から供給されたデータが乗算の演算回路４４，４
５．４６に夫々供給され、Ｗ、、 Ｗ２． Ｗ４が夫々
に乗じられ、演算回路４１．４２．４３に夫々供給され
る。演算回路４１．４２．４３の加算及び減算出力が、
バタフライ演算出力として端子４７，４８，４９゜５０
．５１，５２から取り出される。
バタフライ演算回路３４ＩＩｉ、第７図に示すように構
成される。端子５３，５４．５５．５Ｂ。
成される。端子５３，５４．５５．５Ｂ。
５７．５８にバタフライ演算回路３３Ａの出力が供給さ
れ、端子５９，６０，６１．６２，６３゜６４にバタフ
ライ演算回路３３Ｂの出力が供給される。端子５３ 、
５４ 、５５ 、５Ｂ 、 ５７ 、５８の出力が加減
算の演算回路６５．６Ｂ、８７゜６８．６９．７０に夫
々供給される。端子５９゜６Ｇ、６１．６２，６３，６
４の出力が乗算の演算回路７１，７２，７３，７４，７
５．７６に夫夫供給され、ｗ、、 ｗｌ、 ｗ、、 ｗ
３． ｗ４． ｗ、が夫々乗じられ、演算回路６５，６
６．６７．６８．６９゜７０に夫々供給される。演算回
路６５〜７０の加算及び減算出力がバタフライ演算出力
として端子７７〜８８に取り出される。
れ、端子５９，６０，６１．６２，６３゜６４にバタフ
ライ演算回路３３Ｂの出力が供給される。端子５３ 、
５４ 、５５ 、５Ｂ 、 ５７ 、５８の出力が加減
算の演算回路６５．６Ｂ、８７゜６８．６９．７０に夫
々供給される。端子５９゜６Ｇ、６１．６２，６３，６
４の出力が乗算の演算回路７１，７２，７３，７４，７
５．７６に夫夫供給され、ｗ、、 ｗｌ、 ｗ、、 ｗ
３． ｗ４． ｗ、が夫々乗じられ、演算回路６５，６
６．６７．６８．６９゜７０に夫々供給される。演算回
路６５〜７０の加算及び減算出力がバタフライ演算出力
として端子７７〜８８に取り出される。
この発明に依れば、第１のアドレス信号と第２のアドレ
ス信号を用い、データ列が貯えられている第１のメモリ
から一方のアドレス信号によシデータ列を読出し、他方
のアドレス信号により第１のメモリから読出されたデー
タ列を書込むことでデータ列が並べ換えられるので、高
速処理が可能なデータ列の並べ換え回路が実現できる。
ス信号を用い、データ列が貯えられている第１のメモリ
から一方のアドレス信号によシデータ列を読出し、他方
のアドレス信号により第１のメモリから読出されたデー
タ列を書込むことでデータ列が並べ換えられるので、高
速処理が可能なデータ列の並べ換え回路が実現できる。
また、この発明に依れば、このアドレス信号を発生する
アドレス信号発生回路の出力を、並べ換えるデータ列の
長さに応じて変化させることができるので、データ列の
長さに対して汎用性のあるデータ列の並べ換え回路が実
現でき ２ｎで示されるデータ列のみならず３×２ｎで
示されるデータ列を７−リエ変換することができるよう
に並べ換えることができるディジタルデータ列の並べ換
え回路を実現することができる。
アドレス信号発生回路の出力を、並べ換えるデータ列の
長さに応じて変化させることができるので、データ列の
長さに対して汎用性のあるデータ列の並べ換え回路が実
現でき ２ｎで示されるデータ列のみならず３×２ｎで
示されるデータ列を７−リエ変換することができるよう
に並べ換えることができるディジタルデータ列の並べ換
え回路を実現することができる。
第１図及び第２図は仁の発明の一実施例のブ四ツク図、
第３図はこの発明の一実施例の検出回路の接続図、第４
図線この発明の一実施例のビット逆順回路の接続図、第
５図はこの発明の一実施例が適用される高速フーリエ変
換装置のゾｐツク図。 第６図及び第７図はバタフライ演算回路のゾｐツク図で
ある。 １・・・・・・・・・アドレス発生回路、２．３・・・
・・・・・・レジスタ、Ｔ・・・・・・・・・加算回路
、 ８・・・・・・・・・ＲＯＭ１３・・・・・・・・
・検出回路、１４・四相マルチプレクサ、１６・・・・
・・・・・ピット逆順回路、２０．２３・・・・・・・
・・メモリ回路。 代理人 杉 浦 正 知
第３図はこの発明の一実施例の検出回路の接続図、第４
図線この発明の一実施例のビット逆順回路の接続図、第
５図はこの発明の一実施例が適用される高速フーリエ変
換装置のゾｐツク図。 第６図及び第７図はバタフライ演算回路のゾｐツク図で
ある。 １・・・・・・・・・アドレス発生回路、２．３・・・
・・・・・・レジスタ、Ｔ・・・・・・・・・加算回路
、 ８・・・・・・・・・ＲＯＭ１３・・・・・・・・
・検出回路、１４・四相マルチプレクサ、１６・・・・
・・・・・ピット逆順回路、２０．２３・・・・・・・
・・メモリ回路。 代理人 杉 浦 正 知
Claims (1)
- ３×２ｎ個のディジタルデータ列を並べ換えるデータ列
並べ換え回路のアドレス生成回路において、第１のデー
タ発生手段と、第２のデータ発生手段と、上記第１及び
第２のデータを選択して累積する累積手段と、上記ｎの
値に応じて上記累積子：段の出力中の１ビツトを選択し
、上記第１及び第２のデータ発生手段に供給する手段と
、上記累積手段の出力のビットを逆にしたアドレス信号
を発生する手段とを備えたアドレス生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59074208A JPS60218144A (ja) | 1984-04-13 | 1984-04-13 | アドレス生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59074208A JPS60218144A (ja) | 1984-04-13 | 1984-04-13 | アドレス生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60218144A true JPS60218144A (ja) | 1985-10-31 |
| JPH0555897B2 JPH0555897B2 (ja) | 1993-08-18 |
Family
ID=13540539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59074208A Granted JPS60218144A (ja) | 1984-04-13 | 1984-04-13 | アドレス生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60218144A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02244349A (ja) * | 1989-03-17 | 1990-09-28 | Matsushita Electric Ind Co Ltd | メモリアドレスポイント回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5965376A (ja) * | 1982-10-05 | 1984-04-13 | Nippon Telegr & Teleph Corp <Ntt> | アドレス制御回路 |
-
1984
- 1984-04-13 JP JP59074208A patent/JPS60218144A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5965376A (ja) * | 1982-10-05 | 1984-04-13 | Nippon Telegr & Teleph Corp <Ntt> | アドレス制御回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02244349A (ja) * | 1989-03-17 | 1990-09-28 | Matsushita Electric Ind Co Ltd | メモリアドレスポイント回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0555897B2 (ja) | 1993-08-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |