JPH08335167A

JPH08335167A - ２つの数のベース４への除算を、特に行うことができる電子コンポーネント

Info

Publication number: JPH08335167A
Application number: JP7335400A
Authority: JP
Inventors: Dufl Fredric; デュファルフレデリック; Xavier Robert; ロベールクサヴィエ
Original assignee: CENTRE NAT ETD TELECOMM; France Telecom SA; Centre National dEtudes des Telecommunications CNET
Current assignee: CENTRE NAT ETD TELECOMM; Orange SA; France Telecom R&D SA
Priority date: 1994-12-22
Filing date: 1995-12-22
Publication date: 1996-12-17
Also published as: US5729487A; EP0718755B1; DE69527604T2; FR2728702A1; DE69527604D1; FR2728702B1; EP0718755A1

Abstract

(57)【要約】【課題】画像処理への応用が可能な２つの数のベース４
への除算を行うことができる電子コンポーネントを提供
する。【解決手段】本発明のコンポーネントは、本質的に、２
つのマルチプレクサ（ＭＵＸ１、ＭＵＸ２）の間に接続
され、被除数をシフトする手段（ＤＥＣ）と、出力フリ
ップフロップ（Ｂ３）の内容からおよび連続するシフト
されたワード（Ｓ）から連続する部分被除数を出力する
連鎖手段（ＭＣＴ）とに関連づけられた３つの減算オペ
レータ（ＳＴ１〜ＳＴ３）を含む。最終結果ワードはシ
フトレジスタ（ＲＧ）内に格納される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ｂが１より大きい
整数である時、ベース２^bへの２つのバイナリ数（２進
数）の少なくとも１つの除算、特にベース４へのバイナ
リ除算（２進除算）を行うことができる電子コンポーネ
ントに関する。場合によっては、例えば、「２つの数の
差」関数および／またはスレシュホールディング関数
（閾値関数）および／または差関数の「絶対値」のよう
な好みの他の数学的なオペレーション（演算）を行うこ
とができる電子コンポーネントに関する。

【０００２】これは、好適にではあるが、限定的にでは
なく、音響（オーデオ）および映像（ビデオ）の処理の
分野（そこでは除算の演算が量子化のために必要であ
り、そしてその関数（機能）はすべての信号圧縮システ
ムに備えられている）、でなければ、画像の符号化（コ
ーディング）のためのモーションの評価に適用される。

【０００３】

【発明が解決しようとする課題】そのようなコンポーネ
ントは現在では知られていない。

【０００４】

【課題を解決するための手段】それゆえ、本発明は、極
めて一般的な意味では、ｂが１より大の整数であり、特
に２に等しい時、ベース２^bへの２つの数の少なくとも
１つのバイナリ（２進）除算を行うことのできる電子コ
ンポーネントであって、前記コンポーネントの入力に接
続された２^b−１個の減算器と、前記コンポーネントの
入力に接続され、バイナリワードをシフトする制御可能
な手段と、前記シフト手段の出力と前記減算器の入力お
よび出力との間に接続され、バイナリワードを鎖状につ
なぐ制御可能な手段と、２つの数のベース２^bへの除算
を表わす最終結果ワードを形成するとともに、ｂビット
の部分結果ワードを連続して受け取るシフトレジスタを
有することを特徴とする電子コンポーネントを提供する
ものである。本発明での意味では、用語の「減算器」
は、減算を行うことができる「オペレータ」を一般的な
意味で表わすものとして広く解釈されるべきである。こ
うして、そのような減算器は、率直な減算器を経て、そ
うでなければ演算および論理（ロジック）ユニットを経
て、具体化されてもよい。

【０００５】より詳細には、本発明は、ｂが１より大き
い整数であり、特に２に等しい時に、選択された正の除
数（Ｄ）の２^b−１個の連続した倍数にそれぞれ等しい
２^b−１個の第１のワードと、２^b−１個の第２のワー
ドとを受け取ることを意図された２^b−１個の減算器
（ＳＴｉ）を有する電子コンポーネントを提供するもの
である。選択手段は、減算器からの２^b−１個の出力ワ
ードおよび２^b−１個の第２のワードのうちから、出力
ワードに（例えば、出力ワードの最上位ビット（ＭＳ
Ｂ）の値に）起因する情報アイテムを基礎として部分剰
余ワードを選択し、かつそれらにｂビットの相当する所
定の部分結果ワードを対応付けることができる。連鎖手
段は、最上位ビットに向かってｂビットシフトされ、か
つ第２の初期ワードのｂ個の最下位ビットで補足された
第１の初期ワードから連鎖されたワードを形成すること
ができ、かつ、シフト手段は、選択された正の被除数
の、選択された値およびシフト方向を持つ連続したシフ
トからシフトされたワードの連続体を形成することがで
きる。

【０００６】その時、このコンポーネントを制御する手
段は、そのすべてが最下位ビットに向かうシフト方向と
関係づけられ、かつｂビットだけ相互に異なるかぎり選
択された初期値から連続的に減少する、連続するシフト
値の少なくとも１つの整然としたセットを出力し、そし
て、その時少なくとももし初期シフト値がｂの倍数でな
いならば、最上位ビットに向かうシフト方向と関係づけ
られ、ｂに等しい少なくとも１つの付加的なシフト値を
出力することができる。それから、制御手段は、初めに
シフトされた被除数に、そしてその時、第１の初期ワー
ドの格好をした連続する部分剰余ワードから、および第
２の初期ワードの格好をした連続するシフトされたワー
ドから、それぞれ得られた連続する連鎖（鎖状につなが
った）ワード（連続する部分被除数）に、それぞれ等し
い連続する第２ワードを連続して出力する。制御手段
は、除数による被除数のベース２^b、特にベース４への
除算を表わす最終結果ワードを形成するように、シフト
レジスタ内に連続する部分結果ワードを格納する。

【０００７】コンポーネントは、さらに、有利に、ベー
スワードに対応して最小および最大閾値を表わす２つの
閾値ワードによってスレシュホールド処理されたベース
ワードを出力するスレシュホールディング手段を有す
る。そのようなスレシュホールディング関数を、「除
算」関数から独立して実行することができる。それにも
かかわらず、この除算関数との組み合わせにおいて、最
終結果ワードのスレシュホールディングは、所望のダイ
ナミックレンジ、すなわちビット数以内においてこの結
果の有効性（正当性）を確認することを可能にする。

【０００８】一実施例によれば、スレシュホールディン
グ手段は、２^b−１個の減算器の２つを含む。その減算
器の一方は、最小閾値およびベースワードを受け取る
が、これに対し、他方の減算器は、最大閾値およびベー
スワードを受け取る。それら（スレシュホールディング
手段）は、前記選択手段を含む。後者（前記選択手段）
は、スレシュホールディング状態を持ち、ここでそれら
は、これらの２つの減算器からの出力ワードに由来する
前記情報アイテムに依存して、２つの閾値およびベース
ワードのうちからスレシュホールド処理されたベースワ
ードを選択する。

【０００９】こうして、スレシュホールディング手段
は、シフトレジスタの内容に由来するベースからおよび
最終結果ワードに対して希望されるダイナミックレンジ
を考慮した２つの最小および最大閾値からスレシュホー
ルド処理された最終結果ワードを出力する。

【００１０】一実施例によれば、コンポーネントによっ
て処理される数字で表わしたワードは、コード化された
２の補数であり、かつ、減算器からの出力ワードに由来
する前記情報アイテムは、値０または１を持つこれらの
出力ワードの最上位ビットの比較の結果である。

【００１１】前記コンポーネントは、また、シフトレジ
スタ内に含まれている最終結果ワードをラウンディング
する手段を有することができる。そのような手段は、シ
フトレジスタ内に含まれているワードの最下位ビットと
ともに、値０または１を持つ相当する部分剰余ワードの
比較を表わす情報アイテムを受け取り、かつラウンディ
ングビットを出力する。

【００１２】一実施例によれば、ラウンディング手段
は、ラウンディングビットの値に依存するシフトレジス
タ内に含まれている最終結果ワードをインクリメントす
るあるいはしない制御可能なインクリメンティング手段
を含む。

【００１３】コンポーネントは、また好ましくは、も
し、適切ならば、正の除数および／または除数からの正
の被除数、および／または任意のサインの被除数、これ
らはコンポーネントの入力ポートによって受け取られる
が、これらを出力することができる差の絶対値を決定す
る手段を有する。また、それは、除数のサインからおよ
び被除数のサインからの最終結果ワードのサインを検索
することのできるサイン検索手段を有する。

【００１４】絶対値決定手段は、有利に、２^b−１個の
減算器の２つを含む。それらは、また、いわゆる絶対値
状態を持つ前記選択手段を含む。この状態で、これらの
選択手段は、これら２つの減算器からの出力ワードに由
来する前記情報アイテムに依存して、２つの減算器の１
つから出力ワードを選択する。

【００１５】好適実施例によれば、電子コンポーネント
は、コンポーネントによって処理されるべきデータの少
なくともいくつかを受け取るための入力ポートと、これ
らの処理オペレーションの結果として生じるデータを出
力する出力ポートと、減算器の出力と入力との間に接続
される一時記憶手段とを有する。制御手段は、制御論理
と入力マルチプレクシング手段とを含む。後者は、前記
入力ポートにその入力が接続される。それらは、減算器
の入力にその出力が接続され、前記制御論理によって制
御される。前記選択手段は、値０または１を持つ、減算
器からの出力ワードの最上位ビットを比較する手段と出
力マルチプレクシング手段とを含む。後者は、減算器の
出力および入力マルチプレクシング手段の出力のいくつ
かに入力接続される。それらは、さらに前記比較手段に
よって制御され、出力において、連鎖手段およびシフト
手段を経由して、入力マルチプレクシング手段の１つの
入力に接続される。

【００１６】一時記憶手段は、出力マルチプレクシング
手段と出力ポートとの間に接続された第１のＤ型フリッ
プフロップを含んでもよいし、これに対し、シフト手段
は、好ましくは、選択された正の被除数を格納するため
の入力マルチプレクシング手段の１つの出力に接続され
る第２のＤ型フリップフロップと、入力において、第２
のＤ型フリップフロップの出力に、第１のＤ型フリップ
フロップの出力に、そして入力マルチプレクシング手段
に接続され、かつ前記制御論理によって制御可能である
第１の補助マルチプレクシング手段と、前記制御論理に
よって制御可能であり、第１の補助マルチプレクシング
手段の出力に接続されたシフタと、連続するシフトされ
たワードを格納するようにシフタの出力に接続された第
３のＤ型フリップフロップとを含む。

【００１７】連鎖手段は、好ましくは、第１と第３のＤ
型フリップフロップの出力の間、および入力マルチプレ
クシング手段の入力に接続された第２の補助マルチプレ
クシング手段を含む。

【００１８】本発明の特に有利な実施例によれば、減算
器の１つは、演算および論理ユニットで形成される。こ
うして、この演算および論理ユニットは、絶対値決定手
段およびサイン検索手段の少なくとも一部を組み込むこ
とができる。

【００１９】こうして、本発明に係るコンポーネント
は、特に、同期環境内において固定小数点の数を処理す
る演算および論理ユニットを組み込んだいかなるプロセ
ッサに集積化されていてもよい。こうして、このコンポ
ーネントは、プロセッサの容量および性能を拡張するこ
と、計算（カルキュレーション）の有効性（正当性）を
保証すること、およびできるかぎり、２つの計算算定
（コンピューテイション）を平行処理することを可能に
する。

【００２０】換言すれば、ベース４への除算のセグメン
ト（各反復での２ビットの計算）を実施する特別な命
令、２つの数の最大／最小、数のスレシュホールディン
グ処理、差の絶対値を計算する特別な命令は、演算およ
び論理ユニットの従来の命令を補足する。

【００２１】こうして、本発明によるコンポーネント
は、音響および映像処理の分野（ここでは、除算（分
割）の計算が、量子化、すべての信号圧縮システムにお
いて与えられる関数に対して必要である）に本質的に関
係するアプリケーションにおいて使用されるいかなるプ
ロセッサにも、特にシグナルプロセッサに集積化される
ことが可能である。さらに、絶対値の差の計算は、しば
しば画像のコード化に対するモーション評価アルゴリズ
ムにおいて、使用される。

【００２２】そこに前記コンポーネントが接続される外
部入力データパスに接続されるように意図されており、
外部入力データパスのサイズに関してコンポーネントの
内部データパスのサイズを拡張する手段（ＭＸＴ１）を
有することは、コンポーネントに対して特に有利であ
る。

【００２３】換言すれば、コンポーネント内で形成され
る色々な処理オペレーションは、入力データがコード化
されるビット数より大きいビット数についてそうであ
る。こうして、いかなる内部オーバーフローは、本質的
に取り扱われる。これに対し、従来の演算および論理ユ
ニットは、そのようなオーバーフローは、例えば「フラ
グ」の更新、すなわちステート（状態）レジスタにおけ
る特別なビットの更新に対して用意されている例外ルー
チンによって取り扱われる。

【００２４】さらに、オーバーフローのどのようなリス
クもなく、内部計算、例えば内部除算を行う（従前の計
算を再使用する）可能性を与えるので、ベース４への除
算を実施することができるコンポーネントに対しては有
利であるけれども、そのようなコンポーネントに絶対的
に必要不可欠であるわけではない内部データパスの拡張
は、スレシュホールド処理後の計算の不正確さを最小化
するかぎり、スレシュホールディング関数を与えるコン
ポーネントを製作することをちょうど２つの減算器と組
み合わせて可能にする。

【００２５】

【発明の実施の形態】本発明は、これらに限定されない
が、特に、２つの数のベース４への除算を行うことので
きるコンポーネントが説明されるであろう。

【００２６】図１に示すように、例えば、ディスクリー
トコンポーネント（個別の部品）および／または集積回
路から製作されるそのようなコンポーネントのアーキテ
クチャは、本質的に、入力マルチプレクシング（多重
化）手段、参照符号ＭＵＸ１と出力マルチプレクシング
手段、参照符号ＭＵＸ２との間に接続された３個の減算
器を中心に展開する。

【００２７】これらの３個の減算器の出力は、また、比
較手段ＭＣＰに接続される。そして、比較手段ＭＣＰの
機能性は、以下により詳細に報告されるのであろう。そ
して比較手段ＭＣＰは、その重要性が以下により詳細に
報告される減算器からの出力ワードから得られた情報ア
イテムの値の関数として、および制御論理（ロジック）
ＬＣによって出力（伝送）される状態（ステート）制御
信号ＳＥＴの関数として、出力マルチプレクサＭＵＸ２
を制御するための信号ＳＣＴを出力することができる。

【００２８】状態（ステート）ワードＳＥＴがオペレー
ションの除算（ディビジョン）モードに相当する時、手
段ＭＣＰは、さらに除算のセグメントの部分的な結果を
表わす２ビットワードを出力する。この部分結果ワード
は、クロック信号ＣＫによって動作され、制御信号ＳＳ
Ｓによって制御されるシフトレジスタＲＧ内に記憶（格
納）される。以下に詳細にわかるように、除算オペレー
ションを行うに際し、シフトレジスタの内容は、前記除
算の最終結果のワードを表わすであろう。

【００２９】マルチプレクサＭＵＸ２の出力は、クロッ
ク信号ＣＫによって動作されるＤ型フリップフロップの
ような一時的な記憶手段Ｂ３に接続される。この一時記
憶手段の出力は、シフト手段および連鎖手段ＭＣＴを経
由してマルチプレクサＭＵＸ１の入力の１つにループと
なって戻る。シフト手段は、本質的に、シフトされたワ
ードＳを出力し、クロック信号ＣＫによって動作される
Ｄ型フリップフロップのような特定のレジスタＢ５内に
それ（シフトワードＳ）を記憶するように、共に制御論
理ＬＣによって与えられるシフト値ｋだけシフトの方向
ＳＳＤにその入力に提供されるベースワードをシフトす
ることのできるシフターＤＥＣを中心に展開する。

【００３０】シフターＤＥＣに入力されるベースワード
は、実際、信号ＳＳＸによって制御されるマルチプレク
サＭＵＸ３によるシフターＤＥＣの入力に接続され、ク
ロック信号ＣＫによって動作されるＤ型フリップフロッ
プのような他の特定なレジスタＢ４の内容である。一方
のフリップフロップＢ４の出力および他方のマルチプレ
クサＭＵＸ３の出力は、制御信号ＳＳＺによって制御さ
れるもう１つのマルチプレクサＭＵＸ４を経由してフリ
ップフロップＢ４の入力にループとなって戻る。

【００３１】フリップフロップＢ３の出力と同様にマル
チプレクサＭＵＸ１の出力端子ＢＳ７１も、マルチプレ
クサＭＵＸ３の２つの入力に接続されている。連鎖手段
ＭＣＴは、本質的に、マルチプレクサＭＵＸ５を中心に
展開する。そして、これは制御信号ＳＳＹによって制御
され、その入力が、一方ではフリップフロップＢ５の出
力に、かつ他方ではフリップフロップＢ３の出力に接続
される。これらの連鎖手段の出力は、連鎖されたワード
ＣＳをマルチプレクサＭＵＸ１の入力の１つに伝送す
る。

【００３２】一般に、以下により詳細にわかるように、
それらがアクティブである時、連鎖手段ＭＣＴは、フリ
ップフロップＢ５に記憶されたシフトされたワードＳか
らおよびフリップフロップＢ３に記憶された部分剰余ワ
ードＣから連鎖ワード、もしくは部分被除数を出力す
る。さらに詳細に言えば、連鎖ワードＣＳは、部分剰余
ワードＣを左に２ビットだけ、すなわち最上位ビット
（ＭＳＢ）に向かってシフトすることによって得られ
る。この時、この連鎖ワードの最下位の２ビットは、フ
リップフロップＢ５に含まれている（格納されている）
シフトワードＳの最下位の２ビットである。

【００３３】さらに、コンポーネントは、シフトレジス
タＲＧ内に含まれている最終結果ワードに対するラウン
ディングビットを、ことによると出力するかもしれない
ラウンディング手段を含む。これらのラウンディング手
段は、Ｄ型フリップフロップ、参照符号Ｂ６内に値０ま
たは１を持つラウンディングビットを出力するように、
シフトレジスタＲＧ内に含まれる最終結果ワードの最下
位ビットに並んで、所望のラウンディング（数字の丸
め）の性質の関数として色々な形態をとることのできる
手段ＭＲ１において利用される比較ビットを出力するよ
うに値０とフリップフロップＢ３の内容を比較する比較
器ＣＭＰを含む。

【００３４】さらに、これらのラウンディング手段は、
シフトレジスタＲＧの内容からおよびフリップフロップ
Ｂ６内に含まれているラウンディングビットの値からラ
ウンドされた（丸められた）最終結果を計算する手段、
参照符号ＭＲ２を含む。さらに、これらの手段ＭＲ２
は、また、制御信号ＳＳを基準として、被除数Ｎ０およ
び除数Ｄの最初のサイン（符号）を考慮して、結果のサ
インを検索することを可能にする。シフトレジスタＲＧ
からマルチプレクサＭＵＸ１の入力へのループバック
（ループとなって戻ること）において、また、以下に詳
細に理解されるように、初期シフト値ｋのパリテイの関
数として、命令に従って最終結果に対して要望される意
味のあるビットを抽出することを意図した制御信号ＴＸ
によって制御される手段ＭＣ３が設けられる。

【００３５】さらに、入力ＢＥ１２、ＢＥ４２、ＢＥ５
２およびＢＥ７２のようなマルチプレクサＭＵＸ２のあ
る入力端子は、出力ＢＳ１１、ＢＳ４１、ＢＳ５１およ
びＢＳ３１のようなマルチプレクサＭＵＸ１のある出力
端子に直接接続される。それぞれ、マルチプレクサＭＵ
Ｘ１の出力端子ＢＳ２１とその（マルチプレクサＭＵＸ
１の）入力の１つとの間および減算器ＳＴ３の出力とマ
ルチプレクサＭＵＸ１の入力の１つとの間にそれぞれ接
続される参照符号Ｂ１およびＢ２のフリップフロップの
ような２つの特別なレジスタが設けられる。

【００３６】このコンポーネントの入力には、ｎビット
の入力データワードを受け取る（受信する）ように意図
された、例えばＤ型フリップフロップのような複数の入
力レジスタから構成される入力ポートＰＥが設けられ
る。同様に、出力ポートＰＳが、コンポーネントによる
処理後、ｎビットの出力ワードに対して設けられる。し
かしながら、手段ＭＸＴ１は、コンポーネントの内部デ
ータパスのサイズを拡張するために有利に設けられる。
そして、その結果、ｎビットの入力ワードは、ｎビット
のワードのＭＳＢに等しいＮ−ｎビットで、最上位ビッ
トの左にｎビットのワードを補う（追加する）ことによ
ってＮビットに拡張される。もちろん、ワードのビット
数を減らす相同の手段ＭＸＴ２は、出力ポートＰＳの直
上流に設けられる。このコンポーネントの内部データパ
スのサイズの拡張の利益は、以下により詳細に報告され
るであろう。

【００３７】前記述において、かつ図１に従って、マル
チプレクサ、プリップフロップ、減算器のような用語
は、単純化の目的でまるで単一のエレメントであるかの
ように使用されているが、実際は、Ｎビットの内部デー
タパスに接続されるように適用されている。事実、図２
ないし図５により詳細に例示されているように、各々の
減算器をカスケード結合されたＮ個の１ビットの減算器
から構成することができる。

【００３８】同様に、入力マルチプレクサＭＵＸ１は、
実際、例えば、減算器に入るビットがあるのと少なくと
も同数のマルチプレクサから構成される（図２参照）。
しかしながら、減算器の同じ入力に接続されるすべての
マルチプレクサは、図２に示されるように入力端子（Ｐ
１またはＰ２）と同数であるべきである。同様に、コン
ポーネントの色々なフリップフロップは、パラレルに接
続されたＮ個の１ビットフリップフロップであってもよ
い。

【００３９】連鎖手段ＭＣＴに関して、これらは、実
際、ここに図示される実施例において、図３に示される
ようにワイヤードアップ（配線）されたＮ個のマルチプ
レクサＭＵＸ５よりなる。より詳細には、ｉ番目のマル
チプレクサＭＵＸ５ｉは、シフトワードＳのｉ番目のビ
ットＳｉを第１番目の入力に受信する。さらに、それ
は、ハードワイヤードされた方法で第２番目の入力に、
もしｉが２以上ならばフリップフロップＢ３内に含まれ
ているワードＣの（ｉ−２）番目のビットと、もしｉが
０または１に等しいならばフリップフロップＢ５内に含
まれるシフトワードのｉ番目のビットＳｉとのいずれか
を受信する。

【００４０】こうして、マルチプレクサＭＵＸ５からの
出力ワードＣＳは、もしマルチプレクサが第１番目の入
力に切り換えられるならばシフトワードＳに等しいか、
あるいは、もし、それらが第２番目の入力、すなわちフ
リップフロップＢ３内に含まれているワードＣに切り替
えられるならば連鎖ワードに等しいかのいずれかであ
る。ベース４への２つの数の除算の場合における本発明
に係るコンポーネントのオペレーションは、同時に図４
およびその次をより詳細に参照して、以下に詳細に説明
されるであろう。

【００４１】図６およびその次において、コンポーネン
トの色々なエレメントの間の主要な相互連結は、オペレ
ーションの各工程に対して太い線で表わされている。マ
ルチプレクサレベルでのこれらの色々な相互連結は、相
当する制御信号を基礎として、かつまた、それらに適用
されるデータの重要性を心に留めているそれらの特別な
上流の配線を基礎としてそれらの適切な命令（コマン
ド）を通して得られる。当業者は、所望の機能をもつ相
互連結の表示に基づいてこれらの色々な配線を成し遂げ
る方法を容易に知るであろう。

【００４２】さらに正確に言えば、以下により詳細に理
解されるように、オペレーションの除算モードにおい
て、乗積２Ｄおよび４Ｄを使用する必要がある。これら
の数を決定するために乗算器を使用する代わりに、図４
および図５に示されているように、入力マルチプレクシ
ング手段ＭＵＸ１を構成するあるマルチプレクサの特別
な配線を使うことがより簡単であると思われる。

【００４３】こうして、さらに言えば、除数Ｄのｉ番目
のビットＤｉおよびもう１つのデータのｉ番目のビット
Ｅｉを受信するｉ番目のマルチプレクサＭＵＸ１ｉの入
力の１つが、もしｉが１より大ならば除数のｉ−１番目
のビットＤ_i-1を受け取り、あるいはもしｉが０に等し
いならば０を受け取るように配線（ワイヤード結合）さ
れる。もし、マルチプレクサＭＵＸ１ｉがこの入力に切
り替えられるならば、それは、左に、すなわち最上位ビ
ットに向かって１だけシフトされた除数Ｄを出力するで
あろう。そして、これは、２による除数の乗算に相当す
る。

【００４４】同様に、図５に例示されるように、もう１
つのｉ番目のマルチプレクサまたは同様のものは、もし
ｉが２以上ならば除数のｉ−２番目のビットＤｉ−２
か、あるいはそうでないならば値０かのどちらかを受け
取るように配線されたもう１つの入力を持つことができ
る。これらのマルチプレクサは、左に２ビットだけシフ
トされた除数を出力するであろう。ここで、これは、除
数の４による乗算に相当する。ここで説明される実施例
において、コンポーネントに入るあるいはここを出る色
々なデータは、ｎビットにコード化された２の補数であ
る。換言すれば、もしオーダ０のビットが最下位ビット
（ＬＳＢ）を意味するならば、オーダｎ−１のビット、
すなわち最上位ビット（ＭＳＢ）はサイン（符号）ビッ
トを表わす。もし、このサインビットが値０を持つなら
ば、その時、数（値）は正であり、それが値１を持つな
らば、数は負である。

【００４５】付加すると、一般的な意味で、減算器から
の出力ワードから得られ（に由来し）、かつ出力マルチ
プレクサＭＵＸ２を制御するために手段ＭＣＰによって
使用される情報アイテムは、その時、これらの出力ワー
ドの最上位ビットを値０または１と比較した結果であ
る。そして、これは、これらの出力ワードが負かまたは
正かどうかを決定することを可能にする。

【００４６】除算モードにおけるコンポーネントのオペ
レーションは、コンポーネントが被除数Ｎ０として数８
５および除数Ｄとして数５を受け取ると仮定した場合に
ついて、ここでより詳細に説明されるであろう。この
時、被除数は、８ビットに亘って、例えば２の補数の表
記法においてディジタルワード０１０１０１０１で表わ
されるのに対し、除数Ｄは同じ表記法でディジタルワー
ド０００００１０１で表わされる。拡張手段ＭＸＴ１を
通った後、被除数Ｎ０は、サインビットの複写によって
（図６参照）、ｎビット入力ワード（ｎ＝８）から得ら
れるＮビットワード（例えば、Ｎ＝９）によって表わさ
れる。

【００４７】第１工程において、制御ロジック（論理）
ＬＣは、被除数Ｎ０を表わす９ビットのディジタルワー
ドをフリップフロップＢ４に記憶させるように、かつ除
数Ｄを表わす９ビットのディジタルワードをフリップフ
ロップＢ１に記憶させるようにマルチプレクサＭＵＸ
１、ＭＵＸ３およびＭＵＸ４に命令する。次の工程にお
いて（図７参照）、制御ロジックは、この例では３に等
しい、初期シフト値ｋをシフタＤＥＣに伝送する。そし
て、それは、特に、シフトレジスタＲＧ内に含まれてい
る最終結果ワードの小数点より前のビット数を整えるで
あろう。さらに、ｋのパリティは、小数点の後にくる数
字を表わす最終結果ワードの１つのビットの獲得および
非獲得を絶対的に自動的に調整するであろう。

【００４８】こうして、以下により詳細に理解されるよ
うに、もし、初期シフト値が奇数であるならば、シフト
レジスタ内に入っている最終結果ワードのビットの少な
くとも１つは、小数点の後にくる数字を表わすであろ
う。さらに、右への（ＳＳＤ＝ＤＲ）、すなわち最下位
ビットに向かっての、フリップフロップＢ４内に入って
いるワードのシフトをもたらすために制御ロジックによ
って命令されたシフタは、それゆえに、フリップフロッ
プＢ５内に記憶する目的で０００００１０１０に等しい
シフトワードＳを出力する。

【００４９】最後に、このサイクルの間、その入力ＢＳ
６１に除数Ｄを、そしてその入力５１に数４Ｄを受け取
る減算器ＳＴ３は、フリップフロップＢ２内の数３Ｄを
記憶するように、これらの２つの数を引き算する。最後
に、シフトレジスタＲＧのスロットＲＧ₀〜ＲＧ_N（簡
単化のために、はじめの７スロットＲＧ₀〜ＲＧ₆のみ
が表示されている）が０に初期化される。図８に示され
る次のサイクルは、除数Ｄによる被除数Ｎ０の除算の第
１セグメントを表わす。

【００５０】マルチプレクサＭＵＸ１の命令（指令）を
通して、除数Ｄの３つの連続する倍数（Ｄ、２Ｄおよび
３Ｄ）が、減算器ＳＴ１、ＳＴ２およびＳＴ３の各３入
力ＢＳ２１、ＢＳ４１およびＢＳ６１に提供される。さ
らに、同時に、マルチプレクサＭＵＸ５の命令を通し
て、フリップフロップＢ５内に入っているシフトワード
Ｓ、すなわちワード０００００１０１０は、３個の減算
器の他の３つの各々の入力に出力される。

【００５１】手段ＭＣＰは、その時、オペレーションの
この除算状態において、マルチプレクサＭＵＸ２からの
出力として、もし、後者（シフトされた被除数）が除数
より厳密に小さいならば（条件（ａ))部分被除数、ここ
ではシフトされた被除数か、または、もし部分被除数が
除数以上であり、除数の２倍より厳密に小さいならば
（条件（ｂ))第１減算器ＳＴ１によって出力された出力
ワードか、あるいは、もし部分被除数が除数の２倍以上
であり、除数の３倍より厳密に小さいならば（条件
（ｃ))第２減算器からの出力ワードか、でなければ、も
し部分被除数が除数の３倍以上であるならば（条件
（ｄ))第３減算器からの出力ワードかのいずれかを出力
するように構成されている。

【００５２】その他の方法で述べれば、もし第１減算器
からの出力ワードの最上位ビットが１に等しいならば、
部分被除数がマルチプレクサによって出力される。でな
ければ、第１減算器からの出力ワードは、もし第２減算
器からの出力ワードの最上位ビットが１に等しいなら
ば、マルチプレクサＭＵＸ２によって出力される。さも
なければ、第２減算器からの出力ワードは、もし第３減
算器からの出力ワードの最上位ビットが１に等しいなら
ば、マルチプレクサＭＵＸ２によって出力される。最後
に、これらでもなければ、第３減算器からの出力ワード
が出力される。

【００５３】相前後して、手段ＭＣＰは、シフトレジス
タＲＧのスロットＲＧ₀およびＲＧ ₁内に記憶されてい
る対応する２ビット部分剰余ワードを出力する。より正
確には、上述した４つの条件（ａ）、（ｂ）、（ｃ）、
（ｄ）に対応する４つの部分剰余ワードは、それぞれ０
０、０１、１０、１１に等しい。

【００５４】図８に例示されるサイクルの間、部分被除
数は、除数の２倍に等しく、このゆえに、それは第２減
算器からの出力ワードである。そして、それは、この場
合には、フリップフロップＢ３に記憶された０００００
００００に等しく、これに対し、部分結果ワード１０
は、シフトレジスタに記憶される。次に、制御論理ＬＣ
は、シフターＤＥＣに次のシフト値、現在のシフト値よ
り２ビット小さく、この場合には１に等しいが、これを
出力する。シフトの方向は、維持される。それから、フ
リップフロップＢ４に入っている被除数は、フリップフ
ロップＢ５に格納（記憶）され、０００１０１０１０に
等しいシフトワードＳを得るために、右に１ビットシフ
トされる。

【００５５】図９に例示される次のサイクルにおいて、
上述のオペレーションは、部分被除数ＣＳとして、前サ
イクルにおいてフリップフロップＢ３の内容（００００
０００００）およびフリップフロップＢ５内に格納さ
れ、ここでは０００１０１０１０に等しいシフトワード
Ｓから得られる連鎖（された）ワード（０００００００
１０）でもって繰り返される。この部分被除数ＣＳはＤ
より厳密に小さいので、端子ＢＳ１１とＢＥ１２との間
の接続の例を通ってマルチプレクサＭＵＸ２によって出
力され、部分剰余ワードとしてフリップフロップＢ３に
格納される。

【００５６】相前後して、対応する部分結果ワード、こ
の場合には００に等しいが、このワードは、シフトレジ
スタの２つのスロットＲＧ₀およびＲＧ₁に格納され
る。これに対し、従前の部分結果ワード、すなわちワー
ド１０は、今や、スロットＲＧ ₂およびＲＧ₃に格納さ
れる。

【００５７】それから、制御論理ＬＣはシフタＤＥＣに
新しいシフト値を供給する。そして、それは、従前のシ
フト値に対して２ビットだけ異なる。しかしながら、ｋ
が奇数であり、前のように１に等しいとすれば、新しい
シフト値は、逆転された、すなわち左側に向かう、また
は他の点から述べれば、最上位ビット（ＳＳＤ＝Ｇ）に
向かうシフト方向を持つ１に等しい。結果として、その
時、フリップフロップＢ５に含まれているシフトワード
Ｓは、このサイクルの終端で、左側にシフトされた被除
数に等しく、１ビットが最下位ビットのレベルに０でも
って追加された。

【００５８】次のサイクル（図１０参照）において、上
述した除算オペレーションは、フリップフロップＢ３に
格納された０００００００００に等しい部分剰余ワード
とともに、シフトレジスタＲＧのスロットＲＧ₀および
ＲＧ₁に格納された１０に等しい部分結果ワードを付与
するために、０１０１０１０１０に等しいシフトワード
Ｓおよび０００００００１０に等しい部分剰余ワードＣ
から得られる連鎖ワード（０００００１０１０）を部分
被除数ワードＣＳとしてもつ除算の次のセグメントに対
して繰り返される。

【００５９】こうして、このサイクルの終端では、シフ
トレジスタＲＧの内容は、除数Ｄによる被除数Ｎ０の除
算の最終結果ワードを表わす。しかし、初期シフト値が
奇数であり、シフト値のすべてがその結果として奇数で
あった場合、シフトレジスタのスロットＲＧ₀内に格納
されたビットは、実際、小数点の後に続く第１数字を表
わす最終結果のワードのビットＱ₁である。スロットＲ
Ｇ₁〜ＲＧ₅にそれぞれ格納されたビットＱ₀、Ｑ₁、
Ｑ₂、Ｑ₃、Ｑ ₄は、除算の最終結果の整数部分を表わ
す。もちろん、もしこのプロセスが続いたならば、すな
わち、制御論理が左側へのシフト方向に関係づけられた
３に等しい新しいシフト値を出力したならば、新しい最
終結果ワードはシフトレジスタＲＧ内に得られており、
同一の整数部分を持つが、スロットＲＧ₂、ＲＧ₁およ
びＲＧ₀内に格納されたその３ビットは、小数点に続く
最初の３数字をそれぞれ表わす。

【００６０】当業者は、ここで、結果が要求する繰り返
しは、ベース２への除算よりも少ないので、ベース４へ
の除算は、速度の利得を増大させることを可能に注目す
るかもしれない。実際、各サイクルにおいて、２つの結
果ビットがベース２へのちょうど１つの代わりに出力さ
れる。

【００６１】図１０に例示されるサイクルの終端の前
に、ラウンディングビットが、計算され、フリップフロ
ップＢ６に格納される。もっと正確にいえば、このサイ
クルの間にフリップフロップＢ３に最終的に格納された
部分剰余ワードは、比較ビットを出力するために比較器
ＣＭＰにおいて、値０と比較される。他言すれば、値０
との部分剰余ワードの比較は、被除数が除数の積であっ
たか、なかったかどうかを決めるであろう。この比較ビ
ットの値およびシフトレジスタ内に含まれている、すな
わちスロットＲＧ₀内に含まれている最終剰余ワードの
最下位ビットの値に依存して、所望のタイプのラウンデ
ィングを念頭に入れて工夫された手段ＭＲ１は、フリッ
プフロップＢ６に格納されるラウンディングビットを計
算するであろう。この場合には、例えば、０でない部分
剰余ワードを表わす比較ビットの存在において、もしシ
フトレジスタに含まれているワードの最下位ビットが０
に等しいならば、フリップフロップＢ６に格納されるラ
ウンディングビットは０に等しいであろうし、そうでな
いないらば１に等しい。これは、現在のケースでは、も
し、スロットＲＧ₀内に入っているビットが０に等しい
ならば、次の整数に切り下げて丸めることになり、ある
いはスロットＲＧ₀内に入っているビットが１に等しい
ならば、直ぐ高次の整数にまで切り下げて丸めることに
なる。

【００６２】次のサイクル（図１１参照）においては、
手段ＭＲ２は、シフトレジスタＲＧの内容からおよびフ
リップフロップＢ６に含まれているラウンディングビッ
トの値からラウンドされた（丸められた）最終結果ワー
ドを計算する。より正確には、手段ＭＲ２は、シフトレ
ジスタＲＧに含まれているワードをフリップフロップＢ
６に含まれているラウンディングビットと合算する。事
実、この合計（和）は、結局（帰するところ）レジスタ
ＲＧ内に含まれていた最終結果ワードを１だけ増加させ
るあるいは増加させないことになる。

【００６３】その時、手段ＭＣ３は、ｋの初期値および
そのパリティに依存する制御記号ＴＸを基礎として、最
終結果ワードの整数部分、この場合には、このワードの
ビットＱ₀〜Ｑ₄を抽出することを可能にする。これら
の手段ＭＣ３は、小数点に続く同数の数字に常に至る奇
数の初期シフト値を基礎として、コンポーネントのみが
除算を行う場合には、レジスタＲＧのスロットと入力マ
ルチプレクサＭＵＸ１との間の適切な配線によって極め
て簡単に具体化されるものであっても、あるいは、初期
シフト値が、値およびパリティの両方の点に関してパラ
メトリックである場合には、制御可能なマルチプレクサ
を含んでいてもよい。

【００６４】その時、最終結果ワードは、フリップフロ
ップＢ３に格納される。それから、この結果を出力ワー
ドに対してユーザの所望するダイナミックレンジ以内
に、すなわち、これらの出力ワードに対して所望のビッ
ト数以内に保証するように、この最終結果ワードに関し
てスレシュホールディングオペレーションを行うことが
特に有利であることがわかる。数をスレシュホールド
（処理）する（数を閾値で切る）（または「クリッピン
グする（縁を切り取る）」）ための関数（機能）のパラ
メータは、最小閾値および最大閾値である。もし、数が
これらの２つ閾値の間にあるならば、この時、前記スレ
シュホールディング関数によってスレシュホールド（処
理）された数は、数それ自身に等しい。他方、もしこの
数が最大閾値以上であるならば、スレシュホールドされ
た数は、この最大閾値に等しい。同様に、もし、数が最
小閾値以下であるならば、スレシュホールドされた数
は、この最小閾値に等しい。

【００６５】図１１に例示されたサイクルの間に、最小
閾値Ｅｍおよび最大閾値ＥＭは、入力ポートＰＥに送ら
れる。一般に、スレシュホールディング手段は、２つの
減算器によって（一方は、その入力の１つに最小閾値
を、そしてその他の１入力にスレシュホールドされるべ
き数を受け取り、これに対し、他方は、その入力の１つ
に最大閾値を、そしてその他の１入力にスレシュホール
ドさるべき数を受け取る）、かつ最小および最大閾値に
関してスレシュホールドさるべき数の位置を決定するた
めに２つの減算器からの出力ワードの最上位ビットを分
析する手段ＭＣＰを基礎として具体化される。さらに正
確にいえば、比較手段ＭＣＰが、制御信号ＳＥＴの助け
によって、このスレシュホールディング関数を実施する
ように構成される時、それらは、信号ＳＣＴの助けによ
って、マルチプレクサＭＵＸ２に命令し、その結果、こ
のマルチプレクサは、最小閾値、または最大閾値、もし
くは数それ自体を出力する。

【００６６】図１２に例示されるサイクルの間に、およ
び４ビットの所望の出力ダイナミックレンジの仮定の下
に、最大閾値ＥＭは、（９ビットにわたって拡張され）
０００００１１１１に等しい。手段ＭＣ３を通過した
後、００００１０００１に等しい最終結果ワードに関
し、手段ＭＣＰは、端子ＢＳ４２を選択し、かつフリッ
プフロップＢ３内に最大閾値ＥＭを格納する。もう１つ
の図示例において、最小閾値を選択する必要があったな
らば、選択されたのは端子１２であろうし、マルチプレ
クサＭＵＸ２から数自身を出力する必要があったなら
ば、選択されたのは、数自身を受信する減算器の入力に
直接接続された入力端子ＢＳ７２であろう。

【００６７】当業者は、それゆえに、ここでスレシュホ
ールディング関数が結果の有効性（正当性）を保証する
こと、すなわち数それ自身を出力することか、あるい
は、最大閾値または最小閾値のいずれかを出力すること
によって、真実にできるだけ近い結果を供給することの
いずれかを可能にすることに注目するであろう。この場
合において、１１１１に等しい最大閾値は、真の結果に
最も近い値であり、それゆえに最も悪くない結果であ
る。スレシュホールディング手段がない場合、４ビット
の出力ダイナミックレンジは、（最後の４ビットについ
て）０００１に等しい出力の結果となり、それはなお一
層悪い結果を構築するであろう。

【００６８】図１３〜図１６は、偶数シフト値ｋを用い
る除算モードにおけるオペレーションの一構成を例示す
るものである。オペレーションの一般原理は、図６〜図
１２に関して説明されたものと同一である。これらの図
面に関する唯一の相違は、ここに述べられるであろう。
図１３において、初期シフト値が値４に等しい。それゆ
えに、フリップフロップＢ５内に記憶されている第１の
シフトされた数は、００００００１０１に等しい。この
数は、結局、フリップフロップＢ３に格納され、０００
００００００に等しい部分剰余ワードとなり、シフトレ
ジスタのスロットＲＧ₀およびＲＧ₁に格納され、０１
に等しい部分結果ワードとなる（図１４参照）。

【００６９】それゆえに、初期シフト値に関して２ビッ
トだけ異なる、次のシフト値は、２に等しく、フリップ
フロップＢ５に格納され、次のサイクルを期待して、０
０００１０１０１に等しいシフトワードＳとなる。この
次のサイクルの間（図１５参照）、シフトワードＳおよ
びフリップフロップＢ３に含まれていたワードＣの連鎖
に起因する部分被除数ＣＳは、結果として、０００００
０００１に等しい新しい部分剰余ワードおよび００に等
しい部分結果ワードとなる。事実、次のシフト値は値０
であり、これは、００１０１０１０１に等しい被除数Ｎ
０に何のシフトも行わないことと等価である。

【００７０】（図１６に例示されている）次のサイクル
の間、連鎖されたワードＣＳから得られ、それ自身、シ
フトされていない被除数Ｎ０および従前のサイクルの部
分剰余ワードから得られた部分剰余ワード（図１５に例
示されている）は、値０を持つ。これに対し、新しい部
分結果ワードは０１に等しい。それゆえに、除算の結果
の整数部分を表わす６ビットについての最終結果ワード
はシフトレジスタＲＧ内において得られている。この
際、それゆえに、小数点に続く数字を表わす最終結果ワ
ードのビットはない。もし、ユーザが小数点に続く数字
を得ることを望むならば、その時、次のサイクルに関す
る限りでは、新しいシフト値を準備することが賢明であ
る。そして、その新シフト値は、従前のシフト値に関し
て２ビットだけ相違するが、シフトの反対方向、すなわ
ち左側方向と関連付けられている。その後、これは、１
０１０１０１００に等しいシフトワードＳとなる。

【００７１】次のサイクルにおけるこのシフトワードの
使用は、小数点に続く２個の数字を表わす部分剰余ワー
ドの２個の新しいビットを得ることを可能にする。偶数
シフト値のこの構成において、また、特にラウンディン
グオペレーションが最終結果ワードに行われないとの仮
定の下に、手段ＭＣ３は、シフトレジスタＲＧのビット
のすべてを選択する。上述したように、スレシュホール
ディング手段によってその後に行われるスレシュホール
ディング関数は、所望のダイナミックレンジ、例えば４
ビット以内でこの結果の正当性を保証する。

【００７２】前記述のすべてにおいて、被除数および除
数が正の数であることが仮定されていた。もちろん、本
発明は、処理されるべきいかなるサインをもつ数も許容
する。この場合には、被除数の絶対値および除数の絶対
値を計算するコンポーネントへの準備がいる。そしてこ
れらの絶対値は、それぞれ、フリップフロップＢ４およ
びＢ１に格納される。絶対値関数を手段ＭＣＰとともに
２または３個の減算器を含む、絶対値を決定する手段に
よって行うことができる。

【００７３】より正確には、その絶対値を計算すること
が望まれている数は、減算器の１つの入力の１つ（例え
ば、減算器ＳＴ１の入力ＢＳ１１）に出力され、同様
に、第２番目の減算器の入力の１つ（例えば、減算器Ｓ
Ｔ２の入力ＢＳ４１）に出力されるのに対し、値「０」
は、各々の減算器の他の入力（例えば、入力ＢＳ２１お
よびＢＳ３１）に出力される。その最上位ビットが正の
差を表わし、それゆえに数の絶対値を表わす、２つの減
算器からのその出力ワードは、手段ＭＣＰから出る適切
な指令を通して、マルチプレクサＭＵＸ２によって出力
されるであろう。

【００７４】絶対値のこの決定は、被除数に対しておよ
び除数に対して行なわれる。相前後して、手段ＭＣＰ
は、特別なレジスタ内において、２つの数の各々のサイ
ン（正負の符号）を蓄える。そして、このサインは、各
々の数の最上位ビットに等しい。さらに、それらは、こ
の値を特別なレジスタＦＳ内に格納するためにこれらの
２つのサインに対して、イクスクルーシブオア（ＥＸ
ＣＬＵＳＩＶＥＯＲ）機能をセットアップする。この
レジスタＦＳに格納されたビットの値は、次に、レジス
タＲＧ内に含まれている最終結果のワードの正しいサイ
ンを検索するために手段ＭＲ２によって使用されるであ
ろう。さらに正確にいえば、その時、手段ＭＲ２は、和
Ｑ＋Ｌ、もしくはこの和の付加的な逆数のいずれかを行
うことになる関数（−１）^FS・（Ｑ＋Ｌ）を実施する
（ここで、Ｑは最終結果ワード、Ｌはラウンディングビ
ットを意味する）。

【００７５】本発明の好適実施例においては、ここでは
単純化の目的のために表示されていないが、減算器の１
つが、演算および論理（ロジック）ユニットによって置
き換えられてもよい。この演算および論理ユニットは、
もちろん、減算オペレーションを行うことができるが、
数の絶対値を決定するか、もしくはそうでなければ関数
（−１）^FS・（Ｑ＋Ｌ）を決定するオペレーションを行
うのに有利に用いられてもよい。そして、その時、この
実施例においては、手段ＭＲ２を省略することができ
る。

【００７６】絶対値を決定するための関数およびスレシ
ュホールディング関数、ならびに、単に２つの数の間の
差を計算するための関数、これらは除算関数と組み合わ
せて説明されたが、これらの関数はもちろん、いかなる
除算オペレーションと独立に行われてもよい。事実、そ
れは、状態信号ＳＥＴの値に依存して、減算器との組み
合わせにおいて（用語の広い意味において）、これらの
色々な関数の実行を許容するであろう手段ＭＣＰであ
る。上記説明において、これらの手段は、一部機能的に
説明された。当業者は、たやすくそれらをハードウエア
において、例えば、論理合成アルゴリズムの目的で具体
化することができるであろう。同じことが、制御論理Ｌ
Ｃの場合にもあてはまる。

【００７７】内部データパスのビット数の拡張は、除算
オペレーション単独の構築のためには必要不可欠でない
ことがわかるけれども、しかしながら、それは、例えば
連続する減算、そうでないならば、連続する除算および
／または連続する減算を組み合わせる内部計算の間、内
部オーバーフローの回避を許容する。こうして、内部オ
ーバーフローのこのようなリスクを最小化することは、
可能なスレシュホールディング後にコンポーネントによ
って最終的に出力される出力ワードの不正確さを最小化
することを可能にする。

【００７８】本発明の他の利益と特徴は、添付の図面に
示す。もっぱらこれに限定されることのない実施例の詳
細な説明を調査することによって現れるであろう。

【図面の簡単な説明】

【図１】本発明に係るコンポーネントの一実施例の概
略線図である。

【図２】図１のコンポーネントのある構成要素（エレ
メント）をより詳細に示す線図である。

【図３】図１のコンポーネントの別の構成要素をより
詳細に示す線図である。

【図４】図１のコンポーネントの別の構成要素をより
詳細に示す線図である。

【図５】図１のコンポーネントの別の構成要素をより
詳細に示す線図である。

【図６】図１のコンポーネントの色々なオペレーティ
ングケースの一例を示す線図である。

【図７】図１のコンポーネントの色々なオペレーティ
ングケースの別の例を示す線図である。

【図８】図１のコンポーネントの色々なオペレーティ
ングケースの別の例を示す線図である。

【図９】図１のコンポーネントの色々なオペレーティ
ングケースの別の例を示す線図である。

【図１０】図１のコンポーネントの色々なオペレーテ
ィングケースの別の例を示す線図である。

【図１１】図１のコンポーネントの色々なオペレーテ
ィングケースの別の例を示す線図である。

【図１２】図１のコンポーネントの色々なオペレーテ
ィングケースの別の例を示す線図である。

【図１３】図１のコンポーネントの色々なオペレーテ
ィングケースの別の例を示す線図である。

【図１４】図１のコンポーネントの色々なオペレーテ
ィングケースの別の例を示す線図である。

【図１５】図１のコンポーネントの色々なオペレーテ
ィングケースの別の例を示す線図である。

【図１６】図１のコンポーネントの色々なオペレーテ
ィングケースの別の例を示す線図である。

【符号の説明】１Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６Ｄ型フリッ
プフロップ２ＣＭＰ比較器３ＤＥＣシフター４ＬＣ制御論理（ロジック）５ＭＣＰ比較手段６ＭＣＴ連鎖手段７ＭＲ１ラウンディング手段８ＭＲ２インクリメンティング手段９ＭＵＸ１，ＭＵＸ２，ＭＵＸ３，ＭＵＸ４，ＭＵＸ
５マルチプレクサ１０ＰＥ入力ポート１１ＰＳ出力ポート１２ＲＧシフトレジスタ１３ＳＴ１，ＳＴ２，ＳＴ３減算器

Claims

【特許請求の範囲】

【請求項１】ｂが１より大の整数であり、特に２に等し
い時、ベース２^bへの２つの数の少なくとも１つのバイ
ナリ除算を行うことのできる電子コンポーネントであっ
て、前記コンポーネントの入力に接続された２^b−１個の減
算器（ＳＴｉ）と、前記コンポーネントの入力に接続され、バイナリワード
をシフトする制御可能な手段（ＤＥＣ）と、前記シフト手段の出力と前記減算器の入力および出力と
の間に接続され、バイナリワードを鎖状につなぐ制御可
能な手段（ＭＣＴ）と、２つの数のベース２^bへの除算を表わす最終結果ワード
を形成するとともに、ｂビットの部分結果ワードを連続
して受け取るシフトレジスタ（ＲＧ）を有することを特
徴とする電子コンポーネント。
【請求項２】請求項１に記載の電子コンポーネントであ
って、前記２^b−１個の減算器（ＳＴｉ）は、選択された正の
除数（Ｄ）の２^b−１個の連続した倍数にそれぞれ等し
い２^b−１個の第１のワードと、２^b−１個の第２のワ
ードとを受け取ることができ、さらに、前記減算器からの２^b−１個の出力ワードおよ
び２^b−１個の第２のワードのうちから、出力ワードに
起因する情報アイテムを基礎として部分剰余ワードを選
択し、かつそれらにｂビットの相当する所定の部分結果
ワードを対応付ける手段（ＭＣＰ）を有し、前記手段（ＭＣＴ）は、最上位ビットに向かってｂビッ
トシフトされ、かつ第２の初期ワードのｂ個の最下位ビ
ットで補足された第１の初期ワードから連鎖されたワー
ドを形成することができ、シフト手段（ＤＥＣ）は、選択された正の被除数の、選
択された値およびシフト方向を持つ連続したシフトから
シフトされたワードの連続体を形成することができ、さらに、初めにシフトされた被除数に、そしてその時、
第１の初期ワードの格好をした連続する部分剰余ワード
から、および第２の初期ワードの格好をした連続するシ
フトされたワードから、それぞれ得られた連続する連鎖
ワードに、それぞれ等しい連続する第２ワードを連続し
て出力するように、かつ除数による被除数のベース２^b
への除算を表わす最終結果ワードを形成するように、シ
フトレジスタ（ＲＧ）内に連続する部分結果ワードを格
納するように、そのすべてが最下位ビットに向かうシフ
ト方向と関係づけられ、かつｂビットだけ相互に異なる
かぎり選択された初期値から連続的に減少する、連続す
るシフト値の少なくとも１つの整然としたセットを出力
し、そして、その時少なくとももし初期シフト値がｂの
倍数でないならば、最上位ビットに向かうシフト方向と
関係づけられ、ｂに等しい少なくとも１つの付加的なシ
フト値を出力するための制御手段（ＬＣ）を有すること
を特徴とする電子コンポーネント。
【請求項３】請求項１または２に記載の電子コンポーネ
ントであって、さらに、ベースワードに対応して最小および最大閾値を
表わす２つの閾値ワード（Ｅｍ、ＥＭ）によってスレシ
ュホールド処理されたベースワードを出力するスレシュ
ホールディング手段（ＭＣＰ、ＳＴｉ）を有することを
特徴とする電子コンポーネント。
【請求項４】前記スレシュホールディング手段は、２^b
−１個の減算器の２つおよびスレシュホールディング状
態を保持する前記選択手段とを含み、その減算器の一方
は、最小閾値およびベースワードを受け取り、他方の減
算器は、最大閾値およびベースワードを受け取り、前記
状態で、前記選択手段は、これらの２つの減算器からの
出力ワードに起因する前記情報アイテムに依存して、２
つの閾値およびベースワードのうちからスレシュホール
ド処理されたベースワードを選択することを特徴とする
請求項２と組み合わせた請求項３に記載の電子コンポー
ネント。
【請求項５】前記スレシュホールディング手段は、シフ
トレジスタ（ＲＧ）の内容に由来するベースからおよび
最終結果ワードに対して希望されるダイナミックレンジ
を考慮した２つの最小および最大閾値からスレシュホー
ルド処理された最終結果ワードを出力することを特徴と
する請求項３または４に記載の電子コンポーネント。
【請求項６】前記コンポーネントによって処理される数
字で表わしたワードは、コード化された２の補数であ
り、かつ、減算器（ＳＴｉ）からの出力ワードに由来す
る前記情報アイテムは、値０または１を持つこれらの出
力ワードの最上位ビットの比較の結果であることを特徴
とする請求項２と組み合わせた先の請求項の１つに記載
の電子コンポーネント。
【請求項７】請求項２と組み合わせた先の請求項の１つ
に記載の電子コンポーネントであって、さらに、シフト
レジスタ（ＲＧ）内に含まれているワードの最下位ビッ
トとともに、値０または１を持つ相当する部分剰余ワー
ドの比較を表わす情報アイテムを受け取り、かつラウン
ディングビット（Ｌ）を出力する、シフトレジスタ内に
含まれている最終結果ワードをラウンディングする手段
（ＭＲ１）を有することを特徴とする電子コンポーネン
ト。
【請求項８】前記ラウンディング手段は、ラウンディン
グビットの値に依存するシフトレジスタ内に含まれてい
る最終結果ワードをインクリメントするあるいはしない
制御可能なインクリメンティング手段（ＭＲ２）を含む
ことを特徴とする請求項７に記載の電子コンポーネン
ト。
【請求項９】先の請求項の１つに記載の電子コンポーネ
ントであって、さらに、もし、適切ならば、正の除数お
よび／または除数からの正の被除数、および／または任
意のサインの被除数、これらはコンポーネントの入力ポ
ート（ＰＥ）によって受け取られるが、これらを出力す
ることができる差の絶対値を決定する手段を有し、ま
た、除数のサインからおよび被除数のサインからの最終
結果ワードのサインを検索することのできるサイン検索
手段を有することを特徴とする電子コンポーネント。
【請求項１０】前記絶対値決定手段は、２^b−１個の減
算器の２つとともに前記選択手段を含み、これらの手段
は、これら２つの減算器からの出力ワードに由来する前
記情報アイテムに依存して、２つの減算器の１つから出
力ワードを選択する、いわゆる絶対値状態を持つ請求項
９に記載の電子コンポーネント。
【請求項１１】請求項２と組み合わせた先の請求項の１
つに記載の電子コンポーネントであって、コンポーネン
トによって処理されるべきデータの少なくともいくつか
を受け取るための入力ポート（ＰＥ）と、これらの処理
オペレーションの結果として生じるデータを出力する出
力ポート（ＰＳ）と、減算器の出力と入力との間に接続
される一時記憶手段（Ｂ３）とを有し、前記制御手段は、制御論理（ＬＣ）と、前記入力ポート
にその入力が接続され、減算器の入力にその出力が接続
され、前記制御論理によって制御される入力マルチプレ
クシング手段（ＭＵＸ１）とを含み、前記選択手段は、値０または１を持つ、減算器からの出
力ワードの最上位ビットを比較する手段（ＭＣＰ）と、
減算器の出力および入力マルチプレクシング手段の出力
のいくつかに入力接続され、前記比較手段によって制御
され、出力において、連鎖手段およびシフト手段を経由
して、入力マルチプレクシング手段の１つの入力に接続
される出力マルチプレクシング手段（ＭＵＸ２）とを含
むことを特徴とする電子コンポーネント。
【請求項１２】前記一時記憶手段は、出力マルチプレク
シング手段と出力ポートとの間に接続された第１のＤ型
フリップフロップ（Ｂ３）を含み、前記シフト手段は、選択された正の被除数（Ｎ０）を格
納するための入力マルチプレクシング手段（ＭＵＸ１）
の１つの出力に接続される第２のＤ型フリップフロップ
（Ｂ４）と、入力において、第２のＤ型フリップフロップ（Ｂ４）の
出力に、第１のＤ型フリップフロップ（Ｂ３）の出力
に、そして入力マルチプレクシング手段（ＭＵＸ１）に
接続され、かつ前記制御論理によって制御可能である第
１の補助マルチプレクシング手段（ＭＵＸ３）と、前記制御論理によって制御可能であり、第１の補助マル
チプレクシング手段（ＭＵＸ３）の出力に接続されたシ
フタ（ＤＥＣ）と、連続するシフトされたワードを格納するようにシフタの
出力に接続された第３のＤ型フリップフロップ（Ｂ５）
とを含み、前記連鎖手段は、第１と第３のＤ型フリップフロップの
出力の間、および入力マルチプレクシング手段の入力に
接続された第２の補助マルチプレクシング手段（ＭＵＸ
５）を含むことを特徴とする請求項１１に記載の電子コ
ンポーネント。
【請求項１３】前記減算器の１つは、演算および論理ユ
ニットで形成されることを特徴とする先の請求項の１つ
に記載の電子コンポーネント。
【請求項１４】前記演算および論理ユニットは、絶対値
決定手段およびサイン検索手段の少なくとも一部を組み
込むものである請求項９と組み合わせた請求項１３に記
載の電子コンポーネント。
【請求項１５】先の請求項の１つに記載の電子コンポー
ネントであって、外部入力データパスに接続されるよう
に意図されており、外部入力データパスのサイズに関し
てコンポーネントの内部データパスのサイズを拡張する
手段（ＭＸＴ１）を有することを特徴とする電子コンポ
ーネント。