DE69527604T2

DE69527604T2 - Elektronisches Bauelement, insbesondere fähig zum Ausführen einer Division zur Basis 4 von zwei Zahlen

Info

Publication number: DE69527604T2
Application number: DE69527604T
Authority: DE
Inventors: Frederic Dufal; Xavier Robert
Original assignee: France Telecom SA
Current assignee: Zarbana Digital Fund LLC
Priority date: 1994-12-22
Filing date: 1995-12-13
Publication date: 2003-02-27
Anticipated expiration: 2015-12-14
Also published as: FR2728702A1; DE69527604D1; FR2728702B1; EP0718755A1; EP0718755B1; JPH08335167A; US5729487A

Description

Die Erfindung betrifft ein elektronisches Bauelement, das mindestens eine binäre Division von zwei Zahlen zur Basis 2b bewirken kann, wobei b eine ganze Zahl größer 1 ist, insbesondere eine binäre Division zur Basis 4, und gegebenenfalls wahlweise andere mathematische Rechnungsarten ausführen kann, wie beispielsweise die Funktion "Differenz von zwei Zahlen" und/oder eine Schwellenwertvergleichsfunktion und/oder eine Funktion "Absolutwert" einer Differenz.
Sie kann vorteilhaft, jedoch nicht ausschließlich auf den Gebieten der Hör- und Fernsehfunkverarbeitung (wo die Berechnung von Divisionen für die Quantisierung nötig ist, wobei die in all diesen Systemen vorgesehene Funktion die Signalkomprimierung ist oder auch bei der Abschätzung der Bewegung für die Bilderkodierung verwendet werden.
Solche Bauelemente sind zur Zeit nicht bekannt.
Die Erfindung betrifft ein elektronisches Bauelement, das mindestens eine binäre Division von zwei Zahlen zur Basis 2b bewirken kann, wobei b eine ganze Zahl größer eins, insbesondere zwei, ist, mit an den Eingang des Bauelements angeschlossenen 2b-1 Subtrahiereinrichtungen, einer zur Verschiebung von binären Worten steuerbaren Einrichtung, die mit dem Eingang des Bauelements verbunden ist, einer zur Verkettung von binären Worten steuerbaren Einrichtung, die zwischen dem Ausgang der Verschiebeeinrichtung und dem Ausgang und dem Eingang der Subtrahiereinrichtungen angeschlossen ist, sowie einem Verschieberegister, um aufeinanderfolgend Teilergebnisworte aus b Bits zu empfangen, die zusammen ein Endergebniswort bilden, das die Division zur Basis 2b der zwei Zahlen darstellt.
Ein derartiges elektronisches Bauelement ist im Dokument BE-A-666 449 beschrieben. Im Sinn der vorliegenden Erfindung muss das Wort "Subtrahiereinrichtung" in weitem Sinn generell als "Operatoreinrichtung" interpretiert werden, die eine Subtraktion ausführen kann. Eine derartige Subtrahiereinrichtung kann durch einen einfachen Subtrahierer oder auch durch eine Arithmetik- und Logik- Einrichtung gebildet sein.
Das elektronische Bauelement gemäß der Erfindung umfasst außerdem in vorteilhafter Weise insbesondere Schwellenwertvergleichseinrichtungen, die auf den Empfang eines Grundworts hin ein mit zwei Schwellenwertworten schwellenwertverglichenes Grundwort liefern, wobei die Schwellenwertworte minimale und maximale Schwellenwerte darstellen, und die zwei der 2b-1 Subtrahiereinrichtungen aufweisen, wobei eine der Subtrahiereinrichtungen den minimalen Schwellenwert und das Grundwort empfängt und die andere Subtrahiereinrichtung den maximalen Schwellenwert und das Grundwort empfängt, sowie eine Auswahleinrichtung aufweisen, die einen Schwellenwertvergleichszustand einnimmt, in dem sie das mit den zwei Schwellenwerten schwellenwertverglichene Grundwort abhängig von den aus den Ausgangsworten der zwei Subtrahiereinrichtungen entnommenen Informationen auswählt.
In dieser Weise liefern die Schwellenwertvergleichseinrichtungen in vorteilhafter Weise ein Endergebniswort, das im Wesentlichen mit einem dem Inhalt des Verschieberegisters entnommenen Grundwort und zwei minimalen und maximalen Schwellenwerten hinsichtlich des gewünschten Dynamikbereichs für das Endergebniswort schwellenwertverglichen ist.
Eine solche Schwellenwertvergleichsfunktion kann unabhängig von der Funktion "Division" ausgeübt werden. Dennoch kann der Schwellenwertvergleich des Endergebnisworts in Verbindung mit dieser Divisionsfunktion dieses Endergebnis in einem gewünschten Dynamikbereich, d. h. eine Anzahl von Bits, bestätigen.
Gemäß einer Ausführungsart sind die durch das Bauelement verarbeiteten, digitalen Worte als Zweierkomplement kodiert, wobei die genannte, den Ausgangsworten der Subtrahiereinrichtungen entnommene Information das Ergebnis der werthöchsten Bits dieser Ausgangsworte mit dem Wert 0 oder 1 ist.
Das Bauelement kann auch eine Rundungsverarbeitungseinrichtung für das im Verschieberegister enthaltene Endergebniswort aufweisen. Diese Rundungsverarbeitungseinrichtung empfängt das wertniedrigste Bit des im Verschieberegister enthaltenen Worts ebenso wie eine Information, die für den Vergleich des Teilrestworts entsprechend dem Wert 0 oder 1 repräsentativ ist und ein Rundungsbit liefert.
Diese Rundungsverarbeitungseinrichtung weist gemäß einer Ausführungsart steuerbare Inkrementiermittel auf, um das im Verschieberegister enthaltene Endergebniswort abhängig vom Wert des Rundungsbits zu inkrementieren oder nicht zu inkrementieren.
Das Bauelement weist auch vorzugsweise eine Einrichtung zur Bestimmung des Absolutwerts einer Differenz auf, wobei diese Einrichtung geeignet ist, gegebenenfalls den positiven Divisor und/oder den positiven Dividenden, ausgehend von einem Divisor und/oder einem Dividenden mit beliebigem Vorzeichen, zu liefern, die über einen Eingangsanschluss des Bauelements empfangen werden. Das Bauelement umfasst auch eine Vorzeichenwiederherstellungseinrichtung, die geeignet ist, das Vorzeichen des Endergebnisworts, ausgehend vom Vorzeichen des Divisors und dem Vorzeichen des Dividenden, wiederherzustellen.
Diese Einrichtungen erlauben die Verarbeitung einer beliebigen Anzahl von Vorzeichen. Obwohl die Funktion zur Bestimmung des Absolutwerts einer Differenz hier in Verbindung mit der Funktion der Division von zwei Zahlen verwendet wird, kann sie in völlig unabhängiger Weise ausgeübt werden.
Die Absolutwertbestimmungseinrichtung weist in vorteilhafter Weise zwei der 2b-1 Subtrahiereinrichtungen auf. Sie weist auch eine Auswahleinrichtung auf, die einen "Absolutwertzustand" besitzt, in dem diese Auswahleinrichtung das Ausgangswort der einen der zwei Subtrahiereinrichtungen abhängig von der genannten, aus den Ausgangsworten dieser zwei Subtrahiereinrichtungen entnommenen Information auswählt.
Das Bauelement gemäß der Erfindung erlaubt damit die Bestimmung des Absolutwerts einer Differenz von zwei Zahlen in einem einzigen Zyklus, ohne vorher die Differenz dieser zwei Zahlen auszuführen. Wenn die eine der zwei Zahlen 0 ist, wird dann selbstverständlich der Absolutwert der anderen Zahl erhalten.
Gemäß einer bevorzugten Ausführungsart weist das Bauelement einen Eingangsanschluss zum Empfang zumindest bestimmter, durch das Bauelement zu verarbeitender Daten, einen Ausgangsanschluss zum Liefern der sich aus den Verarbeitungen ergebenden Daten und eine Zwischenspeichereinrichtung auf, die zwischen den Eingängen und Ausgängen der Subtrahiereinrichtungen angeordnet und an diese Eingänge und Ausgänge angeschlossen ist. Die Steuereinrichtungen umfassen eine Steuerlogik und eine Eingangsmultiplex-Einrichtung, die am Eingang mit dem genannten Ausgangsanschluss und am Ausgang mit den Eingängen der Subtrahiereinrichtungen verbunden ist und die von der genannten Steuerlogik gesteuert wird. Die Auswahleinrichtung weist Vergleichseinrichtungen zum Vergleich der werthöchsten Bits der Ausgangsworte der Subtrahiereinrichtungen mit dem Wert 0 oder 1 und eine Ausgangsmultiplex-Einrichtung auf, die am Eingang mit den Ausgängen der Subtrahiereinrichtungen und mit bestimmten der Ausgänge der Eingangsmultiplex-Einrichtung verbunden ist. Diese Eingangsmultiplex-Einrichtung wird andererseits von den genannten Vergleichseinrichtungen gesteuert und ist am Ausgang über Verkettungseinrichtungen und Verschiebeeinrichtungen an einen Eingang der Eingangsmultiplex-Einrichtung angeschlossen.
Die Zwischenspeichereinrichtung kann eine erste D-Flip- Flop-Schaltung aufweisen, die zwischen der Ausgangsmultiplex-Einrichtung und dem Ausgangsanschluss angeschlossen ist, während die Verschiebeeinrichtung folgendes aufweist:
- eine zweite D-Flip-Flop-Schaltung, die an einen Ausgang der Eingangsmultiplex-Einrichtung angeschlossen ist, um den ausgewählten positiven Dividenden zu speichern,
- eine erste Hilfsmultiplex-Einrichtung, die am Eingang an den Ausgang der zweiten D-Flip-Flop- Schaltung, an den Ausgang der ersten D-Flip-Flop- Schaltung und an einen Ausgang der Eingangsmultiplex-Einrichtung angeschlossen und durch die Steuerlogik steuerbar ist,
- einen Verschieber, der durch die Steuerlogik steuerbar und an den Ausgang der ersten Hilfsmultiplex- Einrichtung angeschlossen ist, und
- eine dritte D-Flip-Flop-Schaltung, die an den Ausgang des Verschiebers angeschlossen ist, um die aufeinander folgenden, verschobenen Worte zu speichern.
Die Verkettungseinrichtung weist vorzugsweise eine zweite Hilfsmultiplex-Einrichtung auf, die zwischen den Ausgängen der ersten und dritten D-Flip-Flop-Schaltungen und einem Eingang der Eingangsmultiplex-Einrichtung angeschlossen ist.
Gemäß einer besonders vorteilhaften Ausführungsart der. Erfindung ist die eine der Subtrahiereinrichtungen durch eine Arithmetik- und Logik-Einheit gebildet.
Diese Arithmetik- und Logik-Einheit kann folglich eine Absolutwertbestimmungseinrichtung und mindestens einen Teil der Vorzeichenwiederherstellungseinrichtung beinhalten.
Das Bauelement gemäß der Erfindung kann damit insbesondere in jeden Prozessor integriert werden, in dem eine arithmetische und logische Einheit enthalten ist, die Festkommazahlen in einer Synchronumgebung verarbeitet. Dieses Bauelement erlaubt damit, die Fähigkeiten und Leistungen eines Prozessors zu erweitern, die Gültigkeit der Berechnung zu garantieren und eventuell zwei Berechnungen parallel auszuführen.
Mit anderen Worten, besondere Instruktionen verwirklichen Abschnitte der Division zur Basis 4 (Berechnung von 2 Bits bei jeder Wiederholung), berechnen das Maximum bzw. Minimum von zwei Zahlen, den Schwellenwertvergleich einer Zahl, den Absolutwert einer Differenz, ergänzen die klassischen Instruktionen einer Arithmetik- und Logik- Einheit.
Das Bauelement gemäß der Erfindung kann damit in jeden Prozessor, insbesondere in einem Signalverarbeitungsprozessor, integriert werden, der in Anwendungen benutzt wird, die im Wesentlichen die Gebiete der Ton- und Bildverarbeitung (bei der die Berechnung der Divisionen für die Quantisierung nötig ist, eine Funktion, die in allen Signalkompressionssystemen vorgesehen ist) betreffen. Ferner wird die Berechnung einer Absolutwertdifferenz oft bei Bewegungsabschätzungsalgorithmen für die Bildkodierung verwendet.
Es ist besonders vorteilhaft, wenn das Bauelement eine Erweiterungseinrichtung zur Erweiterung der Größe der internen Datenwege des Bauelements im Vergleich zur Größe der externen Eingangsdatenwege aufweist, mit denen das Bauelement verbunden ist.
Mit anderen Worten, die verschiedenen, im Bauelement durchgeführten Verarbeitungsschritte werden über eine Anzahl von Bits durchgeführt, die größer als diejenige Anzahl ist, über die die Eingangsdaten kodiert werden. Mögliche interne Überläufe werden damit in intrinsischer Weise verarbeitet, während in den konventionellen Arithmetik- und Logik-Einheiten solche Überläufe durch Ausnahmeroutinen behandelt werden, die beispielsweise für das Aktualisieren einer "Markierung" ("flag" in englischer Sprache) vorgesehen sind, d. h. für das Aktualisieren eines besonderen Bits in einem Zustandsregister.
Ferner ermöglicht eine Erweiterung der internen Datenwege, die, obwohl sie für ein für die Ausführung einer Division zur Basis vier geeignetes Bauelement vorteilhaft ist, weil sie die Möglichkeit zur Ausführung interner Berechnungen (Wiederverwendung einer vorhergehenden Berechnung), beispielsweise interner Divisionen, bieten, ohne Gefahr des Überlaufs für ein solches Bauelement nicht unbedingt notwendig ist, in Verbindung mit nur zwei Subtrahiereinrichtungen die Schaffung eines Bauelements, das eine Schwellenwertvergleichsfunktion bietet, bei der Berechnungsungenauigkeiten nach dem Schwellenwertvergleich vermindert werden.
Weitere Vorteile und Merkmale der Erfindung ergeben sich aus der Durchsicht der ausführlichen Beschreibung eines den Schutzumfang nicht begrenzenden Ausführungsbeispiels anhand der beigefügten Zeichnungen, in denen folgendes dargestellt ist:
Fig. 1 eine schematische Übersicht einer Ausführungsart des Bauelements gemäß der Erfindung,
Fig. 2-5 eine detailliertere Darstellung bestimmter Elemente des Bauelements der Fig. 1 und
Fig. 6-16 verschiedene Betriebsfälle des Bauelements der Fig. 1.
Obwohl die Erfindung nicht darauf begrenzt sein soll, wird nun ein Bauelement beschrieben, das für die Durchführung insbesondere einer Division zur Basis 4 von zwei Zahlen geeignet ist.
Wie in Fig. 1 dargestellt ist, ist der Aufbau dieses Bauelements, das beispielsweise aus diskreten Bauteilen und/oder integrierten Schaltungen besteht, im Wesentlichen mit drei Subtrahiereinrichtungen ST1-ST3 gebildet, die zwischen einer mit MUX1 bezeichneten Eingangsmultiplex-Einrichtung und einer mit MUX2 bezeichneten Ausgangsmultiplex-Einrichtung angeordnet und mit diesen Einrichtungen verbunden ist.
Die Ausgänge dieser drei Subtrahiereinrichtungen sind auch mit einer Vergleichseinrichtung MCP verbunden, deren Arbeitsweise ausführlicher weiter unten dargelegt wird, die ein Signal SCT zur Steuerung des Ausgangsmultiplexers MUX2 abgeben kann, in Abhängigkeit vom Wert einer den Ausgangsworten der Subtrahiereinrichtungen entnommenen Information, deren Bedeutung ausführlicher weiter unten dargelegt wird, und in Abhängigkeit von einem Zustandssteuersignal SET, das von einer Steuerlogik LC abgegeben wird.
Wenn das Zustandswort SET einer Divisionsbetriebsart entspricht, gibt die Vergleichseinrichtung MCP ferner ein Zweibitwort ab, das ein Teilergebnis eines Divisionsabschnitts darstellt. Dieses Teilergebniswort wird in einem Verschieberegister RG gespeichert, das durch ein Taktsignal CK getaktet und durch ein Steuersignal SSS gesteuert wird. Wie dem Untenstehenden genauer entnommen werden kann, sind die Inhalte des Verschieberegisters bei der Vervollständigung des Divisionsvorgangs für das Endergebniswort dieser Division repräsentativ.
Der Ausgang des Multiplexers MUX2 ist mit einer Zwischenspeichereinrichtung B3, beispielsweise einer D-Flip-Flop- Schaltung, verbunden, die durch das Taktsignal CK getaktet wird.
Der Ausgang dieser Zwischenspeichereinrichtung ist auf einen der Eingänge des Multiplexers-MUX1 mittels der Verschiebeeinrichtung und der Verkettungseinrichtung MCT rückgekoppelt.
Die Verschiebeeinrichtung ist im Wesentlichen mit einem Verschieber DEC gebildet, der durch einen Verschiebewert k und in einer Verschieberichtung SSD verschoben werden kann, wobei beide von der Steuerlogik LC gesteuert werden und ein Basiswort an ihrem Eingang auftritt, um ein verschobenes Wort S zu liefern und dieses in einem durch das Taktsignal CK getakteten, besonderen Register B5, beispielsweise einer D-Flip-Flop-Schaltung, zu speichern.
Das an einen Eingang des Verschiebers DEC gelieferte Basiswort ist in Wirklichkeit der Inhalt eines durch das Signal CK getakteten, weiteren, besonderen Registers B4, beispielsweise einer D-Flip-Flop-Schaltung, die mit dem Eingang dieses Verschiebers DEC über einen Multiplexer MUX3 verbunden ist, der durch das Signal SSX gesteuert wird.
Der Ausgang der Flip-Flop-Schaltung B4 einerseits und der Ausgang des Multiplexers MUX3 andererseits sind auf den Eingang der Flip-Flop-Schaltung B4 über einen weiteren Multiplexer MUX4 rückgekoppelt, der durch das Steuersignal SSZ gesteuert wird.
Der Ausgang der Flip-Flop-Schaltung B3 und der Ausgangsanschluss BS71 des Multiplexers MUX1 sind an zwei Eingänge des Multiplexers MUX3 angeschlossen.
Die Verkettungseinrichtung MCT ist im Wesentlichen mit einem Multiplexer MUX5 gebildet, der durch das Steuersignal SSY gesteuert und am Eingang einerseits mit dem Ausgang der Flip-Flop-Schaltung B5 und andererseits mit dem Ausgang der Flip-Flop-Schaltung B3 verbunden ist. Der Ausgang dieser Verkettungseinrichtung liefert ein Verkettungswort CS an einen der Eingänge des Multiplexers MUX1.
Im Allgemeinen, wie weiter unten ausführlicher hervorgeht, liefert die aktivierte Verkettungseinrichtung MCT ein Verkettungswort oder einen Teildividenden CS aus einem in der Flip-Flop-Schaltung B5 gespeicherten Verschiebewort S und einem in der Flip-Flop-Schaltung B3 gespeicherten Teilrestwort C. Genauer gesagt wird das Verkettungswort durch die Verschiebung des Teilrestworts C um zwei Bits nach links, d. h. in Richtung auf das werthöchste Bit (MSB: "Most Significant Bit" in englischer Sprache) gewonnen, wobei die zwei wertniedrigsten Bits dieses verketteten Worts dann die zwei wertniedrigsten Bits des in der Flip-Flop-Schaltung B5 enthaltenen, verschobenen Worts S sind.
Das Bauelement weist ferner eine Rundungsverarbeitungseinrichtung auf, die gegebenenfalls ein Rundungsbit für das im Verschieberegister RG enthaltene Endergebniswort liefert.
Diese Rundungsverarbeitungseinrichtung weist einen Vergleicher CMP auf, der den Inhalt der Flip-Flop- Schaltung B3 mit dem Wert Null vergleicht, um ein Vergleichsbit zu liefern, das gemeinsam mit dem wertniedrigsten Bit des im Verschieberegister RG enthaltenen Endergebnisworts in der Einrichtung MR1 benutzt wird, die abhängig von der Art der gewünschten Rundung verschiedene Konfigurationen annehmen kann, um schließlich ein Rundungsbit, das den Wert 0 oder 1 hat, in einer D-Flip- Flop-Schaltung mit dem Bezugszeichen B6 zu liefern.
Diese Rundungsverarbeitungseinrichtung weist ferner eine mit MR2 bezeichnete Einrichtung zur Errechnung des Rundungsendergebnisses auf, ausgehend vom Inhalt des Verschieberegisters RG vom Wert des in der Flip-Flop- Schaltung B6 enthaltenen Rundungsbits. Ferner erlaubt diese Einrichtung MR2 auch, ausgehend von einem Steuersignal SS, das Vorzeichen des Ergebnisses wiederherzustellen, wobei das Anfangsvorzeichen des Dividenden NO und des Divisors D berücksichtigt wird.
Ebenfalls ist vorgesehen, in der Rückkopplungschleife vom Verschieberegister RG zum Eingang des Multiplexers MX1 eine Einrichtung MC3 vorzusehen, die durch ein Steuersignal TX gesteuert wird, die, wie unten ausführlicher beschrieben wird, dafür bestimmt ist, auf einen von der Parität des Anfangsverschiebewerts k abhängigen Befehl hin die gewünschten werthöchsten Bits für das Endergebnis zu erlangen.
Ferner sind bestimmte Eingänge des Ausgangsmultiplexers MUX2, wie die Eingänge BE12, BE42, BE52 und BE72, unmittelbar mit bestimmten der Ausgänge des Multiplexers MUX1, wie den Ausgängen BS11, BS41, BS51 und BS31, verbunden.
Es ist auch vorgesehen, zwei besondere Register, wie die mit B1 und B2 bezeichneten D-Flip-Flop-Schaltungen, zwischen dem Ausgangsanschluss BS21 des Multiplexers MUX1 und einem von dessen Eingängen bzw. zwischen dem Ausgang des Subtrahierers ST3 und einem der Eingänge des Multiplexers MUX1 anzuschließen.
Am Eingang dieses Bauelements ist ein Eingangstor PE vorgesehen, das aus einer Vielzahl von Eingangsregistern, wie D-Flip-Flop-Schaltungen, zusammengesetzt ist, die für den Empfang von Eingangsdatenwörtern aus n Bits bestimmt sind.
In gleicher Weise ist ein Ausgangstor PS vorgesehen, um am Ausgang Wörter aus n Bits nach der Verarbeitung durch das Bauelement zu liefern.
In vorteilhafter Weise ist jedoch eine Erweiterungseinrichtung MXT1 zur Erweiterung der Größe der internen Datenwege des Bauelements vorgesehen, derart, dass ein Eingangswort aus n Bits auf N Bits ausgedehnt wird, indem das Wort aus n Bits links vom werthöchsten Bit um N-n Bits gleich dem MSB des Worts aus n Bits ergänzt wird. Selbstverständlich ist eine homologe Einrichtung MXT2 zur Verminderung der Anzahl der Wortbits unmittelbar oberhalb vom Ausgangstor PS vorgesehen. Der Vorteil dieser Erweiterung der Größe der internen Datenwege des Bauelements wird weiter unten ausführlicher erläutert.
In der vorstehenden Darstellung und in Übereinstimmung mit der Fig. 1 sind Bezeichnungen wie Multiplexer, Flip- Flop-Schaltung, Subtrahierer, zu Vereinfachungszwecken so benutzt worden, als wenn sie einzelne Elemente wären, wobei sie für die Verbindung mit internen Datenwegen aus N Bits angepasst sind. Tatsächlich aber, wie in den Fig. 2 bis 5 dargestellt ist, kann jeder Subtrahierer aus einer Gruppe von N Ein-Bit-Subtrahierern zusammengesetzt sein, die hintereinandergeschaltet sind.
Ebenso setzt sich der Eingangsmultiplexer MUX1 beispielsweise tatsächlich aus gleich vielen Multiplexern, wie es Bits gibt, zusammen, die den Subtrahierern (Fig. 2) zugeführt werden. Alle mit einem gleichen Eingang eines Subtrahierers verbundenen Multiplexer sollten jedoch die gleiche Anzahl von Eingangsanschlüssen (P1 oder P2) haben, wie in Fig. 2 dargestellt ist.
Ebenso können die verschiedenen Flip-Flop-Schaltungen des Bauelements N Flip-Flop-Schaltungen zu einem Bit sein, die parallelgeschaltet sind.
Was die Verkettungseinrichtung MCT betrifft, so besteht diese tatsächlich in dem hier dargestellten Ausführungsbeispiel aus N Multiplexern MUX5, die nach der Darstellung in Fig. 3 verdrahtet sind. Genauer gesagt empfängt der i-te Multiplexer MUX5i an einem ersten Eingang das ite Bit Si des verschobenen Worts S. Er empfängt ferner auf dem Kabelweg an einem zweiten Eingang entweder das (i-2)-te Bit des in der Flip-Flop-Schaltung B3 enthaltenen Worts C, wenn i größer als oder gleich 2 ist, oder das i-te Bit Si des in der Flip-Flop-Schaltung B5 enthaltenen, verschobenen Worts, wenn i gleich 0 oder 1 ist. Schließlich empfängt ein dritter Eingang des Multiplexers MUX5i das i-te Bit Ci des in der Flip-Flop-Schaltung B3 enthaltenen Worts.
Damit ist das Ausgangswort CS der Multiplexer MUX5 entweder gleich dem verschobenen Wort S. wenn die Multiplexer auf den ersten Eingang geschaltet sind, oder gleich den verketteten Wörtern, wenn die Multiplexer auf den zweiten Eingang geschaltet sind, oder gleich dem in der Flip-Flop-Schaltung B3 enthaltenen Wort C.
Die Arbeitsweise des Bauelements gemäß der Erfindung wird nun für den Fall einer Division zweier Zahlen zur Basis 4 ausführlich beschrieben, wobei insbesondere auf die Fig. 4 und die folgenden Figuren Bezug genommen wird.
In der Fig. 6 und den folgenden Figuren sind die Hauptverbindungen zwischen den verschiedenen Elementen des Bauelements durch dick ausgezogene Linien für jeden Betriebsschritt dargestellt worden. Diese verschiedenen Verbindungen in Höhe der Multiplexer werden durch geeignete Befehle von diesen auf der Basis von entsprechenden Steuersignalen und auch auf der Basis ihrer besonderen Stromaufwärtsverdrahtung gewonnen, wobei die Bedeutung der Daten berücksichtigt wird, die ihnen zugeführt werden. Die Fachleute wissen selbstverständlich, wie diese verschiedenen Verdrahtungen auszuführen sind, die auf einer Angabe der gewünschten Funktionsverbindungen beruhen.
Genauer gesagt, wie unten ausführlicher hervorgeht, ist es nötig, in einer Divisionsbetriebsart die Produkte 2D und 4D zu verwenden. Anstatt die Multiplexer für die Bestimmung dieser Zahlen zu verwenden, erschien es einfacher, eine besondere Verdrahtung, wie in den Fig. 4 und 5 dargestellt, von bestimmten Multiplexern zu benutzen, die die Eingangsmultiplex-Einrichtung MUX1 darstellen.
So ist einer der Eingänge des i-ten Multiplexers MUX1i, der übrigens das i-te Bit Di des Divisors D und das i-te Bit Ei einer anderen Datengröße empfängt, derart verdrahtet, dass er das (i-1)-te Bit Di-1 des Divisors empfängt, wenn i größer als 1 ist, oder 0, wenn i gleich Null ist. Wenn der Multiplexer MUX1i1 auf diesen Eingang geschaltet ist, wird er den Divisor D abgeben, der von 1 nach links, d. h. zum werthöchsten Bit hin, verschoben wird, was einer Multiplikation des Divisors mit 2 entspricht.
Wie in Fig. 5 dargestellt ist, kann ebenso ein weiterer i-ter Multiplexer oder derselbe Multiplexer einen weiteren Eingang haben, der derart verdrahtet ist, dass er entweder das (i-2)-te Bit Di-2 des Divisors, wenn i größer oder gleich 2 ist, oder anderenfalls den Wert Null erhält. Diese Multiplexer liefern am Ausgang einen Divisor, der um 2 Bits nach links verschoben ist, was einer Multiplikation des Divisors mit 4 entspricht.
Bei der hier beschriebenen Ausführungsart sind die verschiedenen, vom Bauelement aufgenommenen und abgegebenen Daten Zweierkomplemente, die mit n Bits kodiert sind. Mit anderen Worten, wenn das Bit mit dem Rang Null das wertniedrigste Bit (LSB: "Least Significant Bit" in englischer Sprache) bezeichnet, stellt das Bit mit dem Rang n-1, d. h. das werthöchste Bit (MSB), das Vorzeichenbit dar. Wenn dieses Vorzeichenbit den Wert Null hat, ist die Zahl positiv, und wenn es den Wert 1 hat, ist die Zahl negativ.
Ferner ist im Allgemeinen die den Ausgangsworten der Subtrahierer entnommene und von der Einrichtung MCP für die Steuerung des Ausgangsmultiplexers MUX2 benutzte Information dann das Ergebnis des Vergleichs der werthöchsten Bits dieser Ausgangsworte mit dem Wert 0 oder 1, wodurch festgestellt werden kann, ob diese Ausgangsworte negativ oder positiv sind.
Die Betriebsweise des Bauelements bei der Divisionsbetriebsart wird nun ausführlicher beschrieben, wobei angenommen wird, dass, soweit es den Dividenden NO betrifft, dieser die Zahl 85 und ebenso der Divisor D die Zahl 5 empfängt. Der Dividend wird dann mit beispielsweise 8 Bits in Zweierkomplementform durch das Digitalwort 01010101 dargestellt, während der Divisor D in derselben Zweierkomplementform durch das Digitalwort 00000101 dargestellt wird.
Nach dem Durchlauf durch die Erweiterungseinrichtung MXT1 wird der Dividend NO durch ein Wort aus N Bits (beispielsweise N = 9) dargestellt, das aus dem Eingangswort aus n Bits (n = 8) durch Verdopplung des Vorzeichenbits gewonnen wird (Fig. 6).
In einem ersten Schritt steuert die Steuerlogik LC die Multiplexer MUX1, MUX3 und MUX4 derart, dass das Digitalwort aus 9 Bits, die den Dividenden NO darstellen, in der Flip-Flop-Schaltung B4 gespeichert wird und dass das Digitalwort aus 9 Bits, die den Divisor D darstellen, in der Flip-Flop-Schaltung B1 gespeichert wird.
Im folgenden Schritt (Fig. 7) liefert die Steuerlogik an die Verschiebeeinrichtung DEC einen Anfangsverschiebewert k, der in diesem Beispiel gleich 3 ist und der insbesondere die Bitanzahl vor dem Dezimalkomma des Endergebnisworts konditioniert, das im Verschieberegister RG vorhanden ist. Ferner konditioniert selbstverständlich die Parität von k automatisch den Erhalt oder Nichterhalt eines Bits des Endergebnisworts, wobei dieses Bit eine. Ziffer nach dem Dezimalkomma darstellt.
Wie ausführlicher weiter unten beschrieben wird, wird damit, wenn der Anfangsverschiebewert ungerade ist, mindestens einer der Bits des im Verschieberegister vorhandenen Endergebnisworts durch eine Ziffer nach dem Dezimalkomma dargestellt.
Der Verschieber, der ferner durch die Steuerlogik derart gesteuert wird, dass er eine Verschiebung des in der Flip-Flop-Schaltung B4 enthaltenen Worts nach rechts (SSD = DR), d. h. zum wertniedrigsten Bit hin, hervorruft, liefert dann zu Zwecken der Speicherung in der Flip-Flop- Schaltung B5 das verschobene Wort S. das gleich 000001010 ist.
Schließlich bewirkt der Subtrahierer ST3, der an seinem Eingang BS61 den Dividenden D und an seinem Eingang BS51 die Zahl 4D empfängt, im Verlauf dieses Zyklus die Subtraktion dieser zwei Zahlen derart, dass die Zahl 3D in der Flip-Flop-Schaltung B2 gespeichert wird.
Schließlich werden die Speicherplätze RG&sub0;-RGN des Verschieberegisters G (zu Vereinfachungszwecken sind nur die sieben ersten Speicherplätze R00-RG6 dargestellt worden) auf Null zurückgesetzt.
Der folgende, in Fig. 8 dargestellte Zyklus stellt den ersten Abschnitt der Division des Dividenden NO durch den Divisor D dar.
Vom Multiplexer MUX1 gesteuert, sind die drei aufeinander folgenden Vielfache (D, 2D und 3D) des Divisors D an den drei entsprechenden Eingängen BS21, BS41 und BS61 der Subtrahierer ST1, ST2 und ST3 vorhanden.
Ferner wird infolge der Steuerung durch den Multiplexer MUX5 das verschobene, in der Flip-Flop-Schaltung B5 enthaltene Wort S. nämlich das Wort 000001010, an drei andere entsprechende Eingänge der drei Subtrahierer geliefert.
Die Einrichtung MCP ist dann derart gestaltet, dass sie in diesem Funktionszustand der Division am Ausgang des Multiplexers MUX2 entweder den Teildividenden, hier den verschobenen Dividenden, liefert, wenn dieser genau geringer als der Divisor (Zustand a)) ist, oder das vom ersten Subtrahierer ST1 kommende Ausgangswort liefert, wenn der Teildividend größer als der oder gleich dem Divisor und genau geringer als das Doppelte des Divisors (Zustand b)) ist, oder das Ausgangswort des zweiten Subtrahierers liefert, wenn der Teildividend größer als das Doppelte oder gleich dem Doppelten des Divisors und genau geringer als das Dreifache des Divisors (Zustand c)) ist, oder andererseits das Ausgangswort des dritten Subtrahierers liefert, wenn der Teildividend größer als das oder gleich dem Dreifachen des Divisors (Zustand d)) ist.
Mit anderen Worten wird der Teildividend am Ausgang des Multiplexers abgegeben, wenn das werthöchste Bit des Ausgangsworts des ersten Subtrahierers 1 ist. Anderenfalls wird am Ausgang des Multiplexers MUX2 das Ausgangswort des zweiten Subtrahierers abgegeben, wenn das werthöchste Bit des Ausgangsworts des dritten Subtrahierers gleich 1 ist, und schließlich wird anderenfalls das Ausgangswort des dritten Subtrahierers abgegeben.
In paralleler Weise liefert die Einrichtung MCP ein Restteilwort, das 2 Bits entspricht, die in den Speicherplätzen RD&sub0; und RG&sub1; des Verschieberegisters RG gespeichert werden.
Genauer gesagt sind die vier Restteilwörter, die den oben erwähnten vier Zuständen a), b), c), d) entsprechen, in derselben Reihenfolge gleich 00, 01, 10, 11.
Wenn in dem in Fig. 8 dargestellten Zyklus der Teildividend gleich dem Doppelten des Divisors ist, ist dieser Teildividend das Ausgangswort des zweiten Subtrahierers, das in diesem Beispiel gleich 000000000 ist und in der Flip-Flop-Schaltung B3 gespeichert wird, während das Teilergebniswort 10 im Verschieberegister gespeichert wird.
Danach liefert die Steuerlogik LC an den Verschieber DEC den folgenden Verschiebewert, zwei Bits weniger als der vorhandene Verschiebewert, in diesem Beispiel gleich 1. Die Richtung der Verschiebung wird bewahrt. Der in der Flip-Flop-Schaltung B4 enthaltene Dividend wird dann um 1 Bit nach rechts verschoben, derart, dass ein Wort S erhalten wird, das in der Flip-Flop-Schaltung B5 gespeichert wird und gleich 000101010 ist.
Im folgenden, in Fig. 9 gezeigten Zyklus werden die vorher beschriebenen Schritte mit dem verketteten Wort (000000010)als Teildividenden CS wiederholt, wobei das verkettete Wort aus dem Inhalt der Flip-Flop-Schaltung B3 des vorhergehenden Zyklus (000000000) und dem verschobenen Wort S gewonnen wird, das in der Flip-Flop-Schaltung B5 enthalten und hier gleich 000101010 ist.
Wenn dieser Teildividend genau niedriger als D ist, wird er am Ausgang des Multiplexers MUX2, und zwar beispielsweise an die Verbindung zwischen den Anschlüssen BS11 und BE12, abgegeben und in der Flip-Flop-Schaltung B3 als Restteilwort gespeichert.
In paralleler Weise wird das entsprechende Teilergebniswort, das in diesem Fall gleich 00 ist, in den zwei Speicherplätzen RG&sub0; und RG&sub1; des Verschieberegisters gespeichert, während das vorhergehende Teilergebniswort, nämlich das Wort 10, nun in den Speicherplätzen RG&sub2; und RG&sub3; gespeichert wird.
Die Steuerlogik LC gibt dann einen neuen Verschiebewert an den Verschieber DEC ab, wobei sich dieser Verschiebewert um 2 Bits gegenüber dem vorhergehenden Verschiebewert unterscheidet. Wenn angenommen wird, dass k ungerade und vorhergehend gleich 1 ist, dann ist aber der neue Verschiebewert gleich 1 mit der umgekehrten Verschieberichtung, d. h. nach links oder mit anderen Worten in Richtung auf das werthöchste Bit (SSD = G). Das in der Flip-Flop-Schaltung B5 enthaltene, verschobene Wort S ist daher dann am Zyklusende gleich dem um 1 Bit nach links verschobenen Dividenden und wird in der Höhe des wertniedrigsten Bits durch eine Null ergänzt.
Im folgenden Zyklus (Fig. 10) werden die oben erwähnten Divisionsschritte für den folgenden Divisionsabschnitt wiederholt, und zwar mit dem den Teildividenden CS darstellenden, verketteten Wort (000001010), das aus dem verschobenen Wort S gleich 010101010 und dem Restteilwort C gleich 000000010 gewonnen wird, derart, dass ein Restteilwort gleich 000000000, das in der Flip-Flop- Schaltung B3 gespeichert wird, sowie ein Teilergebniswort gleich 10, das in den Speicherplätzen RG&sub0; und RG&sub1; des Verschieberegisters RG gespeichert wird, hervorgebracht wird.
Damit stellt der Inhalt des Verschieberegisters RG am Ende dieses Zyklus das Endergebniswort der Division des Dividenden NO durch den Divisor D dar.
Doch weil ja der Anfangsverschiebewert ungerade war und alle Verschiebewerte demzufolge ungerade waren, ist das im Speicherplatz RG&sub0; des Verschieberegisters enthaltene Bit in Wirklichkeit das Bit Q&sub1; des Endergebnisworts, wobei dieses Bit die erste Ziffer nach dem Dezimalkomma darstellt. Die Bits Q&sub0;, Q&sub1;, Q&sub2;, Q&sub3;, Q&sub4;, die in entsprechender Weise in den Speicherplätzen RG&sub1;-RG&sub5; gespeichert werden, stellen den ganzen Ausdruck des Endergebnisses der Division dar.
Wenn der Prozess fortgesetzt wird, d. h., wenn die Steuerlogik einen neuen Verschiebewert gleich 3 liefert, der mit einer Verschieberichtung nach links verbunden ist, wird selbstverständlich im Verschieberegister RG ein neues Endergebniswort erhalten, das einen identischen Ausdruck hat, dessen drei in den Speicherplätzen RG&sub2;, RG&sub1; und PG&sub0; gespeicherte Bits aber in entsprechender Weise die drei ersten Ziffern nach dem Dezimalkomma darstellen.
Der Fachmann kann hier bemerken, dass die Division zur Basis 4 erlaubt, den Geschwindigkeitsgewinn zu erhöhen, weil das Ergebnis weniger Wiederholungen als eine Division zur Basis 2 erfordert. Tatsächlich werden in jedem Zyklus 2 Bits des Ergebnisses anstatt nur 1 Bit bei der Division zur Basis 2 geliefert.
Vor dem Ende des in Fig. 10 dargestellten Zyklus wird ein Rundungsbit errechnet und in der Flip-Flop-Schaltung B6 gespeichert.
Genauer gesagt wird das in diesem Zyklus in der Flip- Flop-Schaltung B3 endgültig gespeicherte Restteilwort im Vergleicher CMP mit dem Wert Null derart verglichen, dass ein Vergleichsbit geliefert wird. Mit anderen Worten bestimmt der Vergleich des Restteilworts mit dem Wert Null, ob der Dividend ein Vielfaches des Divisors war oder nicht. Abhängig vom Wert dieses Vergleichsbits und vom Wert des wertniedrigsten Bit des Restendworts, das im Verschieberegister, d. h. im Speicherplatz RG&sub0;, enthalten ist, errechnet die Einrichtung MR1, die unter Berücksichtigung des gewünschten Rundungstyps ausgebildet ist, das Rundungsbit, das in der Flip-Flop-Schaltung B6 gespeichert wird. In diesem Fall wird beispielsweise beim Vorhandensein eines Vergleichsbits, das ein Restteilwort von nicht Null darstellt, das in der Flip-Flop-Schaltung B6 gespeicherte Rundungsbit Null sein, wenn das wertniedrigste Bit des im Verschieberegister gespeicherten Worts Null ist, und im entgegengesetzten Fall 1 sein. Das heißt im vorliegenden Fall, dass das Ergebnis auf die nächste Ganzzahl nach unten abgerundet wird, wenn das im Speicherplatz RG&sub0; enthaltene Bit gleich Null ist, oder auf die nächste Ganzzahl nach oben abgerundet wird, wenn das im Speicherplatz RG&sub0; gespeicherte Bit gleich 1 ist.
Im folgenden Zyklus (Fig. 11) errechnet die Einrichtung MR2 das abgerundete Endergebniswort aus dem Inhalt des. Verschieberegisters RG und dem Wert des in der Flip-Flop- Schaltung B6 enthaltenen Rundungsbits. Genauer gesagt summiert die Einrichtung MR2 das im Verschieberegister RG enthaltene Wort und das in der Flip-Flop-Schaltung B6 enthaltenen Rundungsbit. Tatsächlich inkrementiert diese Summe das Endergebniswort um 1 oder nicht, das im Register RG enthalten war.
Die Einrichtung MC3 erlaubt dann, aus dem vom Anfangswert von k und dessen Parität abhängigen Steuersignal einen ganzzahligen Ausdruck des Endergebnisworts, in diesem Fall die Bits Q&sub0;-Q&sub4;, zu gewinnen. Die Einrichtung MC3 kann ganz einfach durch eine geeignete Verdrahtung zwischen den Speicherplätzen des Registers RG und dem Eingangsmultiplexer MUX1 in demjenigen Fall aufgebaut sein, in dem das Bauelement nur die Divisionen aus ungeraden Anfangsverschiebewerten ausführt, wobei dies immer zu einer gleichen Anzahl von Ziffern nach dem Dezimalkomma führt, oder kann dann steuerbare Multiplexer in demjenigen Fall aufweisen, in dem die Anfangsverschiebewerte parametrisch sind, was die Werte und die Paritäten betrifft.
Das Endergebniswort wird dann in der Flip-Flop-Schaltung B3 gespeichert.
Es erweist sich als besonders vorteilhaft, dann einen Schwellenwertvergleich mit diesem Endergebniswort derart vorzunehmen, dass dieses Ergebnis in dem vom Benutzer gewünschten Dynamikbereich für die Ausgangswörter, d. h. innerhalb der Anzahl für diese Ausgangswörter gewünschten Bits, garantiert wird.
Die Parameter einer Funktion des Schwellenwertvergleichs einer Zahl ("clipping" in englischer Sprache) sind ein Schwellenminimalwert und ein Schwellenmaximalwert. Wenn die Zahl zwischen diesen beiden Schwellenwerten liegt, ist die durch die genannte Schwellenwertvergleichsfunktion schwellenwertverglichene Zahl dann gleich der Zahl selbst. Wenn dagegen die Zahl über dem Schwellenmaximalwert liegt oder gleich dem Schwellenmaximalwert ist, ist die schwellenwertverglichene Zahl gleich diesem Schwellenmaximalwert. Wenn die Zahl unter dem Schwellenminimalwert liegt oder gleich dem Schwellenminimalwert ist, ist die schwellenwertverglichene Zahl ebenso gleich diesem Schwellenminimalwert.
Im Verlauf des in Fig. 11 dargestellten Zyklus werden der Schwellenminimalwert Ein und der Schwellenmaximalwert EM an das Eingangstor PE gesandt.
In genereller Weise wird die Schwellenwertvergleichseinrichtung aus zwei Subtrahierern (einer empfängt den Schwellenminimalwert an einem seiner Eingänge und die schwellenwertzuvergleichende Zahl an seinem anderen Eingang, während der andere Subtrahierer den Schwellenmaximalwert an einem seiner Eingänge und die schwellenwertzuvergleichende Zahl an dem anderen Eingang empfängt) und aus der Einrichtung MCP gebildet, die das werthöchste Bit des Ausgangsworts der beiden Subtrahierer derart analysiert, dass die Position der schwellenwertzuvergleichenden Zahl in Bezug auf den Schwellenminimalwert und den Schwellenmaximalwert festgestellt wird.
Genauer gesagt, wenn die Vergleichseinrichtung MCR mit Hilfe des Steuersignals SET konfiguriert ist, um diese Schwellenwertvergleichsfunktion auszuführen, steuert sie mit Hilfe des Signals SCT den Multiplexer MUX2 derart, dass am Ausgang dieses Multiplexers entweder der Schwellenminimalwert oder der Schwellenmaximalwert oder die Zahl selbst abgegeben wird.
Während des in Fig. 12 dargestellten Zyklus und unter Voraussetzung eines am Ausgang gewünschten Dynamikbereichs von 4 Bits ist der Schwellenmaximalwert EM gleich 000001111 (erweitert auf 9 Bits).
Mit dem Endergebniswort, das nach dem Durchlauf durch die Einrichtung MC3 einen Wert von 000010001 hat, wählt die Einrichtung MCP den Anschluss BS42 aus, und die Einrichtung MCP speichert den Schwellenmaximalwert EM in der Flip-Flop-Schaltung B3.
Wenn es in einem anderen Illustrationsfall nötig gewesen wäre, den Schwellenminimalwert auszuwählen, dann würde der Anschluss BS12 ausgewählt worden sein, und wenn es nötig gewesen wäre, die Zahl selbst am Ausgang des Multiplexers MUX2 abzugeben, würde der Eingangsanschluss BS72 ausgewählt worden sein, der direkt mit dem die Zahl selbst empfangenden Eingang des Subtrahierers verbunden ist.
Der Fachmann wird deshalb hier bemerken, dass die Schwellenwertvergleichsfunktion erlaubt, die Gültigkeit des Ergebnisses, d. h. entweder die Zahl selbst oder ein sehr nahe an die Wirklichkeit herankommendes Ergebnis zu liefern, zu garantieren, indem entweder der Schwellenmaximalwert oder der Schwellenminimalwert abgegeben wird.
Der Schwellenmaximalwert gleich 1111 kommt in diesem Fall dem wirklichen Ergebnis sehr nahe und ist der am wenigsten schlechte. Wenn die Schwellenwertvergleichseinrichtung nicht vorhanden wäre, würde ein Ausgangsdynamikbereich von 4 Bits zu einem Ergebnis am Ausgang von 0001 (in den vier letzten Bits) führen, wodurch ein Ergebnis gebildet wäre, das noch unrichtiger ist.
Die Fig. 13 bis 16 stellen eine Funktionskonfiguration bei einer Divisionsart dar, bei der gerade Verschiebungswerte k verwendet werden. Das generelle Prinzip der Arbeitsweise ist das gleiche, wie es anhand der Fig. 6 bis 12 beschrieben wurde. Nur die Abweichungen von diesen Figuren seien im folgenden beschrieben.
In der Fig. 13 ist der Anfangsverschiebewert gleich dem Wert 4. Die in der Flip-Flop-Schaltung B5 gespeicherte, erste verschobene Zahl ist dann gleich 000000101.
Diese Zahl führt (Fig. 14) zu einem in der Flip-Flop- Schaltung B5 gespeicherten Restteilwort gleich 000000000 und zu einem in den Speicherplätzen RG&sub0; und RG&sub1; des Verschieberegisters gespeicherten Teilergebniswort gleich 01.
Der Wert der folgenden Verschiebung, der sich um 2 Bits in Bezug auf den Anfangsverschiebewert unterscheidet, ist dann gleich zwei und führt hinsichtlich des folgenden Zyklus zu einem in der Flip-Flop-Schaltung B5 gespeicherten, verschobenen Wort S gleich 000010101.
Während dieses folgenden Zyklus (Fig. 15) führt der Teildividend CS, der sich aus der Verkettung des verschobenen Worts 5 und des Worts C ergibt, das in der Flip- Flop-Schaltung B3 enthalten war, zu einem neuen Restteilwort gleich 000000001 und einem Teilergebniswort gleich 00.
Der folgende Verschiebewert ist tatsächlich der Wert Null, der so gleichwertig ist, dass er keine Verschiebung im Dividenden NO gleich 001010101 bewirkt.
Während des folgenden Zyklus (in Fig. 16 dargestellt) stellt das Restteilwort, das aus dem verketteten Wort CS gewonnen wird, das selbst aus dem nicht verschobenen Dividenden NO und dem Restteilwort des folgenden Zyklus (in Fig. 15 dargestellt) erhalten wird, den Wert Null dar, während das neue Restergebniswort gleich 01 ist. Es wird dann im Verschieberegister RG ein Endergebniswort aus 6 Bits erhalten, das den ganzzahligen Ausdruck des Divisionsergebnisses darstellt.
In diesem Prozessabschnitt gibt es kein Bit des Endergebnisworts, das eine Ziffer nach dem Dezimalkomma wiedergibt. Wenn der Benutzer nach dem Dezimalkomma stehende Ziffern wünscht, ist es ratsam, für den folgenden Zyklus dann einen neuen Verschiebewert vorzubereiten, der ich.
um zwei Bits gegenüber dem vorhergehenden Verschiebewert unterscheidet, aber einer entgegengesetzten Verschieberichtung, d. h. nach links, entspricht. Dies würde dann zu einem verschobenen Wort S gleich 101010100 führen.
Die Verwendung des verschobenen Worts im folgenden Zyklus erlaubt, zwei neue Bits des Restteilworts zu gewinnen, die zwei Ziffern nach dem Dezimalkomma darstellen.
In dieser Konfiguration von geraden Verschiebewerten und unter der Voraussetzung, dass insbesondere kein Rundungsvorgang beim Endergebniswort ausgeführt werden soll, wählt die Einrichtung MC3 alle Bits des Verschieberegisters RG aus.
Wie vorher erläutert worden ist, garantiert die später durch die Schwellenwertvergleichseinrichtung ausgeführte Schwellenwertvergleichsfunktion die Gültigkeit dieses Ergebnisses in dem gewünschten Dynamikbereich, beispielsweise 4 Bits.
Bei dem ganzen Vorstehenden war angenommen worden, dass der Dividend und der Divisor positive Zahlen sind.
Selbstverständlich erlaubt die Erfindung die Verarbeitung von Zahlen beliebiger Vorzeichen.
In diesem Fall ist vorgesehen, dass das Bauelement den Absolutwert des Dividenden und den Absolutwert des Divisors errechnet, wobei diese Absolutwerte in der Flip- Flop-Schaltung B4 bzw. der Flip-Flop-Schaltung B1 gespeichert werden.
Die Absolutwertfunktion kann durch eine Absolutwertbestimmungseinrichtung durchgeführt werden, die zwei der drei Subtrahierer sowie die Einrichtung MCP aufweist.
Genauer gesagt wird die Zahl, von der der Absolutwert berechnet werden soll, an den einen der Eingänge des einen der Subtrahierer (beispielsweise an den Eingang BS11 des Subtrahierers ST1) und auch an den einen der Eingänge des zweiten Subtrahierers (beispielsweise an den Eingang BS41 des Subtrahierers ST2) geliefert, während der Wert "Null" jeweils dem anderen jedes Subtrahierers (beispielsweise den Eingängen BS21 und BS31) zugeführt wird. Das von den beiden Subtrahierern abgegebene Ausgangswort, dessen werthöchstes Bit eine positive Differenz und damit den Absolutwert der Zahl kennzeichnet, wird am Ausgang des Multiplexers MUX2 auf einen geeigneten, von der Einrichtung MCP ausgehenden Befehl hin abgegeben.
Die Absolutwertbestimmung erfolgt für den Dividenden und für den Divisor. In paralleler Weise speichert die Einrichtung MCP das Vorzeichen jeder der zwei Zahlen in einem besonderen Register, wobei dieses Vorzeichen das werthöchste Bit jeder Zahl ist. Diese Einrichtung führt ferner eine EXKLUSIV-ODER-Funktion dieser beiden Vorzeichen derart aus, dass dieser Wert in einem besonderen Register FS gespeichert wird. Der Wert des im Register FS gespeicherten Bits wird dann darauffolgend von der Einrichtung MR2 für die Wiederherstellung des richtigen Vorzeichens des im Register RG enthaltenen Endergebnisworts verwendet.
Genauer gesagt führt die Einrichtung MR2 dann die Funktion (-1)FS(Q+L) aus, die dann entweder die Summe Q+L oder das Entgegengesetzte dieser Summe ergibt (Q bezeichnet das Endergebniswort und L das Rundungsbit).
Bei einer bevorzugten, hier aus Vereinfachungsgründen nicht dargestellten Ausführungsart der Erfindung kann der eine der Subtrahierer durch eine Arithmetik- und Logik- Einheit ersetzt sein. Diese Arithmetik- und Logik-Einheit ist selbstverständlich fähig, eine Subtrahieroperation durchzuführen, kann aber auch vorteilhafterweise dazu benutzt werden, die Operation der Bestimmung des Absolutwerts der Zahl oder auch die Bestimmung der Funktion (-1)FS(Q+L) auszuführen, wobei die Einrichtung MR2 dann bei dieser Ausführungsart weggelassen werden kann.
Die Funktionen der Bestimmung des Absolutwerts, des Schwellenwertvergleichs, aber auch die Funktionen der einfachen Differenzbildung zwischen zwei Zahlen, die in Verbindung mit der Divisionsfunktion beschrieben worden sind, können selbstverständlich in einer Weise durchgeführt werden, die unabhängig von jeder Divisionsoperation ist. Tatsächlich ist es die Einrichtung MCP, die abhängig vom Wert des Zustandssignals SET die Errechnung dieser verschiedenen Funktionen in Verbindung mit den Subtrahierern (im breiten Sinn dieses Ausdrucks) erlaubt. In der vorstehenden Darstellung ist diese Einrichtung teilweise funktionsmäßig beschrieben worden. Der Fachmann wird sie leicht in Hardware umsetzen können, beispielsweise mit Hilfe von logisch aufgebauten Algorithmen. Das Gleiche gilt für die Steuerlogik LC.
Obwohl die Erweiterung der Anzahl Bits der internen Datenwege sich nicht als unbedingt erforderlich für die Durchführung einer Divisionsoperation allein erweist, erlaubt sie aber die Vermeidung eines inneren Überlaufs, beispielsweise während der aufeinander folgenden Subtraktionen oder auch während interner Berechnungen, die aufeinander folgende Divisionen und/oder aufeinander folgende Subtraktion miteinander kombinieren. Die Verminderung dieser Risiken des inneren Überlaufs erlaubt auch, die Ungenauigkeiten der Ausgangsworte zu vermindern, die schließlich vom Bauelement nach dem eventuellen Schwellenwertvergleich abgegeben werden.

Claims

1. Elektronisches Bauelement, das mindestens eine binäre Division von zwei Zahlen zur Basis 2b bewirken kann, wobei b eine ganze Zahl größer eins ist, mit 2b-1 an den Eingang des Bauelements angeschlossenen Subtrahiereinrichtungenn (ST1), einer zur Verschiebung von binären Worten steuerbaren Einrichtung (DEC), die mit dem Eingang des Bauelements verbunden ist, einer Einrichtung (MCT), die zur Verkettung von binären Worten steuerbar ist und zwischen dem Ausgang der Verschiebeeinrichtung und dem Ausgang und Eingang der Subtrahiereinrichtungen angeschlossen ist, sowie einem Verschieberegister (RG), um aufeinanderfolgend Divisorgebnisworte mit b Bits zu empfangen, die zusammen ein Endergebniswort bilden, das die Division zur Basis 2b der zwei Zahlen darstellt,

dadurch gekennzeichnet, dass

es zudem Schwellenwert-Vergleichseinrichtungen (MCP, ST1) aufweist, die im Ansprechen auf ein Grundwort hin ein mit zwei Schwellenwertworten (EM, EM) schwellenwertverglichenes Grundwort liefern, wobei die Schwellenwertworte (EM, EM) minimale und maximale Schwellenwerte darstellen, und dadurch, dass

die Schwellenwert-Vergleichseinrichtungen zwei der 2b-1 Subtrahiereinrichtungen aufweisen, wobei eine der Subtrahiereinrichtungen den minimalen Schwellenwert und das Grundwort empfängt und die andere Subtrahiereinrichtung den maximalen Schwellenwert und das Grundwort empfängt, sowie eine Auswahleinrichtung aufweist, die einen Schwellenwertvergleichszustand aufweist, in dem sie das mit den zwei Schwellenwerten schwellenwertverglichene Grundwort und das Grundwort abhängig von den aus den Ausgangsworten der zwei Subtrahiereinrichtungen entnommenen Informationen auswählt.

2. Elektronisches Bauelement gemäß Anspruch 1, dadurch gekennzeichnet, dass

die 2b-1 Subtrahiereinrichtungen (ST1) 2b-1 erste Worte, die jeweils gleich 2b-1 aufeinanderfolgenden Vielfachen eines positiven, gewählten Divisors (D) sind, und 2b-1 zweite Worte empfangen können, dass

es Einrichtungen (MCP) aufweist, um unter den 2b-1 Ausgangsworten der Subtrahiereinrichtungen und den 2b-1 zweiten Worten ein Teilrestwort abhängig von einer den Ausgangsworten entnommenen Information auszuwählen, und um ihm ein b Bits entsprechendes, vorbestimmtes Teilergebniswort zuzuordnen, dass

die Einrichtungen (MCT) ein verkettetes Wort ausgehend von einem ersten Anfangswort, das um b Bits in Richtung des hochwertigen Bits verschoben und durch die b wertniedrigen Bits eines zweiten Anfangsworts vervollständigt ist, bilden kann, dass

die Verschiebeeinrichtungen (DEC) eine Folge von verschobenen Worten ausgehend von aufeinanderfolgenden Verschiebungen, mit ausgewähltem Wert und ausgewählter Verschieberichtung eines ausgewählten positiven Dividenden bilden können, und dadurch, dass

es Steuereinrichtungen (LC) aufweist, um mindestens einen geordneten Satz aufeinanderfolgender Verschiebewerte zu liefern, die alle in einer Verschieberichtung zum wertniedrigen Bit assoziiert sind und sich aufeinanderfolgend ab einem gewählten Anfangswert verringern, indem sie sich jeweils um b Bits voneinander unterscheiden, dann, zumindest, wenn der anfängliche Verschiebewert kein Vielfaches von b ist, um mindestens einen zusätzlichen Verschiebewert gleich b und in einer Verschieberichtung zum werthohen Bit assoziiert zu liefern, um aufeinanderfolgend zweite aufeinanderfolgende Worte zu liefern, die jeweils gleich dem anfangs verschobenen Dividenden, dann den aufeinanderfolgenden verketteten Worten sind, die jeweils ausgehend von den aufeinanderfolgenden Teilrestworten als ersten Anfangsworten und den aufeinanderfolgenden verschobenen Worten als zweiten Anfangsworten erhalten werden, und zum Speichern der aufeinanderfolgenden Teilergebnisworte in dem Verschieberegister (RG), so dass das Endergebniswort gebildet wird, das die Division zur Basis 2b des Dividenden durch den Divisor darstellt.

3. Bauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Schwellenwert-Vergleichseinrichtungen ausgehend von einem aus dem Inhalt des Verschieberegisters (RG) entnommenen Grundwort und zwei minimalen und maximalen Schwellenwerten ein schwellenwertverglichenes Endergebniswort unter Berücksichtigung der gewünschten Dynamik für das Endergebniswort liefern.

4. Bauelement nach einem der vorangehenden Ansprüche, in Kombination mit Anspruch 2, dadurch gekennzeichnet, dass

die durch das Bauelement verarbeiteten digitalen Worte als Zweierkomplement kodiert sind und dass

die den Ausgangsworten der Subtrahiereinrichtungen (STi) entnommene Information das Ergebnis des Vergleichs der hochwertigen Bits dieser Ausgangsworte mit dem Wert 0 oder 1 ist.

5. Bauelement nach einem der vorangehenden Ansprüche in Kombination mit Anspruch 2, dadurch gekennzeichnet, dass es Einrichtungen (MR1) zur Rundungsverarbeitung des im Verschieberegister enthaltenen Endergebnisworts aufweist, wobei diese das wertniedrige Bit des im Verschieberegister (RG) enthaltenen Worts ebenso wie eine Information empfangen, welche den Vergleich des Teilrestworts entsprechend dem Wert 0 oder 1 darstellt, und ein Rundungs-Bit (L) liefert.

6. Bauelement nach Anspruch 5, dadurch gekennzeichnet, dass die Rundungsverarbeitungseinrichtung steuerbare Inkrementiermittel (MR2) aufweist, um das im Verschieberegister enthaltene Endergebniswort abhängig von dem Wert des Rundungsbits zu inkrementieren oder nicht zu inkrementieren.

7. Bauelement gemäß einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass

es Einrichtungen zur Bestimmung des Absolutwerts einer Differenz aufweist, die geeignet sind, gegebenenfalls den positiven Divisor und/oder positiven Dividenden ausgehend von einem Divisor und/oder einem Dividenden von beliebigen Vorzeichen zu liefern, die über einen Eingangsanschluss (PE) des Bauelements empfangen werden, und dadurch, dass

es Vorzeichenwiederherstellungs-Einrichtungen aufweist, die das Vorzeichen des Endergebnisworts ausgehend von dem Vorzeichen des Divisors und dem Vorzeichen des Dividenden wiederherstellen können.

8. Bauelement gemäß Anspruch 7, dadurch gekennzeichnet, dass die Einrichtung zur Bestimmung des Absolutwerts zwei der 2b-1 Subtrahiereinrichtungen sowie die Auswahleinrichtungen aufweist, die einen Absolutwertzustand genannten Zustand besitzen, in dem sie das Ausgangwort der einen von zwei Subtrahiereinrichtungen abhängig von der aus den Ausgangsworten der zwei Subtrahiereinrichtungen entnommenen Information auswählen.

9. Bauelement gemäß einem der vorangehenden Ansprüche in Kombination mit Anspruch 2, dadurch gekennzeichnet, dass

es einen Eingangsanschluss (PE) zum Erhalten zumindest bestimmter, durch das Bauelement zu verarbeitender Daten, einen Ausgangsanschluss (PS) zum Liefern der sich aus den Verarbeitungen ergebenden Daten und eine Zwischenspeichereinrichtung (B3) aufweist, die zwischen die Eingänge und die Ausgänge der Subtrahiereinrichtungen angeschlossen ist, dass

die Steuereinrichtungen eine Steuerlogik (LC) und eine Eingangsmultiplex-Einrichtung (MUX1) aufweisen, die am Eingang mit dem Eingangsanschluss und am Ausgang mit den Eingängen der Subtrahiereinrichtungen verbunden ist und die von der Steuerlogik gesteuert wird, und dass

die Auswahleinrichtung Vergleichseinrichtungen (MCP) der hochwertigen Bits der Ausgangsworte der Subtrahiereinrichtungen mit dem Wert 0 oder 1 sowie eine Ausgangsmultiplex-Einrichtung (MUX2) aufweist, die am Eingang mit den Ausgängen der Subtrahiereinrichtungen und mit bestimmten der Ausgänge der Eingangsmultiplex-Einrichtung verbunden ist, die von den Vergleichseinrichtungen gesteuert wird und am Ausgang über Verkettungseinrichtungen und Verschiebeeinrichtungen an einen Eingang der Eingangsmultiplex-Einrichtung angeschlossen ist.

10. Bauelement nach Anspruch 9, dadurch gekennzeichnet, dass

die Zwischenspeichereinrichtung eine erste D-Flip- Flop-Schaltung (B3) aufweist, die zwischen der Ausgangsmultiplexeinrichtung und dem Ausgangsanschluss angeschlossen ist, dass die Verschiebeeinrichtung folgendes aufweist:

eine zweite D-Flip-Flop-Schaltung (B4), die an einen Ausgang der Eingangsmultiplex-Einrichtung (MUX1) angeschlossen ist, um den ausgewählten positiven Dividenden (NO) zu speichern,

eine erste Hilfsmultiplex-Einrichtung (MUX3), die am Eingang an den Ausgang der zweiten D-Flip-Flop-Schaltung (B4), an den Ausgang der ersten D-Flip-Flop-Schaltung (B3) und an einen Ausgang der Eingangsmultiplex-Einrichtung (MUX1) angeschlossen und durch die Steuerlogik steuerbar ist,

einen Verschieber (DEC), der durch die Steuerlogik steuerbar und an den Ausgang der ersten Hilfsmultiplex- Einrichtung (MUX3) angeschlossen ist, sowie

eine dritte D-Flip-Flop-Schaltung (B5), die an den Ausgang des Verschiebers angeschlossen ist, um die aufeinanderfolgenden verschobenen Worte zu speichern, und dadurch, dass

die Verkettungseinrichtung eine zweite Hilfsmultiplex-Einrichtung (MUX5) aufweist, die zwischen den Ausgängen der ersten und dritten D-Flip-Flop-Schaltungen und einem Eingang der Eingangsmultiplex-Einrichtung angeschlossen ist.

11. Bauelement nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass eine der Subtrahiereinrichtungen durch eine Arithmetik- und Logik-Einheit gebildet ist.

12. Bauelement nach den Ansprüchen 7 und 11, dadurch gekennzeichnet, dass die Arithmetik- und Logik-Einheit eine Absolutwertbestimmungseinrichtung und mindestens einen Teil der Vorzeichenwiederherstellungseinrichtung beinhaltet.

13. Bauelement nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass

es an externe Eingangsdatenwege angeschlossen werden soll, und dass

es eine Erweiterungseinrichtung (MXT1) der Größe der internen Datenwege des Bauelements im Vergleich zur Größe der externen Eingangsdatenwege aufweist.