JPH0619799B2

JPH0619799B2 - 高速フ−リエ変換装置

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Publication number: JPH0619799B2
Application number: JP59019595A
Authority: JP
Inventors: 淳長谷部; 良平加藤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1984-02-06
Filing date: 1984-02-06
Publication date: 1994-03-16
Anticipated expiration: 2009-03-16
Also published as: JPS60164868A

Description

【発明の詳細な説明】「産業上の利用分野」この発明は、デイジタルビデオ信号のパワースペクト
ル，相関，たたみ込みなどの計算に用いられる高速フー
リエ変換装置に関する。

「背景技術とその問題点」デイジタル・ビデオ信号のパワースペクトル、相関，た
たみ込みの計算などに高速フーリエ変換処理プロセツサ
が用いられる。この高速フーリエ変換処理プロセツサ
は、従来、２のべき乗の数例えば長さ１０２４のデータ
列に対してだけに適用される構成のものであつた。

例えばNTSC方式のビデオ信号が４sc（sc：カラーサ
ブキヤリア周波数）のサンプリングパルスでデイジタル
化された場合、１水平区間の有効サンプル数は７６８個
である。また、コンポーネントビデオ信号をデイジタル
化する場合のサンプル数は、ライン数が５２５本の場合
でも、６２５本の場合でも、サンプリング周波数が１
３．５MHzで１水平区間のサンプル数が７２０サンプル
以上と定められている。

従つて、従来の高速フーリエ変換処理プロセツサを用い
てデイジタルビデオ信号を処理するには、多数の０或は
ブランクレベル値をダミーデータとしてビデオ信号に付
加し、サンプル数を２のべき乗の数例えば１０２４個に
拡張して処理する必要があつた。そのため、処理時間に
無駄があり、処理速度を低下させる問題点となつてい
た。

「発明の目的」この発明は、入力されるデイジタル信号データ列に略々
等しい数のデータ列を直接処理することができる高速フ
ーリエ変換装置を実現することで、処理の無駄をなく
し、処理速度が向上された高速フーリエ変換装置を提供
することを目的とするものである。

「発明の概要」この発明は、長さｍ×２ⁿのデイジタル信号データ列を
並べ換え、この並べ換えられたデータ列をｍ点づつのデ
ータ列に分割する手段と、分割された各々のデータ列に
対してｍ点のフーリエ変換を行なう手段と、夫々のｍ点
のフーリエ変換出力のバタフライ演算をくり返す手段と
を備え、長さｍ×２ⁿのデイジタル信号データ列をフー
リエ変換するようにした高速フーリエ変換装置である。

「実施例」この発明の一実施例について、以下、図面を参照して説
明する。

この発明の一実施例は、例えばデイジタルビデオ信号の
処理に用いられる。前述のように、４scのサンプリン
グパルスでデイジタル化されたNTSC方式のビデオ信号
は、１水平区間の有効サンプル数が７６８個である。ま
た、デイジタルコンポーネントビデオ信号のサンプル数
は、７２０個以上と定められている。そこで、デイジタ
ルビデオ信号処理に用いる高速フーリエ変換装置に適し
た入力データ列の長さとして、７６８或は７２０が考え
られる。しかし、入力データ列の長さが７２０の高速フ
ーリエ変換装置は、長さが７２０以上のデータ列を処理
することができず、デイジタルコンポーネントビデオ信
号用としても十分でない。そこでこの発明の一実施例で
は、入力データ列の長さが７６８とされる。入力データ
列の長さが７６８とされることにより、NTSC方式のビデ
オ信号の有効サンプルデータを直接処理することがで
き、また、コンポーネントビデオ信号のデータもダミー
データを少し付加することで処理することができる。

長さがＮのデータ列ｘ(n)のフーリエ変換Ｘ(k)は、Ｗ_Ｎ＝ｅ^-i ^{（２π／Ｎ）} とするとで定義される。従つて、長さがＮのデータ列のＮ点フー
リエ変換は、Ｎ²回の乗算が必要となり、例えばデータ
列の長さＮが７６８のフーリエ変換では７６８²回の乗
算が必要である。

そこで、データ列を分割してフーリエ変換を行うこと
で、乗算回数が減少される。つまり、データ列の長さＮ
のフーリエ変換は、長さＮが偶数のときは、Ｎ点データ
列をN/2点のデータ列に分割し、各々についてフーリエ
変換を行ない、もし、N/2が偶数ならばN/2点をまた二つ
のN/4点のデータ列に分割し、各々についてフーリエ変
換を行なつていくことにより求めることができる。従つ
てデータ列の長さＮが（Ｎ＝ｍ×２ⁿ）のフーリエ変換
は、ｍ点のフーリエ変換から求められ、このことにより
乗算回数が減少される。例えばデータ列の長さＮが７６
８のフーリエ変換は、（７６８＝３×２⁸）であるかる
３点のフーリエ変換から求めることができる。つまり、
長さ７６８のデータ列を３点づつのデータ列に分割し、
各々のデータ列に対して３点フーリエ変換を行ない、こ
の３点のフーリエ変換出力をバタフライ演算をくり返す
ことにより求められる。

３点フーリエ変換から求められるデータ列の一例とし
て、第１図は、データ列の長さＮが３×２ⁿで示される
データ列で、ｎ＝４の場合の一実施例を示すものであ
る。第１図において１が並べ換え回路で、１２個のデー
タ列x₀,x₁,x₂,x₃……x₁₁が順に並べ換え回路１に供給さ
れる。並べ換え回路１で、データ列x₀〜ｘ₁₁がx₀,x₄,
x₈,x₂,x₆,x₁₀,x₁,x₅,x₉,x₃,x₇,x₁₁の順に並べ換えら
れ、データ列x₀,x₄,x₈が３点フーリエ変換回路２Ａに供
給され、データ列x₂,x₆,x₁₀が３点フーリエ変換回路２
Ｂに供給され、データ列x₁,x₅,x₉が３点フーリエ変換回
路２Ｃに供給され、データ列x₃,x₇,x₁₁が３点フーリエ
変換回路２Ｄに供給される。

並べ換え回路１のデータの並べ換えは、データ列x₀,x₁,
x₂,x₃,x₄,x₅,x₆,x₇,x₈,x₉,x₁₀,x₁₁に最下位が３進表示
とし、他が２進表示とされた３けたのデータ番号００
０，００１，００２，０１０，０１１，０１２，１０
０，１０１，１０２，１１０，１１１，１１２を付し、
各項の桁順を逆にすることにより得られる。

３点フーリエ変換回路２Ａ，２Ｂ，２Ｃ，２Ｄは、前述
の式で、Ｎ＝３の場合のフーリエ変換を出力するもので、上
式に基づくハードウエアー或はソフトウエアーにより実
現される。

３点フーリエ変換回路２Ａ及び２Ｂの出力がバタフライ
演算回路３Ａに供給され、３点フーリエ変換回路２Ｃ及
び２Ｄの出力がバタフライ演算回路３Ｂに供給される。
バタフライ演算回路３Ａで３点フーリエ変換回路２Ａの
出力と３点フーリエ変換回路２Ｂの出力とがバタフライ
演算される。バタフライ演算回路３Ｂで３点フーリエ変
換回路２Ｃの出力と３点フーリエ変換回路２Ｄの出力と
がバタフライ演算される。バタフライ演算回路３Ａの出
力とバタフライ演算回路３Ｂの出力とがバタフライ演算
回路４に供給される。バタフライ演算回路４で、バタフ
ライ演算回路３Ａの出力とバタフライ演算回路３Ｂの出
力とがバタフライ演算され、データ列x₀〜x₁₁のフーリ
エ変換出力ｙ₀〜y₁₁がバタフライ演算回路４から取り出
される。

バタフライ演算回路３Ａ，３Ｂ及び４は、以下に示す構
成のハードウエアー或は同等のソフトウエアーにより実
現される。バタフライ演算回路３Ａとバタフライ演算回
路３Ｂは同様な構成で、両者は第２図に示すものであ
る。バタフライ演算回路３Ａでは、端子５，６，７に３
点フーリエ変換回路２Ａの出力が供給され、端子８，
９，１０に３点フーリエ変換回路２Ｂの出力が供給され
る。バタフライ演算回路３Ｂでは、端子５，６，７に３
点フーリエ変換回路２Ｃの出力が供給され、端子８，
９，１０に３点フーリエ変換回路２Ｄの出力が供給され
る。端子５，６，７から供給されたデータが加減算の演
算回路１１，１２，１３に夫夫供給される。端子８，
９，１０から供給されたデータが乗算の演算回路１４，
１５，１６に夫々供給され、が夫々に乗じられ、演算回路１１，１２，１３に夫々供
給される。演算回路１１，１２，１３の加算及び減算出
力が、バタフライ演算出力として端子１７，１８，１
９，２０，２１，２２から取り出される。

バタフライ演算回路４は、第３図に示すように構成され
る。端子２３，２４，２５，２６，２７，２８にバタフ
ライ演算回路３Ａの出力が供給され、端子２９，３０，
３１，３２，３３，３４にバタフライ演算回路３Ｂの出
力が供給される。端子２３，２４，２５，２６，２７，
２８の出力が加減算の演算回路３５，３６，３７，３
８，３９，４０に夫々供給される。端子２９，３０，３
１，３２，３３，３４の出力が乗算の演算回路４１，４
２，４３，４４，４５，４６に夫々供給され、が夫々乗じられ、演算回路３５，３６，３７，３８，３
９，４０に夫々供給される。演算回路３５〜４０の加算
及び減算出力がバタフライ演算出力として端子４７〜５
８に取り出される。

ビデオ信号処理に用いられるデータ列の長さが７６８の
フーリエ変換は、（７６８＝３×２⁸）であるから、第
１図に示すデータ列の長さが１２のフーリエ変換と同様
に、各々３点のフーリエ変換を行なつた後、バタフライ
演算をくり返すことで実現される。

第４図は、例えばビデオ信号に適用される長さ７６８の
データ列を並べ換えるこの発明の一実施例に適用される
並べ換え回路の構成を示すものである。

第４図において６０がメモリ回路を示す。メモリ回路６
０には、２進数の０，１，１０を夫々示す３種類の１０
ビツトのデータ（００００００００００），（００００
０００００１），（００００００００１０）が書込れて
いる。メモリ回路６０から、まず、０を示すデータ（０
０００００００００）が読み出され、以後、２進数の１
を示すデータ（０００００００００１）が２回読み出さ
れた後２進数の１０を示すデータ（００００００００１
０）が１回読み出される動作が繰り返され、読み出され
たデータが順次加算回路６１に供給される。

６２及び６３がレジスタを示し、レジスタ６２には端子
６４から０を示すデータ（００００００００００）が供
給され、レジスタ６３には加算回路６１の出力が供給さ
れる。レジスタ６２及び６３には端子６５及び６６から
ラツチパルスが供給され、このラツチパルスによりレジ
スタ６２及び６３からのデータが選択的に出力される。
並べ換えの始めではレジスタ６２が選択され、レジスタ
６２の出力が加算回路６１に供給される。以後は、レジ
スタ６３が選択され、レジスタ６３の出力が加算回路６
１に供給される。

加算回路６１により、まず、メモリ回路６０から出力さ
れる０を示すデータ（００００００００００）とレジス
タ６２から出力される０を示すデータ（０００００００
０００）が加算され、加算回路６１から０を示すデータ
（００００００００００）が出力され、このデータがレ
ジスタ６３に貯えられる。次に、レジスタ６３のデータ
とメモリ回路６０から出力される２進数の１を示すデー
タ（０００００００００１）が加算され、加算回路６１
からデータ（０００００００００１）が出力され、この
データがレジスタ６３に貯えられる。メモリ回路６０
は、２進数の１を示すデータを２回読み出した後、２進
数の１０を示すデータを読み出すものであるから、以下
同様にメモリ回路６０の出力とレジスタ６３の出力との
加算が繰り返されることにより、加算回路６１から（０
０００００００００），（０００００００００１），
（００００００００１０），（０００００００１０
０），（０００００００１０１），（０００００００１
１０），（００００００１０００）……のデータが順次
出力される。

これは、最下位２ビツトが３進表示と見なされ、他のビ
ツトが２進表示とされた番号を示すものである。つま
り、最下位が３進表示で、他が２進表示とされた番号
は、（０００００００００），（００００００００
１），（００００００００２），（０００００００１
０），（０００００００１１），（０００００００１
２），（００００００１００），（００００００１０
１），……である。この最下位が３進表示で他が２進表
示とされた番号で最下位の桁を示す数が０のものを下位
２ビツトの００で示し、最下位の桁を示す数が１のもの
を下位２ビツトの０１で示し、最下位の桁を示す数が２
のものを下位２ビツトの１０で示した番号が加算回路６
１の出力である。

加算回路６１の出力がビツト逆順回路６７に供給され
る。ビツト逆順回路６７により、第５図に示すように、
最下位ビツトが上位２ビツト目とされ、最下位２ビツト
目が最上位ビツトとされ、他のビツトが逆順される。ビ
ツト逆順回路６７の出力データ（０００００００００
０），（０１００００００００），（１０００００００
００），（００１０００００００），（０１１００００
０００），（１０１０００００００），（０００１００
００００），……が順次データメモリ６８のアドレスに
供給される。

データメモリ６８には、データ列x₀,x₁,x₂,x₃,x₄,x₅，
……がアドレス（００００００００００），（００００
０００００１），（００００００００１０），（０００
０００００１１），（０００００００１００），（００
０００００１０１），（０００００００１１０）……に
書込まれていて、ビツト逆順回路６７の出力により、夫
々のアドレスに書込まれていたデータが読出され、デー
タメモリ６８からデータ列x₀,x₂₅₆,x₅₁₂,x₁₂₈,x₃₈₄,x
₆₄₀,x₆₄，……が順に読出される。

第６図は、この発明の一実施例に適用される３点フーリ
エ変換回路の一例を示すものである。

前述の式で示したように、Ｎ点のフーリエ変換は、Ｗ_Ｎ＝ｅ^-i ^{（２π／Ｎ）} とすると、フーリエ変換出力Ｘ(k)はである。式より３点のデータ列ｘ(0)，ｘ(1)，ｘ(2)
のフーリエ変換出力Ｘ(0)，Ｘ(1)，Ｘ(2)は、で求められる。

式で求められるフーリエ変換出力Ｘ(0)，Ｘ(1)，
Ｘ(2)の実数部をｙ(0)，ｙ(1)，ｙ(2)で示し、虚数部を
ｚ(0)，ｚ(1)，ｚ(2)示すと、Ｘ(0)＝ｙ(0)＋ｉｚ(0) 式〜式に基づく演算を行なうハードウエアーを実現
することでで、３点フーリエ変換出力が求められる。

第６図において７０及び７１がデータメモリを示し、デ
ータ列ｘ(0)，ｘ(1)，ｘ(2)が予めデータメモリ７０に
格納されている。データメモリ７０に格納された入力デ
ータが、クロツクに同期した以下に示す１２のステツプ
により演算され、フーリエ変換出力Ｘ(0)，Ｘ(1)，Ｘ
(2)の実数部データｙ(0)，ｙ(1)，ｙ(2)がデータメモリ
７０に格納され、虚数部データｚ(0)，ｚ(1)，ｚ(2)が
データメモリ７１に格納される。

つまり、ステツプ１でデータメモリ７０に格納されてい
たデータ列の中で、データｘ(2)が読出され、レジスタ
７２及び７３に供給される。

ステツプ２でレジスタ７２に貯えられていたデータｘ
(2)が乗算回路７４に供給され、レジスタ７３に貯られ
ていたデータｘ(2)が乗算回路７５に供給される。乗算
回路７４及び７５には、係数メモリ７６及び７７からが供給される。またこのステツプでデータメモリ７０か
らデータｘ(1)が読出され、レジスタ７２及び７３に供
給される。

ステツプ３で乗算回路７４の出力がALU７８に供給され、乗算回路７５の出力がALU７９に供給される。ALU７８及び７９は、メモリー
機能及びシフト機能を有するもので、加減算と共にビツ
トをシフトすることにより、例えば２倍或は1/2倍の演
算が行なえるものである。また、このステツプで、レジ
スタ７２及び７３に貯られていたデータｘ(1)が乗算回
路７４及び７５に供給され、が係数メモリ７６及び７７から乗算回路７４及び７５に
供給される。

ステツプ４で乗算回路７４の出力がALU７８に供給され、が求められると共に、乗算回路７５の出力がALU７９に供給され、が求められる。

ステツプ５でデータメモリ７０からデータｘ(0)がレジ
スタ７２に供給される。

ステツプ６で、レジスタ７２に貯られていたデータｘ
(0)が乗算回路７４に供給され、係数1/3が係数メモリ７
６から乗算回路７４に供給される。また、このステツプ
で、ALU７８でが求められると共に、ALU７９でが求められる。

ステツプ７で、乗算回路７４の出力がALU７８に供給される。

ステツプ８で、ALU７８からがレジスタ８０に供給され、ALU７９からがレジスタ８１に供給される。

ステツプ９で、レジスタ８０の出力がデータメモリ７０に供給され、フーリエ変換回路Ｘ
(2)の実数部データｙ(2)がデータメモリ７０に貯られ、
レジスタ８１の出力がデータメモリ７１に供給され、フーリエ変換出力Ｘ
(2)の虚数部データｚ(2)がデータメモリ７１に貯られ
る。また、このステツプでALU７９からがレジスタ８１に供給される。

ステツプ１０で、レジスタ８０の出力がデータメモリ７０に供給され、フーリエ変換出力Ｘ
(1)の実数部データｙ(1)がデータメモリ７０に貯られ、
レジスタ８１の出力がデータメモリ７１に供給され、フーリエ変換回路Ｘ
(1)の虚数部データｚ(1)がデータメモリ７１に貯られ
る。

ステツプ１１でALU７８からがレジスタ８０に供給され、ALU７９からは０がレジス
タ８１に供給される。

ステツプ１２でレジスタ８０の出力がデータメモリ７０に供給され、フーリエ変換出力Ｘ
(0)の実数部データｙ(0)がデータメモリ７０に貯られ、
フーリエ変換出力Ｘ(0)の虚数部データｚ(0)がデータメ
モリ７１に貯られる。なお、ステツプ７〜１２では次の
３点のフーリエ変換のステツプ１〜６が並列して行なわ
れる。

バタフライ演算回路も、第６図に示すハードウエアを用
いて同様に構成できる。但し、係数メモリ７６，７７に
は、ラジアン毎の三角関数値が記憶される。バタフライ演算
に必要とされる実数部データは、データメモリ７０から
レジスタ７２，７３を介して出力され、バタフライ演算
に必要とされる虚数部データは、データメモリ７１から
レジスタ８２，８３を介して出力される。夫々のバタフ
ライ演算に必要な処理が乗算回路７４，７５及びALU７
８，７９で施され、バタフライ演算の実数部データがデ
ータメモリ７０に貯られ、バタフライ演算の虚数部デー
タがデータメモリ７１に貯られる。

「応用例」この発明は、ｍ点フーリエ変換を行なつた後、バタフラ
イ演算を繰り返しｍ×２ⁿの長さのデータ列のフーリエ
変換出力を求める構成であるが、バタフライ演算を繰り
返した後、ｍ点フーリエ変換を行ない、ｍ×２ⁿの長さ
のデータ列のフーリエ変換出力を求める構成としても良
い。

また、この発明は、フーリエ逆変換をする場合にも適用
できる。

「発明の効果」この発明に依れば、（３×２ⁿ）の長さのデータ列のフ
ーリエ変換出力が、３点フーリエ変換に用いられる（６
×２ⁿ）ステツプとバタフライ演算に用いられる（ｎ×
３×２^n-1×４）ステツプの合計（６（ｎ＋１）２ⁿ）ス
テツプにより求められる。例えばｎ＝８（３×２⁸＝７
６８）の場合、13824ステツプでフーリエ変換を行なう
ことができる。一方、２ⁿの長さのデータ列の従来の高
速フーリエ変換では、乗算器，加減算器，データメモリ
を各２つずつ配置した場合（ｎ×２ⁿ⁺¹）ステツプで求
められる。例えば（ｎ＝１０）（２¹⁰＝1024）の場合、
２０４８０ステツプ必要である。従つて、例えば長さが
７６８のデータ列のビデオ信号をフーリエ変換する場
合、従来の高速フーリエ変換に比べて0.６７５倍の時間
で処理することができ、処理時間を短縮することができ
る。

【図面の簡単な説明】

第１図はこの発明の一実施例のブロツク図、第２図及び
第３図はこの一実施例におけるバタフライ演算回路のブ
ロツク図、第４図及び第５図はこの発明の一実施例にお
ける並べ換え回路の一例のブロツク図及び接続図、第６
図はこの発明の一実施例における３点フーリエ変換回路
の一例のブロツク図である。１……並べ換え回路、２Ａ，２Ｂ，２Ｃ，２Ｄ……３点
フーリエ変換回路、３Ａ，３Ｂ，４……バタフライ演算
回路。

Claims

【特許請求の範囲】

【請求項１】長さｍ×２のディジタル信号データ列の夫
々のデータに最下位が３進表示とされ他が２進表示とさ
れたデータ番号を付し、各データ番号の桁順を逆にした
ときの番号順序になるように上記ディジタル信号データ
列の夫々のデータの順序を並べ換え、この並べ換えられ
たデータ列をｍ点づつのデータ列に分割して出力する並
換手段と、分割された各々のデータ列に対してｍ点のフーリエ変換
を行なう複数のフーリエ変換手段と、各フーリエ変換手段の出力信号に対してバタフライ演算
を繰り返す複数のバタフライ演算手段とを備え、上記複数のバタフライ演算手段の最終段よりフーリエ変
換後の長さｍ×２のディジタル信号データ列を得るよう
にしたことを特徴とする高速フーリエ変換装置。