JPH01106255A - 論理装置 - Google Patents
論理装置Info
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- JPH01106255A JPH01106255A JP62265621A JP26562187A JPH01106255A JP H01106255 A JPH01106255 A JP H01106255A JP 62265621 A JP62265621 A JP 62265621A JP 26562187 A JP26562187 A JP 26562187A JP H01106255 A JPH01106255 A JP H01106255A
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- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 101100332287 Dictyostelium discoideum dst2 gene Proteins 0.000 description 1
- 101100264226 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) XRN1 gene Proteins 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、論理装置に関し、特にそのバス構成法を改良
した論理装置に関するものである。
した論理装置に関するものである。
演算装置及び記憶装置間のデータ転送には種々の方式が
あるが、プロセッサ等の内部のデータ転送ではバス方式
が一般的である。これは、複数の演算装置や、記憶装置
を一本ま°たはそれ以上のバスと呼ばれる東線に接続す
るものである。バス方式では、多数の演算装置・記憶装
置がバスに接続され、それらの装置間のデータ転送がバ
スを用いて行なわれるなめ、全ての演算装置・記憶装置
間にデータの転送路を設ける方式に比べ、データ転送の
ために必要なハード量がその制御回路も含めて少なく、
４Ａ積回路で実現した場合必要なチップ面積が少なくて
すむ。
あるが、プロセッサ等の内部のデータ転送ではバス方式
が一般的である。これは、複数の演算装置や、記憶装置
を一本ま°たはそれ以上のバスと呼ばれる東線に接続す
るものである。バス方式では、多数の演算装置・記憶装
置がバスに接続され、それらの装置間のデータ転送がバ
スを用いて行なわれるなめ、全ての演算装置・記憶装置
間にデータの転送路を設ける方式に比べ、データ転送の
ために必要なハード量がその制御回路も含めて少なく、
４Ａ積回路で実現した場合必要なチップ面積が少なくて
すむ。
第２図は従来例を示し、Ａ〜Ｆは記憶装置、Ｇ。
Ｈは演算装置である。第２図では、各装置Ａ〜Ｈ間の転
送を、バスと装置Ａ〜Ｈの各々との間にあるスイッチＳ
ＷＩ〜ＳＷ８を制御することによって行なわれる。例え
ば、記憶装置Ａから演算装置Ｇヘデータを転送する場合
は、スイッチＳＷＩとＳＷ７をオンすればよい。スイッ
チＳＷＩをオンすることにより記憶装置Ａの内容に合わ
せてバスの各ビット線がハイ・ローの値をとり、その各
位をスイッチＳＷ７を通して演算装置Ｇが収り込む。
送を、バスと装置Ａ〜Ｈの各々との間にあるスイッチＳ
ＷＩ〜ＳＷ８を制御することによって行なわれる。例え
ば、記憶装置Ａから演算装置Ｇヘデータを転送する場合
は、スイッチＳＷＩとＳＷ７をオンすればよい。スイッ
チＳＷＩをオンすることにより記憶装置Ａの内容に合わ
せてバスの各ビット線がハイ・ローの値をとり、その各
位をスイッチＳＷ７を通して演算装置Ｇが収り込む。
第２図のようなバス方式では、この様に一つの装置の組
の間でしか同時刻にデータ転送を行なうことはできない
。
の間でしか同時刻にデータ転送を行なうことはできない
。
しかしながらこのような従来例では、装置間でデータの
転送を行なう場合、っぎのような問題点がある。
転送を行なう場合、っぎのような問題点がある。
ｉ）バスが全体にわたって常に電気的に等価であり、あ
る１つの記憶装置・演算装置の出力内容しかバスに保持
することができないため、１つの装置の出力を他の装置
に転送することしができなかった。すなわち、同時刻に
２組以上の装置間のデータ転送が行えなかった。よって
、処理効率が悪くなることがあった。
る１つの記憶装置・演算装置の出力内容しかバスに保持
することができないため、１つの装置の出力を他の装置
に転送することしができなかった。すなわち、同時刻に
２組以上の装置間のデータ転送が行えなかった。よって
、処理効率が悪くなることがあった。
ｉｔ）各装置はトランスファーゲートやＮＡＮＤゲート
等のスイッチを介してバスにつながっており、それらの
スイッチは容量を持っているから、バスに多数の装置が
接続されていると装置の数だけバスにつながる容量が増
大する上、バス自身の配線長が長くなるためデータ転送
に要する時間が増大し、システムの高速化の障害となっ
ていた。
等のスイッチを介してバスにつながっており、それらの
スイッチは容量を持っているから、バスに多数の装置が
接続されていると装置の数だけバスにつながる容量が増
大する上、バス自身の配線長が長くなるためデータ転送
に要する時間が増大し、システムの高速化の障害となっ
ていた。
とくにＭＯ８技術で作成された集積回路上でこの遅延は
顕著である。
顕著である。
本発明は、上記実情に鑑みてなされたもので、その目的
は従来に比ベデータ転送路を増加する事なく、また制御
回路等をほとんど増加することもなく、複数のデータ転
送を同時刻に行え、またデータ転送速度を向上するバス
方式を備えた論理装置を提供することにある。
は従来に比ベデータ転送路を増加する事なく、また制御
回路等をほとんど増加することもなく、複数のデータ転
送を同時刻に行え、またデータ転送速度を向上するバス
方式を備えた論理装置を提供することにある。
本発明の論理装置は、演算装置や記憶装置間のデータ転
送を行なう共通のデータ転送路であるバス上にそのバス
を電気的に切断するような１つ以上のスイッチング素子
が配置されていることを特徴とする。
送を行なう共通のデータ転送路であるバス上にそのバス
を電気的に切断するような１つ以上のスイッチング素子
が配置されていることを特徴とする。
本発明のバス方式では、トランスファーゲート等のスイ
ッチング素子をバスの途中に配置しそのバスを電気的に
切断できるようにすることにより、複数組の演算・記憶
装置間でのデータ転送を可能にする。この際、それぞれ
の転送路は、元の全体のバスに比べそれぞれのデータ転
送路の配線長・それぞれにつながる容量成分とも減少す
るため、データ転送時間が減少する。また、−組の装置
間のデータ転送しかない場合でも適当なバス上のスイッ
チング素子を開閉することによりデータ転送路の配線長
及び結合されている容量成分を減少することができるた
めデータ転送を高速化できる。
ッチング素子をバスの途中に配置しそのバスを電気的に
切断できるようにすることにより、複数組の演算・記憶
装置間でのデータ転送を可能にする。この際、それぞれ
の転送路は、元の全体のバスに比べそれぞれのデータ転
送路の配線長・それぞれにつながる容量成分とも減少す
るため、データ転送時間が減少する。また、−組の装置
間のデータ転送しかない場合でも適当なバス上のスイッ
チング素子を開閉することによりデータ転送路の配線長
及び結合されている容量成分を減少することができるた
めデータ転送を高速化できる。
次に図面を参照して本発明の実施例について説明する。
本発明の一実施例を示す第１図ではバスを電気的に中断
するスイッチＳＷＡ、ＳＷＢがあり、これらのスイッチ
をオフにすることによりバスが複数本あるような動作が
可能となる０例えば、第１・図でスイッチＳＷＡをオフ
にすると、（装置Ａ。
するスイッチＳＷＡ、ＳＷＢがあり、これらのスイッチ
をオフにすることによりバスが複数本あるような動作が
可能となる０例えば、第１・図でスイッチＳＷＡをオフ
にすると、（装置Ａ。
Ｂ、Ｇ）と（装置Ｃ〜Ｆ、Ｈ）の二つの組がそれぞれ別
のバスに接続しているように動作する。即ち、例えば装
置ＡからＧへのデータ転送と装置Ｃから装置ｌＥ、Ｆへ
のデータ転送を同時に行なうことができる。さらにスイ
ッチＳＷＡとＳＷＢの両方をオフにすることにより装置
ＡからＧ、装置ＣからＨ１装置ＥからＦなどのように３
組のデータ転送を同時に行なうことができる。
のバスに接続しているように動作する。即ち、例えば装
置ＡからＧへのデータ転送と装置Ｃから装置ｌＥ、Ｆへ
のデータ転送を同時に行なうことができる。さらにスイ
ッチＳＷＡとＳＷＢの両方をオフにすることにより装置
ＡからＧ、装置ＣからＨ１装置ＥからＦなどのように３
組のデータ転送を同時に行なうことができる。
次にデータ転送の高速化について第１図と第２図を用い
て説明する。簡単のため装置ＡからＨは図のように等間
隔して並んでおり、スイッチＳＷ１〜ＳＷ８．ＳＷＡ、
ＳＷＢは同一の容量を持ったトランスファーゲートであ
るとする。またこの回路はＭＯ３技術を用いた集積回路
上に実現されているとする。データの転送は、データを
出力する装置によりデータ転送路をその全長にわたって
各信号線の電位をハイまたはローにし、さらにデータ転
送路につながるデータ転送先の装置につながるトランス
ファーゲート以外の全てのトランスファーゲートを充放
電し、さらにデータを転送する先の装置の入力ビンを充
放電することによって行なわれる。ここで、データ転送
に必要な時間は、おもにデータを出力する装置のドライ
ブ能力とデータ転送路の配線長、データ転送路につなが
る容量成分の大きさによって決まる。
て説明する。簡単のため装置ＡからＨは図のように等間
隔して並んでおり、スイッチＳＷ１〜ＳＷ８．ＳＷＡ、
ＳＷＢは同一の容量を持ったトランスファーゲートであ
るとする。またこの回路はＭＯ３技術を用いた集積回路
上に実現されているとする。データの転送は、データを
出力する装置によりデータ転送路をその全長にわたって
各信号線の電位をハイまたはローにし、さらにデータ転
送路につながるデータ転送先の装置につながるトランス
ファーゲート以外の全てのトランスファーゲートを充放
電し、さらにデータを転送する先の装置の入力ビンを充
放電することによって行なわれる。ここで、データ転送
に必要な時間は、おもにデータを出力する装置のドライ
ブ能力とデータ転送路の配線長、データ転送路につなが
る容量成分の大きさによって決まる。
例として記憶装置Ａから演算装置Ｇヘデータを転送する
場合を考える。従来のバス方式である第２図ではデータ
転送路の配線長はバス全体の長さであるから７してある
。一方本発明の実施例である第１図ではデータ転送路の
配線長は（２＋１／２）Ｌであり、第２図に比べ三割以
上短くなっている。また転送路につながるスイッチの数
は、第２図では８個なのに対し、第１図では４個であり
、スイッチに起因する容量成分が半分になっている。以
上のようにデータ転送路の配線長と転送路につながる容
量成分とが両方減少するため、その減少分に相当するだ
けデータ転送速度が向上する。
場合を考える。従来のバス方式である第２図ではデータ
転送路の配線長はバス全体の長さであるから７してある
。一方本発明の実施例である第１図ではデータ転送路の
配線長は（２＋１／２）Ｌであり、第２図に比べ三割以
上短くなっている。また転送路につながるスイッチの数
は、第２図では８個なのに対し、第１図では４個であり
、スイッチに起因する容量成分が半分になっている。以
上のようにデータ転送路の配線長と転送路につながる容
量成分とが両方減少するため、その減少分に相当するだ
けデータ転送速度が向上する。
本発明の論理装置では、バス上のスイッチの開閉により
バスを複数本に分割することができる。
バスを複数本に分割することができる。
このとき分割されたバスにつながる装置の間でデータ転
送を行なうことができる。このように、本発明による論
理装置では、従来の論理装置と異なり装置がバスへつな
がる順序が問題となる。即ちバスを枝、装置をノードと
してバス構造をネットワークとしてみた時そのトポロジ
ーが問題となる。よって装置間のデータ転送の起こる順
序や関係に基すいて装置を最適な配置順序にすることに
よりデータ転送の効率化、高速化を計ることができる。
送を行なうことができる。このように、本発明による論
理装置では、従来の論理装置と異なり装置がバスへつな
がる順序が問題となる。即ちバスを枝、装置をノードと
してバス構造をネットワークとしてみた時そのトポロジ
ーが問題となる。よって装置間のデータ転送の起こる順
序や関係に基すいて装置を最適な配置順序にすることに
よりデータ転送の効率化、高速化を計ることができる。
さらに第３図〜第５図のようにバスにつながる′装置の
順序だけでなく、バスの形状を代えることによって種々
の装置間の組合せでデータ転送が可能になり、その効率
を上げることができる。
順序だけでなく、バスの形状を代えることによって種々
の装置間の組合せでデータ転送が可能になり、その効率
を上げることができる。
第３図から第５図において大文字のアルファベットで囲
まれた長方形はすべて記憶装置または演算装置を表わす
。またＳＷＩ〜ＳＷ９はスイッチを表わす。
まれた長方形はすべて記憶装置または演算装置を表わす
。またＳＷＩ〜ＳＷ９はスイッチを表わす。
第３図はバスをスター形状にした時の例を示す。
各装置はスイッチＳＷＩ〜Ｓ′Ｗ３により集合１から集
合４に分けられる。各装置が第１図のように一列に並ん
だときには、両端の装置間のデータ転送と中央の装置間
のデータ転送は同時刻に行なうことができない。例えば
装置Ａから装置Ｆへのデータ転送と装置Ｂから装置Ｃへ
のデータ転送は同時に実行できない、しかし、第３図に
示した例では、装置Ａから装置Ｊへのデータ転送と装置
Ｅから装置Ｆへのデータ転送が同時に実行できる。また
集合１の装置間でデータ転送を行なっているとき、集合
４は集合２．３の装置とデータ転送できる。同様に集合
２（集合３）の装置間でデータ転送を行なっているとき
集合４の装置は集合１及び集合３（集合２）とデータ転
送が行なえる。
合４に分けられる。各装置が第１図のように一列に並ん
だときには、両端の装置間のデータ転送と中央の装置間
のデータ転送は同時刻に行なうことができない。例えば
装置Ａから装置Ｆへのデータ転送と装置Ｂから装置Ｃへ
のデータ転送は同時に実行できない、しかし、第３図に
示した例では、装置Ａから装置Ｊへのデータ転送と装置
Ｅから装置Ｆへのデータ転送が同時に実行できる。また
集合１の装置間でデータ転送を行なっているとき、集合
４は集合２．３の装置とデータ転送できる。同様に集合
２（集合３）の装置間でデータ転送を行なっているとき
集合４の装置は集合１及び集合３（集合２）とデータ転
送が行なえる。
第４図はバスをループ形状にした例を示す。
第５図はスター形状やループ形状などを組み合わせたも
のである。データ転送が同時に起こる組合せが明らかな
ときなどに有効である。但しある程度以上複雑なものは
配線に多くのコストを要してしまう。
のである。データ転送が同時に起こる組合せが明らかな
ときなどに有効である。但しある程度以上複雑なものは
配線に多くのコストを要してしまう。
次に、本発明の論理装置のバス中のスイッチの制御方式
について説明する。
について説明する。
制御回路を有限状態機械で作成する場合は、全てのデー
タ転送が有限状態機械のどれかの状態に対応するから各
状態を表わすレジスタからの信号をバスを中断するスイ
ッチの制御に使えばよい。
タ転送が有限状態機械のどれかの状態に対応するから各
状態を表わすレジスタからの信号をバスを中断するスイ
ッチの制御に使えばよい。
制御回路をマイクロコード方式で作成する場合の例を以
下に説明する。第６図はマイクロコードのフィールド構
成例である。第６図でＤＳＴフィールドは、バスの内容
を転送する先の装置を指定するフィールドであり、ＳＲ
Ｃフィールドは、バスへ内容を出力しようとする装置を
指定するフィールドである。よってＳＲＣフィールドで
指定された装置の内容がＤＳＴフィールドで指定された
装置に入力される。この例は１バス方式の例であるが２
バス・３バス方式の場合は、ＤＳＴ２、ＤＳＴ３．５Ｒ
Ｃ２，５ＲＣ３等のフィールドを増やせばよい、一般に
、バスを介したデータ転送は以上のようなフィールド構
成で実現されることが多いが、この様なフィールド構成
で本発明のバス・スイッチの制御を行なうには以下のよ
うにすればよい。例えば、第１図のようなバス構造を持
つデータバスに対し、装置Ｂから装置Ａへの転送と装置
りから装置Ｃへの転送を同時に行なうためには、ＳＲＣ
フィールドで装ｆｉＢを指定し、ＤＳＴフィールドに“
バスから装置Ａへの転送”と“装置りから装置Ｃへの転
送”を同時に指定するようなものを用意すればよい。Ｄ
ＳＴフィールドの指定が複数のデータ転送を表わすとき
、バスを中断する適当なスイッチを制御する（この例で
はＳＷＡをオフにする）信号はＤＳＴフィールドをデコ
ードすることによって作成する。また、通常の１対１の
データ転送の時もバスに接続する装置の数が減るように
、即ち容量が減るように、また配線′ 長が短くなるよ
うにスイッチが開閉される。例えば、装置Ａから装置Ｂ
ヘデータ転送する場合は、ＳＷＡをオフにすればよい。
下に説明する。第６図はマイクロコードのフィールド構
成例である。第６図でＤＳＴフィールドは、バスの内容
を転送する先の装置を指定するフィールドであり、ＳＲ
Ｃフィールドは、バスへ内容を出力しようとする装置を
指定するフィールドである。よってＳＲＣフィールドで
指定された装置の内容がＤＳＴフィールドで指定された
装置に入力される。この例は１バス方式の例であるが２
バス・３バス方式の場合は、ＤＳＴ２、ＤＳＴ３．５Ｒ
Ｃ２，５ＲＣ３等のフィールドを増やせばよい、一般に
、バスを介したデータ転送は以上のようなフィールド構
成で実現されることが多いが、この様なフィールド構成
で本発明のバス・スイッチの制御を行なうには以下のよ
うにすればよい。例えば、第１図のようなバス構造を持
つデータバスに対し、装置Ｂから装置Ａへの転送と装置
りから装置Ｃへの転送を同時に行なうためには、ＳＲＣ
フィールドで装ｆｉＢを指定し、ＤＳＴフィールドに“
バスから装置Ａへの転送”と“装置りから装置Ｃへの転
送”を同時に指定するようなものを用意すればよい。Ｄ
ＳＴフィールドの指定が複数のデータ転送を表わすとき
、バスを中断する適当なスイッチを制御する（この例で
はＳＷＡをオフにする）信号はＤＳＴフィールドをデコ
ードすることによって作成する。また、通常の１対１の
データ転送の時もバスに接続する装置の数が減るように
、即ち容量が減るように、また配線′ 長が短くなるよ
うにスイッチが開閉される。例えば、装置Ａから装置Ｂ
ヘデータ転送する場合は、ＳＷＡをオフにすればよい。
しかし第６図の様なフィールド構成では２組以上の装置
間の自由なデータ転送が行ないにくい。
間の自由なデータ転送が行ないにくい。
そこで第７図（ａ）、（ｂ）の様にバスを中断するスイ
ッチを直接制御するフィールド（ＳＷフィールド）を設
けると装置の組合せの自由度が上がる０例えば、前例と
同様に装置Ｂから装置Ａへの転送と装ｇＤから装置Ｃへ
の転送を同時に実行する場合は以下のように各フィール
ドを指定すればよい、ＤＳＴフィールドで装置Ａと装置
Ｃを転送先として指定し、ＳＲＣフィールドで装置Ｂと
装置りを指定する。ＳＷフィールドは各ビットがバス・
スイッチのオン・オフを、制御するようになっており、
この場合はスイッチＳＷＡ、ＳＷＢをオフにする。即ち
スイッチＳＷＡ、ＳＷＢを制御するビットをロウにする
。スイッチＳＷＡをオフにすることにより二組のデータ
転送を可能にしており、またスイッチＳＷＢをオフにす
ることにより装置りから装置Ｃへのデータ転送を高速化
している。
ッチを直接制御するフィールド（ＳＷフィールド）を設
けると装置の組合せの自由度が上がる０例えば、前例と
同様に装置Ｂから装置Ａへの転送と装ｇＤから装置Ｃへ
の転送を同時に実行する場合は以下のように各フィール
ドを指定すればよい、ＤＳＴフィールドで装置Ａと装置
Ｃを転送先として指定し、ＳＲＣフィールドで装置Ｂと
装置りを指定する。ＳＷフィールドは各ビットがバス・
スイッチのオン・オフを、制御するようになっており、
この場合はスイッチＳＷＡ、ＳＷＢをオフにする。即ち
スイッチＳＷＡ、ＳＷＢを制御するビットをロウにする
。スイッチＳＷＡをオフにすることにより二組のデータ
転送を可能にしており、またスイッチＳＷＢをオフにす
ることにより装置りから装置Ｃへのデータ転送を高速化
している。
〔発明の効果〕
以上述べた通り本発明のバス方式により、データ転送に
必要なハードウェア量を大きく増加する事なく、データ
転送の効率を向上し、さらにバスの容量の低下に伴いバ
スを用・いたデータ転送を高速化することが可能となる
。よって、本発明のバス方式をプロセッサに利用すると
、１命令で実行できる転送効率が増加する上、データ転
送速度の向上によるシステムクロックの高速化が可能に
なり、プロセッサの性能を向上することができる。
必要なハードウェア量を大きく増加する事なく、データ
転送の効率を向上し、さらにバスの容量の低下に伴いバ
スを用・いたデータ転送を高速化することが可能となる
。よって、本発明のバス方式をプロセッサに利用すると
、１命令で実行できる転送効率が増加する上、データ転
送速度の向上によるシステムクロックの高速化が可能に
なり、プロセッサの性能を向上することができる。
第１図は本発明の一実施例を表わすブロック図、第２図
は従来例を示すブロック図、第３図、第４図及び第５図
は本発明の他の実施例を示す図、第６図及び第７図は第
１図の実施例におけるマイクロコードの構成例を示す図
である。 Ａ〜Ｆ・・・記憶装置、Ｇ、Ｈ・・・演算装置、ＳＷＡ
。 ＳＷＢ・・・スイッチ。
は従来例を示すブロック図、第３図、第４図及び第５図
は本発明の他の実施例を示す図、第６図及び第７図は第
１図の実施例におけるマイクロコードの構成例を示す図
である。 Ａ〜Ｆ・・・記憶装置、Ｇ、Ｈ・・・演算装置、ＳＷＡ
。 ＳＷＢ・・・スイッチ。
Claims (1)
- 演算装置や記憶装置間のデータ転送を行なう共通のデー
タ転送路であるバス上にそのバスを電気的に切断するよ
うな１つ以上のスイッチング素子が配置されていること
を特徴とする論理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62265621A JPH01106255A (ja) | 1987-10-20 | 1987-10-20 | 論理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62265621A JPH01106255A (ja) | 1987-10-20 | 1987-10-20 | 論理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01106255A true JPH01106255A (ja) | 1989-04-24 |
Family
ID=17419677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62265621A Pending JPH01106255A (ja) | 1987-10-20 | 1987-10-20 | 論理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01106255A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6081863A (en) * | 1998-03-13 | 2000-06-27 | International Business Machines Corporation | Method and system for supporting multiple peripheral component interconnect PCI buses by a single PCI host bridge within a computer system |
| WO2000070434A1 (fr) * | 1999-05-17 | 2000-11-23 | Technowave, Ltd. | Fond de panier |
| US6195719B1 (en) | 1990-06-04 | 2001-02-27 | Hitachi, Ltd. | Bus system for use with information processing apparatus |
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|---|---|---|---|---|
| JPS4991736A (ja) * | 1972-12-31 | 1974-09-02 | ||
| JPS57150059A (en) * | 1981-02-11 | 1982-09-16 | Siemens Ag | Multi-microcomputer |
-
1987
- 1987-10-20 JP JP62265621A patent/JPH01106255A/ja active Pending
Patent Citations (2)
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