JPH08241197A - 命令実行順の回転式優先順位選択回路 - Google Patents
命令実行順の回転式優先順位選択回路Info
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- JPH08241197A JPH08241197A JP7316199A JP31619995A JPH08241197A JP H08241197 A JPH08241197 A JP H08241197A JP 7316199 A JP7316199 A JP 7316199A JP 31619995 A JP31619995 A JP 31619995A JP H08241197 A JPH08241197 A JP H08241197A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3854—Instruction completion, e.g. retiring, committing or graduating
- G06F9/3856—Reordering of instructions, e.g. using queues or age tags
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Abstract
(57)【要約】
【課題】 順不同に命令を実行させるマイクロプロセッ
サの設計において、いくつかの可能性のある命令の中で
次に実行すべき命令を選択すると共に、一方でクリティ
カル・パスにおけるゲート遅延を最小にする回路を提供
する。 【解決手段】 本発明によれば、時間的に１番古い実行
待ち命令を、もしそれが実行可能（即ちオペランドがあ
る）ならば実行すべき命令として選択し、１番古い命令
が実行可能でなければ、次に古い命令をそれが実行可能
ならば実行するというようにして命令を選択する、優先
順位論理回路が提供される。ここで使われているトポロ
ジは、高速並列加算機での考え方を借用している。この
回路中の各ノードにある論理は、キャリー発生及びキャ
リー伝播と同等のものをもつ。キャリーはループ中をた
どり、優先順位の低い入力応答を阻止する。このループ
はポインタ・バスによって指定されているノードにおい
て、自身にフィードバックしないように切断される。こ
の回路におけるゲート遅延数は旧来の選択回路の半分で
ある。
サの設計において、いくつかの可能性のある命令の中で
次に実行すべき命令を選択すると共に、一方でクリティ
カル・パスにおけるゲート遅延を最小にする回路を提供
する。 【解決手段】 本発明によれば、時間的に１番古い実行
待ち命令を、もしそれが実行可能（即ちオペランドがあ
る）ならば実行すべき命令として選択し、１番古い命令
が実行可能でなければ、次に古い命令をそれが実行可能
ならば実行するというようにして命令を選択する、優先
順位論理回路が提供される。ここで使われているトポロ
ジは、高速並列加算機での考え方を借用している。この
回路中の各ノードにある論理は、キャリー発生及びキャ
リー伝播と同等のものをもつ。キャリーはループ中をた
どり、優先順位の低い入力応答を阻止する。このループ
はポインタ・バスによって指定されているノードにおい
て、自身にフィードバックしないように切断される。こ
の回路におけるゲート遅延数は旧来の選択回路の半分で
ある。
Description
【０００１】
【発明の属する技術分野】本発明は概して、プログラム
記憶式データ処理マシンのパイプライン化されたプロセ
ッサに渡される命令の制御に関し、より詳細には、高性
能を達成するために、命令を順不同に実行させるアーキ
テクチャを有するマイクロプロセッサにおいて、次に実
行される命令を選択する優先順位選択論理回路に関す
る。
記憶式データ処理マシンのパイプライン化されたプロセ
ッサに渡される命令の制御に関し、より詳細には、高性
能を達成するために、命令を順不同に実行させるアーキ
テクチャを有するマイクロプロセッサにおいて、次に実
行される命令を選択する優先順位選択論理回路に関す
る。
【０００２】
【発明が解決しようとする課題】機械語命令を順不同に
発行し実行できるマイクロプロセッサは、論理的には５
０％にも達する性能改善が達成できる。しかしながらこ
の潜在的な性能改善は、実際の実現状態においては、命
令選択回路の設計によって大きく制限されることにもな
る。ツリー（木）構造、又は連鎖構造をもつ優先順位選
択回路が知られている。１２の入力をもつツリー構造は
４つの階層を必要とする（ｌｏｇ2１２）。このケース
を解決するには、信号はツリーの最低の階層から最上層
に伝わり、再び最低層に戻らなければならない。このよ
うにして信号は、出力点に達するまでに７つのノードを
通過する必要がある。固定順位の優先順位選択回路で
は、各ノードにおける論理は少くとも１階層分の深さが
なければならない。回転式優先順位選択回路では、各ノ
ードにおける論理ははるかに複雑であり、少くとも２つ
又は３つの階層の深さが必要である。ツリー構造をもつ
１２ビットの回転式優先順位選択回路の最良の設計は、
結果として１４段の遅延経路をもつことになる。連鎖構
造の論理の深さは、解決すべき入力数にリニア（線形）
に比例する。固定優先順位選択回路では、１２段の遅延
経路をもつことになる。１２ビットの回転式優先順位選
択回路は、全体の遅延経路に少くとも１段加えることに
なり、１３のゲート遅延をもつクリティカル・パスを生
じさせる。
発行し実行できるマイクロプロセッサは、論理的には５
０％にも達する性能改善が達成できる。しかしながらこ
の潜在的な性能改善は、実際の実現状態においては、命
令選択回路の設計によって大きく制限されることにもな
る。ツリー（木）構造、又は連鎖構造をもつ優先順位選
択回路が知られている。１２の入力をもつツリー構造は
４つの階層を必要とする（ｌｏｇ2１２）。このケース
を解決するには、信号はツリーの最低の階層から最上層
に伝わり、再び最低層に戻らなければならない。このよ
うにして信号は、出力点に達するまでに７つのノードを
通過する必要がある。固定順位の優先順位選択回路で
は、各ノードにおける論理は少くとも１階層分の深さが
なければならない。回転式優先順位選択回路では、各ノ
ードにおける論理ははるかに複雑であり、少くとも２つ
又は３つの階層の深さが必要である。ツリー構造をもつ
１２ビットの回転式優先順位選択回路の最良の設計は、
結果として１４段の遅延経路をもつことになる。連鎖構
造の論理の深さは、解決すべき入力数にリニア（線形）
に比例する。固定優先順位選択回路では、１２段の遅延
経路をもつことになる。１２ビットの回転式優先順位選
択回路は、全体の遅延経路に少くとも１段加えることに
なり、１３のゲート遅延をもつクリティカル・パスを生
じさせる。
【０００３】そこで本発明の目的は、順不同に命令を実
行させるマイクロプロセッサの設計において、いくつか
の可能性のある命令の中で次に実行すべき命令を選択す
ると共に、一方でクリティカル・パスにおけるゲート遅
延を最小にする回路を提供することである。
行させるマイクロプロセッサの設計において、いくつか
の可能性のある命令の中で次に実行すべき命令を選択す
ると共に、一方でクリティカル・パスにおけるゲート遅
延を最小にする回路を提供することである。
【０００４】
【課題を解決するための手段】本発明によれば時間的に
１番古い実行待ち命令を、もしそれが実行可能（即ちオ
ペランドがある）ならば実行すべき命令として選択し、
１番古い命令が実行可能でなければ、次に古い命令をそ
れが実行可能ならば実行するというようにして、命令を
選択する優先順位論理回路が提供されている。ここで使
われているトポロジは、高速並列加算器での考え方を借
用している。この回路中の各ノードにおける論理は、キ
ャリー発生及びキャリー伝播と同等のものをもつ。「キ
ャリー」はループの中をたどり、優先順位の低い入力応
答を阻止する。このループはポインタ・バスにより指定
されているノードにおいて、自身へフィードバックしな
いように切断される。このネットワークにおけるゲート
遅延数は、１２ビットの回転式優先順位選択回路の場
合、６段までに少なくできる。特別な実施形態では、実
際に７段のゲート遅延があり、スタート点における１つ
の余分の反転回路が、入力応答とポインタ・バスに対す
る真数信号及び補数信号を発生させるのに使われる。
１番古い実行待ち命令を、もしそれが実行可能（即ちオ
ペランドがある）ならば実行すべき命令として選択し、
１番古い命令が実行可能でなければ、次に古い命令をそ
れが実行可能ならば実行するというようにして、命令を
選択する優先順位論理回路が提供されている。ここで使
われているトポロジは、高速並列加算器での考え方を借
用している。この回路中の各ノードにおける論理は、キ
ャリー発生及びキャリー伝播と同等のものをもつ。「キ
ャリー」はループの中をたどり、優先順位の低い入力応
答を阻止する。このループはポインタ・バスにより指定
されているノードにおいて、自身へフィードバックしな
いように切断される。このネットワークにおけるゲート
遅延数は、１２ビットの回転式優先順位選択回路の場
合、６段までに少なくできる。特別な実施形態では、実
際に７段のゲート遅延があり、スタート点における１つ
の余分の反転回路が、入力応答とポインタ・バスに対す
る真数信号及び補数信号を発生させるのに使われる。
【０００５】
【発明の実施の形態】ここで図を参照し、特に図１を見
ると本発明の良好な実施例に従う、高性能回転式優先順
位選択回路のモジュール式設計が示されている。この回
路は３つの４ビット優先順位選択モジュール１１、１
２、及び１３を含む。示されている例は１２ビット用の
もので、４ビットの倍数として構成されているが、モジ
ュール式の設計により４の倍数である、他のバス・サイ
ズやデータ・サイズも可能である。これらの優先順位選
択モジュールは、４つの１２ビット・バス１４〜１７の
それぞれの選択されたビット・ラインに接続される。１
４は優先順位バス、１５はその補数バス、１６はデータ
・バス、１７はその補数バスである。ここで使用してい
る取決めでは、補数信号及び補数バスは添字「ｂ」で明
示され（通常は反転を意味するバーが記号の上に付され
る）、バス・ラインは記号「＜」と「＞」との間に表示
されている。そこで例えば、ｓ＜０，１１＞と表示され
ている優先順位バス１４の１２のビットの補数は、ｓｂ
＜０，１１＞と表示されている。優先順位バス１４、ｓ
＜０，１１＞は、自身の最初の即ち最下位の４ビット、
ｓ＜０，３＞をモジュール１１に接続させ、次の４ビッ
ト、ｓ＜４，７＞をモジュール１２に接続させ、最後の
即ち最上位４ビット、ｓ＜８，１１＞をモジュール１３
に接続させている。他の３つのバスのそれぞれに対して
も同様の接続がなされている。またモジュール１１の４
つの出力ビット、ｏ＜０，３＞は、それぞれモジュール
１２及びモジュール１３からの４つの出力ビット、ｏ＜
４，７＞、及びｏ＜８，１１＞と結合され、優先順位選
択回路の出力バス１８を形成している。回転式の選択を
可能にするため、モジュール１１、１２、及び１３のそ
れぞれはキャリー入力、及びキャリー出力の接続をも
ち、フィードバック・ループ１９を形成している。キャ
リー入力、及びキャリー出力はそれぞれ真数信号及び補
数信号、即ちｃｉ、ｃｉｂ、ｃｏ、ｃｏｂの形で与えら
れている。
ると本発明の良好な実施例に従う、高性能回転式優先順
位選択回路のモジュール式設計が示されている。この回
路は３つの４ビット優先順位選択モジュール１１、１
２、及び１３を含む。示されている例は１２ビット用の
もので、４ビットの倍数として構成されているが、モジ
ュール式の設計により４の倍数である、他のバス・サイ
ズやデータ・サイズも可能である。これらの優先順位選
択モジュールは、４つの１２ビット・バス１４〜１７の
それぞれの選択されたビット・ラインに接続される。１
４は優先順位バス、１５はその補数バス、１６はデータ
・バス、１７はその補数バスである。ここで使用してい
る取決めでは、補数信号及び補数バスは添字「ｂ」で明
示され（通常は反転を意味するバーが記号の上に付され
る）、バス・ラインは記号「＜」と「＞」との間に表示
されている。そこで例えば、ｓ＜０，１１＞と表示され
ている優先順位バス１４の１２のビットの補数は、ｓｂ
＜０，１１＞と表示されている。優先順位バス１４、ｓ
＜０，１１＞は、自身の最初の即ち最下位の４ビット、
ｓ＜０，３＞をモジュール１１に接続させ、次の４ビッ
ト、ｓ＜４，７＞をモジュール１２に接続させ、最後の
即ち最上位４ビット、ｓ＜８，１１＞をモジュール１３
に接続させている。他の３つのバスのそれぞれに対して
も同様の接続がなされている。またモジュール１１の４
つの出力ビット、ｏ＜０，３＞は、それぞれモジュール
１２及びモジュール１３からの４つの出力ビット、ｏ＜
４，７＞、及びｏ＜８，１１＞と結合され、優先順位選
択回路の出力バス１８を形成している。回転式の選択を
可能にするため、モジュール１１、１２、及び１３のそ
れぞれはキャリー入力、及びキャリー出力の接続をも
ち、フィードバック・ループ１９を形成している。キャ
リー入力、及びキャリー出力はそれぞれ真数信号及び補
数信号、即ちｃｉ、ｃｉｂ、ｃｏ、ｃｏｂの形で与えら
れている。
【０００６】優先順位バス１４上の入力ビットの中には
ただ１つの高レベル（アクティブ）ビットがあり、これ
は待ち時間を基準にしたときの最優先の命令を表してい
る。１２のビットは１２の実行待ち命令を表している。
いかなる時点においてもすべての命令が有効で実行可能
であるということはない。データ・バス１６、ｄ＜０，
１１＞及びその補数のバス１７、ｄｂ＜０，１１＞も１
２のビットをもつ。アクティブなｄビットは、対応する
命令が有効なオペランドをもち、実行可能であることを
示す。優先順位バス１４によって指定される最優先命令
は、有効な実行可能命令を表わすときもあり、そうでな
いときもある。
ただ１つの高レベル（アクティブ）ビットがあり、これ
は待ち時間を基準にしたときの最優先の命令を表してい
る。１２のビットは１２の実行待ち命令を表している。
いかなる時点においてもすべての命令が有効で実行可能
であるということはない。データ・バス１６、ｄ＜０，
１１＞及びその補数のバス１７、ｄｂ＜０，１１＞も１
２のビットをもつ。アクティブなｄビットは、対応する
命令が有効なオペランドをもち、実行可能であることを
示す。優先順位バス１４によって指定される最優先命令
は、有効な実行可能命令を表わすときもあり、そうでな
いときもある。
【０００７】図１に示す回転式優先順位選択回路の機能
的役割は、優先順位バス１４及びデータ・バス１６（並
びにそれらの補数のバス１５及び１７）の双方を調べ、
次の基準に従って命令を選択することである。 （１） 優先順位バス１４によって指定された命令をも
しそれが有効なら選択する。 （２） 上記（１）が満足されないときは回転方式で次
の命令を見つける。例えば、もしｓ＜６＞がアクティブ
でありｄ＜６＞がアクティブでないときは、ｄ＜５＞を
調べ次にｄ＜４＞を調べるという順に、アクティブなｄ
＜ｎ＞が見つかるまで続ける。 （３） 前記に従って１２ビットの出力バスを設定す
る。出力バス１８中では、実行される命令に対応するた
だ１つのビットがアクティブである。 この基準は、入力から出力までの間になすべき論理判断
の数で決まる最少限の時間で満たされる。
的役割は、優先順位バス１４及びデータ・バス１６（並
びにそれらの補数のバス１５及び１７）の双方を調べ、
次の基準に従って命令を選択することである。 （１） 優先順位バス１４によって指定された命令をも
しそれが有効なら選択する。 （２） 上記（１）が満足されないときは回転方式で次
の命令を見つける。例えば、もしｓ＜６＞がアクティブ
でありｄ＜６＞がアクティブでないときは、ｄ＜５＞を
調べ次にｄ＜４＞を調べるという順に、アクティブなｄ
＜ｎ＞が見つかるまで続ける。 （３） 前記に従って１２ビットの出力バスを設定す
る。出力バス１８中では、実行される命令に対応するた
だ１つのビットがアクティブである。 この基準は、入力から出力までの間になすべき論理判断
の数で決まる最少限の時間で満たされる。
【０００８】モジュール１１、１２、１３の構成は、図
２により詳細に示されており、この図についてこれから
説明する。図示された例はモジュール１１であり、この
モジュールは４つのバス１４〜１７のそれぞれの４つの
最下位ビットを受信し、出力バス１８の４つの最下位ビ
ットを生成する。それ以外のことについては他のモジュ
ール（モジュール１２及び１３）も同じである。このモ
ジュール自身はいくつかの標準モジュールで構成され、
機能的にはデータ回路及びキャリー回路に分けられてい
る。データ回路では、最初の標準モジュールは、キャリ
ー入力がゼロであることを前提にしている最初の２ビッ
ト優先順位選択回路Ｓ２＿０と、キャリー入力がアクテ
ィブ（高レベル）であることを前提にしている他の２ビ
ット優先順位選択回路Ｓ２＿１とを含んでいる。これら
のモジュールのそれぞれが２つずつ使用される。第１の
Ｓ２＿０モジュール２１は信号線ｓ＜１＞、ｄ＜１＞、
及びｄｂ＜０＞に接続され、ｏｂ＜１＞に対応する出力
信号を４入力選択回路２２の１入力端に送る。第１のＳ
２＿１モジュール２７は信号線ｓ＜０＞、ｓ＜１＞、ｄ
＜０＞、ｄｂ＜０＞、及びｄ＜１＞に接続され、ｏｂ＜
０＞及びｏｂ＜１＞に対応する２つの出力信号を選択回
路２２に送る。選択回路２２の４つ目の入力端はｏｂ＜
０＞に対応し、ｄｂ＜０＞線に直接に接続されている。
キャリー入力信号ｃｉ及びその補数信号ｃｉｂは選択回
路２２で使われ、出力バス１８にｏ＜０＞及びｏ＜１＞
を出力する。具体的には、選択回路２２は、前段のモジ
ュール１３からのキャリー入力信号ｃｉがゼロ（ｃｉｂ
がアクティブ）であれば、その４ビット入力のうちの右
側２ビット、即ちｄｂ＜０＞及びモジュール２１の出力
を選択し、それらを反転してｏ＜０＞及びｏ＜１＞とし
て出力する。また、キャリー入力信号ｃｉがアクティブ
であれば、左側の２ビット入力、即ちモジュール２７か
らの２つの出力を選択し、それらを反転してｏ＜０＞及
びｏ＜１＞として出力する。
２により詳細に示されており、この図についてこれから
説明する。図示された例はモジュール１１であり、この
モジュールは４つのバス１４〜１７のそれぞれの４つの
最下位ビットを受信し、出力バス１８の４つの最下位ビ
ットを生成する。それ以外のことについては他のモジュ
ール（モジュール１２及び１３）も同じである。このモ
ジュール自身はいくつかの標準モジュールで構成され、
機能的にはデータ回路及びキャリー回路に分けられてい
る。データ回路では、最初の標準モジュールは、キャリ
ー入力がゼロであることを前提にしている最初の２ビッ
ト優先順位選択回路Ｓ２＿０と、キャリー入力がアクテ
ィブ（高レベル）であることを前提にしている他の２ビ
ット優先順位選択回路Ｓ２＿１とを含んでいる。これら
のモジュールのそれぞれが２つずつ使用される。第１の
Ｓ２＿０モジュール２１は信号線ｓ＜１＞、ｄ＜１＞、
及びｄｂ＜０＞に接続され、ｏｂ＜１＞に対応する出力
信号を４入力選択回路２２の１入力端に送る。第１のＳ
２＿１モジュール２７は信号線ｓ＜０＞、ｓ＜１＞、ｄ
＜０＞、ｄｂ＜０＞、及びｄ＜１＞に接続され、ｏｂ＜
０＞及びｏｂ＜１＞に対応する２つの出力信号を選択回
路２２に送る。選択回路２２の４つ目の入力端はｏｂ＜
０＞に対応し、ｄｂ＜０＞線に直接に接続されている。
キャリー入力信号ｃｉ及びその補数信号ｃｉｂは選択回
路２２で使われ、出力バス１８にｏ＜０＞及びｏ＜１＞
を出力する。具体的には、選択回路２２は、前段のモジ
ュール１３からのキャリー入力信号ｃｉがゼロ（ｃｉｂ
がアクティブ）であれば、その４ビット入力のうちの右
側２ビット、即ちｄｂ＜０＞及びモジュール２１の出力
を選択し、それらを反転してｏ＜０＞及びｏ＜１＞とし
て出力する。また、キャリー入力信号ｃｉがアクティブ
であれば、左側の２ビット入力、即ちモジュール２７か
らの２つの出力を選択し、それらを反転してｏ＜０＞及
びｏ＜１＞として出力する。
【０００９】第２のＳ２＿０モジュール２３は信号線ｓ
＜３＞、ｄ＜３＞、及びｄｂ＜２＞に接続され、ｏｂ＜
３＞に対応する出力は、第２及び第３の選択回路２５及
び２６に渡される前に、反転回路２４で先ず反転され
る。信号線ｄ＜２＞は、選択回路２５及び２６のｏ＜２
＞に対応する入力に直接に接続される。第２のＳ２＿１
モジュール２８は信号線ｓ＜２＞、ｓ＜３＞、ｄ＜２
＞、ｄｂ＜２＞、及びｄ＜３＞に接続され、ｏｂ＜２＞
及びｏｂ＜３＞に対応する出力は、選択回路２５及び２
６に渡される前に、反転回路２９及び３０で先ず反転さ
れる。選択回路２５及び２６は、選択論理回路３１によ
って発生された選択信号に応答し、それぞれ２つの出力
信号を発生させる。選択回路２５及び２６のそれぞれ２
つの出力信号は、第４の選択回路３２に渡され、この選
択回路３２もまた選択回路２２と同様に、ｃｉ及びｃｉ
ｂ信号に応答して出力バス１８のｏ＜２＞及びｏ＜３＞
に対応する２つの出力信号を出す。選択回路２５、２
６、及び３２における選択動作は上述の選択回路２２と
同じであり、それぞれの選択信号に応じて、右側の２ビ
ット入力又は左側の２ビット入力を選択して、それらを
反転して出力する。
＜３＞、ｄ＜３＞、及びｄｂ＜２＞に接続され、ｏｂ＜
３＞に対応する出力は、第２及び第３の選択回路２５及
び２６に渡される前に、反転回路２４で先ず反転され
る。信号線ｄ＜２＞は、選択回路２５及び２６のｏ＜２
＞に対応する入力に直接に接続される。第２のＳ２＿１
モジュール２８は信号線ｓ＜２＞、ｓ＜３＞、ｄ＜２
＞、ｄｂ＜２＞、及びｄ＜３＞に接続され、ｏｂ＜２＞
及びｏｂ＜３＞に対応する出力は、選択回路２５及び２
６に渡される前に、反転回路２９及び３０で先ず反転さ
れる。選択回路２５及び２６は、選択論理回路３１によ
って発生された選択信号に応答し、それぞれ２つの出力
信号を発生させる。選択回路２５及び２６のそれぞれ２
つの出力信号は、第４の選択回路３２に渡され、この選
択回路３２もまた選択回路２２と同様に、ｃｉ及びｃｉ
ｂ信号に応答して出力バス１８のｏ＜２＞及びｏ＜３＞
に対応する２つの出力信号を出す。選択回路２５、２
６、及び３２における選択動作は上述の選択回路２２と
同じであり、それぞれの選択信号に応じて、右側の２ビ
ット入力又は左側の２ビット入力を選択して、それらを
反転して出力する。
【００１０】キャリー回路は、優先順位バス及びデータ
・バス（並びにその補数バス）に接続された２つのモジ
ュール、即ちキャリー発生回路３３及び３４を使ってい
る。キャリー発生回路３３は信号線ｓ＜０＞、ｓｂ＜０
＞、ｓ＜１＞、ｓｂ＜１＞、ｄ＜０＞、ｄｂ＜０＞、ｄ
＜１＞、及びｄｂ＜１＞に接続されている。キャリー発
生回路３３は４つの出力、即ちローカル・キャリー信号
及びその補数信号、並びにローカル選択信号及びグロー
バル選択信号を供給する。ローカル選択信号は、このモ
ジュール１１で発生されたローカル・キャリーを選択す
る信号であり、グローバル選択信号は、前段のモジュー
ル１３からループ１９（図１参照）を介して送られてき
たキャリー入力（グローバル・キャリー）を選択する信
号である。これら４つのそれぞれが選択論理回路３１に
入力される。更にローカル選択信号及びグローバル選択
信号は、選択論理回路３１により制限されるトライ・ス
テート回路３５に入力される。キャリー発生回路３４は
信号線ｓ＜２＞、ｓｂ＜２＞、ｓ＜３＞、ｓｂ＜３＞、
ｄ＜２＞、ｄｂ＜２＞、ｄ＜３＞、及びｄｂ＜３＞に接
続されている。キャリー発生回路３４は４つの出力、即
ちローカル・キャリー信号及びその補数信号、並びにロ
ーカル選択信号及びグローバル選択信号を供給する。そ
のうちローカル選択信号及びグローバル選択信号のみが
選択論理回路３１に入力される。キャリー発生回路３４
から出るローカル・キャリー信号及びその補数信号は第
２のトライ・ステート回路３６に入力され、キャリー発
生回路３４から出るローカル選択信号及びグローバル選
択信号も、トライ・ステート回路３６を制御するのに使
われる。第３のトライ・ステート回路３７があり、この
回路は入力としてｃｉ及びｃｉｂ信号を受信し、選択論
理回路３１からの出力信号によって制御される。３つの
トライ・ステート回路の出力は接続されて、モジュール
のキャリー出力信号ｃｏ及びその補数信号ｃｏｂとな
る。
・バス（並びにその補数バス）に接続された２つのモジ
ュール、即ちキャリー発生回路３３及び３４を使ってい
る。キャリー発生回路３３は信号線ｓ＜０＞、ｓｂ＜０
＞、ｓ＜１＞、ｓｂ＜１＞、ｄ＜０＞、ｄｂ＜０＞、ｄ
＜１＞、及びｄｂ＜１＞に接続されている。キャリー発
生回路３３は４つの出力、即ちローカル・キャリー信号
及びその補数信号、並びにローカル選択信号及びグロー
バル選択信号を供給する。ローカル選択信号は、このモ
ジュール１１で発生されたローカル・キャリーを選択す
る信号であり、グローバル選択信号は、前段のモジュー
ル１３からループ１９（図１参照）を介して送られてき
たキャリー入力（グローバル・キャリー）を選択する信
号である。これら４つのそれぞれが選択論理回路３１に
入力される。更にローカル選択信号及びグローバル選択
信号は、選択論理回路３１により制限されるトライ・ス
テート回路３５に入力される。キャリー発生回路３４は
信号線ｓ＜２＞、ｓｂ＜２＞、ｓ＜３＞、ｓｂ＜３＞、
ｄ＜２＞、ｄｂ＜２＞、ｄ＜３＞、及びｄｂ＜３＞に接
続されている。キャリー発生回路３４は４つの出力、即
ちローカル・キャリー信号及びその補数信号、並びにロ
ーカル選択信号及びグローバル選択信号を供給する。そ
のうちローカル選択信号及びグローバル選択信号のみが
選択論理回路３１に入力される。キャリー発生回路３４
から出るローカル・キャリー信号及びその補数信号は第
２のトライ・ステート回路３６に入力され、キャリー発
生回路３４から出るローカル選択信号及びグローバル選
択信号も、トライ・ステート回路３６を制御するのに使
われる。第３のトライ・ステート回路３７があり、この
回路は入力としてｃｉ及びｃｉｂ信号を受信し、選択論
理回路３１からの出力信号によって制御される。３つの
トライ・ステート回路の出力は接続されて、モジュール
のキャリー出力信号ｃｏ及びその補数信号ｃｏｂとな
る。
【００１１】選択論理回路３１はその詳細が図３に示さ
れており、複数のＮＯＲゲート及びＮＡＮＤゲートを含
んでいる。ＮＯＲゲート４０及びＮＡＮＤゲート４１の
組合わせは、グローバル・キャリーをアクティブ（高レ
ベル）と見なしている。ＮＯＲゲート４０は、入力とし
てキャリー発生回路３３からローカル・キャリー信号、
及びグローバル選択信号を受取り、選択回路２５に選択
信号Ａを送る。ＮＡＮＤゲート４１は、キャリー発生回
路３３からローカル・キャリー信号の補数信号ｂ、及び
ローカル選択信号を受取り、選択回路２５に選択信号Ｂ
を送る。第２のＮＯＲゲート４２及びＮＡＮＤゲート４
３の組合わせは、グローバル・キャリーを０であると見
なしている。ＮＯＲゲート４２は、キャリー発生回路３
３からローカル・キャリー信号の補数信号ｂ、及びグロ
ーバル選択信号を受取り、選択回路２６に選択信号Ｄを
送る。ＮＡＮＤゲート４３は、キャリー発生回路３３か
らローカル・キャリー信号、及びローカル選択信号を受
取り、選択回路２６に選択信号Ｃを送る。選択回路Ａ及
びＢは、図２に示した選択回路２５の選択動作を制御す
るもので、選択回路２５の出力は前段のモジュール１３
からのキャリー入力、即ちグローバル・キャリーがアク
ティブ（高レベル）のときに選択回路３２によって選択
されるようになっており、したがってこれらの選択信号
Ａ及びＢは、グローバル・キャリーがアクティブ（ｃｉ
＝１）であるときのモジュールの出力ｏ＜２＞、及びｏ
＜３＞を決めるものである。同様に選択回路２６を制御
する選択信号Ｃ及びＤは、グローバル・キャリーがゼロ
（ｃｉ＝０）であるときの出力を決める。これらの選択
信号Ａ〜Ｄがどのようなときにアクティブになるかは、
ゲート４０〜４３の接続を見れば明らかであろう。例え
ば、選択信号Ａはキャリー発生回路３３からのグローバ
ル選択信号、及びローカル・キャリー信号がいずれもゼ
ロのときにアクティブになり、選択信号Ｂはローカル選
択信号、及びローカル・キャリー信号の少なくとも１つ
がゼロであればアクティブになる。
れており、複数のＮＯＲゲート及びＮＡＮＤゲートを含
んでいる。ＮＯＲゲート４０及びＮＡＮＤゲート４１の
組合わせは、グローバル・キャリーをアクティブ（高レ
ベル）と見なしている。ＮＯＲゲート４０は、入力とし
てキャリー発生回路３３からローカル・キャリー信号、
及びグローバル選択信号を受取り、選択回路２５に選択
信号Ａを送る。ＮＡＮＤゲート４１は、キャリー発生回
路３３からローカル・キャリー信号の補数信号ｂ、及び
ローカル選択信号を受取り、選択回路２５に選択信号Ｂ
を送る。第２のＮＯＲゲート４２及びＮＡＮＤゲート４
３の組合わせは、グローバル・キャリーを０であると見
なしている。ＮＯＲゲート４２は、キャリー発生回路３
３からローカル・キャリー信号の補数信号ｂ、及びグロ
ーバル選択信号を受取り、選択回路２６に選択信号Ｄを
送る。ＮＡＮＤゲート４３は、キャリー発生回路３３か
らローカル・キャリー信号、及びローカル選択信号を受
取り、選択回路２６に選択信号Ｃを送る。選択回路Ａ及
びＢは、図２に示した選択回路２５の選択動作を制御す
るもので、選択回路２５の出力は前段のモジュール１３
からのキャリー入力、即ちグローバル・キャリーがアク
ティブ（高レベル）のときに選択回路３２によって選択
されるようになっており、したがってこれらの選択信号
Ａ及びＢは、グローバル・キャリーがアクティブ（ｃｉ
＝１）であるときのモジュールの出力ｏ＜２＞、及びｏ
＜３＞を決めるものである。同様に選択回路２６を制御
する選択信号Ｃ及びＤは、グローバル・キャリーがゼロ
（ｃｉ＝０）であるときの出力を決める。これらの選択
信号Ａ〜Ｄがどのようなときにアクティブになるかは、
ゲート４０〜４３の接続を見れば明らかであろう。例え
ば、選択信号Ａはキャリー発生回路３３からのグローバ
ル選択信号、及びローカル・キャリー信号がいずれもゼ
ロのときにアクティブになり、選択信号Ｂはローカル選
択信号、及びローカル・キャリー信号の少なくとも１つ
がゼロであればアクティブになる。
【００１２】第３のＮＯＲゲート４４及びＮＡＮＤゲー
ト４５の組合わせは、トライ・ステート回路３５に対し
て制御信号を送る。ＮＯＲゲート４４は、キャリー発生
回路３３からグローバル選択信号、及びキャリー発生回
路３４からローカル選択信号を受取り、トライ・ステー
ト回路３５に対して「オン」信号を送る。ＮＡＮＤゲー
ト４５は、キャリー発生回路３３からローカル選択信
号、及びキャリー発生回路３４からグローバル選択信号
を受取り、トライ・ステート回路３５に対して「オフ」
信号を送る。第４のＮＯＲゲート４６及びＮＡＮＤゲー
ト４７の組合わせは、第３のトライ・ステート回路３７
を制御するように接続されている。ＮＯＲゲート４６は
キャリー発生回路３３からローカル選択信号、及びキャ
リー発生回路３４からもローカル選択信号を受取り、ト
ライ・ステート回路３７に対して「オン」信号を送る。
ＮＡＮＤゲート４７は、キャリー発生回路３３からグロ
ーバル選択信号、及びキャリー発生回路３４からもグロ
ーバル選択信号を受取り、トライ・ステート回路３７に
対して「オフ」信号を送る。トライ・ステート回路３５
〜３７は、それらのオン信号及びオフ信号の状態に応じ
て、このモジュール１１のキャリー発生回路３３又は３
４で発生されたローカル・キャリーか、前段のモジュー
ル１３からのグローバル・キャリーを次段のモジュール
１２に送る。トライ・ステート回路３５〜３７のオン信
号及びオフ信号の状態を決めるローカル選択信号及びグ
ローバル選択信号の発生論理については図７のところで
説明する。
ト４５の組合わせは、トライ・ステート回路３５に対し
て制御信号を送る。ＮＯＲゲート４４は、キャリー発生
回路３３からグローバル選択信号、及びキャリー発生回
路３４からローカル選択信号を受取り、トライ・ステー
ト回路３５に対して「オン」信号を送る。ＮＡＮＤゲー
ト４５は、キャリー発生回路３３からローカル選択信
号、及びキャリー発生回路３４からグローバル選択信号
を受取り、トライ・ステート回路３５に対して「オフ」
信号を送る。第４のＮＯＲゲート４６及びＮＡＮＤゲー
ト４７の組合わせは、第３のトライ・ステート回路３７
を制御するように接続されている。ＮＯＲゲート４６は
キャリー発生回路３３からローカル選択信号、及びキャ
リー発生回路３４からもローカル選択信号を受取り、ト
ライ・ステート回路３７に対して「オン」信号を送る。
ＮＡＮＤゲート４７は、キャリー発生回路３３からグロ
ーバル選択信号、及びキャリー発生回路３４からもグロ
ーバル選択信号を受取り、トライ・ステート回路３７に
対して「オフ」信号を送る。トライ・ステート回路３５
〜３７は、それらのオン信号及びオフ信号の状態に応じ
て、このモジュール１１のキャリー発生回路３３又は３
４で発生されたローカル・キャリーか、前段のモジュー
ル１３からのグローバル・キャリーを次段のモジュール
１２に送る。トライ・ステート回路３５〜３７のオン信
号及びオフ信号の状態を決めるローカル選択信号及びグ
ローバル選択信号の発生論理については図７のところで
説明する。
【００１３】Ｓ２＿０の２ビット選択回路が図４に示さ
れている。この回路は図２のモジュール２１及び２３に
使われている。図４に示されている接続はモジュール２
１用のものであるが、モジュール２３に対する接続も、
同様ではあるが前記のようにわずかの違いがある。例え
ば、モジュール２１中の信号線ｓ＜１＞の代りに、モジ
ュール２３ではこの信号線がｓ＜３＞に代る。第１のｐ
チャネル電界効果トランジスタ（ＦＥＴ）５１は、ソー
スが電源ＶDDに、そしてドレインがノード５２に接続さ
れている。ノード５２は補数出力信号ｏｂ＜１＞を発生
させる。ＦＥＴ５１のゲートは信号線ｄ＜１＞に接続さ
れている。他の２つのｐチャネルＦＥＴ５３及び５４が
電源ＶDDとノード５２との間に直列に接続されている。
ＦＥＴ５３のゲートは信号線ｄｂ＜０＞に接続され、Ｆ
ＥＴ５４のゲートは信号線ｓ＜１＞に接続されている。
第１のｎチャネルＦＥＴ５７はソースが回路接地ｇｎｄ
に、ドレインがノード５６に接続されている。ＦＥＴ５
７のゲートは信号線ｓ＜１＞に接続されている。第２の
ｎチャネルＦＥＴ５８は、回路接地ｇｎｄとノード５６
との間にＦＥＴ５７と並列に接続されている。ＦＥＴ５
８のゲートは信号線ｄｂ＜０＞に接続されている。第３
のｎチャネルＦＥＴ５５はノード５２とノード５６との
間に接続され、そのゲートは信号線ｄ＜１＞に接続され
ている。図４に示すタイプの相補型金属酸化物半導体
（ＣＭＯＳ）論理回路の慣例のように、ＦＥＴ５７及び
５８のように並列になっているＦＥＴの組はＯＲ機能を
実行し、ＦＥＴ５３及び５４のように直列になったＦＥ
Ｔの組はＡＮＤ機能を実行する。図４の論理回路に入力
されている信号ｄｂ＜０＞は、ビット０に対応する命令
が実行可能かどうかを示し（これは補数信号であるか
ら、ゼロであれば実行可能）、ｄ＜１＞はビット１に対
応する命令が実行可能かどうかを示し（アクティブ即ち
高レベルであれば実行可能）、ｓ＜１＞はビット１に対
応する命令が最優先の命令かどうかを示す（高レベルで
あれば最優先）。出力ｏｂ＜１＞はビット１に対応する
命令が次の実行のために選択されるかどうかを示す。実
際に選択されたかどうかは、図２の選択回路２２の出力
によって示される。
れている。この回路は図２のモジュール２１及び２３に
使われている。図４に示されている接続はモジュール２
１用のものであるが、モジュール２３に対する接続も、
同様ではあるが前記のようにわずかの違いがある。例え
ば、モジュール２１中の信号線ｓ＜１＞の代りに、モジ
ュール２３ではこの信号線がｓ＜３＞に代る。第１のｐ
チャネル電界効果トランジスタ（ＦＥＴ）５１は、ソー
スが電源ＶDDに、そしてドレインがノード５２に接続さ
れている。ノード５２は補数出力信号ｏｂ＜１＞を発生
させる。ＦＥＴ５１のゲートは信号線ｄ＜１＞に接続さ
れている。他の２つのｐチャネルＦＥＴ５３及び５４が
電源ＶDDとノード５２との間に直列に接続されている。
ＦＥＴ５３のゲートは信号線ｄｂ＜０＞に接続され、Ｆ
ＥＴ５４のゲートは信号線ｓ＜１＞に接続されている。
第１のｎチャネルＦＥＴ５７はソースが回路接地ｇｎｄ
に、ドレインがノード５６に接続されている。ＦＥＴ５
７のゲートは信号線ｓ＜１＞に接続されている。第２の
ｎチャネルＦＥＴ５８は、回路接地ｇｎｄとノード５６
との間にＦＥＴ５７と並列に接続されている。ＦＥＴ５
８のゲートは信号線ｄｂ＜０＞に接続されている。第３
のｎチャネルＦＥＴ５５はノード５２とノード５６との
間に接続され、そのゲートは信号線ｄ＜１＞に接続され
ている。図４に示すタイプの相補型金属酸化物半導体
（ＣＭＯＳ）論理回路の慣例のように、ＦＥＴ５７及び
５８のように並列になっているＦＥＴの組はＯＲ機能を
実行し、ＦＥＴ５３及び５４のように直列になったＦＥ
Ｔの組はＡＮＤ機能を実行する。図４の論理回路に入力
されている信号ｄｂ＜０＞は、ビット０に対応する命令
が実行可能かどうかを示し（これは補数信号であるか
ら、ゼロであれば実行可能）、ｄ＜１＞はビット１に対
応する命令が実行可能かどうかを示し（アクティブ即ち
高レベルであれば実行可能）、ｓ＜１＞はビット１に対
応する命令が最優先の命令かどうかを示す（高レベルで
あれば最優先）。出力ｏｂ＜１＞はビット１に対応する
命令が次の実行のために選択されるかどうかを示す。実
際に選択されたかどうかは、図２の選択回路２２の出力
によって示される。
【００１４】図５はＳ２＿１モジュールを示し、このモ
ジュールは、この回路が発生する２つの出力に対応して
２つの部分から成っている。図５はモジュール２７に対
する接続を示したものであるが、ここでもまたモジュー
ル２８に対する接続も同様ではあるが、前記のようなわ
ずかの違いがある。Ｓ２＿１モジュールの第１の部分
は、電源ＶDDとノード６３との間に並列に接続された、
ｐチャネルＦＥＴ６１及び６２の組をもつ。ＦＥＴ６２
のゲートは信号線ｄ＜０＞に接続され、ＦＥＴ６１のゲ
ートは信号線ｓ＜０＞に接続されている。ｎチャネルＦ
ＥＴ６４及び６５の組はノード６３と回路接地ｇｎｄと
の間に直列に接続されている。ＦＥＴ６４のゲートは信
号線ｓ＜０＞に接続され、ＦＥＴ６５のゲートは信号線
ｄ＜０＞に接続されている。ノード６３はｏｂ＜０＞に
接続されている。この回路の第２の部分は、電源ＶDDと
ノード６９との間に並列に接続された３つのｐチャネル
ＦＥＴ６６、６７、及び６８をもっている。ＦＥＴ６６
のゲートは信号線ｄ＜１＞に接続されている。ＦＥＴ６
７のゲートは信号線ｓ＜０＞に接続されている。ＦＥＴ
６８のゲートは信号線ｄｂ＜０＞に接続されている。第
４のｐチャネルＦＥＴ７０はノード６９をノード７１に
接続している。ＦＥＴ７０のゲートは信号線ｓ＜１＞に
接続されている。第１のｎチャネルＦＥＴ７２はノード
７１とノード７３との間に接続されている。ＦＥＴ７２
のゲートは信号線ｓ＜１＞に接続されている。ｎチャネ
ルＦＥＴ７４及び７５の組がノード７１とノード７３と
の間に直列に接続されている。ＦＥＴ７４のゲートは信
号線ｓ＜０＞に接続され、ＦＥＴ７５のゲートは信号線
ｄｂ＜０＞に接続されている。最後に第４のｎチャネル
ＦＥＴ７６がノード７３と回路接地ｇｎｄとの間に接続
されている。ＦＥＴ７６のゲートは信号線ｄ＜０＞に接
続されている。図５の論理回路の各入出力信号の意味は
図４と同様である。出力ｏｂ＜０＞及びｏｂ＜１＞は、
キャリー入力ｃｉがアクティブであれば選択回路２２に
より選択される。
ジュールは、この回路が発生する２つの出力に対応して
２つの部分から成っている。図５はモジュール２７に対
する接続を示したものであるが、ここでもまたモジュー
ル２８に対する接続も同様ではあるが、前記のようなわ
ずかの違いがある。Ｓ２＿１モジュールの第１の部分
は、電源ＶDDとノード６３との間に並列に接続された、
ｐチャネルＦＥＴ６１及び６２の組をもつ。ＦＥＴ６２
のゲートは信号線ｄ＜０＞に接続され、ＦＥＴ６１のゲ
ートは信号線ｓ＜０＞に接続されている。ｎチャネルＦ
ＥＴ６４及び６５の組はノード６３と回路接地ｇｎｄと
の間に直列に接続されている。ＦＥＴ６４のゲートは信
号線ｓ＜０＞に接続され、ＦＥＴ６５のゲートは信号線
ｄ＜０＞に接続されている。ノード６３はｏｂ＜０＞に
接続されている。この回路の第２の部分は、電源ＶDDと
ノード６９との間に並列に接続された３つのｐチャネル
ＦＥＴ６６、６７、及び６８をもっている。ＦＥＴ６６
のゲートは信号線ｄ＜１＞に接続されている。ＦＥＴ６
７のゲートは信号線ｓ＜０＞に接続されている。ＦＥＴ
６８のゲートは信号線ｄｂ＜０＞に接続されている。第
４のｐチャネルＦＥＴ７０はノード６９をノード７１に
接続している。ＦＥＴ７０のゲートは信号線ｓ＜１＞に
接続されている。第１のｎチャネルＦＥＴ７２はノード
７１とノード７３との間に接続されている。ＦＥＴ７２
のゲートは信号線ｓ＜１＞に接続されている。ｎチャネ
ルＦＥＴ７４及び７５の組がノード７１とノード７３と
の間に直列に接続されている。ＦＥＴ７４のゲートは信
号線ｓ＜０＞に接続され、ＦＥＴ７５のゲートは信号線
ｄｂ＜０＞に接続されている。最後に第４のｎチャネル
ＦＥＴ７６がノード７３と回路接地ｇｎｄとの間に接続
されている。ＦＥＴ７６のゲートは信号線ｄ＜０＞に接
続されている。図５の論理回路の各入出力信号の意味は
図４と同様である。出力ｏｂ＜０＞及びｏｂ＜１＞は、
キャリー入力ｃｉがアクティブであれば選択回路２２に
より選択される。
【００１５】図６はキャリー発生回路３３及び３４のキ
ャリー発生部分を示している。この図に示されている接
続はキャリー発生回路３３用のものである。キャリー発
生回路３４用の接続は前述の通りである。回路のこの部
分は、２つのキャリー出力信号に対応して２つの回路に
分けられる。第１の部分には、電源ＶDDとノード８２と
の間に接続された第１のｐチャネルＦＥＴ８１がある。
ＦＥＴ８１のゲートは信号線ｄｂ＜１＞に接続されてい
る。２つのｐチャネルＦＥＴ８３及び８４は電源ＶDDと
ノード８２との間に直列に接続されている。ＦＥＴ８３
のゲートは信号線ｓ＜１＞に接続され、ＦＥＴ８４のゲ
ートは信号線ｄｂ＜０＞に接続されている。第１のｎチ
ャネルＦＥＴ８５がノード８２とノード８６との間に接
続されている。ＦＥＴ８５のゲートは信号線ｄｂ＜１＞
に接続されている。ｎチャネルＦＥＴ８７及び８８の組
が、回路接地ｇｎｄとノード８６との間に並列に接続さ
れている。ＦＥＴ８７のゲートは信号線ｄｂ＜０＞に接
続され、ＦＥＴ８８のゲートは信号線ｓ＜１＞に接続さ
れている。この回路の第２の部分には、電源ＶDDとノー
ド９２との間に並列に接続された、ｐチャネルＦＥＴ９
０及び９１の組がある。ＦＥＴ９０のゲートは信号線ｄ
＜０＞に接続され、ＦＥＴ９１のゲートは信号線ｓｂ＜
１＞に接続されている。第３のｐチャネルＦＥＴ９３が
ノード９２とノード９４との間に接続されている。ノー
ド９４はローカル・キャリー出力信号の補数信号ｂを送
り出す。第１のｎチャネルＦＥＴ９５が、回路接地ｇｎ
ｄとノード９４との間に接続されている。ＦＥＴ９５の
ゲートは信号線ｄ＜１＞に接続されている。ｎチャネル
ＦＥＴ９６及び９７の組が回路接地ｇｎｄとノード９４
との間に直列に接続されている。ＦＥＴ９６のゲートは
信号線ｄ＜０＞に接続され、ＦＥＴ９７のゲートは信号
線ｓｂ＜１＞に接続されている。図６の回路によって発
生されるローカル・キャリー信号は、ビット０又は１に
対応する命令が実行可能かどうかを次段のモジュール１
２に知らせるためのものである。但し、このローカル・
キャリー信号が実際に次段のモジュール１２に送られる
かどうかは、トライ・ステート回路３５の状態によって
決まる。
ャリー発生部分を示している。この図に示されている接
続はキャリー発生回路３３用のものである。キャリー発
生回路３４用の接続は前述の通りである。回路のこの部
分は、２つのキャリー出力信号に対応して２つの回路に
分けられる。第１の部分には、電源ＶDDとノード８２と
の間に接続された第１のｐチャネルＦＥＴ８１がある。
ＦＥＴ８１のゲートは信号線ｄｂ＜１＞に接続されてい
る。２つのｐチャネルＦＥＴ８３及び８４は電源ＶDDと
ノード８２との間に直列に接続されている。ＦＥＴ８３
のゲートは信号線ｓ＜１＞に接続され、ＦＥＴ８４のゲ
ートは信号線ｄｂ＜０＞に接続されている。第１のｎチ
ャネルＦＥＴ８５がノード８２とノード８６との間に接
続されている。ＦＥＴ８５のゲートは信号線ｄｂ＜１＞
に接続されている。ｎチャネルＦＥＴ８７及び８８の組
が、回路接地ｇｎｄとノード８６との間に並列に接続さ
れている。ＦＥＴ８７のゲートは信号線ｄｂ＜０＞に接
続され、ＦＥＴ８８のゲートは信号線ｓ＜１＞に接続さ
れている。この回路の第２の部分には、電源ＶDDとノー
ド９２との間に並列に接続された、ｐチャネルＦＥＴ９
０及び９１の組がある。ＦＥＴ９０のゲートは信号線ｄ
＜０＞に接続され、ＦＥＴ９１のゲートは信号線ｓｂ＜
１＞に接続されている。第３のｐチャネルＦＥＴ９３が
ノード９２とノード９４との間に接続されている。ノー
ド９４はローカル・キャリー出力信号の補数信号ｂを送
り出す。第１のｎチャネルＦＥＴ９５が、回路接地ｇｎ
ｄとノード９４との間に接続されている。ＦＥＴ９５の
ゲートは信号線ｄ＜１＞に接続されている。ｎチャネル
ＦＥＴ９６及び９７の組が回路接地ｇｎｄとノード９４
との間に直列に接続されている。ＦＥＴ９６のゲートは
信号線ｄ＜０＞に接続され、ＦＥＴ９７のゲートは信号
線ｓｂ＜１＞に接続されている。図６の回路によって発
生されるローカル・キャリー信号は、ビット０又は１に
対応する命令が実行可能かどうかを次段のモジュール１
２に知らせるためのものである。但し、このローカル・
キャリー信号が実際に次段のモジュール１２に送られる
かどうかは、トライ・ステート回路３５の状態によって
決まる。
【００１６】キャリー発生回路の選択回路部分が図７に
示され、ここでもその選択回路部分からの２つの出力に
対応して、２つの部分に分けられる。示されている接続
はキャリー発生回路３３用のもので、キャリー発生回路
３４用の接続も前述の通りである。第１の部分には２つ
のＮＡＮＤゲート１０１及び１０２があり、それぞれの
出力はＮＯＲゲート１０３に接続されている。このＮＯ
Ｒゲート１０３の出力がグローバル選択信号である。Ｎ
ＡＮＤゲート１０１の入力は、信号ｄｂ＜０＞及びｄｂ
＜１＞である。ＮＡＮＤゲート１０２の入力は、信号ｓ
ｂ＜０＞及びｓｂ＜１＞である。第２の部分には２つの
ＮＯＲゲート１０４及び１０５があり、それぞれの出力
はＮＡＮＤゲート１０６に接続されている。ＮＡＮＤゲ
ート１０６の出力はローカル選択信号である。ＮＯＲゲ
ート１０４の入力は信号線ｄ＜０＞及びｄ＜１＞であ
る。ＮＯＲゲート１０５の入力は信号線ｓ＜０＞及びｓ
＜１＞である。
示され、ここでもその選択回路部分からの２つの出力に
対応して、２つの部分に分けられる。示されている接続
はキャリー発生回路３３用のもので、キャリー発生回路
３４用の接続も前述の通りである。第１の部分には２つ
のＮＡＮＤゲート１０１及び１０２があり、それぞれの
出力はＮＯＲゲート１０３に接続されている。このＮＯ
Ｒゲート１０３の出力がグローバル選択信号である。Ｎ
ＡＮＤゲート１０１の入力は、信号ｄｂ＜０＞及びｄｂ
＜１＞である。ＮＡＮＤゲート１０２の入力は、信号ｓ
ｂ＜０＞及びｓｂ＜１＞である。第２の部分には２つの
ＮＯＲゲート１０４及び１０５があり、それぞれの出力
はＮＡＮＤゲート１０６に接続されている。ＮＡＮＤゲ
ート１０６の出力はローカル選択信号である。ＮＯＲゲ
ート１０４の入力は信号線ｄ＜０＞及びｄ＜１＞であ
る。ＮＯＲゲート１０５の入力は信号線ｓ＜０＞及びｓ
＜１＞である。
【００１７】本発明に従った回転式優先順位選択回路
は、従来の技術で達成されたクリティカル・パスを半分
にすることができ、順不同に命令を実行できるように設
計されたマイクロプロセッサが、自身の潜在的な能力を
最大限に発揮できるようにした。本発明を良好な実施例
で説明してきたが、当業者であれば、本発明の範囲内で
様々な修正をなし得ることを理解できるであろう。
は、従来の技術で達成されたクリティカル・パスを半分
にすることができ、順不同に命令を実行できるように設
計されたマイクロプロセッサが、自身の潜在的な能力を
最大限に発揮できるようにした。本発明を良好な実施例
で説明してきたが、当業者であれば、本発明の範囲内で
様々な修正をなし得ることを理解できるであろう。
【００１８】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００１９】（１） 順不同に命令を実行するアーキテ
クチャを有するプロセッサにおいて、次に実行すべき命
令を選択する回転式優先順位選択論理回路であり、
（ａ） 待ち時間に従った優先順位を有する命令を識別
するデータを供給する第１の入力バスに接続され、更に
命令が実行可能か否かを示すデータを供給するデータ・
バスに接続され、ローカル・キャリー信号、ローカル選
択信号、及びグローバル選択信号を含む出力信号を生成
するキャリー生成手段と、（ｂ） 前記キャリー生成手
段から生じる、前記ローカル・キャリー信号、前記ロー
カル選択信号、及び前記グローバル選択信号に応答し、
キャリー出力信号と、グローバル・キャリーが０である
ことを想定した第１の選択信号と、グローバル・キャリ
ーが１であることを想定した第２の選択信号とを生成す
るための論理手段と、（ｃ） 前記第１の入力バス及び
前記データ・バスに接続され、キャリー入力信号がゼロ
であることを想定して、第１の候補出力信号を生成する
第１の優先順位選択手段と、（ｄ） 前記第１の入力バ
ス及び前記データ・バスに接続され、キャリー入力信号
が１であることを想定して第２の候補出力信号を生成す
る第２の優先順位選択手段と、（ｅ） 前記第１及び第
２の優先順位選択手段のそれぞれが出す、前記第１及び
第２の候補出力信号を受取るべく接続されており、前記
キャリー入力信号と、前記論理手段からの前記第１及び
第２の選択信号とに応答し、前記第１及び第２の候補出
力信号の１つを選択して出力ポインタ・バス上に送り出
す選択手段とを具備し、キャリー信号がキャリー出力信
号からキャリー入力信号へと１つのループ内で回転し、
それにより優先順位の低い命令の実行を阻止し、有効な
オペランドをもった最高の優先順位をもつ命令を次に実
行すべき命令として指定できるように、前記ループが途
中で切断されることを特徴とする、回転式優先順位選択
論理回路。 （２） 前記論理手段が、前記キャリー出力信号を出力
するためのトライ・ステート回路を有する、（１）に記
載の回転式優先順位選択論理回路。 （３） ループ状に接続された複数の同一のモジュール
を有し、１つのモジュールからのキャリー出力信号が次
のモジュールのキャリー入力信号として供給される、
（１）に記載の回転式優先順位選択論理回路。 （４） 前記各モジュールが、前記第１の入力バス及び
前記データ・バスのそれぞれから４つのビットを受取
り、前記出力バス上に４つのビットを送り出す（３）に
記載の回転式優先順位選択論理回路。 （５） 前記各モジュール中の前記第１及び第２の優先
順位選択手段のそれぞれが第１及び第２の２ビット優先
順位選択回路を有し、前記選択手段が、前記キャリー入
力信号に応答し、前記第１及び第２の優先順位選択手段
のそれぞれ第１の２ビット優先順位選択回路からの２ビ
ットを選択する第１の選択回路と、前記第１及び第２の
選択信号に応答し、前記第１及び第２の優先順位選択手
段のそれぞれの第２の２ビット優先順位選択回路からの
２ビットを選択する複数の選択回路とを有する、（４）
に記載の回転式優先順位選択論理回路。
クチャを有するプロセッサにおいて、次に実行すべき命
令を選択する回転式優先順位選択論理回路であり、
（ａ） 待ち時間に従った優先順位を有する命令を識別
するデータを供給する第１の入力バスに接続され、更に
命令が実行可能か否かを示すデータを供給するデータ・
バスに接続され、ローカル・キャリー信号、ローカル選
択信号、及びグローバル選択信号を含む出力信号を生成
するキャリー生成手段と、（ｂ） 前記キャリー生成手
段から生じる、前記ローカル・キャリー信号、前記ロー
カル選択信号、及び前記グローバル選択信号に応答し、
キャリー出力信号と、グローバル・キャリーが０である
ことを想定した第１の選択信号と、グローバル・キャリ
ーが１であることを想定した第２の選択信号とを生成す
るための論理手段と、（ｃ） 前記第１の入力バス及び
前記データ・バスに接続され、キャリー入力信号がゼロ
であることを想定して、第１の候補出力信号を生成する
第１の優先順位選択手段と、（ｄ） 前記第１の入力バ
ス及び前記データ・バスに接続され、キャリー入力信号
が１であることを想定して第２の候補出力信号を生成す
る第２の優先順位選択手段と、（ｅ） 前記第１及び第
２の優先順位選択手段のそれぞれが出す、前記第１及び
第２の候補出力信号を受取るべく接続されており、前記
キャリー入力信号と、前記論理手段からの前記第１及び
第２の選択信号とに応答し、前記第１及び第２の候補出
力信号の１つを選択して出力ポインタ・バス上に送り出
す選択手段とを具備し、キャリー信号がキャリー出力信
号からキャリー入力信号へと１つのループ内で回転し、
それにより優先順位の低い命令の実行を阻止し、有効な
オペランドをもった最高の優先順位をもつ命令を次に実
行すべき命令として指定できるように、前記ループが途
中で切断されることを特徴とする、回転式優先順位選択
論理回路。 （２） 前記論理手段が、前記キャリー出力信号を出力
するためのトライ・ステート回路を有する、（１）に記
載の回転式優先順位選択論理回路。 （３） ループ状に接続された複数の同一のモジュール
を有し、１つのモジュールからのキャリー出力信号が次
のモジュールのキャリー入力信号として供給される、
（１）に記載の回転式優先順位選択論理回路。 （４） 前記各モジュールが、前記第１の入力バス及び
前記データ・バスのそれぞれから４つのビットを受取
り、前記出力バス上に４つのビットを送り出す（３）に
記載の回転式優先順位選択論理回路。 （５） 前記各モジュール中の前記第１及び第２の優先
順位選択手段のそれぞれが第１及び第２の２ビット優先
順位選択回路を有し、前記選択手段が、前記キャリー入
力信号に応答し、前記第１及び第２の優先順位選択手段
のそれぞれ第１の２ビット優先順位選択回路からの２ビ
ットを選択する第１の選択回路と、前記第１及び第２の
選択信号に応答し、前記第１及び第２の優先順位選択手
段のそれぞれの第２の２ビット優先順位選択回路からの
２ビットを選択する複数の選択回路とを有する、（４）
に記載の回転式優先順位選択論理回路。
【図１】本発明の良好な実施例に従った、１２ビットの
回転式優先順位選択回路の全体のブロック図。
回転式優先順位選択回路の全体のブロック図。
【図２】図１に使われている４ビットの回転式優先順位
選択回路の１つの詳細を示す論理ブロック図。
選択回路の１つの詳細を示す論理ブロック図。
【図３】図２の選択論理３１の詳細を示す論理ブロック
図。
図。
【図４】キャリー入力信号を０と見なしている、２ビッ
トの優先順位選択機能の回路図。
トの優先順位選択機能の回路図。
【図５】キャリー入力信号を１（高レベルがアクティ
ブ）と見なしている、２ビットの優先順位選択機能の回
路図。
ブ）と見なしている、２ビットの優先順位選択機能の回
路図。
【図６】真数及び補数のローカル・キャリー出力を生成
するキャリー発生回路の一部の回路図。
するキャリー発生回路の一部の回路図。
【図７】グローバル選択出力及びローカル選択出力を生
成する、キャリー選択回路の一部の論理回路図。
成する、キャリー選択回路の一部の論理回路図。
１１、１２、１３ ４ビットの優先順位選択モ
ジュール １４ 優先順位バス １５ 補数優先順位バス １６ データ・バス １７ 補数データ・バス １８ 出力バス ２１、２３ ２ビット優先順位選択回路 ２７、２８ ２ビット優先順位選択回路 ２２、２５、２６、３２ 選択回路 ２４、２９、３０ 反転回路 ３１ 選択論理回路 ３３、３４ キャリー発生回路 ３５、３６、３７ トライ・ステート回路
ジュール １４ 優先順位バス １５ 補数優先順位バス １６ データ・バス １７ 補数データ・バス １８ 出力バス ２１、２３ ２ビット優先順位選択回路 ２７、２８ ２ビット優先順位選択回路 ２２、２５、２６、３２ 選択回路 ２４、２９、３０ 反転回路 ３１ 選択論理回路 ３３、３４ キャリー発生回路 ３５、３６、３７ トライ・ステート回路
Claims (5)
- 【請求項１】 順不同に命令を実行するアーキテクチャ
を有するプロセッサにおいて、次に実行すべき命令を選
択する回転式優先順位選択論理回路であり、 （ａ） 待ち時間に従った優先順位を有する命令を識別
するデータを供給する第１の入力バスに接続され、更に
命令が実行可能か否かを示すデータを供給するデータ・
バスに接続され、ローカル・キャリー信号、ローカル選
択信号、及びグローバル選択信号を含む出力信号を生成
するキャリー生成手段と、 （ｂ） 前記キャリー生成手段から生じる、前記ローカ
ル・キャリー信号、前記ローカル選択信号、及び前記グ
ローバル選択信号に応答し、キャリー出力信号と、グロ
ーバル・キャリーが０であることを想定した第１の選択
信号と、グローバル・キャリーが１であることを想定し
た第２の選択信号とを生成するための論理手段と、 （ｃ） 前記第１の入力バス及び前記データ・バスに接
続され、キャリー入力信号が０であることを想定して第
１の候補出力信号を生成する第１の優先順位選択手段
と、 （ｄ） 前記第１の入力バス及び前記データ・バスに接
続され、キャリー入力信号が１であることを想定して第
２の候補出力信号を生成する第２の優先順位選択手段
と、 （ｅ） 前記第１及び第２の優先順位選択手段のそれぞ
れが出す、前記第１及び第２の候補出力信号を受取るべ
く接続されており、前記キャリー入力信号と、前記論理
手段からの前記第１及び第２の選択信号とに応答し、前
記第１及び第２の候補出力信号の１つを選択して出力ポ
インタ・バス上に送り出す選択手段とを具備し、キャリ
ー信号がキャリー出力信号からキャリー入力信号へと１
つのループ内で回転し、それにより優先順位の低い命令
の実行を阻止し、有効なオペランドをもった最高の優先
順位をもつ命令を次に実行すべき命令として指定できる
ように、前記ループが途中で切断されることを特徴とす
る、回転式優先順位選択論理回路。 - 【請求項２】 前記論理手段が、前記キャリー出力信号
を出力するためのトライ・ステート回路を有する、請求
項１に記載の回転式優先順位選択論理回路。 - 【請求項３】 ループ状に接続された複数の同一のモジ
ュールを有し、１つのモジュールからのキャリー出力信
号が次のモジュールのキャリー入力信号として供給され
る、請求項１に記載の回転式優先順位選択論理回路。 - 【請求項４】 前記各モジュールが、前記第１の入力バ
ス及び前記データ・バスのそれぞれから４つのビットを
受取り、前記出力バス上に４つのビットを送り出す、請
求項３に記載の回転式優先順位選択論理回路。 - 【請求項５】 前記各モジュール中の前記第１及び第２
の優先順位選択手段のそれぞれが第１及び第２の２ビッ
ト優先順位選択回路を有し、前記選択手段が、前記キャ
リー入力信号に応答し、前記第１及び第２の優先順位選
択手段のそれぞれの第１の２ビット優先順位選択回路か
らの２ビットを選択する第１の選択回路と、前記第１及
び第２の選択信号に応答し、前記第１及び第２の優先順
位選択手段のそれぞれの第２の２ビット優先順位選択回
路からの２ビットを選択する複数の選択回路とを有す
る、請求項４に記載の回転式優先順位選択論理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/352,642 US5546545A (en) | 1994-12-09 | 1994-12-09 | Rotating priority selection logic circuit |
| US352642 | 1994-12-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08241197A true JPH08241197A (ja) | 1996-09-17 |
| JP2866606B2 JP2866606B2 (ja) | 1999-03-08 |
Family
ID=23385913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7316199A Expired - Lifetime JP2866606B2 (ja) | 1994-12-09 | 1995-12-05 | 命令実行順の回転式優先順位選択回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5546545A (ja) |
| JP (1) | JP2866606B2 (ja) |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6530000B1 (en) | 1999-03-24 | 2003-03-04 | Qlogic Corporation | Methods and systems for arbitrating access to a disk controller buffer memory by allocating various amounts of times to different accessing units |
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| US7007114B1 (en) | 2003-01-31 | 2006-02-28 | Qlogic Corporation | System and method for padding data blocks and/or removing padding from data blocks in storage controllers |
| US7287102B1 (en) | 2003-01-31 | 2007-10-23 | Marvell International Ltd. | System and method for concatenating data |
| US7870346B2 (en) | 2003-03-10 | 2011-01-11 | Marvell International Ltd. | Servo controller interface module for embedded disk controllers |
| US7492545B1 (en) | 2003-03-10 | 2009-02-17 | Marvell International Ltd. | Method and system for automatic time base adjustment for disk drive servo controllers |
| US7064915B1 (en) | 2003-03-10 | 2006-06-20 | Marvell International Ltd. | Method and system for collecting servo field data from programmable devices in embedded disk controllers |
| US7039771B1 (en) | 2003-03-10 | 2006-05-02 | Marvell International Ltd. | Method and system for supporting multiple external serial port devices using a serial port controller in embedded disk controllers |
| US7080188B2 (en) | 2003-03-10 | 2006-07-18 | Marvell International Ltd. | Method and system for embedded disk controllers |
| US7062582B1 (en) | 2003-03-14 | 2006-06-13 | Marvell International Ltd. | Method and apparatus for bus arbitration dynamic priority based on waiting period |
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| US7139150B2 (en) | 2004-02-10 | 2006-11-21 | Marvell International Ltd. | Method and system for head position control in embedded disk drive controllers |
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| US8166217B2 (en) | 2004-06-28 | 2012-04-24 | Marvell International Ltd. | System and method for reading and writing data using storage controllers |
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| US9201599B2 (en) | 2004-07-19 | 2015-12-01 | Marvell International Ltd. | System and method for transmitting data in storage controllers |
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| US20070204139A1 (en) | 2006-02-28 | 2007-08-30 | Mips Technologies, Inc. | Compact linked-list-based multi-threaded instruction graduation buffer |
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| US20080016326A1 (en) * | 2006-07-14 | 2008-01-17 | Mips Technologies, Inc. | Latest producer tracking in an out-of-order processor, and applications thereof |
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| US5133064A (en) * | 1987-04-27 | 1992-07-21 | Hitachi, Ltd. | Data processing system generating clock signal from an input clock, phase locked to the input clock and used for clocking logic devices |
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-
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- 1994-12-09 US US08/352,642 patent/US5546545A/en not_active Expired - Fee Related
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1995
- 1995-12-05 JP JP7316199A patent/JP2866606B2/ja not_active Expired - Lifetime
Also Published As
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