JPS61175819A

JPS61175819A - バレルシフト回路

Info

Publication number: JPS61175819A
Application number: JP1748885A
Authority: JP
Inventors: Takashi Hotta; 多加志堀田; Hideo Maejima; 前島　英雄
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-01-31
Filing date: 1985-01-31
Publication date: 1986-08-07
Anticipated expiration: 2010-04-19
Also published as: JPH0736150B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明はマイクロコンピュータの演算回路に係り、特に
複数のデータ長を有するオペランドのシフト、回転操作
に好適なバレルシフト回路に関する。

〔発明の背景〕

従来よりマイクロコンピュータにより汎用的に実行され
る命令には、第１０図に示す如く、算術的右シフト、算
術的左シフト、論理的右シフト。

論理的左シフト、右回転、左回転、フラグを含む右回転
、フラグを含む左回転等の桁移動命令がある。この桁移
動命令を実行する従来のマイクロコンピュータの演算部
は第１６図に示す如きブロック図の構成を有している０
図において、２０１がレジスタ、２０２が算術論理演算
ユニツ及ＡＬＵ。

２０３が桁移動命令を実行するためのシフタ。

２０４．２０５，２０６はレジスタ２０１とＡＬＵ２０
２を接続するためのシステムバスである。このレジスタ
２０１内のデータは、システムバス２０４．２０５を経
て算術論理演算ユニットＡＬＵ２０２で演算され、シス
テムバス２０６を経てレジスタ２０１に格納される。ま
た、算術論理演算ユニットＡＬＵ２０２の後段に設けら
れたシフト２０３は、従来、右１ビツトシフト、左１ビ
ットシフトするといった小規模のものであった。したが
って、Ｎビットの桁移動命令は、従来、１ビツトシフト
をＮ回繰り返すことによって実行していた。このため、
Ｎビット桁移動を実行するのに時間を要し、演算速度が
遅いという欠点を有していた。

そこで、桁移動命令を高速に実行するため、第１７図に
示す如き１桁移動演算ユニットを設けたものが考えられ
ている１図において、３０３は、システムバス２０４よ
りデータを取り込む回路、３０４はバレルシフト回路、
３０５は桁移動されたデータをシステムバス２０６に出
力するための回路である。この桁移動回路としては、第
１８図に示す如き構成を有している（ＣＡＲＶＩＩ！Ｒ
ＭＥＡＤと、ＬＹＮＮ　Ｃ０ＮＷＡＹ著（７）　ｒＩＮ
ＴＲＯＤＵｃＴＩＯＮ　ＴＯＶＬＳＩＳＹＳＴＥＭＳ　
Ｊの第１５９頁に示されている）０図において、６０１
ａ〜６０１ｄは入力線、６０２ａ〜６０２ｄは出力線、
６０３ａ〜６０３ｄは制御線である０図で、入力線６０
１　ａ　〜６０１　ｄより入ったデータは制御線６０３
ａ〜６０３ｄのいずれかによって選ばれたＭＯＳ　（Ｍ
ｅｔａｌ　ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ　）
　　トランジスタを通して出力線６０２ａ〜６０２ｄに
出力される。この従来の第１８図図示回路は論理的シフ
トを高速に演算することはできるが、回転を行うことが
できないという欠点を有している。

〔発明の目的〕

本願第１の発明の目的は、算術的シフト、論理的シフト
、回転、フラグを含む回転のいずれかの桁移動命令を高
速に実行することのできるバレルシフト回路を提供する
ことにある。

本願第２の発明の目的は、所定のデータ長のデータに対
して個々に回転等の桁移動命令を高速に実行することの
できるバレルシフト回路を提供することにある。

〔発明の概要〕

本発明の概要は次の如くである。まず、桁移動回路の動
作を第２図を用いて説明する１図において４０１　ａ　
〜４０１　ｄは入力線、　４０２ａ〜４０２ｄは出力線
。

４２ａ〜４２ｄ、４３ａ〜４３ｄ、４４ａ〜４４ｄ。

４５ａ〜４５ｄ、４６ａ〜４６ｄは入力線と出力線を接
続するスイッチである（各数字の添字ａの付いたビット
が下位、ｄのついたビットが上位である）、また、４０
３〜４０７はスイッチの開閉を制御する制御線である。

４１５〜４１８は入力線と接続された傾め線である。ま
た、４１１〜４１４は入力線と接続されていない傾め線
である。

第２図図示の状態は制御線４０６に接続されたスイッチ
４５ａ〜４５ｄが閉じている状態を示している。この状
態で、いま、入力線にａｌｌｔ　ａｌｌ　ａｎｙａ、と
いう４ビツトのデータを入力したとする。

例えば、入力線４０１ｂに入力されたデータは斜め線４
１７、スイッチ４５Ｃを介して出力線４０２ｃから出力
される。同様にして入力線４０１ａから入力されるデー
タは出力線４０２ｂに、また、入力線４０１ｃから入力
されるデータは出力線４０２ｄから出力される。

また、出力線４０２ａには、入力線４０１ａ〜４０１ｄ
のいずれとも接続されていない斜め線４１１が接続され
ている。いま、斜め線４１１を論理「０」に対応する電
圧にしておけば、出力線４０２ａから出力される値はｒ
ＯＪとなる。すなわち、出力線４０２ａ、４０２ｂ。

４０２ｃ、　４０２ｄに、　　ｒＯＪ　ｔ　　’ａｏＪ
＊　　ｒａｔＪ　ｔ　　ｒａｔＪというデータが出力さ
れ、１ビツトの論理的左シフトが行われる。同様に、他
のスイッチを閉じることにより、左２ビツト、左１ビツ
ト、左０ビツト、右１ビツト、右Ｏビットの論理的シフ
トが１回で演算できる。また、第２図は、データ長４ビ
ツトでシフト量が左右２ビットの例であるが、データ長
、シフト量を増やすことは同一スイッチセルを増やすこ
とによって容易に実現することができる。

第３図には第２図図示スイッチ４２ａ〜４２ｄ。

４３ａ〜４３ｄ、４４ａ〜４４ｄ、４５ａ〜４５ｄ。

４６ａ〜４６ｄをＮ型ＭＯＳトランジスタによって構成
したバレルシフト回路が示されている０図において４０
３，４０４，４０５，４０６，４０７は制御線、　４０
１ａ〜４０１ｄは入力線、　４０２ａ〜４０２ｄは出力
線である。また、第３図の２０４ａ　〜２０４ｄ　、　
２０６ａ　〜２０６ｄは第２図におけるシステムバスで
ある。この第３図図示回路は、論理的左右シフトを行う
回路である。

第４図は、入力データの左右回転を行うバレルシフト回
路が示されている。回路構成は第３図図示バレルシフト
回路とほぼ同じであるが、第４図図示バレルシフト回路
には折り返し線７０２〜７０５が付は加えられている点
で第３図図示バレルシフト回路とは異なっている。すな
わち、第３図図示バレルシフト回路においては入力線と
接続されていなかった斜め線５０４が折り返し線７０５
により、斜め線５０７を経て入力線４０１ｃと接続され
ている。同様にして折り返し線７０４，７０２゜７０３
によッテ斜め線５０３，５０１，５０２がそれぞれ入力
線４０１ｄ、　４０１ｂ、　４０１ａに接続されている
。第４図において、いま１例えば、入力線に下位より’
ａｎＪｖ　’ａ１ｏｐ　’ａＪｗ　’ａ３」　を入力し
、制御線のうち４０６のみを高レベルにすれば、出力１
４０２ａ、　４０２ｂ、　４０２ｃ、　４０２ｄに’ａ
３Ｊ＊　　’ａｏＪｙ「ａｘＪ＋　　ｒａ、Ｊが出力さ
れる。このように１ビツトの左回転が演算される。同様
にしてこの第４図図示バレルシフト回路によれば、左右
２ビットまでの回転演算を行うことができる。しかし、
論理型シフトはできない。

第５図には、論理型シフトと回転の両命令を演算するこ
とができるバレルシフト回路が示されている０回路構成
は第４図図示バレルシフト回路とほぼ同じであるが、第
５図図示バレルシフト回路には折り返し線と斜め線との
間にＭＯＳトランジスタ８０３〜８０６が設けられてお
り、このＭｏＳトランジスタ８０３〜８０６のオン・オ
フを制御する制御線８０１が付は加えられており、この
点が第５図図示バレルシフト回路と異なっている。この
第５図図示バレルシフト回路において制御線８０１を低
レベルにしてｌＭＯＳトランジスタ８０３，８０４，８
０５，８０６をオフすれば、論理的左右シフト命令を演
算することができる。また、制御線８０１を高レベルに
して、ＭＯＳトランジスタ８０３，８０４，８０５゜８
０６をオンすれば、回転命令を演算することができる。

第５図図示バレルシフト回路は、４ビツト長のデータを
回転する機能を有している。また、第１図図示バレルシ
フト回路は、４ビツト及び８ビツトデータを回転する機
能を持つバレルシフト回路である。全体は４ビツトバレ
ルシフト回路１０９と４ビツトバレルシフト回路１１０
とよりなる。

このバレルシフト回路１０９の回路構成は第５図図示バ
レルシフト回路と全く同じである。また、バレルシフト
回路１１０の回路構成も第５図図示バレルシフト回路と
ほぼ同じである。第１図図示バレルシフト回路は、上位
４ビツトと下位４ビツトを接続するための回路１０５〜
１０８が付加されている。この接続回路１０５〜１０８
の回路構成は第６図に示されている。図において、９０
１と９０２は、それぞれ上部に接続されるバレルシフト
回路の斜め線と折り返し線である。また１図中９０３，
９０４はそれぞれ下部に接続されるバレルシフト回路の
斜め線と折り返し線である。また、図中９０５，９０６
はＭｏＳトランジスタ９０７〜９１０を制御する制御線
である。

この第６図図示バレルシフト回路中の制御線９０５を低
レベル、制御Ｍ９０６を高レベルとした時の各線の接続
状況が第７図に示されている。

この第７図の状態では第６図図示上部の斜め線９０１と
折り返し線９０２．及び下部の斜め線９０３と折り返し
９０４とが、それぞれ接続される。また、ＭＯＳトラン
ジスタ９０８とＭＯＳトランジスタ９０９がオフになる
ので、上部の回路と下部の回路が分離される。

また、配に制御線９０５を高レベル制御線９０６を低レ
ベルとした時の各線の接続状況が第８図に示されている
。この場合には、上部の斜め線９０１と下部の斜め線９
ｏ３．及び、上部の折り返し線９０２と下部の折り返し
線９０４が、それぞれ接続される。また、ＭＯＳトラン
ジスタ９０７．ＭｏＳトランジスタ９１０がオフされ、
上部のバレルシフト回路と下部のバレルシフト回路が接
続される。

以上の説明より第１図図示バレルシフト回路の動作を説
明すると、第１図の制御線１０１を高レベルにして、制
御線１０２を高レベル、制御線１０３を低レベルに設定
すれば、８ビットデータの回転命令が演算できる。一方
、制御線１０１を高レベルにして制御線１０２を低レベ
ル、制御線１０３を高レベルにすれば、上位４ビツトデ
ータと、下位４ビツトデータをそれぞれ独立に回転する
ことができる。同様に制御線１０１を低レベルにすれば
、８ビツトデータ、４ビツトデータの論理型シフト命令
を演算することができる。

このように、本願筒１の発明は、ｎビットの入力データ
を桁移動するものにおいて、桁移動量を決定するための
制御線と、桁移動がシフトか回転かを決定するための制
御線とを設け、入力データをｍビット同時にシフトある
いは回転できるようにすることにより、算術的シフト、
論理的シフト。

回転、フラグを含む回転のいずれかの桁移動命令を高速
に実行することができるようにしようというものである
。

また、本願筒２の発明は、桁移動量を決定する制御線と
桁移動がシフトか回転かを決定する制御線とを備え入力
データをｍビット同時にシフトあるいは回転するものに
おいて、入力データのデータ長を決定する制御線を設け
、データ長を可変することができるようにすることによ
り、所定のデータ長のデータに対して個々に回転等の桁
移動命令を高速に実行できるようにしようとするもので
ある。

〔発明の実施例〕

以下１本発明の実施例について説明する。

第１０図には１本発明の一実施例が示されている。

図において、１３３２〜１３３６はシフト量を制御する
制御線である。また、ＣＯ〜Ｃ６はバレルシフタの機能
を制御する制御線である。また、１３００の部分を第１
３図に示す、また、第１０図図示１３０８　。

１３１６の部分は第１１図に示されている。また、第１
０図図示１３３１の部分は、第１４図に示されている。

残りの１３０１〜１３０７．１３０９〜１３１５．１３
１７〜１３３０の部分は第１２図に示されている。

第１２図、第１４図の回路の動作は第３図、第４図、第
５図の説明より明らかである。第１１図の回路は、上部
のバレルシフト回路と、下部のバレルシフト回路の接続
を制御する回路である。８ビツト及び１９ビツトデータ
の回転は下位のみで行なえばよいので、第６図に示した
４つの接続用ＭＯＳトランジスタのうち２つの省略する
ことができる。

第１３図で、１６０５はフラグからの入力線、１６０６
は、フラグへの出力線である。また、ＭＯＳトランジス
タ１６１２〜１６２３は、回転にフラグを含むか含まな
いかを制御するためのものである。

これらの実施例の動作を説明したのが第９図である。８
ビツト、１６ビツト、３２ビツト長のデータに対して、
それぞれ算術的左右シフト、論理的左右シフト、左右回
転、フラグを含む左右回転を行う、ただし、８ビツト演
算は上位８ビツトについてのみ、１６ビツト演算は上位
１６ビツトに対してのみ演算するものとする。またシフ
ト量は左２ビツト、右２ビツトの範囲とする。

第１５図は、各々の操作を実行する時の制御線の論理を
まとめたものである。ただし、８ビツト算術右シフトの
演算前には、補数表示された８ビツトデータの正負に迷
い、「０」あるいは「１」を上位ビットに書き込んでお
く必要がある。１６ビツト算術右シフトについても同様
である。また３２ビツト算術右シフトのためには、制御
線Ｃ６により入力線より切り離された斜め線を３２ビツ
トデータの正負に迷い、「１」あるいはｒＯＪに固定し
なくてはならない、これらについては、詳しく説明しな
いが容易に実現することができる操作である。

したがって、本実施例によば、高速、多機能という効果
を有する。

〔発明の効果〕

以上説明したように本願筒１の発明によれば、論理的シ
フト、回転、フラグを含む回転等多様な桁移動操作を全
てｍビット同時にできるので、高速化、多機能化の効果
がある。

また１本願第２の発明によれば、所定データ長のデータ
に対して同じく多様な桁移動操作を全てｍビット同時に
できるので、高速化、多機能化の効果がある。

【図面の簡単な説明】

第１図は本発明のバレルシフト回路を説明するための回
路図、第２図は本発明のバレルシフト回路の動作を説明
するための図、第３図は第２図の動作を説明するための
図、第４図は第２図の動作を説明するための図、第５図
は本発明のバレルシフト回路を示す図、第６図は第１図
図示回路の一部を示す図、第７図、第８図は第６図図示
回路動作を説明する図、第９図は本発明の実施例の動作
を説明する図、第１０図は本発明の実施例を示すブロッ
ク図、第１１図、第１２図、第１３図、第１４図は第１
０図図示回路の一部拡大回路図、第１５図は第１０図図
示実施例の制御線の論理を示す図、第１６図は従来の桁
移動命令実行方式を示すブロック図、第１７図はバレル
シフト回路を有する桁移動命令実行方式をセ示すブロッ
ク図、第１８図は従来のバレルシフト方式を示すブロッ
ク図である。１０９・・・下位４ビツトバレルシフト回路、１１０・
・・上位４ビツトバレルシフト回路、１０５〜１０８・
・・接続回路、１０１〜１０３・・・制御線。

Claims

【特許請求の範囲】１、ｎビットの入力データを桁移動して出力するものに
おいて、桁移動量を決定するための制御線と、桁移動が
シフトか回転か決定するための制御線とを設け、入力デ
ータをｍビット同時にシフトあるいは回転できるように
したことを特徴とするバレルシフト回路。２、桁移動量を決定する制御線と桁移動がシフトか回転
かを決定する制御線とを備え、ｎビットの入力データを
ｎビット同時にシフトあるいは回転するものにおいて、
入力データのデータ長を決定する制御線を設け、データ
長を可変できるようにしたことを特徴とするバレルシフ
ト回路。