JPH02165386A - 描画処理装置及びその描画処理装置を用いた画像表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、表示制御技術さらにはカラーグラフィック
表示システムに適用して有効な技術に関し、例えばビッ
トマツプ方式で画像データを保持する画像メモリに対す
る図形データ描画機能を有する描画プロセッサもしくは
グラフィック・コントローラに利用して有効な技術に関
する。

［従来の技術］ 近年、ラスクスキャン方式のＣＲＴ表示装、置を備え、
複雑な図形をカラー表示するグラフィック表示システム
においては、ホスト側のメインメモリに格納された図形
情報に基づいて、画像データを形成し、ＣＲＴ表示画面
上の各画素に一対一で対応されたビットマツプ方式の画
像メモリ（フレームバッファ）に対して画像データを描
画する機能を有する描画プロセッサや、マルチプロセッ
サ構成のグラフィック・コントローラが用いられるよう
になってきている。そのようなグラフィック・コントロ
ーラには、論理演算器機能を使った２つの画像の重ね合
せ機能を有するものがある（日経マグロウヒル社発行、
「日経エレクトロニクス」１９８４年５月２１日号、第
２２２頁〜第２４５頁）。

［発明が解決しようとする課題］ ところで、カラーグラフィック表示システムでは、画像
データの表示は、赤と緑と青の３原色の混合比により色
相を決定している。従って、画像の重ね合せ等の処理に
際しては１画像の最小単位である画素ごとではなく３原
色の各色情報ごとに演算処理を行う必要がある。

しかるに、カラーグラフィック表示では一画素を８ビツ
トから１６ビツトのような連続した複数ビットで構成し
、さらに一画素のデータを構成する各ビットを３原色に
分割し、各色情報に２ビツトとか４ビツトを割り当てる
方式がある。この方式においては、重ね合せ処理の際の
演算の種類に○ＲやＡＮＤのような論理演算を採用した
ときは問題はないが、加算や減算を用いると、ビット間
でキャリーやボローが生じるため、３原色間の干渉が起
こるという欠点がある。

なお１重ね合せの際の演算の種類を論理演算にのみ限定
すればそのような問題は生じないが、より豊富なカラー
表示が行おうとすると、論理演算のみでは不十分である
。

この発明の目的は、カラーグラフィック表示システムに
おいて、より豊富なカラー表示を可能とする描画プロセ
ッサを提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、描画プロセッサ内に、画像データの論理演算
を行う論理演算器の他、画像データを構成するビットご
とに加減算を行なう単位加算器をシリーズに接続してな
る演算回路と、上記各単位加算器間に接続され、下位ビ
ットから上位ビットへキャリー信号を伝搬または遮断可
能な切替回路と、この切替回路の各々に対して制御信号
を生成する外部設定可能なレジスタのような条件設定手
段とからなる算術演算器を設けるものである。

［作用コ 上記した手段によれば、外部からの条件設定手段への設
定により演算回路を構成する任意の単位加算器間のキャ
リー信号の伝搬経路を遮断することによって任意のビッ
ト数からなる複数個の加算回路を構成することができ、
分割された各加算回路ごとに３原色の各色情報の加減算
処理を実行させることで、色情報間でキャリーやボロー
が伝達されないようにして３原色間の干渉を防止しつつ
豊富なカラー表示が行なえるようにするという上記目的
を達成することができる。

［実施例コ 第２図には、本発明に係る描画プロセッサを使用したグ
ラフィック表示システムの一例を示す。

このシステムは、マイクロプロセッサ（以下ＭＰＵと称
する）１と、システムプログラムが格納されたＲＯＭ　
（読出し専用記憶装置）やＭＰＵが働くときのワークエ
リアとなるＲＡＭ　（随時読出し書込可能な記憶装置）
等からなるメインメモリ２、ＣＲＴ表示装置１１に表示
される表示画像データを画素対応で記憶する画像メモリ
としてのフレーム・バッファ３、ＭＰＵＩからの指令に
基ツいてフレーム・バッファ３に表示画像データの書込
みを行なう画像プロセッサ４、フレーム・バッファ３内
の表示画像データの読出しを行なうＣＲＴコントローラ
５、フレーム・バッファ３内から読み出された表示画像
データに基づいてビデオ信号を形成し出力する並−直列
変換器６およびビデオ信号のカラー化やスクロール機能
等を実現するビデオ制御回路７などから構成されている
。なお、８ａ、８ｂはそれぞれシステムのアドレスバス
、データバスである。

特に制限されないが、この実施例では描画プロセッサ４
から出力される描画アドレスはラッチ回路９にラッチさ
れてフレーム・バッファ３に供給される。また、フレー
ム・バッファ３に書込みされる描画データあるいは読み
出された表示データのやりとりは、バスドライバ１ｏを
介して行なわれる。さらに、この実施例では切換回路（
スイッチ）１２を介してフレーム・バッファ３がシステ
ムバス（８ａ　、　８　ｂ）に接続され、ＭＰＵＩが直
接フレーム・バッファ３をアクセスし描画を行なうこと
もできるようにされている。

上記描画プロセッサ４は、所定の描画アルゴリズムに従
って、描画アドレスや描画データの演算を行ない、ＭＰ
Ｕ１から供給されるコマンドに応じた描画処理を実行す
る機能を有している。

第３図には、この重ね合せ機能を有する描画プロセッサ
の一実施例が示されている。

この実施例の描画プロセッサは、特に制限されないが、
公知の半導体集積回路の製造技術によって、単結晶シリ
コンのような１つの半導体チップ上において形成される
。

ソースデータレジスタは５ＬＢＵと５ＬＢＶから構成さ
れる。ソースデータレジスタ５ＬＢＵと５ＬＢＶには、
２ワ一ド分のデータが格納される。

例えば、データバスＵＢＢとＶＢＢは、３２ビツトのバ
スにより構成され、３２ビツトの単位でのデータ転送が
行なわれる。上記ソースデータレジスタ５ＬＢＵと５Ｌ
ＢＶは、３２ビツトのレジスタにより構成されることに
よって、２サイクルにより上記２ワ一ド分のソースデー
タが格納される。

例えば、描画プロセッサＧＤＰは外部のマイクロプロセ
ッサＭＰＵから送られた命令コードを命令レジスタＩＲ
にフェッチし、制御部ＣＮＴで解読して実行ユニットＥ
ＸＥＣに対する制御信号Ｃ〜Ｃｊを生成し、実行ユニッ
トをシーケンシャルに動作させてフレームバッファＦＢ
のソース領域をアクセスして、ソースデータを３２ビツ
トの単位で取り出す。すなわち、第３図において、メモ
リアドレスレジスタＡＲによりメモリアクセスしてフレ
ームバッファに結合されるバスＩＤＢに読み出された情
報は、リードデータレジスタＲＤＢＲに取り込まれる。

このリードデータレジスタＲＤＢＲの信号は、バスＵＢ
Ｂを通して図示しないテンポラリレジスタに一旦取り込
まれる。次の１ワ一ド分のデータも上記同様にリードデ
ータレジスタＲＤＢＲに取り込まれ、上記バスＵＢＢを
介してソースデータレジスタＳ　ＬＢＵに取り込まれる
。このとき、上記テンポラリレジスタに格納された１つ
前の１ワ一ド分のデータは、バスＶＢＢを介してソース
データレジスタ５ＬＢＶに転送される。これによって、
２ワ一ド分のソースデータがソースデータレジスタ５Ｌ
ＢＵと５ＬＢＶに読み出されることになる。

このとき、デスティネーションデータとのバウンダリ処
理のために、２ワ一ド分のソースデータが読み出される
。すなわち、第４図に示すように、ソースデータＳＤが
、２ワードにまたがって■ないし０画素データからなる
場合１画素■ないし■を含む１ワードのソースデータＳ
ＤＩと、画素■と■を含む他の１ワードのソースデータ
ＳＤ２が取り出される。一方、デスティネーションデー
タＤＤが、画素■と■を含むワードと、画素■ないし画
素■を含むワードからなる場合、バレルシフタＢＲＬＳ
ＦＴによりソースデータＳＤＩの画素■と■とがシフト
されて上記デスティネーションデータＤＤＩに合わせ込
まれる。このようなバレルシフタＢＲＬＳＦＴの出力信
号は、レジスタＤＬＢを介してバＸＶＢＢ、ＷＢＢおよ
びＣＬ　Ｂ　ニ選択的に伝えられる。例えば、カラー演
算を行なうときには、上記カラーバスＣＬＢに伝えられ
、色比較演算回路ＡＵおよび画像演算回路ＬＵに供給さ
れる。

色比較演算回路ＡＵは、上記ワード単位での種々のカラ
ー演算を行なう。例えば、カラー比較レジスタＣＬＣＭ
Ｐにより指定される色情報との一致検出、大小判定等を
行なう。あるいはデスティネーションのデータと上記ソ
ースデータとの比較演算を行なう。あるいはデスティネ
ーションのデータとカラー比較レジスタＣＬＣＭＰによ
り指定される色情報との比較演算を行なう。零拡張回路
ＺＥは、画素単位での一致結果を処理する。

例えば下地の色と同じ色の画素に対するノーオペレーシ
ョンや、上記カラー比較レジスタＣＬＣＭＰにより指定
された色のデータの切り出しが行なわれる。キャリー拡
張回路ＧＥは、上記大小比較のキャリー信号の処理を行
なう、上記色比較演算回路ＡＵの出力信号は、色比較モ
ードに応じてセレクタＣＭＰＭＳＥＬを介してマスクバ
スＭＳＫＢに出力される。

画像演算回路ＬＵは、ビット単位（画素単位）あるいは
３原色単位での各種論理演算および算術演算１例えば下
地との加算演算処理を行なってフレームバッファＦＢに
対するワード単位での書き込み情報を形成する。このと
き、マルチプレクサ等の併用によりマスクレジスタＭＳ
Ｋにより指定されたビットに対して書き込みを禁止させ
ることもできる。これによって、上記第４図において、
ワード単位での書き込みの際に、有効な画素が存在しな
い部分にＸ印を付したようなマスク処理を行なうことが
できる。

第１図には、上記画像演算回路ＬＵのうち算術演算器の
具体的な論理回路構成例が示されている。

この実施例の算術演算器は、公知の全加算器ＡＤＤを単
位加算器として例えば３２個シリーズに、すなわち下位
の全加算器ＡＤＤｉのキャリー出力Ｃｏｕｔを上位の全
加算器ＡＤＤｉ、、のキャリー入力端子Ｃｉｎに入力さ
せるように接続がなされている。これによって、最大３
２ビツト長の画像データの算術演算が行なえる。

各全加算器ＡＤＤｉの第１データ入力端子Ａｉｎと、キ
ャリー入力端子Ｃｉｎには、直列接続された２個のイン
バータＩＮＶ、、ＩＮＶ２と１つのクロックドインバー
タＩＮＶ、とからなる加減算切換回路ＡＳＣｉ、ＡＳＣ
ｉ″が接続されており、ＡＳＣｉ、ＡＳＣｉ’　にはキ
ャリー入力端子のレベルを固定するための電源電圧ｖＣ
Ｃと入力データＳｉがそれぞれ入力されている。直列接
続された２個のインバータのうち一方（ＩＮＶ２）はク
ロックドインバータからなり、このクロックドインバー
タＩＮＶ２と上記クロックドインバータＩＮＶ、は、モ
ード制御信号ＳＵＢによって制御される。モード制御信
号ＳＵＢがロウレベルのときは、加減算切換回路ＡＳＣ
，のクロックドインバ−タＩＮＶ、がカットオフされ、
ＩＮＶ２が導通にされるため単位演算器ＡＤＤ、には、
加減算切換回路ＡＳＣ，からｖｃｃレベルの信号が供給
される。また、入力データＳ。は、加減算切換回路ＡＳ
Ｃｏを通って反転されて、単位加算器ＡＤＤｏ側に供給
される。単位加減算回路ＡＤＤｏは、加減算切換回路Ａ
ＳＣｏよりｖｃｃレベルの信号が供給されるため、減算
器として動作する。

一方、モード制御信号ＳＵＢがハイレベルのときは、ク
ロックドインバータＩＮＶ、がカットオフされ、ＩＮＶ
、が導通にされるため単位演算器ＡＤＤ、には加減算切
換回路ＡＳＣ，’　からＶｃｃの反転されたレベル信号
が供給される。また、入力データＳ。は加減算切換回路
Ａ　Ｓ　Ｃ，’　をそのまま通って２の補数として単位
加算器ＡＤＤ、に供給される。単位減算器ＡＤＤ、は加
減算切換回路ＡＳＣ０’　より■ＣＣの反転されたレベ
ル信号が供給されるため、加算器として動作する。

ただし、キヤ、り一入力端子側の加減算切換回路ＡＳＣ
ｉと全加算器ＡＤＤｉとの間にはクロックドインバータ
からなるゲートＧｉが、また、下位の全加算器ＡＤＤｉ
のキャリー出力端子Ｃｏｕｔと上位の全加算器ＡＤＤｉ
＋、のキャリー入力端子Ｃｉｎとの間には２個のインバ
ータＩＮＶ４．ＩＮＶ、からなるゲート回路ＧＴｉが設
けられている。上記ゲート回路ＧＴｉの一方のインバー
タ■ＮＶ５はクロックドインバータで構成されており、
このインバータＩＮＶ、と上記ゲートＧ　ｉ　、１とは
。

条件設定レジスタを構成するフリップフロップＦＦｉに
設定されたデータの状態によって開閉されるようにされ
ている。しかも、ゲートＧ　ｉ　、１はフリップフロッ
プＦＦｉの出力をインバータＩＮＶ６で反転した信号に
よって制御され、ゲート回路ＧＴｉ内のクロックドイン
バータＩＮＶ、と相補的に開閉される。

すなわち、フリップフロップＦＦｉに「１」がセットさ
れていると、ゲート回路ＧＴｉが開かれ、ゲートＧ　ｉ
　、、が遮断されるため、下位の全加算器ＡＤＤｉのキ
ャリー信号が上位の全加算器ＡＤＤ１＋１へ伝搬される
。従って、フリップフロップＦＦ０〜ＦＦ３゜の設定値
がオール「１」のときは、３２ビツトの加算器または減
算器として動作する。

一方、フリップフロップＦＦｉにｒＱＪがセットされて
いると、ゲート回路ＧＴｉが遮断され、ゲートＧ　ｘ　
＄１が開かれるた゛め、全加算器ＡＤＤ　ｉのキャリー
入力端子Ｃｉｎは制御信号ＳＵＢに応じてロウレベルま
たはハイレベルに固定される。

これによって、全加算器ＡＤＤｉとのその上位の全加算
器ＡＤＤｉ＋１とは分離され、互いに無関係な加減算器
として動作する。つまり、フリップフロップＦＦｉの設
定値がｒＱＪのときは全加算器ＡＤＤｉは最上位ビット
の演算器として、またＡＤ　Ｄ　ｌ　＋ｘは最下位ビッ
トの演算器として動作する。

従って、フリップフロップＦＦ０〜ＦＦ、。からなるレ
ジスタ内にｎ個の「０」が立っているとき、全加算器Ａ
ＤＤ、−ＡＤＤ、□は互いに独立したｎ＋１個の演算器
に分割される。レジスタの設定値がオール「０」なら全
加算器が別々の演算器として動作する。これによって、
画像データを演算する際に、３Ｍ色単位での演算が可能
となる。

なお、上記フリップフロップＦＦ０〜ＦＦ、。からなる
レジスタは第３図の内部バスＵＢＢに接続され、外部の
ＭＰＵによって自由に設定が行なえるように構成される
。

次に、本実施例の算術演算器により３原色単位で画像デ
ータの演算を行なう場合の具体的な手法について説明す
る。

ここでは、第５図（Ａ）に示すように一画素の画像デー
タが１６ビツトで構成され、ビットＢ０〜Ｂ２が３原色
のブルーＢに、またビットＢ、〜Ｂ６がグリーンＧ、ビ
ットＢ、〜Ｂ１４がレッドＲ２さらにビットＢ１．が輝
度Ｉを表わす情報に割り当てられている場合を例にとっ
て説明する。

なお、一画素の画像データが１６ビツトで構成されてい
るので、本実施例の３２ビツトの算術演算器を用いると
、２画素分の画像データを同時に処理することができる
。

上記のように定義された３２ビツトの画像データ（第５
図（Ａ）参照）を各要素ごとに処理する場合、第１図の
算術演算器ではレジスタＦＦ、〜ＦＦ、。に対して、第
５図（Ｂ）に示すようなデータを設定する。同図からも
分かるように、各要素Ｂ、Ｒ，Ｇの最上位ビットに対応
するフリップフロップＦＦ２．　ＦＦ、、　ＦＦ□４１
　Ｆ　Ｆｉ８＋　Ｆ　Ｆ２４１ＦＦ、。に「０」をセッ
トする。また、１１１度情報は画素ごとに１ビツトであ
るので、輝度を表わすビット！３ｘｓに対応するフリッ
プフロップＦＦ１．もｒＱＪにセットし、残りのフリッ
プフロップは「１」にセットする。

フリップフロップからなるレジスタが第５図（Ｂ）のよ
うにセットされると、全加算器ＡＤＤ。

〜ＡＤＤ３１は、下位の側から順に３ビツトの加減算器
と、６ビツトの加減算器２個と、１ビツトの加減算器と
、３ビツトの加減算器と、６ビツトの加減算器２個と１
ビツトの加減算器とに分割される。

これによって、第５図（Ａ）に示すようにビット構成さ
れた画像データを各要素ごとに演算処理することができ
るようになる。

なお、上記実施例では、ブルーに３ビツト、グリーンと
レッドにそれぞれ６ビツトそして輝度に１ビツトを割り
当てた１６ビツトの画像データを処理する場合について
説明したが、第１図の算術演算器によれば、レジスタ（
ＦＦｏ−ＦＦ、。）への設定値を変えることにより、ブ
ルー、グリーン、レッドおよび輝度情報に各々４ビツト
ずつ割り当てる等任意のビット構成の画像データを処理
するように変更することができる。

また、画像データのビット長も１６ビツトのみでなく、
３２ビツトや８ビツトあるいは４ビツト長の場合にも対
処することができ、８ビツト長のときは４画素、４ビツ
ト長のときは８画素向時に処理することができる。

ところで、上記のように全加算器がシリーズに接続され
てなる加減算器においては、下位のビットの加算器にお
けるキャリー出力が確定するまで上位のビットにおける
演算結果が確定しない、そのため、加減算器のビット数
が大きくなるほど演算結果が得られるまでの所要時間が
長くなるという欠点がある。

第６図には、その欠点を克服して高速化を図った算術演
算器の論理構成例を示す。

第６図の回路は、−例として任意の４ビツトの全加算器
ＡＤＤｉ−ＡＤＤｉ＋３のキャリーを参照して５ビツト
目の全加算器ＡＤＤｉ＋４のキャリー入力端子Ｃｉｎへ
入力されるキャリー信号を先取り方式で決定するキャリ
ールックアヘッド回路ＣＬＡを付加したものを示す。

このキャリールックアヘッド回路ＣＬＡの動作原理は、
全加算器Ａ　Ｄ　Ｄ　ｉ　−１〜Ａ　Ａ　Ｄ　ｌ　＋＊
が加算器として動作する場合、全加算器ＡＤＤｉへ入力
されたキャリー人力（＝１）が全加算器ＡＤＤ　ｉ軸へ
キャリーとして伝搬されるのは、全加算器ＡＤ　Ｄ　ｉ
　”　Ａ　Ｄ　Ｄ　ｌ　４３において、その入力データ
ＡｉｎまたはＢｉｎのいずれかが「１」のとき（条件Ａ
）であることに着目している。この条件Ａを満たしてい
るか否か直ちに分かるようにするため、各全加算器ごと
に、入力データＡｉｎとＢｉｎとを入力とするＯＲゲー
トＯＲｉ〜ＯＲｌ　＋ａを設けるとともに、これらのＯ
ＲゲートＯＲｉ〜ＯＲｉりの出力を入力とするＮＡＮＤ
ゲートＧｎ、を設け、その出力をＮＯＲゲートＧ　ｎｚ
ｐ　Ｇ　ｎ、を介して全加算器ＡＤＤｉ□のキャリー入
力端子Ｃｉｎに入力させるようにしである。

さらに、この実施例の算術演算器では、第１図の実施例
の回路と同様、全加算器ＡＤＤＯ−ＡＤＤ３□を任意の
ビット位置で分割できるようにレジスタ（Ｆ　Ｆ、〜Ｆ
Ｆ３１．）を設けた場合にもキャリールックアヘッド回
路が有効に動作するようにするため、フリップフロップ
ＦＦ１＝ＦＦｉ＋２の出力を入力とするＮＡＮＤゲート
Ｇｎ４を設け、上記ＮＡＮＤゲートＧｎ工の出力ととも
にＮＯＲゲートＧｎ、の入力端子に供給させである。

これによって、例えばフリップフロップＦＦｉ＋１にの
み「０」がセットされている場合、ビットｉや□よりも
下位の全加算器Ａ　Ｄ　Ｄ　ｉ−□〜ＡＤＤ　ｉ、１お
いて前記条件Ａが成立したとしてもＮＡＮＤゲートＯｎ
、の出力がハイレベルになることによりＮＯＲゲートＧ
ｎ、の出力がロウレベルに固定され、条件Ａの成立によ
ってキャリー信号を発生するＮＡＮＤゲートＧｎ１の出
力が次段の全加算器ＡＤＤｋ＋４へ伝搬されなくなる。

上記構成のキャリールックアヘッド回路を付加したこと
により、従来４段の全加算器を伝搬していたキャリー信
号がＮＡＮＤゲートとＮＯＲゲート２段分の遅延のみで
上位ビットに伝搬されるため、演算速度が大幅に向上さ
れる。

なお、本実施例では、４ビツトの全加算器に対応したキ
ャリールックアヘッド回路の例を示したが、同様の考え
方によって、５ビツトや６ビツト等他のビット長に対応
したキャリールックアヘッド回路を付加するようにして
もよい。

また、上記４ビツト対応のキャリールックアヘッド回路
の他に２ビツト対応と８ビツト対応のキャリールックア
ヘッド回路を上記回路と並列に接続して、最後にそれら
のＯＲをとったものを次段のキャリー信号とすることで
レジスタＦＦ０〜ＦＦ、。により演算器がキャリールッ
クアヘッド回路に対応されているビットの途中で分割さ
れてもいずれかのキャリールックアヘッド回路から速や
かにキャリー信号が得られるようにして更に演算速度の
向上を図ることができる。

第７図は、それぞれの細分化された演算器において、演
算結果がオーバーフローを起こしたときに、加算モード
ならその区間の全加算器の結果を全ビット１に、減算な
らば全ビットＯに強制的に切替えるため各全加算器ＡＤ
Ｄ、〜ＡＤＤ、よの後段に論理ゲートを組み合わせてな
るオーバーフロー防止回路を付加した実施例である。こ
れは、例えば４ビツト長の正の整数の演算において、８
に８を加えた結果が本来１６であるが４ビツトでないた
め０になったり、４から５を減じた結果が本来−１であ
るが負数を扱えないため１５になるなど、演算結果が正
しくない場合に加算の際には表現し得る最大の値すなわ
ち、全ビットが１となる値より大きいとき、また、減算
の際には、表現し得る最小の値すなわち全ビットがＯと
なる値より小さいとき、それぞれ、演算結果を表現し得
る最大の値、最小の値に固定するものである。

この回路は、例えばグラフィックプロセッサにおいては
以下のような意味をもつ。すなわち１画像データを重ね
合せる際に通常の加算モードを用いた場合には、明るい
画像と明るい画像を重ねた結果、演算結果がオーバーフ
ローして、暗くなってしまうことがある。しかし、光学
的に重ねあわせた場合には、一般には暗くなることはな
い。この状態に近付けるために、オーバーフローの際の
第７図のような回路を適用すると有効である。なお、こ
の回路は必ず必要となるものではなく、必要に応じて付
加すればよい。また、必要な時のみ働くように切替え方
式とすることもできる。

以上説明したように上記実施例は、描画プロセッサ内に
、画像データの論理演算を行う論理演算器の他、画像デ
ータを構成するビットごとに加減算を行なう単位加算器
をシリーズに接続してなる演算回路と、上記各単位加算
器間に接続され、下位ビットから上位ビットへキャリー
信号を伝搬または遮断可能な切替回路と、この切替回路
の各々に対して制御信号を生成する外部設定可能なレジ
スタのような条件設定手段とからなる算術演算器を設け
るようにしたので１条件設定手段への外部からの設定に
より演算回路を構成する任意の単位加算器間のキャリー
信号の伝搬経路を遮断することによって任意のビット数
からなる複数個の加算回路を構成することができ、分割
された各加算回路ごとに３原色の各色情報の加減算処理
を実行させることで、色情報間でキャリーやボローが伝
達されないようにして３原色間の干渉を防止しつつ豊富
なカラー表示が行なえるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では演
算器の構成を変更する条件設定手段として、フリップフ
ロップからなるレジスタを用いているが、条件を記憶で
きる回路であれば、構成に制限はなく、例えばＥＰＲＯ
Ｍ等の不揮発性記憶素子やヒユーズのようなプログラム
素子を使うようにしてもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である描画プロセッサに適
用したものについて説明したが、描画プロセッサや表示
プロセッサ、タイミングプロセッサ等が１チツプ上に形
成されてなるグラフィックコントローラＬＳＩにも適用
することができる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、カラーグラフィック表示システムにおいて、
色情報間でキャリーやボローが伝達されないようにして
３原色間の干渉を防止しつつ豊富なカラー表示が行なえ
るようにすることができる。

【図面の簡単な説明】

第１図は本発明に係る描画処理装置に内蔵される算術演
算器の一実施例を示す論理回路図、第２図は描画処理装
置を用いたカラーグラフィック表示システムの一構成例
を示すブロック図。 第３図は描画処理装置内の画像データ演算器機能を有す
る実行ユニットの構成例を示すブロック図、 第４図は画像データ演算機能を有する実行ユニットによ
るバウンダリ処理の手順を示す説明図、第５図（Ａ）、
（Ｂ）は画像データの一構成例とそれに対して第１図の
算術演算器の構成を変更するためのレジスタに設定すべ
き条件を示す説明図、 第６図および第７図は算術演算器の他の実施例を示す論
理回路図である。 ＡＤＤ、〜ＡＤＤ、□・・・・単位演算器（全加算器）
、ＡＳＣｏ、ＡＳＣ，’　・−・加減算切換回路、ＦＦ
−ＦＦ、。・・・・条件設定手段（フリップフロップ）
、ＣＬＡ・・・・キャリールックアヘッド回路。 第 図 第 図 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 １、表示装置の画面上に表示される画像データを生成す
   る描画処理装置において、複数個の単位加算器のキャリ
   ー出力端子と入力端子とを切替手段を介してシリーズに
   接続してなる演算回路と、上記各単位加算器に対応して
   上記切替手段を制御する信号を生成する条件設定手段と
   からなる算術演算器を備えたことを特徴とする描画処理
   装置。 ２、上記条件設定手段は、記憶装置からなり外部から条
   件を設定可能に構成されていることを特徴とする請求項
   １記載の描画処理装置。 ３、上記演算回路は、上記各単位加算器への入力データ
   対を入力信号とする論理回路と、これらの論理回路の連
   続した複数ビットの出力を入力信号とする論理回路とか
   らなり各単位加算器を通過することなく上位ビット側の
   単位加算器に対するキャリー信号を発生可能なキャリー
   ルックアヘッド回路を備えていることを特徴とする請求
   項１または２記載の描画処理装置。