JPS6036613B2 - 加算器 - Google Patents
加算器Info
- Publication number
- JPS6036613B2 JPS6036613B2 JP13689078A JP13689078A JPS6036613B2 JP S6036613 B2 JPS6036613 B2 JP S6036613B2 JP 13689078 A JP13689078 A JP 13689078A JP 13689078 A JP13689078 A JP 13689078A JP S6036613 B2 JPS6036613 B2 JP S6036613B2
- Authority
- JP
- Japan
- Prior art keywords
- carry
- adder
- full
- full adder
- mode switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Description
【発明の詳細な説明】
本発明は、所定の制御信号が印加された時にはキャリ−
伝播加算器として動作し、他の所定の制御信号が印加さ
れた時にはキャリー保存加算器として動作するよになっ
た加算器に関するものである。
伝播加算器として動作し、他の所定の制御信号が印加さ
れた時にはキャリー保存加算器として動作するよになっ
た加算器に関するものである。
加算器には、キャリー伝播加算器（キャリ−・プロパゲ
ーショソ・アダー）と、キヤリー保存加算器（キャリー
・セィブ・アダー）とが存在することが知られている。
ーショソ・アダー）と、キヤリー保存加算器（キャリー
・セィブ・アダー）とが存在することが知られている。
第１図はキャリ−伝播加算器のブロック図を示すもので
あって、ＱｏないしＱｎは各桁のフルー・アダー、へな
いしＡｎは各桁の被加数、＆ないしＢｎは各桁の加数、
Ｃｎは第ｎ桁に入力されるキヤリー、Ｃ−１は第。桁か
ら出力されるキャリー、ＳｏないしＳｎは第。桁ないし
第ｎ桁の和である。なお、第ｎ−１桁は第ｎ桁よりも上
位であるとしている。第２図はキヤリー保存加算器のブ
ロック図であって、ＤｏないしＤｎは第２の加数を示し
ている。第１図、第２図から判るように、キャリー伝播
加算器とキャリー保存加算器とは、裕んど回路構成を等
しくするものである。本発明は、上記の考察に基づくも
のであって、或る場合にはキャリー伝播加算器として動
作し、他の場合にはキャリー保存加算器として動作する
加算器を提供することを目的としている。
あって、ＱｏないしＱｎは各桁のフルー・アダー、へな
いしＡｎは各桁の被加数、＆ないしＢｎは各桁の加数、
Ｃｎは第ｎ桁に入力されるキヤリー、Ｃ−１は第。桁か
ら出力されるキャリー、ＳｏないしＳｎは第。桁ないし
第ｎ桁の和である。なお、第ｎ−１桁は第ｎ桁よりも上
位であるとしている。第２図はキヤリー保存加算器のブ
ロック図であって、ＤｏないしＤｎは第２の加数を示し
ている。第１図、第２図から判るように、キャリー伝播
加算器とキャリー保存加算器とは、裕んど回路構成を等
しくするものである。本発明は、上記の考察に基づくも
のであって、或る場合にはキャリー伝播加算器として動
作し、他の場合にはキャリー保存加算器として動作する
加算器を提供することを目的としている。
そしてそのため、本発明の加算器は、複数のフル・アダ
ーを有する加算器であって、隣援するフル・アダー間に
モード切襖器が配置され、該モード切換器が、所定の制
御信号が入力されたときには、下位桁のフル・アダーか
らのキャリーを当該フル・アダーより一桁上位フル・ア
ダーの入力端子に供聯合し、他の所定の制御信号が入力
されたときには、下位桁からのキャリー以外の他の加数
をフル・アダーの入力端子に入力させると共に、フル・
アダーからのキャリーを上位に伝播させることなく出力
させるように構成されていることを特徴とするものであ
る。以下、本発明を図面を参照しつつ説明する。第３図
は本発明の１実施例のブロック図、第４図は最上位桁の
フル・アダーに付加されるモード切換器のブロック図、
第５図は最下位桁のフル・アダーに付加されるモード切
換器のブロック図、第６図はフル・アダー間に配置され
るモード切換器のブロック図である。
ーを有する加算器であって、隣援するフル・アダー間に
モード切襖器が配置され、該モード切換器が、所定の制
御信号が入力されたときには、下位桁のフル・アダーか
らのキャリーを当該フル・アダーより一桁上位フル・ア
ダーの入力端子に供聯合し、他の所定の制御信号が入力
されたときには、下位桁からのキャリー以外の他の加数
をフル・アダーの入力端子に入力させると共に、フル・
アダーからのキャリーを上位に伝播させることなく出力
させるように構成されていることを特徴とするものであ
る。以下、本発明を図面を参照しつつ説明する。第３図
は本発明の１実施例のブロック図、第４図は最上位桁の
フル・アダーに付加されるモード切換器のブロック図、
第５図は最下位桁のフル・アダーに付加されるモード切
換器のブロック図、第６図はフル・アダー間に配置され
るモード切換器のブロック図である。
第３図において８。
ないし８ｎ‐，はフル・アダ一閲に配置されるモード切
換器、ｙは最下位桁のフル・ァダーに付加されるモード
功換器、６は最上位桁のフル・ァダ−に付加されるモー
ド切換器、ＣＴＲＢはモード切換器８の制御信号、ＣＴ
Ｒｙはモード切換器ｙの制御信号、ＣＴＲ６はモード切
襖器６の制御信号をそれぞれ示している。次に、第３図
の動作を説明する。制御信号ＣＴＲ６、ＣＴＲｙ、ＣＴ
Ｒ６が全て論理「１」であるときには、第３図の加算器
はキャリ−伝播加算器として動作する。
換器、ｙは最下位桁のフル・ァダーに付加されるモード
功換器、６は最上位桁のフル・ァダ−に付加されるモー
ド切換器、ＣＴＲＢはモード切換器８の制御信号、ＣＴ
Ｒｙはモード切換器ｙの制御信号、ＣＴＲ６はモード切
襖器６の制御信号をそれぞれ示している。次に、第３図
の動作を説明する。制御信号ＣＴＲ６、ＣＴＲｙ、ＣＴ
Ｒ６が全て論理「１」であるときには、第３図の加算器
はキャリ−伝播加算器として動作する。
即ち、他装置からのキャリーＣｉｎがフル・アダーＱｎ
のキヤリー入力端子に入力される。フル・アダーＱｎか
らのキヤリーはモード切換器８Ｍを経由してフル・アダ
ーＱｎ‐．のキャリ一入力端子に入力される。同様にし
て、フル・アダーＱｎ‐，からのキャリ−はモード切操
器Ｐｎ−２を経由してフル・アダーＱｎ−２のキヤリ一
入力端子に入力される。最上桁のフル・アダ−Ｑｏのキ
ャリー入力端子には、フル・アダ−Ｑ，（図示せず）か
らのキャリ‐が入力される。フル・アダーＱｏからのキ
ャリーはモード切換器６を経由して、キャリーＣｏｕｔ
として外部に出力される。制御信号ＣＴＲ３，ＣＴＲｙ
，ＣＴＲ６が全て論理「０」の場合には、第３図の加算
器はキャリー保存加算器として動作する。即ち、第２の
加数Ｄｎがフル・アダーＱｎのキャリー入力端子に入力
され、数ＡＭＢｍＤｎの加算がフル・アダ−で行なわれ
、そのキャリ−がモード切換器８ｎを経由してキャリー
Ｃｎ−，として外部に出力される。第２の加数Ｄｎ‐，
がモード切換器８ｎ‐，を経由してフル・アダ−Ｑｎ‐
，のキャリー入力端子に入力され、数Ａｎ‐，，Ｂｎ−
，，Ｄｎ‐，の加算がフル・アダーｎ−１で実行され、
フル・アダ−Ｑｎ‐，からのキャリーはモード切換器８
げ２を経由してキヤリーＣｎ‐２として外部に出力され
る。第２の加数Ｄｏはモード切換器Ｐｏを経由してフル
・アダーＱｏのキャリー入力端子に入力され、数Ａｏ，
Ｂｏ，Ｄｏの加算がフル・アダーＱｏで実行され、フル
・アダーＱｏからのキャリ−がキャリーＣ−１として外
部に出力される。第４図、第５図、第６図はモード切襖
器６のブロック図、モード切換器ｙのブロック図、モー
ド切換器８ｉのブロック図をそれぞれ示すものである。
のキヤリー入力端子に入力される。フル・アダーＱｎか
らのキヤリーはモード切換器８Ｍを経由してフル・アダ
ーＱｎ‐．のキャリ一入力端子に入力される。同様にし
て、フル・アダーＱｎ‐，からのキャリ−はモード切操
器Ｐｎ−２を経由してフル・アダーＱｎ−２のキヤリ一
入力端子に入力される。最上桁のフル・アダ−Ｑｏのキ
ャリー入力端子には、フル・アダ−Ｑ，（図示せず）か
らのキャリ‐が入力される。フル・アダーＱｏからのキ
ャリーはモード切換器６を経由して、キャリーＣｏｕｔ
として外部に出力される。制御信号ＣＴＲ３，ＣＴＲｙ
，ＣＴＲ６が全て論理「０」の場合には、第３図の加算
器はキャリー保存加算器として動作する。即ち、第２の
加数Ｄｎがフル・アダーＱｎのキャリー入力端子に入力
され、数ＡＭＢｍＤｎの加算がフル・アダ−で行なわれ
、そのキャリ−がモード切換器８ｎを経由してキャリー
Ｃｎ−，として外部に出力される。第２の加数Ｄｎ‐，
がモード切換器８ｎ‐，を経由してフル・アダ−Ｑｎ‐
，のキャリー入力端子に入力され、数Ａｎ‐，，Ｂｎ−
，，Ｄｎ‐，の加算がフル・アダーｎ−１で実行され、
フル・アダ−Ｑｎ‐，からのキャリーはモード切換器８
げ２を経由してキヤリーＣｎ‐２として外部に出力され
る。第２の加数Ｄｏはモード切換器Ｐｏを経由してフル
・アダーＱｏのキャリー入力端子に入力され、数Ａｏ，
Ｂｏ，Ｄｏの加算がフル・アダーＱｏで実行され、フル
・アダーＱｏからのキャリ−がキャリーＣ−１として外
部に出力される。第４図、第５図、第６図はモード切襖
器６のブロック図、モード切換器ｙのブロック図、モー
ド切換器８ｉのブロック図をそれぞれ示すものである。
第４図ないし第６図において、１なし、し７はＡＮＤ回
路、８と９はＯＲ回路、１０ないし１２は否定回路をそ
れぞれ示している。第４図において制御信号ＣＴＲ６が
論理「１」のときには、ＡＮＤ回路２が開き、フル・ア
ダーＱｏ からのキヤリーがキヤリーＣｏｕｔとして出
力される。
路、８と９はＯＲ回路、１０ないし１２は否定回路をそ
れぞれ示している。第４図において制御信号ＣＴＲ６が
論理「１」のときには、ＡＮＤ回路２が開き、フル・ア
ダーＱｏ からのキヤリーがキヤリーＣｏｕｔとして出
力される。
制御信号ＣＴＲ６が論理「０」のときにはＡＮＤ回路１
が開き、フル・アダーＱｏからのキヤリーがキヤリーＣ
−１として出力される。周囲の回路との接続状況が許せ
ば、モード切換器６自体を取去り、キャリー伝播加算器
時のキャリーＣｏｕｔとキャリー保存加算器時のキャリ
ーＣ−１を１本化して出力しても良い。第５図において
、制御信号ＣＴＲｙが論理「１」のときには、ＡＮＤ回
路３が開き、池装置（図示せず）からのキヤリーＣｉｎ
がフル・アダーＱｎのキャリー入力端子に供給される。
が開き、フル・アダーＱｏからのキヤリーがキヤリーＣ
−１として出力される。周囲の回路との接続状況が許せ
ば、モード切換器６自体を取去り、キャリー伝播加算器
時のキャリーＣｏｕｔとキャリー保存加算器時のキャリ
ーＣ−１を１本化して出力しても良い。第５図において
、制御信号ＣＴＲｙが論理「１」のときには、ＡＮＤ回
路３が開き、池装置（図示せず）からのキヤリーＣｉｎ
がフル・アダーＱｎのキャリー入力端子に供給される。
制御信号ＣＴＲ６が論理「０」のときには、ＡＮＤ回路
４が開き、第２の加数Ｄｎがフル・アダーＱｎのキャリ
ー入力端子に供孫旨される。ＯＲ回路８はＤＯＴ，ＯＲ
を使用すれば不要となる。
４が開き、第２の加数Ｄｎがフル・アダーＱｎのキャリ
ー入力端子に供孫旨される。ＯＲ回路８はＤＯＴ，ＯＲ
を使用すれば不要となる。
また、周囲の回路との接続状況が許せば、モード切換器
ｙ自体を取去り、他装置からのキャリーＣｉｎと第２の
加数ＤｎをＤＯＴ・ＯＲで一本化してフル・アダーのキ
ャリー入力端子に供給するようにしても良い。もちろん
、通常のＯＲ回路を使用しても良い。第６図において、
制御信号ＣＴＲ８が論理「１」のときには、ＡＮＤ回路
６が開き、ＡＮＤ回路５と７が閉じる。
ｙ自体を取去り、他装置からのキャリーＣｉｎと第２の
加数ＤｎをＤＯＴ・ＯＲで一本化してフル・アダーのキ
ャリー入力端子に供給するようにしても良い。もちろん
、通常のＯＲ回路を使用しても良い。第６図において、
制御信号ＣＴＲ８が論理「１」のときには、ＡＮＤ回路
６が開き、ＡＮＤ回路５と７が閉じる。
この状態の下では、フル・アダーＱｉ＋，からのキヤリ
−がフル・アダーＱｉのキヤリー入力端子に供給される
。制御信号ＣＴＲ８が論理「０」のときには、ＡＮＤ回
路５と７が開き、ＡＮＤ回路６が閉じる。この結果、フ
ル・アダーＱｉ＋，からのキャリーがキャリーＣ：とし
て外部に出力され、第２の加数Ｄｉがフル・アダーＱｉ
のキャリー入力端子に供給される。ＯＲ回路９は、ＤＯ
Ｔ・ＯＲを使用すれば不要となる。またＡＮＤ回路５を
除去し、点ａ、ｂを接続しても良い。さらに、各モード
切換器Ｂｏ ないしＢｎのそれぞれに供給される制御信
号ＣＴＲ８が常に同一の値を取るようにしても良く、異
なる値を持つようにしても良い。後者の場合は、一部が
キャリ−伝播加算器として動作し、残りがキャリー保存
加算器として動作する。第３図の加算器にキャリ−・ル
ック・アヘッド回路を付加することも出釆る。
−がフル・アダーＱｉのキヤリー入力端子に供給される
。制御信号ＣＴＲ８が論理「０」のときには、ＡＮＤ回
路５と７が開き、ＡＮＤ回路６が閉じる。この結果、フ
ル・アダーＱｉ＋，からのキャリーがキャリーＣ：とし
て外部に出力され、第２の加数Ｄｉがフル・アダーＱｉ
のキャリー入力端子に供給される。ＯＲ回路９は、ＤＯ
Ｔ・ＯＲを使用すれば不要となる。またＡＮＤ回路５を
除去し、点ａ、ｂを接続しても良い。さらに、各モード
切換器Ｂｏ ないしＢｎのそれぞれに供給される制御信
号ＣＴＲ８が常に同一の値を取るようにしても良く、異
なる値を持つようにしても良い。後者の場合は、一部が
キャリ−伝播加算器として動作し、残りがキャリー保存
加算器として動作する。第３図の加算器にキャリ−・ル
ック・アヘッド回路を付加することも出釆る。
具体的には、フル・アダーＱｉ＋，からフル・アダーＱ
ｉへ伝播するキャリーをキヤ１」ー・ルック・アヘツド
回路からのキャリーで置換したとすると、モード切換器
８：でフル・アダーＱ川から入力するキヤリーを、キャ
リー・ルック・アヘツド回路からのキヤリーに置換すれ
ば良い。以上の説明から明らかなように、本発明によれ
ば、キャリー保存加算器として動作することも出来、ま
た、キャリー伝播加算器として動作することが出来る加
算器を得ることが出来る。
ｉへ伝播するキャリーをキヤ１」ー・ルック・アヘツド
回路からのキャリーで置換したとすると、モード切換器
８：でフル・アダーＱ川から入力するキヤリーを、キャ
リー・ルック・アヘツド回路からのキヤリーに置換すれ
ば良い。以上の説明から明らかなように、本発明によれ
ば、キャリー保存加算器として動作することも出来、ま
た、キャリー伝播加算器として動作することが出来る加
算器を得ることが出来る。
また、本発明の加算器を用いれば大幅に部品点数を減少
せしめることも出来る。例えば、キャリー伝播加算器と
キャリー保存加算器とを有する従来装置において、両者
が同時に動作する必要がない場合には、これらを本発明
の加算器１個で代用することが出来る。
せしめることも出来る。例えば、キャリー伝播加算器と
キャリー保存加算器とを有する従来装置において、両者
が同時に動作する必要がない場合には、これらを本発明
の加算器１個で代用することが出来る。
第１図は従来のキャリー伝播加算器のブロック図、第２
図は従来のキヤリー保存加算器のブロック図、第３図は
本発明の加算器の１実施例のブロック図、第４図はモー
ド切換器６のブロック図、第５図はモード切換器ｙのブ
。 ック図、第６図は切換器ムのブロック図である。Ｑｏな
いしＱｎ・…”フル・アダー、Ｂ……フル・ァダー間に
配置されるモード切換器、ｙ・…・・最上位桁のフル・
アダ−に付加されるモード切換器、６…・・・最上位桁
のフル・アダーに付加されるモード切換器、１なし、し
７・・・・・・ＡＮＤ回路、８と９・・・・・・ＯＲ回
路、１ １なし、し１２・・・・・・否定回路。 ケー凶矛Ｚ滋 才３脚 了４脚 才５他 オＣ凶
図は従来のキヤリー保存加算器のブロック図、第３図は
本発明の加算器の１実施例のブロック図、第４図はモー
ド切換器６のブロック図、第５図はモード切換器ｙのブ
。 ック図、第６図は切換器ムのブロック図である。Ｑｏな
いしＱｎ・…”フル・アダー、Ｂ……フル・ァダー間に
配置されるモード切換器、ｙ・…・・最上位桁のフル・
アダ−に付加されるモード切換器、６…・・・最上位桁
のフル・アダーに付加されるモード切換器、１なし、し
７・・・・・・ＡＮＤ回路、８と９・・・・・・ＯＲ回
路、１ １なし、し１２・・・・・・否定回路。 ケー凶矛Ｚ滋 才３脚 了４脚 才５他 オＣ凶
Claims (1)
- １ 複数のフル・アダーを有する加算器であつて、隣接
するフル・アダー間にモード切換器が配置され、該モー
ド切換器が、所定の制御信号が入力されたときにはの下
位桁のフル・アダーからのキヤリーを当該フル・アダー
より一桁上位のフル・アダーの入力端子に供給し、他の
所定の制御信号が入力されたときには、下位桁からのキ
ヤリー以外の他の加数をフル・アダーの入力端子に入力
させると共に、フル・アダーからのキヤリーを上位に伝
播させることなく出力させるように構成されていること
を特徴とする加算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13689078A JPS6036613B2 (ja) | 1978-11-07 | 1978-11-07 | 加算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13689078A JPS6036613B2 (ja) | 1978-11-07 | 1978-11-07 | 加算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5563434A JPS5563434A (en) | 1980-05-13 |
| JPS6036613B2 true JPS6036613B2 (ja) | 1985-08-21 |
Family
ID=15185937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13689078A Expired JPS6036613B2 (ja) | 1978-11-07 | 1978-11-07 | 加算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6036613B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02116809A (ja) * | 1988-10-27 | 1990-05-01 | Omron Tateisi Electron Co | 光結合器 |
| CN1326686C (zh) * | 2005-07-20 | 2007-07-18 | 哈尔滨工业大学 | 主动变形混合复合材料的制备方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57164334A (en) * | 1981-04-02 | 1982-10-08 | Nec Corp | Operating device |
| JPS57199043A (en) * | 1981-06-03 | 1982-12-06 | Nec Corp | Operating device |
| JP2739487B2 (ja) * | 1988-12-20 | 1998-04-15 | 株式会社日立製作所 | 描画処理装置及びその描画処理装置を用いた画像表示装置 |
-
1978
- 1978-11-07 JP JP13689078A patent/JPS6036613B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02116809A (ja) * | 1988-10-27 | 1990-05-01 | Omron Tateisi Electron Co | 光結合器 |
| CN1326686C (zh) * | 2005-07-20 | 2007-07-18 | 哈尔滨工业大学 | 主动变形混合复合材料的制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5563434A (en) | 1980-05-13 |
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